CN102456410B - 半导体存储装置及其操作方法 - Google Patents

Abstract

本发明提供一种半导体存储装置，包括：存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成向沟道层供应热空穴，并且对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当至少目标数量的热空穴被供应至沟道层中的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。

Description

半导体存储装置及其操作方法

相关申请的交叉引用

本申请要求2010年10月26日提交的韩国专利申请No.10-2010-0104853的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体存储装置及其操作方法，更具体地涉及一种非易失性存储器件及其操作方法。

背景技术

半导体存储装置包括用于储存数据的存储器件。为了提高存储器件的集成度，正在缩小存储器件的尺寸。然而，这种尺寸上的缩小由于例如半导体材料或工艺条件上的限制而正接近极限。

为了解决这种问题，将存储器件制造成三维(3D)结构。在将存储器件的结构从2D结构转变为3D结构时，制造工艺和操作条件改变。此外，存储器件的操作条件必须设定在最佳的状态。

发明内容

根据本发明的示例性实施例，可以通过检测操作条件并响应于所述检测来操作半导体存储装置来改善半导体存储装置的操作特性。

根据本发明的一个方面，一种半导体存储装置包括：存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成将热空穴供应至沟道层，并对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当目标数量的热空穴被供应至沟道层的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。

根据本发明的另一个方面，一种操作半导体存储装置的方法包括以下步骤：将热空穴供应至耦接源极线与在各个位线之间的存储串的沟道层；将目标数量与供应至沟道层中每个的热空穴的数量进行比较；以及当至少目标数量的热空穴被供应至沟道层时对存储串的存储器单元执行擦除操作。

附图说明

图1是根据本发明的一个示例性实施例的半导体器件的电路图。

图2是示出用于实施图1的电路的半导体器件的结构的立体图。

图3是通过将图2的U形存储串描绘成如直的水平串那样来说明图2所示的存储串的操作的截面图。

图4是根据本发明的一个示例性实施例的半导体存储装置的框图。

图5是图4所示的擦除操作判定电路的框图。

图6是说明根据本发明的一个示例性实施例的操作半导体存储装置的方法的波形图。

具体实施方式

下面将参照附图详细描述本发明的示例性实施例。提供附图以便本领域普通技术人员能理解本发明的实施例的范围。

图1是根据本发明的一个示例性实施例的半导体器件的电路图。

参见图1，NAND快闪存储器件(即，典型的非易失性存储器件)的普通存储串包括：漏极选择晶体管DST，被配置成具有与位线BL耦接的漏极；源极选择晶体管SST，被配置成具有与源极线SL耦接的源极；以及多个存储器单元C1至C8，所述多个存储器单元C1至C8串联耦接在漏极选择晶体管与源极选择晶体管之间。此处，存储器单元的数量可以改变为适于半导体装置使用的不同环境。例如，存储器单元的数量可为8。

管道晶体管(pipe transistor)PTr耦接在位于3D结构的单元串中间的一对存储器单元C4、C5之间。因此，单元串的存储器单元C1至C8中的一些存储器单元(C1至C4)串联耦接在源极选择晶体管SST与管道晶体管PTr之间，由此形成第一存储器组。其余的存储器单元C5至C8串联耦接在漏极选择晶体管DST与管道晶体管PTr之间，由此形成第二存储器组。

管道晶体管PTr形成在衬底中。源极选择晶体管SST与第一存储器组的存储器单元C1至C4沿垂直于衬底的方向串联设置在源极线SL与管道晶体管PTr之间。漏极选择晶体管DST与第二存储器组的存储器单元C5至C8沿着垂直于衬底的方向串联设置在位线BL与管道晶体管PTr之间。根据一个例子，第一存储器组的存储器单元C1至C4的数量与第二存储器组的存储器单元C5至C8的数量优选地相同。由于存储器单元C1至C8是垂直层叠的，因此穿过存储器单元C1至C8的沟道的方向是垂直于衬底的。此外，由于存储串的存储器单元C1至C8分为第一存储器组和第二存储器组，所以一个存储串包括两个垂直沟道层，每个垂直沟道层都垂直于衬底。

管道晶体管PTr起的作用是将第一存储器组的存储器单元C1至C4的沟道区与第二存储器组的存储器单元C5至C8的沟道区电耦接。以下将更详细地描述包括3D存储串的半导体器件的结构。

图2是示出包括图1的电路的半导体器件的结构的立体图。更具体地，图2是半导体存储装置的存储器阵列中所包括的存储块的立体图。示出的存储块包括6×2个存储串MS、以及源极选择晶体管SST和漏极选择晶体管DST。

参见图2，存储块包括多个存储串MS。如稍后将描述的，存储串MS中的每个包括多个电可重写的存储器单元C1至C8。存储器单元C1至C8串联耦接。形成一个存储串的存储器单元C1至C8是通过层叠多个半导体层形成的。存储串MS中的每个包括沟道层SC、字线WL1至WL8以及管道栅(pipe gate)PG。存储串MS形成的沟道层SC可以是U形的3D结构。根据一个例子，沟道层SC可以由掺有带五个价电子的杂质的多晶硅层形成。

从图2结构的正面观看时，U形沟道层SC为U形。U形沟道层SC包括：一对柱状部CLa和CLb，所述一对柱状部CLa和CLb自半导体衬底Ba沿着大体垂直的方向延伸；以及耦接部JP，所述耦接部JP形成为将柱状部CLa和CLb的下端部耦接。柱状部CLa和CLb可以是圆柱状或方柱状。此外，柱状部CLa和CLb可以是任何其它合理适用的柱状。此处，如图2的箭头所示，行方向与层叠方向成直角，列方向与层叠方向和行方向成直角。

在U形沟道层SC中，耦接所述一对柱状部CLa和CLb的中心轴的线(例如，耦接部JP)被设置成平行于列方向。此外，U形沟道层SC被设置成在沿着行方向与列方向延伸的平面上形成矩阵。

形成在所述层上的字线WL1至WL8沿着行方向延伸。字线WL1至WL8彼此绝缘且隔开，并作为组而沿列方向以期望的节距(pitch)重复地形成。字线WL1与字线WL8形成在同一层上。同样地，字线WL2与字线WL7形成在同一层上，字线WL3与字线WL6形成在同一层上，且字线WL4与字线WL5形成在同一层上。

存储器单元C1至C8的栅极相对于列方向设置在存储器单元的相同位置上，多个存储串的存储器单元C1至C8的栅极被配置成沿着行方向形成线。此处，存储器单元C1至C8的栅极耦接至各个字线WL1至WL8。虽未图示，但字线WL1至WL8沿行方向的每个端部为阶梯状结构。字线WL1至WL8形成为包围多个柱状部CLa和CLb，其中所述多个柱状部CLa与CLb沿行方向形成行。

字线WL1至WL8与柱状部CLa与CLb之间形成有氧化物-氮化物-氧化物(ONO)层(未图示)。ONO层包括与柱状部CLa与CLb相邻的隧道绝缘层、与隧道绝缘层相邻的电荷陷阱层以及与电荷陷阱层相邻的阻挡绝缘层。正如本领域普通技术人员清楚的，电荷陷阱层起的作用是捕获电荷。此处，电荷陷阱层被形成为包围柱状部CLa和CLb以及耦接部JP的整个表面，且字线WL1至WL8被形成为包围电荷陷阱层。

漏极选择晶体管DST包括柱状沟道层CLa的相应部分以及漏极选择线DSL。柱状沟道层CLa形成为沿着垂直于衬底Ba的方向延伸。

漏极选择线DSL设置在位于字线的最高位置处的字线WL8之上。漏极选择线DSL沿行方向延伸。在列方向上，漏极选择线DSL与源极选择线SSL交替，并且在漏极选择线DSL之间具有期望的节距。此处，在行方向上，漏极选择线DSL之间插入有间隙，漏极选择线DSL的每个被形成为沿着行方向包围柱状沟道层的相应的行。

源极选择晶体管SST包括柱状沟道层CLb的相应部分和源极选择线SSL。源极选择线SSL设置在位于字线中最高位置处的字线WL1之上。源极选择线SSL沿着行方向延伸。在列方向上，源极选择线SSL与漏极选择线DSL交替，并且在源极选择线SSL之间具有期望的节距。此处，在行方向上，源极选择线SSL之间插入有间隙，源极选择线SSL的每个被形成为包围柱状沟道层CLb的相应的行。

管道栅PG形成为覆盖所述多个耦接部JP的下部，且沿着行方向和列方向二维地延伸。

在列方向上，多个柱状沟道层CLb被设置成彼此相邻。如图2所示，柱状沟道层CLb的上端部耦接至源极线SL。此处，源极线SL共同地耦接至柱状沟道层CLb。

位线BL形成在柱状沟道层CLa的顶部，且可以经由各个插塞(plug)PL与柱状沟道层CLa耦接。位线BL设置在源极线SL之上。位线BL沿着列方向重复地延伸，且被形成为沿着行方向在位线BL之间具有间隙。

如果图2的电路为二维存储串结构，则当在擦除操作中供应约20V的高电压至P阱时，存储器单元的浮栅中所捕获的电子因P阱与浮栅之间的高电压差而朝P阱放电，从而存储器单元被擦除。然而，图2的电路是三维存储串结构，因此以不同方式执行擦除操作。

图3是通过将图2的U形存储串描绘成如直线的水平串那样来说明图2所示的存储串的操作的截面图。

参见图3，ONO层形成为包括隧道绝缘层Tox、电荷陷阱层CT和阻挡绝缘层Box，这与以上参照图2对ONO层的描述一致。包括隧道绝缘层Tox、电荷陷阱层CT和阻挡绝缘层Box的ONO层形成在字线WL1至WL8与沟道层SC之间。根据一个例子，电荷陷阱层CT可以由氮化物层形成。

如果擦除操作执行得太快，则可能没有足够的电荷分布到沟道层SC上，使得电荷陷阱层CT中捕获的电子可能不能正确地执行足够的放电，因而可能不能正确地执行存储器单元的擦除。根据一个示例性实施例，通过感测位线BL的电压为足够高来检测用于执行擦除操作的在沟道层SC中的充分的电荷分布，其中位线BL的电压指示沟道层因电荷积累而产生的电压。虽然在有足够时间的情况下在沟道层SC中可以充分地产生空穴对从而使空穴对可以被用于将电荷陷阱层CT的电子的放电，但是人为地将时间设定成例如几秒钟对于擦除操作而言可能太长。因此，根据一个示例性实施例，通过感测位线BL的电压为足够高来检测用于执行擦除操作的在沟道层SC中的充分的电荷分布，其中这一电压电平指示沟道层SC因电荷积累而产生的电压。使用检测结果来触发更快速的擦除操作。

根据一个例子，将栅致漏极泄漏(GIDL)现象用于擦除操作，其中控制供应至源极线SL与源极选择线SSL的电压以产生热空穴，控制供应至源极线SL与源极选择线SL的电压使得可以注入足够的热空穴以形成高电场。因此，电荷陷阱层CT的电子被放电，存储器单元可被正确地擦除。

然而，如以上参照图2所描述的，在3D存储串中，具有多个层的存储器单元形成在U形沟道结构中。此处，在擦除操作中空穴的注入状态可以取决于各种参数。如果确定了热空穴h从源极线SL至位线BL分布到沟道层SC上的时间点、以及要利用注入到沟道层SC中的热空穴h数量来执行擦除操作的时间点，则可以利用热空穴且在期望的目标时间内适当地执行擦除操作。根据一个例子，热空穴h分布到沟道层SC上的时间点可以是热空穴h从源极线SL到达由漏极选择线DSL包围的沟道层SC的时间点。根据一个例子，可以通过测量与沟道层SC耦接的位线BL的电压来确定热空穴h从源极线SL到由漏极选择线DSL包围的沟道层SC的时间点。对此更详细描述如下。

图4是根据本发明的一个示例性实施例的半导体存储装置的框图。

参见图4，半导体存储装置包括存储器阵列410、操作电路组(电压供应电路420、感测电路组430以及列选择电路440)、控制电路450、以及擦除操作判定电路460。

存储器阵列410包括多个存储块。所述多个存储块中的每个包括耦接在源极线SL与各个位线BL1、…、BLk、…、BLn之间的多个串。所述串中的每个包括耦接在各个位线(例如，BL1)与源极线SL之间的漏极选择晶体管、存储器单元、管道晶体管以及源极选择晶体管。存储块具有如图2所示的相同结构，因此省略其详细说明。根据一个例子，字线的数量为八(即，WL1至WL8)，如图2所示。字线的数量(即，层叠的存储器单元的数量)可以根据实施图2电路的不同环境而改变。

根据一个例子，操作电路组包括电压供应电路420、感测电路组430以及列选择电路440，并且操作电路组被配置成对选中的存储块的存储器单元执行编程操作、读取操作或擦除操作。

电压供应电路420响应于控制电路450的内部命令信号CMDi和行地址信号RADD而将用于存储器单元的编程操作、擦除操作或读取操作的操作电压提供至选中的存储块的漏极选择线DSL、字线WL1至WL8、源极选择线SSL以及源极线SL。电压供应电路420可以包括电压发生电路和行译码器。电压供应电路420的电压发生电路响应控制电路450的内部命令信号CMDi而产生用于对存储器单元进行编程、读取或擦除的操作电压。电压供应电路420的行译码器响应于控制电路450的行地址信号RADD而将电压发生电路的操作电压供应至存储器阵列410的存储块中的选中的一个存储块的局部线DSL、WL1至WL8、SSL以及源极线SL。

感测电路组430包括耦接至位线BL1至BLn的感测电路。感测电路中的每个可以是NAND快闪存储器件中所使用的页缓冲器。当执行编程操作时，感测电路组430起的作用是暂时储存要储存在存储器单元中的数据，并根据数据来控制位线BL1至BLn的电压。此外，当执行读取操作时，感测电路组430起的作用是通过位线BL1至BLn来感测存储器单元的阈值电压电平，并暂时储存与感测到的结果相对应的数据。

列选择电路440将外部输入数据顺序地传送至感测电路组430的感测电路，以便将输入数据储存在存储器单元中。此外，列选择电路440起的作用是将从存储器单元读取的并储存在感测电路组430的感测电路中的数据顺序地输出至数据线DL。

擦除操作判定电路460例如通过感测位线BL1至BLn的各自的电压来判定用于擦除存储器单元的足够数量的热空穴是否已注入到存储块的存储串的沟道层(参见图3的SC)中。擦除操作判定电路460响应于上述判定而输出块擦除使能信号BERASE_EN(例如，被使能的块擦除使能信号BERASE_EN)。控制电路450响应于块擦除使能信号BERASE_EN来控制电压供应电路420，以擦除选中的存储块的存储器单元。电压供应电路420控制局部线DSL、WL1至WLn、SSL以及源极线SL的电压，使得可以在控制电路450的控制之下擦除存储器单元。

根据一个例子的擦除操作判定电路460的操作如下。

图5是图4所示的擦除操作判定电路的框图。

参见图5，擦除操作判定电路460包括参考电压发生电路462、热空穴检测电路464以及块擦除判定电路466。

当进入擦除操作模式时，参考电压发生电路462产生参考电压VREF。将参考电压VREF与位线电压中的每个进行比较。可以响应于内部信号来改变参考电压VREF。例如，当将用以通知进入擦除操作模式的内部信号(例如，诸如Erase LOGRST的内部信号)和偏压设定信号(例如，Erase DLE与CTLBUS<2:0>)输入至参考电压发生电路462的译码器时，译码器输出8比特的输出信号(例如，SEV<7:0>)以及8比特的反相输出信号(例如，SEVN<7:0>)。参考电压发生电路462的参考电压输出单元响应于所述输出信号、所述反相输出信号、带隙参考电压以及使能信号(例如，REF_DET_EN)而产生参考电压VREF。此处，可以响应于偏压设定信号(例如，CTLBUS<2:0>)以在0.65V与1.0V的范围内以50mV为单位对参考电压VREF的电平进行控制。

热空穴检测电路464将位线的电压(或电位)与参考电压VREF进行比较，以判定要开始擦除操作的时间点。更具体而言，热空穴检测电路464将位线(例如，与沟道层SC相耦接、用于判定最小目标数量的热空穴供应的位线BL)的电压与参考电压VREF进行比较，以将供应的热空穴的数量与目标数量进行比较，从而响应于在沟道层SC中已达到目标数量的热空穴的检测来激活存储串的擦除，所述检测是例如通过检测位线BL——如耦接至沟道层SC的各个位线——的电压来实现的。为此，可以进一步将带隙参考电压与使能信号(例如，Erase_DET_EN，未图示)输入至热空穴检测电路464。虽然在图5中仅示出位线BL1、BLk以及BLn耦接至热空穴检测电路464，但可以将任何一个或更多个位线耦接至图5的热空穴检测电路464，以用于上述位线电压检测操作的检测。根据一个例子，热空穴检测电路464将参考电压VREF与耦接至存储块的位线中的第一个位线BL1上的电压、位于中间部分的位线(例如，BLk)上的电压以及最后一个位线BLn上的电压中的每个进行比较。可以通过将参考电压VREF与位线BL1的电压、BLk的电压以及BLn的电压中的每个进行比较来检查热空穴是否均匀地注入到存储块的沟道层SC中。此外，通过将参考电压VREF与位线BL1的电压、BLk的电压以及BLn的电压中的每个进行比较，在判定是否开始存储串的擦除操作时，可以通过共同使用数个位线电压而一致地控制存储块的存储器单元的擦除特性。

根据第二个例子，如果各个位线的电压被判定为高于参考电压(即，如果热空穴被判定为充分地注入沟道层SC)，则热空穴检测电路464产生与各个位线相对应的串擦除使能信号SERASE_EN1、SERASE_EN2以及SERASE_EN3(例如，被激活的串擦除使能信号SERASE_EN1、SERASE_EN2以及SERASE_EN3)。

在所有的串擦除使能信号SERASE_EN1、SERASE_EN2以及SERASE_EN3都被激活时，块擦除判定电路466将块擦除使能信号BERASE_EN输出至控制电路450。尽管示出块擦除判定电路466接收串擦除使能信号SERASE_EN1、SERASE_EN2以及SERASE_EN3，但是块擦除判定电路466可以替代地响应于如上所述的对任何一个或更多个位线BL的检测而接收任何一个更或多个串擦除使能信号，且响应于一个或更多个串擦除使能信号来产生块擦除使能信号BERASE_EN。控制电路450响应于块擦除使能信号BERASE_EN来控制操作电路组，从而可以执行存储块的擦除操作。

如上所述，根据例子，可以根据参考电压VREF的电平来改变要开始擦除操作的时间点。因此，将参考电压VREF的电平设定为期望的电平。热空穴检测电路464所感测到的各个位线的电位取决于注入存储串的沟道层(参见图3的SC)中的热空穴h的数量。注入的热空穴的数量取决于存储块中所包括的串的数量、存储器阵列或存储平面(plane)中所包括的存储块的数量、以及GIDL现象发生的程度。

如果已知用于正确执行擦除操作的热空穴的最小数量，则可以估算出与期望的注入热空穴数量(例如，热空穴的最小数量)相对应的各个位线的期望电压。因此，可以基于与用于正确执行擦除操作的在沟道层SC中产生的热空穴的最小数量相对应的所估算出的位线电压而控制参考电压VREF的电平，来准确控制要开始擦除操作的时间点。

可以利用下述方式来估算注入的空穴的数量。

在图2的3D存储器阵列中，在找到单位存储器单元(unit cell)的位线电容之后，将所述位线电容乘以存储块中所包括的存储串的数量以及存储器阵列或存储器平面中所包括的存储块的数量，从而获得存储块中的存储器单元的总位线电容。在这种情况下，利用以下的等式1获得每存储块的位线电容。

[等式1]

BL电容/平面＝[BL电容/单位存储器单元]×[串的数量/块]×[块的数量/平面]

如果参考电压VREF被设定为0.8V，则可以在位线的电位因GIDL现象而变得高于0.8V时来执行擦除操作。

同时，利用以下的等式2求出用于估算开始擦除操作的时间点的各个位线的电荷量。

[等式2]

所需的电荷Q＝[BL电容/存储块]×[参考电压电平]

利用以下的等式3求出所需的GIDL电流的总量。

[等式3]

所需的总GIDL电流＝[所需的电荷Q]/[充电时间]

利用以下的等式4求出每存储串的GIDL电流总量。

[等式4]

每源极选择线SSL所需的总GIDL电流＝[所需的总GIDL电流]×[SSL/串]。

此处，因为GIDL电流是从串中所包括的源极选择线SSL供应的，所以通过每源极选择线SSL所需的总GIDL电流来指示GIDL电流。

由于注入沟道层中的热空穴的数量是根据GIDL电流来确定的，所以基于GIDL电流可以估算出注入的热空穴的数量，且可以确定参考电压VREF的电平。

上述方法仅是示例性的，也可以利用其它方法来确定参考电压VREF的电平。换言之，可以根据不同的设计参数、例如包括操作电压和存储器单元尺寸而改变上述等式。此处，可以通过执行适当的测试而视情况将参考电压VREF改变得适当。

图6是说明根据本发明的一个示例性实施例的操作半导体存储装置的方法的波形图。

参见图6，在T1和T2段中执行供应热空穴的操作。参见图3和图4，电压供应电路420将字线WL1至WL8设定在浮置状态，并供应接地电压至源极选择线SSL。当将热空穴供应电压V1供应至源极线SL时，由于GIDL电流的出现，热空穴h注入到沟道层SC中。位线BL的电位借助于热空穴h而升高。

擦除操作判定电路460通过感测各个位线BL的电位来判定是否有目标数量的热空穴h注入到沟道层SC中。如果判定结果的是，基于所感测到的位线BL的电位而判定出有目标数量的热空穴h或大于目标数量的热空穴h注入到沟道层SC中，则擦除操作判定电路460将块擦除使能信号BERASE_EN输出至控制电路450。

在T3至T5段(图6)，控制电路450响应于块擦除使能信号BERASE_EN来控制电压供应电路420，使得源极选择线SSL处于浮置状态且擦除电压V2被供应至源极线SL。当将擦除电压V2供应至源极线SL时，字线WL1至WL8与处于浮置状态的源极选择线SSL的电压由于容性耦接而升高。

接着，在T6段，当电压供应电路420将接地电压提供至字线WL1至WL8时，字线WL1至WL8与沟道层SC之间的电压差充分地增加，使得电荷陷阱层CT所捕获的电子朝沟道层SC放电。接着，在T7段，终止擦除电压V2的供应，擦除操作完成。

根据本发明的实施例，设定了最佳的操作状态，且半导体存储装置在此状态下操作。因此，可改善半导体存储装置的特性。

Claims (19)

1.一种半导体存储装置，包括：

存储块，所述存储块包括存储串，所述存储串具有耦接在源极线与位线之间的沟道层；

操作电路组，所述操作电路组被配置成通过将源极线的电压提高至热空穴供应电压并将源极线的电压维持在热空穴供应电压而向所述沟道层供应热空穴，并对所述存储串的存储器单元执行擦除操作；

擦除操作判定电路，所述擦除操作判定电路被配置成在源极线的电压被维持在热空穴供应电压时基于位线的电压来判定热空穴是否充分地注入到所述沟道层中并基于判定的结果产生块擦除使能信号；以及

控制电路，所述控制电路被配置成响应于所述块擦除使能信号来控制所述操作电路组开始执行所述擦除操作的时间点，

其中，操作电路组被配置成在源极线的电压被维持在热空穴供应电压时在第一时间间隔期间将连接至存储串的多个字线和位线浮置，

位线的电压在第一时间间隔期间通过注入至沟道层中的空穴而增加，以及

操作电路组被配置成在第一时间间隔之后通过将接地电压施加至所述多个字线并将源极线的电压维持在擦除电压来开始对存储串的存储器单元执行擦除操作。

2.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测所述位线的电压来确定供应至所述沟道层的热空穴的数量，感测到的电压指示注入到所述沟道层中的热空穴的数量。

3.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路被配置成当目标数量的热空穴被供应至所述沟道层时输出所述块擦除使能信号。

4.如权利要求3所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测所述位线的电压来确定供应至所述沟道层的热空穴的数量，所述位线的电压根据注入到沟道层中的热空穴的数量而变化。

5.如权利要求1所述的半导体存储装置，其中，所述存储块包括多个存储串，

所述擦除操作判定电路被配置成当目标数量的热空穴供应至所述多个存储串之中按顺序的第一存储串、位于所述存储串中间部分的第二存储串、以及最后一个存储串的沟道层中的每个时，输出所述块擦除使能信号。

6.如权利要求5所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测连接至第一存储串、第二存储串和最后一个存储串的位线中的相应一个的电压来确定供应至沟道层中每个的热空穴的数量，感测到的电压根据注入到所述沟道层中的热空穴的数量而变化。

7.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路包括：

参考电压发生电路，所述参考电压发生电路被配置成产生参考电压；

热空穴检测电路，所述热空穴检测电路被配置成通过将所述参考电压与根据供应至所述沟道层的热空穴的数量而变化的、所述位线的电压进行比较，来检测被供应至所述沟道层的热空穴的数量，并用于根据检测结果产生串擦除使能信号；以及

块擦除判定电路，所述块擦除判定电路被配置成响应于所述串擦除使能信号来产生所述块擦除使能信号。

8.如权利要求5所述的半导体存储装置，其中，所述擦除操作判定电路包括：

参考电压发生电路，所述参考电压发生电路被配置成产生参考电压；

热空穴检测电路，所述热空穴检测电路被配置成

将所述参考电压与连接至所述存储串之中按顺序的所述第一存储串、第二存储串和最后一个存储串的位线的电压中的每个进行比较，其中，所述第一存储串、第二存储串以及所述最后一个存储串的位线的电压中的每个根据供应至所述沟道层中的相应一个沟道层的热空穴的数量而变化，以及

如果比较的结果是，判定出目标数量的热空穴已供应至第一存储串、第二存储串和最后一个存储串的沟道层中的每个，则产生第一至第三串擦除使能信号；以及块擦除判定电路，所述块擦除判定电路被配置成响应于所述第一至第三串擦除使能信号来产生所述块擦除使能信号。

9.如权利要求1所述的半导体存储装置，其中，所述操作电路组被配置成将用于产生热空穴的电压供应至所述源极线，使得在所述多个字线为浮置的状态下热空穴被供应至所述沟道层。

10.如权利要求9所述的半导体存储装置，其中，响应于通过所述擦除操作判定电路作出的对目标数量的热空穴已供应至沟道层的判定，所述操作电路组被配置成继续将擦除电压供应至所述源极线，随后将接地电压供应至所述多个字线。

11.如权利要求1所述的半导体存储装置，其中，所述沟道层具有U形三维结构。

12.如权利要求1所述的半导体存储装置，其中，所述沟道层由掺有带五个价电子的杂质的多晶硅层形成。

13.如权利要求1所述的半导体存储装置，其中，所述控制电路被配置成确定供应在所述沟道层中产生热空穴的电压，并且响应于由所述擦除操作判定电路通过将位线的电压与参考电压进行比较而作出的对目标数量的热空穴已供应至所述沟道层的判定。

14.如权利要求1所述的半导体存储装置，其中，所述存储块包括多个存储串，

所述控制电路被配置成确定供应在所述沟道层中产生热空穴的电压，并且响应于由所述擦除操作判定电路通过将与所述沟道层耦接的各个位线的电压与参考电压进行比较而作出的对目标数量的热空穴已供应至存储串的每个沟道层的判定，而将所述源极线的擦除电压和接地电压供应至除了所述沟道层以外的至少一个字线以用于执行擦除操作。

15.一种操作半导体存储装置的方法，包括：

在连接至存储串的多个字线和连接至存储串的第二端的位线被浮置时，将连接至存储串的第一端的源极线的电压提高，以将热空穴从第一端供应至存储串的沟道层；

在源极线的电压达到热空穴供应电压后，在第一时间间隔期间将源极线的电压维持在热空穴供应电压，其中，被浮置的位线的电压在第一时间间隔期间通过经由沟道层传输的热空穴而增加；

继续将所述多个字线浮置，直到被浮置的位线的电压通过经由沟道层而传输的热空穴而变得比参考电压高；以及

在被浮置的位线的电压变得比参考电压高之后，在源极线的电压被维持在擦除电压时，通过将接地电压供应至所述多个字线而开始对所述存储串的存储器单元的擦除操作。

16.如权利要求15所述的方法，其中，所述位线的电压根据供应至沟道层的热空穴的数量而变化。

17.如权利要求16所述的方法，其中，当耦接至存储串的位线的电压中的每个高于所述参考电压时，执行擦除操作。

18.如权利要求15所述的方法，其中，在目标数量的热空穴被供应至存储串的每个沟道时，执行擦除操作。

19.如权利要求15所述的方法，其中，当目标数量的热空穴被供应至存储串中按顺序的第一存储串、位于中间部分的第二存储串和最后一个存储串的每个沟道层时，执行所述擦除操作。