CN107785048A - 非易失性存储器设备 - Google Patents

非易失性存储器设备 Download PDF

Info

Publication number
CN107785048A
CN107785048A CN201710740518.2A CN201710740518A CN107785048A CN 107785048 A CN107785048 A CN 107785048A CN 201710740518 A CN201710740518 A CN 201710740518A CN 107785048 A CN107785048 A CN 107785048A
Authority
CN
China
Prior art keywords
wordline
voltage
temperature
memory cell
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710740518.2A
Other languages
English (en)
Other versions
CN107785048B (zh
Inventor
金志锡
朴汉
朴一汉
朴世桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107785048A publication Critical patent/CN107785048A/zh
Application granted granted Critical
Publication of CN107785048B publication Critical patent/CN107785048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

一种非易失性存储器设备，包括：包括存储器单元串的存储器单元阵列，所述存储器单元串包括接地选择晶体管和多个串联连接的非易失性存储器单元；连接到接地选择晶体管的接地选择线和连接到多个存储器单元的多个字线；被配置为生成施加到多个字线的编程验证电压和读取电压的电压生成器；以及被配置为基于编程验证温度偏移来控制对编程验证电压的补偿并且基于读取温度偏移来控制对读取电压的补偿的控制电路。

Description

非易失性存储器设备
优先权申请的引用
本申请要求于2016年8月26日在韩国知识产权局提交的韩国专利申请No.10-2016-0109051的优先权和权益，其全部内容通过引用并入本文。
技术领域
所述技术的各方面涉及非易失性存储器设备。
背景技术
最近，根据半导体存储器设备的存储容量的显著增加，能够替代包括硬盘的现有大型数据存储设备的半导体存储器设备的竞争力逐渐增加。
半导体存储器设备一般被划分成易失性存储器设备和非易失性存储器设备。当切断非易失性存储器设备的电力时，非易失性存储器设备可以维持所存储的数据而不会丢失所述数据，并且可以用作存储设备或系统的存储器。最近，非易失性存储器设备当中的快闪存储器设备广泛用作包括硬盘的大容量数据存储设备。
快闪存储器设备的存储器单元阵列可以包括多个存储器单元串，并且存储器单元串中的每一个可以包括多个串联连接的存储器单元。存储器单元的阈值电压可以根据各种操作条件被改变，并且改变后的阈值电压使得读取失败，因此降低了快闪存储器设备的可靠性。相应地，需要用于补偿由改变后的阈值电压导致的可靠性降低的技术。
在背景技术部分公开的上述信息仅仅旨在增加对本发明背景技术的理解，因此其可能包含不构成为在该国家对本领域普通技术人员来说已知的现有技术的信息。
发明内容
所述技术的各方面致力于提供一种能够提高可靠性的非易失性存储器设备，以及一种补偿其操作电压的方法。
一实施例提供了一种非易失性存储器设备，包括：包含存储器单元串的存储器单元阵列，所述存储器单元串包括接地选择晶体管和多个串联连接的非易失性存储器单元；连接到接地选择晶体管的接地选择线和连接到多个存储器单元的多个字线；被配置为生成施加到多个字线的编程验证电压和读取电压的电压生成器；以及被配置为基于编程验证温度偏移来控制对编程验证电压的补偿并且基于读取温度偏移来控制对读取电压的补偿的控制电路。多个字线可以被划分为包含两个或更多个字线的多个字线组。控制电路可以根据操作温度和在多个字线组中的每一个中的一个字线与接地选择线之间的距离在多个字线组当中的相应字线组中设置编程验证温度偏移和读取温度偏移。
另一实施例提供了一种具有3D结构的非易失性存储器设备，包括：通过在垂直方向将多个存储器单元层压到基底而形成的多个存储器单元串；连接到多个存储器单元串的每一个的接地选择晶体管和多个串联连接的非易失性存储器单元的多个字线；被配置为生成施加到多个字线的编程验证电压和读取电压的电压生成器；以及被配置为基于编程验证温度偏移来控制对编程验证电压的补偿并且基于读取温度偏移来控制对读取电压的补偿的控制电路。多个字线可以被划分为包括两个或更多个字线的多个字线组，并且控制电路可以根据操作温度和在多个字线组中的每一个中的一个字线与基底之间的距离在多个字线组当中的相应字线组中设置编程验证温度偏移和读取温度偏移。
再一实施例提供了一种非易失性存储器，包括：包括多个字线(包括第一和第二字线)的存储器单元阵列；被配置为生成在编程验证期间要施加到多个字线的编程验证电压和在数据读取期间要施加到多个字线的读取电压的电压生成器；以及被配置为基于在编程验证期间的温度和验证电压要施加于的字线的位置来生成用于补偿验证电压的验证偏移、基于在数据读取期间的温度和被施加读取电压的字线的位置来生成用于补偿读取电压的读取偏移、和控制这两个偏移之间的方向性的控制电路。多个字线可以被划分为包括具有基于操作温度的数量的字线的多个字线组，控制电路可以根据操作温度和在多个字线组的每一个中的一个字线的位置在多个字线组当中的相应字线组中设置验证偏移和读取偏移。
根据示例性实施例，有可能根据存储器单元和接地选择晶体管之间的距离通过可变地补偿由温度变化导致的存储器单元的阈值电压的变化来改进非易失性存储器设备的可靠性。
附图说明
图1是描述非易失性存储器设备的示图。
图2是详细描述根据示范性实施例的图1的存储器块的示图。
图3是描述根据示范性实施例的单级单元SLC和多级单元MLC的阈值电压分布的示图。
图4是描述根据示范性实施例的根据温度的变化的存储器单元的阈值电压分布的变化的示图。
图5是示出根据示范性实施例的根据在编程期间的温度和在读取期间的温度的存储器单元的阈值电压的变化的示图。
图6是描述根据示范性实施例的读取温度补偿系数的设置的示图。
图7是描述根据示范性实施例的补偿读取电压的示图。
图8是描述根据示范性实施例的为每个字线组设置读取温度补偿系数的方法的示图。
图9A是描述根据示范性实施例的为每个字线组补偿读取电压的示图。
图9B是描述根据示范性实施例的为每个字线组补偿读取电压的示图。
图10是描述根据示范性实施例的读取温度补偿系数的设置的示图。
图11是描述根据示范性实施例的补偿读取电压的示图。
图12A和图12B是从概念上描述根据示范性实施例的根据在编程期间的温度和在补偿读取电压后的读取期间的温度的阈值电压的变化的示图。
图13是描述根据示范性实施例的编程验证温度补偿系数的设置的示图。
图14是描述根据示范性实施例的补偿编程验证电压的示图。
图15是描述根据示范性实施例的为每个字线组设置编程验证温度补偿系数的方法的示图。
图16A是描述根据示范性实施例的为每个字线组补偿编程验证电压的示图。
图16B是描述根据示范性实施例的为每个字线组补偿编程验证电压的示图。
图17是描述存储器单元串中的后向图案依赖(back pattern dependency，BPD)的示图。
图18是描述根据示范性实施例的通过BPD的阈值电压分布的变化的示图。
图19是描述根据示范性实施例的补偿读取电压的示图。
图20是描述根据示范性实施例的补偿编程验证电压的示图。
图21是详细描述根据示范性实施例的图1的电压生成器和控制逻辑的示图。
图22是详细描述根据示范性实施例的图1的电压生成器和控制逻辑的示图。
图23是根据示范性实施例的补偿读取电压和编程验证电压的方法的示意性流程图。
图24是根据示范性实施例的补偿读取电压和编程验证电压的方法的示意性流程图。
图25是根据示范性实施例的补偿读取电压和编程验证电压的方法的示意性流程图。
图26是详细描述根据示范性实施例的图1的存储器块的示图。
图27是详细描述根据示范性实施例的图1的存储器块的电路图的示图。
图28是描述根据示范性实施例的补偿读取电压的示图。
图29是描述根据示范性实施例的补偿编程验证电压的示图。
图30是描述根据示范性实施例的存储器系统的示图。
具体实施方式
在以下的详细描述中，仅通过例示，仅仅示出和描述了本发明的某些示范性实施例。如本领域技术人员将认识到的，可以以各种不同方式修改所描述的实施例，全部不脱离本发明的精神和范围。因此，图和描述应该被看作本质上是示意性的而不是限制性的。贯穿说明书，相同的参考标号指定相同的元件。
图1是描述非易失性存储器设备的示图。
参考图1，非易失性存储器设备100包括存储器单元阵列110、行译码器120、数据输入/输出(I/O)电路130、控制逻辑140、和电压生成器150。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。存储器块可以通过字线WL、串选择线SSL、接地选择线GSL、和公共源极线连接到行译码器120。存储器单元阵列110可以通过位线BL连接到数据I/O电路130。
存储器单元阵列110可以是其中多个存储器单元在基底上二维地形成的2D存储器单元阵列。另外，存储器单元阵列110可以是其中在垂直方向多个存储器单元被层压(laminate)在基底上的3D存储器单元阵列。存储器单元阵列110的存储器单元中的每一个可以是其中一个单元存储1比特的单级单元(SLC)。另外，存储器单元中的每一个可以是一个单元存储2比特或更多比特的多级单元(MLC)。
电压生成器150可以响应于电路逻辑140的控制生成行译码器120的操作所需的操作电压Vop。例如，在编程操作期间，电压生成器150可以响应于控制逻辑140的控制生成编程电压、编程通过电压、编程验证电压、和编程验证通过电压，并且将生成的操作电压提供给行译码器120。作为另一示例，在读取操作期间，电压生成器150可以响应于控制逻辑140的控制生成读取电压和读取通过电压，并且将生成的操作电压提供给行译码器120。
在每个示例中，根据控制逻辑140的控制，行译码器120可以选择性地将接收到的操作电压施加到字线WL。进一步，电压生成器150可以响应于控制逻辑140的控制生成在编程和读取操作期间施加到串选择线SSL、接地选择线GSL、和公共源极线CSL的电压。
行译码器120可以响应于从外部接收的或在非易失性存储器设备中生成的地址(ADDR)控制逻辑而选择连接到存储器单元阵列110的多个字线中的任何一个。行译码器120可以从电压生成器150接收操作电压，并将接收到的操作电压发送到所选择的字线。
在编程操作期间，行译码器120可以选择一个字线，并将编程电压和/或编程验证电压PV发送到所选择的字线(所选择的WL)。
行译码器120可以在向所选择的字线传输编程电压期间将编程通过电压发送到未选择的字线(未选择的WL)。进一步，行译码器120可以在向所选择的字线传输编程验证电压的期间将编程验证通过电压发送到未选择的字线。
在读取操作期间，行译码器120可以选择一个字线，并将读取电压发送到所选择的字线。进一步，行译码器120可以将读取通过电压发送到未选择的字线。
数据I/O电路130可以从外部接收数据DATA，并通过位线BL将接收到的数据存储在存储器单元阵列110中。进一步，数据I/O电路130可以通过位线BL接收存储在存储器单元阵列110中的数据DATA，并将接收到的数据输出到外部。数据I/O电路130可以包括页面缓冲器。本发明不限于此，还可以在数据I/O电路130的外部形成页面缓冲器。
控制逻辑140从外部接收命令CMD和地址ADDR，并且控制非易失性存储器设备100的一般读取、编程、和擦除操作。例如，控制逻辑140从外部接收编程命令，并且控制非易失性存储器设备100的一般编程操作。作为另一示例，控制逻辑140从外部接收读取命令，并且控制非易失性存储器设备100的一般读取操作。
存储器块111中的每一个可以独立地连接到多个字线WL、一个或多个串选择线SSL、一个或多个接地选择线GSL。例如，第一存储器块BLK1可以连接到第一字线、第一串选择线、和第一接地选择线，并且第二存储器块BLK2可以连接到第二字线、第二串选择线、和第二接地选择线。当第一存储器块被选择时，选择电压可以被施加于第一串选择线和第一接地选择线。在这种情况下，当第二存储器块未被选择时，未选择电压可以被施加于第二串选择线和第二接地选择线。公共源极线CSL可以被公共连接到包括在存储器单元阵列110中的多个存储器块。
图2是详细描述根据示范性实施例的图1的存储器块的示图。
参考图2，存储器块111可以包括多个存储器单元串1111。进一步，存储器单元串中的每一个可以包括多个串联连接的存储器单元MC，并且可以连接到相应的位线BL。存储器单元串中的每一个可以包括在多个串联连接的存储器单元MC和位线BL之间的一个串选择晶体管SST。进一步，存储器单元串中的每一个可以包括在多个串联连接的存储器单元MC和位线BL之间的两个或更多个串联连接的串选择晶体管SST。存储器单元串中的每一个可以包括在多个串联连接的存储器单元MC和公共源极线CSL之间的一个接地选择晶体管GST。进一步，存储器单元串中的每一个可以还包括在多个串联连接的存储器单元MC和公共源极线之间的两个或更多个串联连接的接地选择晶体管GST。
包括在存储器块中的多个存储器单元串可以共享字线WL0至WLn、串选择线SSL、和接地选择线GSL。连接到一个字线的一组存储器单元称为物理页面，并且一个物理页面在单级单元SLC的情况下可以存储一个逻辑页面。进一步，一个物理页面在多级单元MLC的情况下可以存储两个或更多个逻辑页面。
图3是描述根据示范性实施例的单级单元SLC和多级单元MLC的阈值电压分布的示图。
单级单元的情况代表当一个物理页面存储一个逻辑页面时，存储器单元的阈值电压分布。包括在一个物理页面中的存储器单元的阈值电压分布在单级单元的情况下可以由一个擦除分布E和一个编程分布P0形成。编程分布P0可以通过在编程验证电压PV0施加于所选择的字线并且第一编程通过电压PVpass1施加于未选择的字线的状态下执行验证操作来形成。进一步，可以在读取电压RV0施加于所选择的字线并且第一读取通过电压RVpass1施加于未选择的字线的状态下读取存储的数据。第一编程通过电压PVpass1可以是与第一读取通过电压RVpass1相同或者不同的电压。
多级单元的情况代表当一个物理页面存储两个逻辑页面时，存储器单元的阈值电压分布。包括在一个物理页面中的存储器单元的阈值电压分布在多级单元的情况下可以由一个擦除分布E和三个编程分布P1、P2、和P3形成。第一编程分布P1可以通过在第一编程验证电压PV1施加于所选择的字线并且第二编程通过电压PVpass2施加于未选择的字线的状态下执行编程验证操作来形成。第二编程分布P2可以通过在第二编程验证电压PV2施加于所选择的字线并且第二编程通过电压PVpass2施加于未选择的字线的状态下执行编程验证操作来形成。进一步，第三编程分布P3可以通过在第三编程验证电压PV3施加于所选择的字线并且第二编程通过电压PVpass2施加于未选择的字线的状态下执行编程验证操作来形成。
进一步，可以在多个读取电压RV1、RV2、和RV3施加于所选择的字线并且第二读取通过电压RVpass2施加于未选择的字线的状态下读取存储在物理页面中的逻辑页面数据的两个元素。第二编程通过电压PVpass2可以是与第二读取通过电压RVpass2相同或者不同的电压。进一步，第一读取通过电压RVpass1可以是与第二读取通过电压RVpass2相同或者不同的电压。
图4是描述根据示范性实施例的根据温度的变化的存储器单元的阈值电压分布的变化的示图。
参考图4，存储器单元的阈值电压可以根据温度变化。例如，当温度高时，阈值电压可以如图4所示增加。结果，当温度高时，包括在一个物理页面中的存储器单元的阈值电压分布可以向右方向移动。
进一步，与此相反，当温度高时，阈值电压可以降低。在这种情况下，当温度高时，包括在一个物理页面中的存储器单元的阈值电压分布可以向左方向移动。该差异可能源于在读取操作或编程操作期间的感测操作条件。因此，在下面的示范性实施例的描述中，可以根据阈值电压根据温度的变化的方向性来改变根据温度的变化来补偿读取电压和编程补偿验证电压的方向。
阈值电压根据存储器单元的温度的变化可以根据在存储器单元串内的存储器单元的位置而不同。字线a WLa比字线b WLb放置得离接地选择线GSL更近。也就是说，在连接到字线b WLb的存储器单元和接地选择晶体管GST之间连接的存储器单元的数量大于在连接到字线a WLa的存储器单元和接地选择晶体管GST之间连接的存储器单元的数量。
阈值电压分布根据连接到字线b WLb的存储器单元的温度的移动△Vb1可能大于阈值电压分布根据连接到字线a WLa的存储器单元的温度的移动△Va1。也就是说，当在所选择的存储器单元和接地选择晶体管GST之间连接的存储器单元的数量大时，阈值电压根据温度的移动可能大。原因是所选择的存储器单元的源极侧的沟道电阻的变化比所选择的存储器单元的漏极侧的沟道电阻的变化更深地影响所选择的存储器单元的阈值电压的变化。
结果，当在存储器单元串之内的所选择的存储器单元和接地选择晶体管之间的距离大时，所选择的存储器单元的阈值电压根据温度的变化可以进一步增加。因此，当通过使用相同的编程验证电压执行编程验证或通过使用相同的读取电压执行读取操作而不管所选择的存储器单元的位置时，非易失性存储器设备的可靠性会降低。
图5是示出根据示范性实施例的根据在编程期间的温度和在读取期间的温度的存储器单元的阈值电压的变化的示图。
图5代表当在编程验证期间的温度与在读取期间的温度不同时，阈值电压分布的移动根据在所选择的存储器块之内的所选择的字线的位置而不同。
图5的x轴代表在所选择的字线的存储器块之内的位置，也就是说，所选择的字线和接地选择线之间的距离，并且y轴代表基于字线0WL0的阈值电压分布的移动的程度。
在以低温执行编程验证并且以高温执行读取操作(CWHR)的情况下，当所选择的字线离接地选择线远时，阈值电压分布的移动倾向于在正方向增加。在以低温执行编程验证并且以相同的低温执行读取操作(CWCR)、或以高温执行编程验证并且以相同的高温执行读取操作(HWHR)的情况下，可以看出阈值电压分布更少与所选择的字线和接地选择线之间的距离有关。进一步，在以高温执行编程验证并且以低温执行读取操作(HWCR)的情况下，当所选择的字线离接地选择线远时，阈值电压分布的移动倾向于在负方向增加。
如图5所示的阈值电压分布的偏差是用于描述的示例。阈值电压分布在负方向或正方向增加的趋势可以与图5的例示相反。在下文中，基于图5中所示的阈值电压分布的趋势描述了示范性实施例，但本发明不限于此。
当在存储器单元串之内的串联连接的存储器单元的数量增加时，在与接地选择晶体管接近的存储器单元和与串选择晶体管靠近的存储器单元之间的阈值电压根据温度的变化的变化的差异可以进一步增加。因此，当在存储器单元串之内的串联连接的存储器单元的数量增加时，对根据字线的位置不同地应用温度补偿的需求增加。例如，可能存在其中在存储器单元串之内串联连接的存储器单元的数量为70或更多的情况。
图6是描述根据示范性实施例的读取温度补偿系数的设置的示图。
读取温度补偿系数Trd是代表为了补偿在存储器单元串之内的每个存储器单元的阈值电压在读取操作期间根据温度变化的变化的读取电压在读取操作期间根据单位温度变化的偏移的系数。当存储器单元的阈值电压根据温度的升高而增大，因此有必要增大读取电压时，读取温度补偿系数Trd可以具有正值。与此相反，当存储器单元的阈值电压根据温度的升高而降低，因此有必要降低读取电压时，读取温度补偿系数Trd可以具有负值。例如，当假定在温度升高1℃时，阈值电压增加1mV时，读取温度补偿系数Trd为1mV/℃。相反，当假定在温度降低1℃时，阈值电压降低1mV时，读取温度补偿系数Trd为-1mV/℃。
读取温度补偿系数Trd可以用第一读取温度补偿系数Trd1和第二读取温度补偿系数Trd2的和来代表，所述第一读取温度补偿系数Trd1用于补偿与所选择的字线和接地选择线之间的距离无关地生成的阈值电压移动，所述第二读取温度补偿系数Trd2代表基于最接近接地选择线的字线0WL0根据所选择的字线和接地选择线之间的距离而不同地生成的阈值电压移动。
当所选择的字线和接地选择线之间的距离增加时，也就是说，接地选择晶体管和所选择的存储器单元之间的距离增加时，第二读取温度补偿系数Trd2可以具有大的正值。原因是，如上所述，在由未选择的存储器单元导致的沟道电阻的变化中，所选择的存储器单元的源极侧的沟道电阻的变化更深地影响所选择的存储器单元的阈值电压的变化。
第二读取温度补偿系数Trd2在存储器单元为单级单元的情况和存储器单元为多级单元的情况之间是不同的。例如，单级单元的第二读取电压温度补偿系数可以比多级单元的第二读取电压温度补偿系数大或小。
这可能源于单级单元的编程阈值电压分布的位置和多级单元的编程阈值电压分布的位置之间的差异，并且可能也源于单级单元的第一读取通过电压VRpass1和多级单元的第二读取通过电压VRpass2之间的差异。例如，当单级单元的第一读取通过电压VRpass1变化时，第二读取温度补偿系数Trd2可以变化。原因是可以通过第一读取通过电压VRpass1的变化来使未选择的存储器单元的沟道电阻变化。
当存储器单元为多级单元时，可以不同地应用第一读取电压VR1、第二读取电压VR2、和第三读取电压VR3中的每一个的第一读取温度补偿系数Trd1和第二读取温度补偿系数Trd2。原因是根据阈值电压分布的位置可能存在根据温度的不同阈值电压变化。进一步，当多级单元的第二读取通过电压VRpass2变化时，第一读取电压VR1、第二读取电压VR2、和第三读取电压VR3中的每一个的第二读取温度补偿系数Trd2可以变化。
在读取操作期间施加到未选择的字线的读取通过电压可以也根据温度而变化。在读取操作期间施加到未选择的字线的读取通过电压的温度补偿系数可以比所选择的字线的读取温度补偿系数小。
在存储器单元串之内的串选择晶体管SST和接地选择晶体管GST中的每一个的阈值电压可以根据温度而变化。例如，当温度升高时，阈值电压可以增大，并且与此相反，当温度升高时，阈值电压可以减小。为了补偿阈值电压的变化，在读取操作期间施加到串选择线SSL或接地选择线GSL上的电压可以根据温度而变化。施加到串选择线SSL上的电压的读取温度补偿系数或施加到或接地选择线GSL上的电压的读取温度补偿系数可以比施加到所选择的字线的电压的读取温度补偿系数小。进一步，施加到串选择线SSL上的电压的读取温度补偿系数或施加到或接地选择线GSL上的电压的读取温度补偿系数可以等于或小于在读取操作期间施加到未选择的字线的读取通过电压的温度补偿系数。
图7是描述根据示范性实施例的补偿读取电压的示图。
图7示出了当如图6所示第一读取温度补偿系数为正值并且第二读取温度补偿系数为正值时根据温度补偿读取电压的方法。
首先，在参考温度Tref处，读取电压RVa可以是统一的，而与所选择的字线和接地选择线之间的距离无关。当在读取操作期间的温度T1高于参考温度Tref时，当所选择的字线和接地选择线之间的距离增加时，也就是说，接地选择晶体管和所选择的存储器单元之间的距离增加时，读取电压RVb可以被补偿为更高的电压。在字线0WL0中的a和b之间的差是基于图6的第一读取温度补偿系数的读取电压补偿的结果。
当在读取操作期间的温度T2低于参考温度Tref时，当所选择的字线和接地选择线之间的距离增加时，也就是说，接地选择晶体管和所选择的存储器单元之间的距离增加时，读取电压RVc可以被补偿为更低的电压。在字线0WL0中的a和c之间的差是基于图6的第一读取温度补偿系数的读取电压补偿的结果。
当在读取操作期间温度T3低于温度T2时，根据所选择的字线和接地选择线之间的距离的读取电压RVd的变化可以比温度T2更急剧地减小。也就是说，当参考温度Tref和读取温度之间的差增大时，根据字线的位置应用于读取电压的偏移可以进一步增大。
参考温度Tref可以是其中非易失性存储器设备的操作可靠的温度范围内的最高温度。例如，当其中非易失性存储器设备的操作可靠的温度范围被设置为-40至85℃时，参考温度Tref可以设置为85℃。在这种情况下，仅对低于参考温度的温度执行温度补偿，从而有可能降低在实现电路时的复杂度。与此相反，参考温度Tref可以是其中非易失性存储器设备的操作可靠的温度范围内的最低温度。
进一步，当阈值电压分布根据温度的移动方向相反时，可以在图7所示的根据读取温度补偿读取电压的方向的相反方向补偿读取电压。
图8是描述根据示范性实施例的为每个字线组设置读取温度补偿系数的方法的示图。
当基于所选择的字线的位置在对读取电压的温度补偿中向每个字线应用不同的读取温度补偿系数时，电路的实现可以变得很复杂。因此，如图8所示可以通过将预定数量的相邻字线分组到一个字线组来应用相同的读取温度补偿系数。图8的情况是示例：其中四个字线被分组到一个组，并且将相同的读取温度补偿系数应用于包括在同一组内的四个字线。结果，存在优点，实现电路的复杂度减小了。进一步，当包括在一个组中的字线的数量增加时，实现电路的复杂度可以进一步减小。
如图8所示，在多个字线组WL0至WL3、WL4至WL7、WL8至WL11…中的每一个中，用于一个字线的读取温度补偿系数可以应用于相应的字线被包括的整个字线组。
图9A是描述根据示范性实施例的为每个字线组补偿读取电压的示图。
当如参考图8所述的对每个字线组应用同一读取温度补偿系数时，可以如图9所示生成和补偿读取电压。如参考图8所述的，这可以减少实现电路的复杂度和存储器设备的尺寸。
图9A示出了在温度T1、T2、和T3中的每一个处对于每个字线组的字线的数量是相同的，但本公开不限于此。根据温度T1至T3，对于每个字线组的字线的数量可以不同。
图9B是描述根据示范性实施例的为每个字线组补偿读取电压的示图。
如图9B所示，在温度T1处对于每个字线组的字线的数量可以被设置为4，在温度T2处对于每个字线组的字线的数量可以被设置为5，在温度T3处对于每个字线组的字线的数量可以被设置为3。在读取操作期间根据温度考虑到读取电压RV根据字线WL0至WLn的位置的变化的程度，对于每个字线组的字线的数量可以被改变。
图10是描述根据示范性实施例的读取温度补偿系数的设置的示图。
存储器单元的根据所选择的存储器单元和接地选择晶体管之间的距离的阈值电压变化的大小可以展示非线性特性。如图10所示，当所选择的存储器单元和接地选择晶体管之间的距离增大时，读取温度补偿系数可以更急剧地增大。作为示范性实施例，当所选择的存储器单元和接地选择晶体管之间的距离增大时，读取温度补偿系数可以更缓慢地增大。当存储器单元根据所选择的存储器单元和接地选择晶体管之间的距离的阈值电压变化的大小展示非线性特性时，读取温度补偿系数可以对于每个字线组被线性近似并如图10所示应用。通过线性近似，有可能减小实现电路的复杂度。
图11是描述根据示范性实施例的补偿读取电压的示图。
图11示出了当读取温度补偿系数如图10所示展示非线性特性时的读取电压的设置。当所选择的存储器单元和接地选择晶体管之间的距离增大时，补偿读取电压的程度可以急剧地增大。
进一步，当阈值电压分布根据温度的移动方向相反时，可以在图11所示的根据读取温度补偿读取电压的方向的相反方向补偿读取电压。
图12A是从概念上描述根据示范性实施例的根据在编程期间的温度和在补偿读取电压后的读取期间的温度的阈值电压的变化的示图。
当如同上述方法补偿在读取操作期间根据基于所选择的字线的位置的温度变化的阈值电压的变化时，有可能消除针对在高温度处执行编程验证操作并在低温度处执行读取操作的(HWCR)情况的根据所选择的字线的位置的阈值电压的变化的差异，如图12A所示。当在高温度处的编程验证操作后在高温度处执行读取操作时的阈值电压分布偏差(HWHR)和当在低温度处的编程验证后在高温度处执行读取操作时的阈值电压分布偏差(CWHR)可以维持与图5相同。
然而，当在低温度处执行编程验证并在高温度处执行读取操作(CWHR)时，不可能消除根据所选择的字线的位置的阈值电压的变化的差异。进一步，当在低温度处执行编程验证并在低温度处执行读取操作(CWCR)时，在读取操作期间可以通过补偿将阈值电压根据所选择的字线的位置的变化的差异从虚线移动到实线。然后，即使在编程验证操作中，也有必要通过和读取操作相似的方法补偿温度。
图12B是从概念上描述根据示范性实施例的阈值电压根据在编程期间的温度和在补偿编程验证电压后的读取期间的温度变化的示图。
在通过对编程验证电压的补偿在编程验证操作期间补偿基于所选择的字线的位置根据温度变化的阈值电压的变化的情况下，当在编程操作期间的温度低时降低编程验证电压。然后，如图12B所示，可以消除当在低温度处执行编程验证操作并在高温度处执行读取操作(CWHR)时的阈值电压分布偏差和当在低温度处执行编程验证操作并在低温度处执行读取操作(CWCR)时的阈值电压分布偏差。
图13是描述根据示范性实施例的编程验证温度补偿系数的设置的示图。
如参考图12A所述的，即使在编程验证操作中，也有必要通过和读取操作相似的方法补偿温度。响应于第一读取温度补偿系数，可以以与第一读取温度补偿系数的方向的相同的方向设置第一编程验证温度补偿系数Tvfy1，但其值可以与第一读取温度补偿系数的值一样或不同。进一步，响应于第二读取温度补偿系数，可以以与第二读取温度补偿系数的方向的相同的方向设置第二编程验证温度补偿系数Tvfy2，但其值可以与第二读取温度补偿系数的值一样或不同。原因是未选择的存储器单元的阈值电压在编程验证操作和读取操作之间可以不同。
图14是描述根据示范性实施例的补偿编程验证电压的示图。
图14描述当如图13设置编程验证温度补偿系数时，根据接地选择线和所选择的字线之间的距离，也就是说接地选择晶体管和所选择的存储器单元之间的距离，对编程验证电压的温度的补偿的程度。这与图7相似，从而将省略详细描述。
进一步，当阈值电压分布根据温度的移动方向相反时，可以在图14所示的根据编程验证温度补偿编程验证电压的方向的相反方向补偿编程验证电压。
图15是描述根据示范性实施例的为每个字线组设置编程验证温度补偿系数的方法的示图。
如同图8的情况，即使当编程验证温度补偿系数被设置时，为了减小实施电路的复杂度，对于包括多个字线的每个字线组也可以应用同一编程温度补偿系数。在编程验证操作期间的字线组的设置可以与在读取操作期间的字线组的设置一样或不同。
如图15所示，在多个字线组WL0至WL3、WL4至WL7、WL8至WL11…中的每一个中，用于一个字线的编程验证温度补偿系数可以用于到包括相应的字线的整个字线组。
图16A是描述根据示范性实施例的为每个字线组补偿编程验证电压的示图。
图16A示出了当如图15所示以字线组为单位应用编程验证温度补偿系数时的编程验证电压的设置。这与图9A相似，从而将省略详细描述。
进一步，图16A示出对于温度T1、T2、和T3中的每一个，对于每个字线组的字线的数量是相同的，但本公开不限于此。根据温度T1至T3，对于每个字线组的字线的数量可以不同。
图16B是描述根据示范性实施例的为每个字线组补偿编程验证电压的示图。
如图16B所示，在温度T1处对于每个字线组的字线的数量可以被设置为4，在温度T2处对于每个字线组的字线的数量可以被设置为5，在温度T3处对于每个字线组的字线的数量可以被设置为3。根据编程验证温度考虑到编程验证电压PV根据字线WL0至WLn的位置的变化的程度，对于每个字线组的字线的数量可以被改变。
图17是描述存储器单元串中的后向图案依赖(BPD)的示图。
可以以从接近接地选择晶体管的存储器单元，也就是说存储器单元0MC0，到远离接地选择晶体管的顺序对包括在存储器单元串中的多个存储器单元执行编程操作。也就是说，连接到字线0WL0的存储器单元MC0首先被编程，并且连接到字线n WLn的存储器单元MCn最后被编程。这与包括在存储器单元串中的存储器单元的编程操作的执行的顺序有关，并且当数据值为对应于擦除分布的值时，在编程操作后阈值电压可以留在擦除分布中。
图17(a)是在存储器单元串中，一直到存储器单元MCm被编程并且从存储器单元MC(m+1)开始不被编程的情况，并且是当对存储器单元MCm执行编编程验证操作时的后向图案情况。图17(b)是在存储器单元串之内的所有存储器单元都被编程的情况。当对存储器单元MCm执行读取操作时，这可以是后向图案情形。在这两个情况中，在图17(b)中的情况下的存储器单元MCm的阈值电压可能更高。原因是在图17(b)中对存储器单元MC(m+1)至MCn执行编程操作，从而由未选择的存储器单元导致的沟道电阻的增大可以比图17(a)更大。也就是说，在读取操作期间的阈值电压可以呈现为高于在编程验证操作期间的阈值电压。根据在读取操作期间施加到未选择的字线上的读取通过电压的大小，源于后向图案依赖的阈值电压的变化的大小可以被改变。进一步，源于后向图案依赖的阈值电压的变化的大小在单级单元和多级单元之间可以不同。原因是在单级单元中的编程阈值电压分布的位置可以与在多级单元中的编程阈值电压分布的位置不同。
图18是描述根据示范性实施例的通过后向图案依赖(BPD)的阈值电压分布的变化的示图。
可以以从接近接地选择晶体管的存储器单元到远离接地选择晶体管的顺序对包括在存储器单元串中的存储器单元执行编程操作。在这种情况下，由BPD导致的阈值电压移动在接近接地选择晶体管的存储器单元中可以比在远离接地选择晶体管的存储器单元中大。在相对接近接地选择线的字线b WLb中与编程验证期间的阈值电压分布相比的读取期间的阈值电压分布的移动大小ΔVb1可以大于在相对远离接地选择线的字线a WLa中与编程验证期间的阈值电压分布相比的读取期间的阈值电压分布的移动大小ΔVa1。
图19是描述根据示范性实施例的补偿读取电压的示图。
由BPD导致的阈值电压的移动可以用在读取操作中对读取电压的补偿和在编程验证操作中对编程验证电压的补偿来抵消。例如，当在读取操作中执行对BPD的补偿时，在编程验证操作中不需要单独的补偿操作。与此相反，当在编程验证操作中执行对BPD的补偿时，在读取操作中不需要单独的补偿操作。
图19描述了在读取操作中补偿由BPD导致的阈值电压移动的情况。例如，当用于接近接地选择晶体管的存储器单元的读取电压被设置为高于远离接地选择晶体管的存储器单元的读取电压时，可以如图19的参考标号b中所示的抵消由BPD导致的阈值电压移动。进一步，当额外地执行基于所选字线的位置和温度变化的读取电压补偿c时，读取电压可最终被设置为如用参考标号d所表示的。
图20是描述根据示范性实施例的补偿编程验证电压的示图。
图20描述了在编程验证操作中补偿由BPD导致的阈值电压移动的情况。例如，当如用图20中的参考标号b所表示的用于接近接地选择晶体管的存储器单元的编程验证电压被设置为低于远离接地选择晶体管的存储器单元的编程验证电压时，可以抵消由BPD导致的阈值电压移动。进一步，当额外地执行基于所选字线的位置和温度变化的编程验证电压补偿c时，编程验证电压最终可被设置为如用参考标号d所表示的。
图21是详细描述根据示范性实施例的图1的电压生成器和控制逻辑的示图。
参考图21，控制逻辑140可以包括第一补偿器141、第二补偿器142、和偏移加法器143。第一补偿器141可以存储与温度补偿有关的信息并执行控制。第一补偿器141可以响应于地址ADDR和命令CMD而被操作。第一补偿器141可以包括温度传感器1411、第一查找表(第一LUT)1412、第二查找表(第二LUT)1413、和第三查找表(第三LUT)1414。第一至第三查找表中的每一个可以包括多个寄存器。温度传感器1411可以检测非易失性存储器设备的操作温度。当向非易失性存储器设备施加电力时，温度传感器1411可以总是被激活，并且可以响应于从外部施加的命令CMD从非活动状态变化到活动状态。温度传感器1411可以将关于检测到的温度水平的信息发送到第一至第三查找表。关于检测到的温度水平的信息可以具有二进制码的形式。
第一LUT 1412可以存储用于在读取操作期间补偿读取电压温度的信息。例如，第一LUT 1412可以存储关于根据地选择线和所选择的字线之间的距离来补偿读取电压的温度的程度的信息。接地选择线与所选择的字线之间的距离可以从地址ADDR，特别是页面地址导出。进一步，第一LUT 1412还可以分开存储图6的关于第一读取温度补偿系数的信息和关于第二读取温度补偿系数的信息。例如，为了减小实现电路的复杂度，第一LUT 1412还可以存储需要以1℃的温度变化为单位进行补偿的读取电压的大小，并且还可以存储需要以10℃的温度变化为单位进行补偿的读取电压的大小。当第一LUT 1412存储需要以10℃的温度变化为单位进行补偿的读取电压的大小时，例如，操作温度为25℃至34℃，第一LUT 1412可以具有相同的读取补偿电压。
第一LUT 1412还可以存储如参照图8和图9所述的以字线组为单位对读取电压进行温度补偿的程度。第一LUT 1412可以响应于由温度传感器1411检测到的温度水平以及地址ADDR和命令CMD输出由上述方法绘制的读取电压的偏移。第一LUT还可以存储执行读取或编程验证的存储器单元是单级单元还是多级单元，并且当存储器单元是多级单元时根据读取电压或验证电压的电平存储不同的偏移值。
响应于关于由温度传感器1411检测到的温度水平的信息，第二LUT 1413可以存储和输出用于对编程验证电压的温度进行补偿的信息。存储和输出该信息的方法类似于第一LUT 1412的方法，因此将省略其详细描述。
响应于关于由温度传感器1411检测到的温度水平的信息，第三LUT 1414可以存储和输出关于根据温度变化对编程验证通过电压、读取通过电压、或编程电压进行补偿的信息。
第二补偿器142可以响应于地址ADDR和命令CMD来操作，并且可以包括第四查找表(第四LUT)1421。第四LUT 1421可以存储用于对由BPD导致的阈值电压的移动进行补偿的信息。响应于地址ADDR，对于所选择的页面，第四LUT可以输出用于抵消由BPD导致的阈值电压的移动的读取电压或编程验证电压的偏移。
第一至第四查找表中的每一个可以包括多个寄存器。当电力供应被关断时，寄存器中的数据可能丢失，从而存储在第一至第四查找表中的信息可以存储在存储器单元阵列110的存储器块111中。响应于上电或从外部施加的命令，可以将存储在存储器块中的信息从存储器块输出并发送到第一到第四查找表。进一步，可以通过外部控制来改变存储在第一至第四查找表中的信息。
电压生成器150可以包括生成读取电压和编程验证电压的所选择的字线(WL)电压生成器151、生成在编程和读取操作期间施加到串选择线的电压和施加到接地选择线的电压的串选择线/接地选择线电压生成器(SSL/GSL电压生成器)152、以及生成读取通过电压和编程验证通过电压的未选择的字线(WL)电压生成器153。
从第一补偿器141和第二补偿器142输出的偏移值可以通过偏移加法器143相加并发送到电压生成器150。例如，在读取操作期间从第一LUT输出的偏移和/或从第四LUT输出的偏移通过偏移加法器143相加，并且在读取操作期间被发送到所选择的WL电压生成器151，并且所选择的WL电压生成器151可以响应于相加的偏移值而生成读取电压。在编程验证操作中，从第二LUT输出的偏移和/或从第四LUT输出的偏移通过偏移加法器143相加，并且被发送到所选择的WL电压生成器151，并且所选择的WL电压生成器151可以响应于通过偏移加法器143相加的相加偏移值而生成编程验证电压。
SSL/GSL电压生成器152可以根据从控制逻辑140输出的温度响应于电压偏移信息在编程和读取操作期间生成施加到串选择线的电压和施加到接地选择线的电压。未选择的WL电压生成器153可以根据从控制逻辑140输出的温度响应于电压偏移信息而生成读取通过电压和编程验证通过电压。
图22是详细描述根据示范性实施例的图1的电压生成器和控制逻辑的示图。
参考图22，从第一补偿器141输出的偏移信息可以不经过图21的偏移加法器143直接输入到电压生成器150。进一步，从第一补偿器141输出的偏移信息可以是具有连续值的模拟电压形式的多个信号。从第一补偿器141输出的第一模拟电压信号可以被输入到所选择的WL电压生成器151中，并且控制读取电压和编程验证电压的生成。作为一个示例性实施例，所选择的WL电压生成器151可以包括放大电路，并且第一模拟电压信号可以被输入到放大电路中，以控制读取电压和编程验证电压的偏移。在这种情况下，从第二补偿器142输出的偏移值可以是二进制码的形式，并且所选择的WL电压生成器151可以响应于二进制码形式的后向图案补偿偏移信号来改变读取电压或编程验证电压。
图23是根据示范性实施例的补偿读取电压和编程验证电压的方法的适示意性流程图。
参考图23，当非易失性存储器设备接收到编程命令和编程地址时(S2301)，控制逻辑140检测非易失性存储器设备的编程温度(S2302)。可以响应于编程命令或者也可以不管编程命令来执行通过控制逻辑140的非易失性存储器设备的编程温度的检测。例如，可以在整个编程操作中连续执行操作S2302。在这种情况下，可以响应于在编程操作期间改变的温度来执行通过控制逻辑140的非易失性存储器设备的编程温度的检测。这可以同样应用于操作S2312。基于检测到的编程温度和所选择的字线与所选择的块的接地选择线GSL之间的距离来确定编程验证温度偏移(S2303)。然后，基于所确定的编程验证温度偏移来生成并补偿编程验证电压(S2304)，并且通过使用经补偿的编程验证电压来执行编程验证操作(S2305)。可以响应于接收到的编程地址来生成关于所选择的字线和所选择的块的接地选择线GSL之间的距离的信息。基于检测到的编程温度和所选择的字线与所选择的块的接地选择线GSL之间的距离来确定编程验证温度偏移的特定方法与前述方法一样，因此将省略其详细描述。
在连接到所选择的字线的存储器单元上的编程操作完成之后，非易失性存储器设备可以接收读取命令和地址(S2311)。控制逻辑140检测非易失性存储器设备的读取温度(S2302)，并且基于检测到的读取温度和所选择的字线与所选择的块的接地选择线GSL之间的距离来确定读取温度偏移(S2313)。然后，基于所确定的读取温度偏移生成并补偿读取电压(S2314)，并且通过使用经补偿的读取电压来执行读取操作(S2315)。
图24是根据示范性实施例的补偿读取电压和编程验证电压的方法的示意性流程图。
参考图24，不同于图23，添加了基于接收到的编程地址来确定BPD补偿偏移的操作S2402。确定BPD补偿偏移的方法与前述方法一样，因此将省略其详细描述。进一步，不同于图23的操作S2304，编程验证电压是基于BPD补偿偏移和所确定的编程验证温度偏移来生成并补偿的(S2404)。
图25是根据示范性实施例的补偿读取电压和编程验证电压的方法的原理图。
参考图25，不同于图23，添加了基于接收到的读取地址来确定BPD补偿偏移的操作S2513。进一步，不同于图23的操作S2313，读取电压是基于BPD补偿偏移和所确定的读取温度偏移来生成并补偿的(S2515)。
图26是详细描述根据示范性实施例的图1的存储器块的示图。
参考图26，存储器块111包括通过以3D结构在基底上垂直层压存储器单元而形成的存储器单元串。存储器块111包括在彼此垂直的多个方向x、y、和z上延伸的结构。为了形成存储器块111，首先，提供基底201。例如，基底201可以由通过注入诸如硼(B)的5族元素而形成的P阱形成。另外，基底201可以在N阱内提供的口袋P阱中形成。在下文中，假定基底201是P阱。然而，基底201不限于P阱。基底201形成为平行于xz板(平面)，并且在y轴方向是垂直的。
在基底201上形成多个掺杂区311至314。例如，多个掺杂区311至314可以由不同于基底201的n型导体形成。在下文中，假定第一至第四掺杂区311至314具有n型。然而，本发明不限于第一至第四掺杂区311至314具有n型的特征。
在第一和第二掺杂区311和312之间的基底201的区域上沿z轴方向顺序地提供沿x轴方向延伸的多个绝缘材料112。例如，在彼此间隔特定的距离的同时，多个绝缘材料112可以在z轴方向上形成。例如，绝缘材料112可以包括诸如硅氧化物的绝缘材料。
穿过绝缘材料112的柱113在第一和第二掺杂区311和312之间的基底201上形成。例如，柱113可以穿过绝缘材料112并与基底201连接。这里，柱113也在第二和第三掺杂区312和313之间的基底上、以及在第三和第四掺杂区313和314之间的基底上形成。在存储器单元串的读取或编程验证操作期间，柱113可以形成沟道。沟道孔的直径可以随着接近基底201而减小，如图26所示。进一步，沟道孔的直径可以随着远离基底而增大，然后如壶形状从特定时刻再次减小。也就是说，通道孔也可以形成为使得通道孔的中心部分是凸的。例如，每个柱113可以由多个材料形成。例如，每个柱113的表层114可以包括具有第一类型的硅材料。例如，每个柱113的表层114可以包括具有与基底201相同类型的硅材料。在下文中，假定每个柱113的表层114包括p型硅。然而，本发明不限于每个柱113的表层114包括p型硅的特征。每个柱113的内层115可以由绝缘材料形成。例如，每个柱113的内层115可以包括诸如硅氧化物的绝缘材料。例如，每个柱113的内层115可以包括气隙。
沿着绝缘材料112、柱113、以及在第一和第二掺杂区311和312之间的基底201的暴露面提供绝缘层116。例如，可以移除在z轴方向提供的最后绝缘材料112的y轴方向的暴露面上提供的绝缘层116。在第一和第二掺杂区311和312之间的区域中的绝缘层116的暴露面上提供第一导电材料211至291。例如，在与基底201相邻的绝缘材料112和基底201之间提供在x轴方向延伸的第一导电材料211。更具体地，在与基底201相邻的绝缘材料112的下表面上的绝缘层116和基底201之间提供在x轴方向延伸的第一导电材料211。
在绝缘材料112当中的特定绝缘材料的上表面上的绝缘层116和布置在该特定绝缘材料上的绝缘材料的下表面上的绝缘层116之间提供在x轴方向延伸的第一导电材料。例如，在绝缘材料112之间提供在x轴方向延伸的第一导电材料221至281。例如，第一导电性材料211至291可以是金属材料。例如，第一导电性材料211至291可以是诸如多晶硅的导电材料。
可以在第二和第三掺杂区312和313与第三和第四掺杂区313和314之间的区域提供与第一和第二掺杂区311和312上的结构相同的结构。
在多个柱113上分别提供漏极320。在漏极320上提供在z轴方向延伸的第二导电材料331至333。第二导电材料331至333在x轴方向顺序地布置。第二导电材料331至333在相应的区域中分别连接到漏极320。例如，可以通过接触插头将漏极320分别和第二导电材料333连接。例如，第二导电性材料331至333可以是金属材料。例如，第二导电性材料331至333可以是诸如多晶硅的导电材料。
图27是详细描述根据示范性实施例的图1的存储器块的电路图的示图。
图27是示出具有参考图26描述的3D结构的存储器块的等效电路的电路图。存储器单元串ST11、ST21、和ST31在位线0BL0和公共源极线CSL之间被连接。位线0BL0对应于在z轴方向延伸的导电材料331。存储器单元串ST12、ST22、和ST32在位线1BL1和公共源极线CSL之间被连接。位线1BL1对应于在z轴方向延伸的导电材料332。存储器单元串ST13、ST23、和ST33在位线2BL2和公共源极线CSL之间被连接。位线2BL2对应于在z轴方向延伸的导电材料333。
每个存储器单元串ST包含多个串联连接的存储器单元MC0至MC4。多个存储器单元MC0至MC4可以在垂直方向层压在基底201上。每个存储器单元MC可以用具有电荷捕获层的电荷捕获快闪存储器单元(charge trap flash memory cell，CTF)来实现。进一步，每个存储器单元MC也可以用具有浮置栅极的浮置栅极存储器单元来实现。每个存储器单元串ST可以包括在多个串联连接的存储器单元MC0至MC4和相应的位线BL之间连接的一个或更多个串选择晶体管SST。每个存储器单元串ST可以包括两个串联连接的串选择晶体管SST0和SST1，如图27所示。串选择晶体管SST可以用具有与存储器单元MC相同形式的存储器单元来实现。每个存储器单元串ST可以包括在多个串联连接的存储器单元MC0至MC4和公共源极线CSL之间连接的一个或更多个接地选择晶体管GST。每个存储器单元串ST可以包括两个串联连接的接地选择晶体管GST0和GST1，如图27所示。接地选择晶体管GST也可以用具有与存储器单元MC相同形式的存储器单元来实现，或者还可以以没有电荷捕获层或浮置栅极的通用MOS晶体管的形式来实现。
在下文中，串ST以行和列为单位来定义。通常连接到一个位线的存储器单元串ST形成一列。例如，连接到位线0BL0的存储器单元串ST11至ST31对应于第一列。连接到位线1BL1的存储器单元串ST12至ST32对应于第二列。连接到位线2BL2的存储器单元串ST13至ST33对应于第三列。
连接到一个串选择线SSL的串ST形成一行。例如，连接到第一串选择线SSL10的串ST11、ST12、和ST13形成第一行。连接到第二串选择线SSL11的串ST21、ST22、和ST23形成第二行。连接到第三串选择线SSL12的串ST31、ST32、和ST33形成第三行。
在每个存储器单元串ST中，定义了高度。在示范性实施例中，在每个存储器单元串ST中，与基底相比，与第二接地选择晶体管GST1相邻的存储器单元MC0的高度为1。在每个存储器单元串ST中，当存储器单元与串选择晶体管SST相邻时，存储器单元的高度增加。在每个存储器单元串ST中，与基底相比，与第二串选择晶体管SST1相邻的存储器单元MC4的高度为5。
同一行中的存储器单元串ST共享串选择线SSL。不同行中的存储器单元串ST分别连接到不同的串选择线SSL。包括在同一行中的存储器单元串ST中的具有同一高度的存储器单元共享字线WL。在同一高度处，不同行中的存储器单元串ST的字线WL是通常连接的。连接到同一高度处的多行中的存储器单元串的字线可以在存储器块的一侧的端部彼此连接。进一步，连接到同一高度处的多行中的存储器单元串的字线可以在存储器块的两侧的端部彼此连接。
同一行中的存储器单元串ST可以共享接地选择线GSL。不同行中的存储器单元串ST可以共享接地选择线GSL。也就是说，存储器单元串ST11至ST13、ST21至ST23、和ST31至ST33可以公共连接到接地选择线GSL。进一步，存储器单元串可以连接到以行为单位的单独的接地选择线GSL，如同串选择线。公共源极线CSL通常连接到存储器单元串ST。
相同高度处的字线WL可以是公共连接的。因此，当选择特定字线WL时，连接到该特定字线WL的所有存储器单元串ST被选择。不同行中的存储器单元串ST连接到不同的串选择线SSL。因此，通过选择第一串选择线SSL10至SSL12或第二选择线SSL20至SSL22，可以将连接到相同字线WL的串ST当中的未选择的行中的存储器单元串ST与相应的位线分离。进一步，可以通过选择位线BL0至BL2，以列为单位选择在所选择的行中的存储器单元串ST。
在示范性实施例中，编程验证电压或读取电压被施加到所选择的行中的所选择的字线，并且在编程验证或读取操作期间将编程验证通过电压或读取通过电压施加到未选择的字线。
图28是描述根据示范性实施例的补偿读取电压的示图。
当在存储器块具有如图26和图27所示的3D结构的情况下同一电压被施加到字线时，根据沟道孔的直径可以产生不同的电场。例如，当沟道孔的直径小时，与沟道孔的直径大的情况相比，存储器单元可以以更低的电压导通。因此，为了抵消差异，可以在编程验证和/或读取操作期间，可以基于所选择的字线和基底之间的距离来改变施加到字线的电压。
图28描述了对于当如图26所示存储器单元的沟道接近基底时沟道孔的直径减小的情况补偿读取电压的方法。假定字线0WL0最接近基底，并且字线n WLn离基底最远。当字线远离基底时，沟道孔的直径增大，并且只有当施加更高的读取电压时，才可以产生与接近基底的字线相同的效果。因此，可能需要对用参考标号b表示的读取电压的补偿。
为了抵消阈值电压根据温度(其根据接地选择线和字线之间的距离而不同)的上述移动影响，需要参考标号c表示的读取电压补偿。结果，在3D结构中，为了抵消阈值电压根据沟道孔的直径和温度(其根据接地选择线和所选择的字线之间的距离而不同)的移动影响，需要参考标号d表示的读取电压补偿。进一步，即使在3D结构中，由BPD导致的上述阈值电压移动也可以类似地产生，并且可能需要补偿。
图29是描述根据示范性实施例的补偿编程验证电压的示图。
为了在3D结构中抵消阈值电压根据沟道孔的直径和温度(其根据接地选择线或基底与所选择的字线之间的距离而不同)的移动影响，对于编程验证电压也可能需要对与对读取电压的补偿类似的编程验证电压的补偿，如图29所示。
当存储器块具有3D结构时，参考图6至图16描述的补偿方法可以照原样应用。特别地，应用了参照图8、图9A、图9B、图15、图16A、图16B等描述的对每个字线组确定读取温度补偿系数和编程验证温度补偿系数的方法。
图30是描述根据示范性实施例的存储器系统的示图。
参考图30，存储器系统1000可以包括非易失性存储器设备100和存储器控制器200。非易失性存储器100与上述相同，因此将省略详细描述。
存储器控制器200根据来自外部(例如，主机)的请求来控制非易失性存储器设备100。在示范性实施例中，存储器控制器200可以施加非易失性存储器设备100的命令和地址，并且控制读取、编程、和擦除操作。
存储器控制器200可以连接在非易失性存储器设备100和主机之间。存储器控制器200可以驱动用于控制非易失性存储器设备100的固件。存储器控制器200可以包括纠错电路(ECC)210、缓冲器220、中央处理单元(CPU)230、主机接口240、ROM 250和存储器接口260。进一步，存储器控制器200可以包括温度补偿器270。
中央处理单元230控制存储器控制器200的一般操作。缓冲器220用作中央处理单元230的操作存储器。当从主机请求写时，从主机输入的数据临时存储在缓冲器220中。进一步，当从主机请求读时，从非易失性存储器设备100读取的数据临时存储在缓冲器220中。当请求写时，纠错电路210通过使用纠错码对存储在缓冲器220中的数据进行编码。在这种情况下，编码数据和施加在该编码数据上的校验数据存储在包括在非易失性存储器设备100中的存储器单元阵列中。同时，当请求读时，纠错电路210通过使用纠错码值对从非易失性存储器设备100读取的数据进行解码。ROM存储对于驱动存储器控制器200所需的数据。
主机接口240包括用于在主机与存储器控制器200之间执行数据交换的协议。
存储器接口260接口连接非易失性存储器设备100和存储器控制器200。
温度补偿器270可以检测存储器系统1000的操作温度，并且基于检测到的操作温度来控制存储器控制器200和非易失性存储器设备100。例如，当非易失性存储器设备100基于检测到的操作温度执行读取操作时，温度补偿器270可以将读取电压补偿偏移信息输入到非易失性存储器设备100中，并且根据操作温度以及所选择的字线的位置或所选择的字线与连接到所选择的块的接地选择线之间的距离来补偿阈值电压移动，以使得非易失性存储器设备100能够更精确地执行读取操作。存储器控制器200可以基于在非易失性存储器设备100的读取请求期间输入的读取地址，刻画所选择的字线的位置或所选择的字线和连接到所选择的块的接地选择线之间的距离。进一步，存储器控制器200可以基于在非易失性存储器设备100的读取请求期间输入的读取地址来刻画所选择的字线和基底之间的距离。类似地，即使在如读取操作的编程验证操作中，温度补偿器270也可以将用于补偿编程验证电压的信息发送到非易失性存储器设备100以便提高非易失性存储器设备100的编程可靠性。
尽管已经结合目前被认为是实际的示范实施例的内容而描述了本发明，但是要理解，本发明不限于所公开的实施例，而是相反地，意欲覆盖包括在所附权利要求的精神和范围内的各种修改和等效安排。

Claims (20)

1.一种非易失性存储器设备，包括：
包括存储器单元串的存储器单元阵列，所述存储器单元串包括接地选择晶体管和多个串联连接的非易失性存储器单元；
连接到所述接地选择晶体管的接地选择线和连接到所述多个存储器单元的多个字线；
电压生成器，被配置为生成施加到所述多个字线的编程验证电压和读取电压；以及
控制电路，被配置为基于编程验证温度偏移来控制对所述编程验证电压的补偿，以及基于读取温度偏移来控制对所述读取电压的补偿，
其中，所述多个字线被划分为包括两个或更多个字线的多个字线组，并且
所述控制电路根据在所述多个字线组中的每一个中的一个字线与所述接地选择线之间的距离和操作温度在所述多个字线组当中的相应字线组中设置编程验证温度偏移和读取温度偏移。
2.如权利要求1所述的非易失性存储器设备，其中：
当在所述多个字线组中的每一个中的一个字线与所述接地选择线之间的距离增大时，所述编程验证温度偏移或所述读取温度偏移的绝对值顺序地增大。
3.如权利要求2所述的非易失性存储器设备，其中：
所述编程验证温度偏移对应于所述读取温度偏移。
4.如权利要求2所述的非易失性存储器设备，其中：
当所述操作温度降低时，所述编程验证温度偏移或所述读取温度偏移在负方向进一步增大。
5.如权利要求1所述的非易失性存储器设备，其中：
所述控制电路基于后向图案补偿偏移控制对于所述读取电压的补偿，并且
当在所述多个字线组中的每一个中的一个字线与所述接地选择线之间的距离增大时，所述后向图案补偿偏移的大小顺序地减小。
6.如权利要求1所述的非易失性存储器设备，其中：
所述控制电路基于后向图案补偿偏移控制对于所述编程验证电压的所述补偿，并且
当在所述多个字线组中的每一个中的一个字线与所述接地选择线之间的距离增大时，所述后向图案补偿偏移的大小顺序地减小。
7.如权利要求1所述的非易失性存储器设备，其中：
所述存储器单元阵列包括单级单元和多级单元，并且
对应于所述单级单元的所述编程验证温度偏移或所述读取温度偏移不同于对应于所述多级单元的所述编程验证温度偏移或所述读取温度偏移。
8.一种具有3D结构的非易失性存储器设备，包括：
通过在垂直方向层压多个存储器单元到基底上形成的多个存储器单元串；
连接到所述多个存储器单元串中的每一个的接地选择晶体管以及多个串联连接的非易失性存储器单元的多个字线；
电压生成器，被配置为生成施加到所述多个字线的编程验证电压和读取电压；以及
控制电路，被配置为基于编程验证温度偏移来控制对所述编程验证电压的补偿，以及基于读取温度偏移来控制对所述读取电压的补偿，
其中，所述多个字线被划分为包括两个或更多个字线的多个字线组，并且
所述控制电路根据在所述多个字线组中的每一个中的一个字线与所述基底之间的距离和操作温度在所述多个字线组当中的相应字线组中设置编程验证温度偏移和读取温度偏移。
9.如权利要求8所述的非易失性存储器设备，其中：
当在所述多个字线组中的每一个中的一个字线与所述基底之间的距离增大时，所述编程验证温度偏移或所述读取温度偏移的绝对值顺序地增大。
10.如权利要求9所述的非易失性存储器设备，其中：
所述编程验证温度偏移对应于所述读取温度偏移。
11.如权利要求9所述的非易失性存储器设备，其中：
当所述操作温度降低时，所述编程验证温度偏移或所述读取温度偏移在负方向进一步增大。
12.如权利要求8所述的非易失性存储器设备，其中：
当所述多个字线和所述基底之间的距离增大时，所述控制电路补偿并增大所述读取电压。
13.如权利要求8所述的非易失性存储器设备，其中：
当所述多个字线和所述基底之间的距离增大时，所述控制电路补偿并增大所述编程验证电压。
14.一种非易失性存储器设备，包括：
包括多个字线的存储器单元阵列，所述多个字线包括第一和第二字线；
电压生成器，被配置为生成在编程验证期间要施加到所述多个字线的编程验证电压和在数据读取期间要施加到所述多个字线的读取电压；以及
控制电路，被配置为生成用于基于在所述编程验证期间的温度和被施加验证电压的字线的位置来补偿所述验证电压的验证偏移、生成用于基于在所述数据读取期间的温度和被施加所述读取电压的字线的位置来补偿所述读取电压的读取偏移、以及控制所述验证偏移和所述读取偏移之间的变化方向，
其中，所述多个字线被划分为包括具有基于操作温度的数量的字线的多个字线组，
所述控制电路根据在所述多个字线组中的每一个中的一个字线的位置和操作温度在所述多个字线组当中的相应字线组中设置验证偏移和读取偏移，并且
所述第一字线和所述第二字线中的每一个属于不同的字线组。
15.如权利要求14所述的非易失性存储器设备，其中：
所述控制电路将用于补偿要被施加到所述第一字线的编程验证电压的第一验证偏移设置为高于用于补偿要被施加到所述第二字线的验证电压的第二验证偏移，并且将用于补偿要被施加到所述第一字线的读取电压的第一读取偏移设置为高于用于补偿要被施加到所述第二字线的读取电压的第二读取偏移。
16.如权利要求14所述的非易失性存储器设备，其中：
所述第一和第二验证偏移与所述第一和第二读取偏移根据温度而变化。
17.如权利要求16所述的非易失性存储器设备，其中：
所述控制电路将当在所述编程验证期间的温度为第一温度时的第一验证偏移设置为低于当在所述编程验证期间的温度为高于所述第一温度的第二温度时的第一验证偏移，并且将当在所述数据读取期间的温度为所述第一温度时的第一读取偏移设置为低于当在所述数据读取期间的温度为所述第二温度时的第一读取偏移。
18.如权利要求17所述的非易失性存储器设备，其中：
所述存储器单元阵列包括连接到位线和所述多条字线的多个存储器单元，并且
在所述多个存储器单元当中连接到所述第二字线的存储器单元比连接到所述第一字线的存储器单元更近地连接到所述位线。
19.如权利要求17所述的非易失性存储器设备，其中：
所述存储器单元阵列包括连接到位线和所述多条字线的多个存储器单元，并且
在所述多个存储器单元当中连接到所述第一字线的存储器单元比连接到所述第二字线的存储器单元更近地连接到所述位线。
20.如权利要求14所述的非易失性存储器设备，其中：
所述控制电路与所述多个字线的位置成比例地在同一方向改变所述验证偏移和所述读取偏移。
CN201710740518.2A 2016-08-26 2017-08-25 非易失性存储器设备 Active CN107785048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160109051A KR102659596B1 (ko) 2016-08-26 2016-08-26 비휘발성 메모리 장치
KR10-2016-0109051 2016-08-26

Publications (2)

Publication Number Publication Date
CN107785048A true CN107785048A (zh) 2018-03-09
CN107785048B CN107785048B (zh) 2023-05-23

Family

ID=61240704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710740518.2A Active CN107785048B (zh) 2016-08-26 2017-08-25 非易失性存储器设备

Country Status (3)

Country Link
US (1) US10176881B2 (zh)
KR (1) KR102659596B1 (zh)
CN (1) CN107785048B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111462801A (zh) * 2019-01-18 2020-07-28 爱思开海力士有限公司 存储器系统及其操作方法
CN112786098A (zh) * 2019-11-07 2021-05-11 爱思开海力士有限公司 存储器控制器、具有存储器控制器的存储器系统以及操作存储器控制器的方法
CN112930566A (zh) * 2018-10-25 2021-06-08 美光科技公司 存储器组件中的动态温度补偿

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574691B2 (en) * 2016-02-24 2023-02-07 Samsung Electronics Co., Ltd. Memory device and memory system
JP2018156696A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR102524923B1 (ko) * 2018-06-20 2023-04-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10878902B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM voltage compensation
US11137808B2 (en) 2018-08-31 2021-10-05 Micron Technology, Inc. Temperature compensation in a memory system
US11367488B2 (en) 2018-12-11 2022-06-21 SK Hynix Inc. Memory system and method for read operation based on grouping of word lines
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
US11281400B2 (en) * 2019-04-16 2022-03-22 Micron Technology, Inc. Temperature-based storage system organization
US10908845B1 (en) * 2019-08-27 2021-02-02 Micron Technology, Inc. Managing threshold voltage drift based on a temperature-dependent slope of the threshold voltage drift of a memory sub-system
JP6966587B2 (ja) 2020-03-02 2021-11-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11532357B2 (en) 2021-01-15 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with temperature modulated read voltage
TWI762278B (zh) * 2021-04-21 2022-04-21 力晶積成電子製造股份有限公司 非揮發性記憶體裝置及其程式化驗證電壓的設定方法
KR20230043525A (ko) * 2021-09-24 2023-03-31 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 시스템의 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028875A1 (en) * 2004-07-26 2006-02-09 M-Systems Flash Disk Pioneers, Ltd. Drift compensation in a flash memory
US20080159007A1 (en) * 2006-12-30 2008-07-03 Deepak Chandra Sekar Non-volatile storage with bias based on selected word line
US20080158985A1 (en) * 2006-12-29 2008-07-03 Nima Mokhlesi Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US20120134213A1 (en) * 2010-11-25 2012-05-31 Samsung Electronics Co., Ltd. Method compensation operating voltage, flash memory device, and data storage device
CN102543186A (zh) * 2010-12-20 2012-07-04 三星电子株式会社 负电压生成器、译码器、非易失性存储器件及存储系统
US20120218823A1 (en) * 2011-02-24 2012-08-30 Micron Technology, Inc. Voltage generation and adjustment in a memory device
CN103219040A (zh) * 2012-01-19 2013-07-24 三星电子株式会社 非易失性存储器件和存储器系统及其编程方法和控制方法
US20140140130A1 (en) * 2012-11-21 2014-05-22 Samsung Electronics Co., Ltd Semiconductor memory device for and method of applying temperature-compensated word line voltage during read operation

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) * 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US6269026B1 (en) * 2000-02-29 2001-07-31 Advanced Micro Devices, Inc. Charge sharing to help boost the wordlines during APDE verify
JP2003217287A (ja) 2002-01-21 2003-07-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
JP4746326B2 (ja) 2005-01-13 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
EP1729302B1 (en) * 2005-05-31 2019-01-02 Micron Technology, Inc. A circuit for retrieving data stored in semiconductor memory cells
JP2007299489A (ja) 2006-05-02 2007-11-15 Micron Technology Inc 不揮発性メモリにおける読み取り・検証動作を生成する方法及び装置
US7391650B2 (en) 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
KR101391356B1 (ko) 2007-12-26 2014-05-02 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 동작 방법
US7889575B2 (en) * 2008-09-22 2011-02-15 Sandisk Corporation On-chip bias voltage temperature coefficient self-calibration mechanism
KR101504339B1 (ko) * 2008-11-03 2015-03-24 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101504340B1 (ko) * 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US7974146B2 (en) * 2008-12-19 2011-07-05 Micron Technology, Inc. Wordline temperature compensation
US8045384B2 (en) * 2009-06-22 2011-10-25 Sandisk Technologies Inc. Reduced programming pulse width for enhanced channel boosting in non-volatile storage
US7916533B2 (en) 2009-06-24 2011-03-29 Sandisk Corporation Forecasting program disturb in memory by detecting natural threshold voltage distribution
US8213255B2 (en) 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
KR20120125791A (ko) 2011-05-09 2012-11-19 삼성전자주식회사 플래시 메모리 장치 및 이를 포함하는 메모리 시스템
KR102015906B1 (ko) * 2012-11-12 2019-08-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 읽기 방법
US9543028B2 (en) * 2014-09-19 2017-01-10 Sandisk Technologies Llc Word line dependent temperature compensation scheme during sensing to counteract cross-temperature effect
KR102242561B1 (ko) 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9508446B1 (en) * 2015-06-24 2016-11-29 Macronix International Co., Ltd. Temperature compensated reverse current for memory
US9583198B1 (en) * 2016-04-22 2017-02-28 Sandisk Technologies Llc Word line-dependent and temperature-dependent pass voltage during programming

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028875A1 (en) * 2004-07-26 2006-02-09 M-Systems Flash Disk Pioneers, Ltd. Drift compensation in a flash memory
US20080158985A1 (en) * 2006-12-29 2008-07-03 Nima Mokhlesi Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US20080159007A1 (en) * 2006-12-30 2008-07-03 Deepak Chandra Sekar Non-volatile storage with bias based on selected word line
US20120134213A1 (en) * 2010-11-25 2012-05-31 Samsung Electronics Co., Ltd. Method compensation operating voltage, flash memory device, and data storage device
CN102543186A (zh) * 2010-12-20 2012-07-04 三星电子株式会社 负电压生成器、译码器、非易失性存储器件及存储系统
US20120218823A1 (en) * 2011-02-24 2012-08-30 Micron Technology, Inc. Voltage generation and adjustment in a memory device
CN103219040A (zh) * 2012-01-19 2013-07-24 三星电子株式会社 非易失性存储器件和存储器系统及其编程方法和控制方法
US20140140130A1 (en) * 2012-11-21 2014-05-22 Samsung Electronics Co., Ltd Semiconductor memory device for and method of applying temperature-compensated word line voltage during read operation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112930566A (zh) * 2018-10-25 2021-06-08 美光科技公司 存储器组件中的动态温度补偿
CN112930566B (zh) * 2018-10-25 2022-04-05 美光科技公司 存储器组件中的动态温度补偿
US11360670B2 (en) 2018-10-25 2022-06-14 Micron Technology, Inc. Dynamic temperature compensation in a memory component
CN111462801A (zh) * 2019-01-18 2020-07-28 爱思开海力士有限公司 存储器系统及其操作方法
CN111462801B (zh) * 2019-01-18 2023-04-28 爱思开海力士有限公司 存储器系统及其操作方法
CN112786098A (zh) * 2019-11-07 2021-05-11 爱思开海力士有限公司 存储器控制器、具有存储器控制器的存储器系统以及操作存储器控制器的方法

Also Published As

Publication number Publication date
KR20180023530A (ko) 2018-03-07
US20180061504A1 (en) 2018-03-01
KR102659596B1 (ko) 2024-04-19
US10176881B2 (en) 2019-01-08
CN107785048B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
CN107785048A (zh) 非易失性存储器设备
CN104916319B (zh) 半导体存储装置
US9563504B2 (en) Partial block erase for data refreshing and open-block programming
JP6531220B2 (ja) メモリのワード線依存チャネルのプリチャージ
JP6495550B1 (ja) 階層選択ゲートトランジスタを有するｎａｎｄ構造
CN106847338A (zh) 非易失性存储器装置、存储器系统及操作它们的方法
CN104641418B (zh) 存储系统
CN1926635B (zh) 读取nand存储器以补偿存储元件之间的耦合效应的方法
US9142302B2 (en) Efficient smart verify method for programming 3D non-volatile memory
US9330763B1 (en) Operation modes for an inverted NAND architecture
TW202147525A (zh) 半導體記憶裝置及進行寫入動作之方法
CN105051825B (zh) 共享位线的串架构
CN107665721A (zh) 存储器装置及其操作方法
CN107112047A (zh) 用于在非易失性存储器中区块编程的部分区块擦除
CN106024061A (zh) 半导体器件及其操作方法
CN103219040A (zh) 非易失性存储器件和存储器系统及其编程方法和控制方法
US10910069B2 (en) Manage source line bias to account for non-uniform resistance of memory cell source lines
CN107068191A (zh) 非易失性存储器装置和非易失性存储器装置的编程方法
JP2021007143A (ja) ３ｄ不揮発性メモリのサブブロックサイズ低減
CN113196401A (zh) 对由于块氧化物减薄引起的编程速度变化进行补偿的存储器设备
CN115527588A (zh) 使用选择性跳过的验证脉冲进行存储器编程以用于性能改进
CN113870935A (zh) 使用栅极诱生漏极泄漏生成的空穴预充电方案
US11423996B1 (en) Memory apparatus and method of operation using triple string concurrent programming during erase
US11587619B2 (en) Block configuration for memory device with separate sub-blocks
CN114596887A (zh) 用于更大范围的操作温度产品的非线性温度补偿

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant