TW202147525A - 半導體記憶裝置及進行寫入動作之方法 - Google Patents

半導體記憶裝置及進行寫入動作之方法 Download PDF

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Abstract

實施形態提供一種可提高動作可靠性之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：第1區域(BLK)，其包含沿著第1方向(X方向)並排地排列有複數條之第1配線(SGD)、將相鄰之第1配線(SGD)間分離之第1絕緣膜(SLT2)、及以橫跨相鄰之第1配線(SGD)間之方式設置之第1柱(MP)；及第2、第3區域(SLT1)，其等以於第2方向(Y方向)上將第1區域(BLK)夾於其間之方式而設，且包含第2絕緣膜。第1柱(MP)包含導電層、閘極絕緣膜及電荷累積層。設置於第1區域(BLK)內之第1配線(SGD)之條數為奇數條。

Description

半導體記憶裝置及進行寫入動作之方法
實施形態係關於一種半導體記憶裝置。
已知有一種將記憶胞三維地排列而成之半導體記憶體。
實施形態提供一種可提高動作可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1區域，其包含設置於半導體基板上方且沿著半導體基板之面內方向即第1方向並排地排列有複數條之第1配線、將相鄰之第1配線間分離之第1絕緣膜、及以橫跨相鄰之第1配線間之方式設置之第1柱；及第2、第3區域，其等以於半導體基板之面內方向且與第1方向不同之第2方向上將第1區域夾於其間之方式而設，且包含自半導體基板上設置到第1配線之高度之第2絕緣膜。第1柱包含導電層、閘極絕緣膜及電荷累積層。設置於第1區域內之第1配線之條數為奇數條。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素標註共用之參照符號。 1.第1實施形態 對第1實施形態之記憶系統進行說明。以下，列舉具備NAND(Not AND，反及)型快閃記憶體作為半導體記憶裝置之記憶系統為例進行說明。 1.1 關於構成 對本實施形態之NAND型快閃記憶體之構成進行說明。 1.1.1 關於整體構成 首先，使用圖1對本實施形態之NAND型快閃記憶體之大體之整體構成進行說明。 如圖所示，NAND型快閃記憶體1具備記憶胞陣列2、列解碼器3及讀出放大器4。 記憶胞陣列2具備複數個區塊BLK。於圖1中僅示出4個區塊BLK0～BLK3，但其數量並無限定。區塊BLK包含於列及行上建立關聯且三維地積層之複數個記憶胞。又，區塊BLK設置於半導體基板上，於相鄰之區塊間設置有狹縫SLT1。於下文中對記憶胞陣列2之構成之詳細內容進行敍述。 列解碼器3對自外部接收到之行地址進行解碼。然後，列解碼器3基於解碼結果選擇記憶胞陣列2之列方向。更具體而言，對用以選擇列方向之各種配線施加電壓。 讀出放大器4於讀取資料時，將自任一區塊BLK讀取之資料讀出。又，於寫入資料時，將與寫入資料對應之電壓施加至記憶胞陣列2。 1.1.2 關於記憶胞陣列2之構成 繼而，對本實施形態之記憶胞陣列2之構成進行說明。 ＜關於電路構成＞ 首先，使用圖2對記憶胞陣列2之電路構成進行說明。圖2係區塊BLK之等效電路圖。如圖所示，區塊BLK包含複數個記憶體組MG(MG0、MG1、MG2、…)。又，各個記憶體組MG包含複數個NAND串50。以下，將第偶數個記憶體組MGe(MG0、MG2、MG4、…)之NAND串稱為NAND串50e，將第奇數個記憶體組MGo(MG1、MG3、MG5、…)之NAND串稱為NAND串50o。 各個NAND串50例如包含8個記憶胞電晶體MT(MT0～MT7)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極與電荷累積層，將資料非揮發性地保存。而且，記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。 各個記憶體組MGe中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD(SGD0、SGD1、…)。選擇閘極線SGD係由列解碼器3獨立地控制。又，各個第偶數個記憶體組MGe(MG0、MG2、…)中之選擇電晶體ST2之閘極例如共通連接於選擇閘極線SGSe，各個第奇數個記憶體組MGo(MG1、MG3、…)中之選擇電晶體ST2之閘極例如共通連接於選擇閘極線SGSo。選擇閘極線SGSe及SGSo例如可共通地連接，亦可獨立地控制。 又，同一區塊BLK內之記憶體組MGe中所包含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLe(WLe0～WLe7)。另一方面，記憶體組MGo中所包含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLo(WLo0～WLo7)。選擇閘極線WLe及WLo由列解碼器3獨立地控制。 區塊BLK例如為資料之刪除單位。即，同一區塊BLK內所包含之記憶胞電晶體MT所保持之資料被一次性刪除。 進而，於記憶胞陣列2內位於同一行之NAND串50之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BL(L－1)，其中(L－1)為2以上之自然數)。即，位元線BL於複數個記憶體組MG間將NAND串50共通地連接。進而，複數個選擇電晶體ST2之源極共通地連接於源極線SL。 即，記憶體組MG包含複數個連接於不同位元線BL且連接於同一選擇閘極線SGD之NAND串50。又，區塊BLK包含複數個共用字元線WL之複數個記憶體組MG。而且，記憶胞陣列2包含共用位元線BL之複數個區塊BLK。而且，於記憶胞陣列2內，藉由將上述選擇閘極線SGS、字元線WL及選擇閘極線SGD積層於半導體基板上方，而將記憶胞電晶體MT三維地積層。 ＜關於記憶胞陣列之平面佈局＞ 繼而，對記憶胞陣列2之平面構成進行說明。圖3表示某一區塊BLK之半導體基板面內(將其稱為XY平面)之選擇閘極線SGD之平面佈局。於本例中，對1個區塊BLK內包含8條選擇閘極線SGD之情形進行說明。 如圖所示，沿X方向延伸之9個導電層10(10-0～10-7，其中10-0包含10-0a與10-0b)沿著與X方向正交之Y方向排列。各導電層10作為選擇閘極線SGD發揮功能。若是圖3之示例，則區塊BLK內位於沿著Y方向之兩端之2個配線層10-0a及10-0b係作為選擇閘極線SGD0發揮功能。即，位於Y方向上之兩端之2個配線層10相互共通地連接，或者藉由列解碼器3以相同之方式予以控制。而且，位於該等之間之7個配線層10-1～10-7分別作為選擇閘極線SGD1～SGD7發揮功能。因此，於在區塊BLK內以XY平面進行觀察之情形時，記憶體組MG1～MG7沿著Y方向排列，且於其兩側配置有記憶體組MG0。 區塊BLK內於Y方向上相鄰之配線層10係藉由未圖示之絕緣膜隔開。將設置有該絕緣膜之區域稱為狹縫SLT2。於狹縫SLT2中，絕緣膜將例如自半導體基板面至少到設置有配線層10之層為止之區域埋入。又，於記憶胞陣列2內，例如於Y方向上排列有複數個圖3所示之區塊BLK。而且，於Y方向上相鄰之區塊BLK間亦藉由未圖示之絕緣膜隔開。設置有該絕緣膜之區域為圖1中所述之狹縫SLT1。狹縫SLT1亦與SLT2相同。 進而，於在Y方向上相鄰之配線層10間設置有分別沿著Z方向之複數個記憶柱MP(MP0～MP15)。Z方向係與XY方向正交之方向，即與半導體基板面垂直之方向。 具體而言，於配線層10-1與10-2之間設置有記憶柱MP0及MP8，於配線層10-3與10-4之間設置有記憶柱MP1及MP9，於配線層10-5與10-6之間設置有記憶柱MP2及MP10，於配線層10-7與10-0b之間設置有記憶柱MP3及MP11。記憶柱MP係形成選擇電晶體ST1及ST2以及記憶胞電晶體MT之結構體，其詳細內容將於下文中進行敍述。 記憶柱MP0～MP3沿著Y方向排列。又，記憶柱MP8～MP11以於X方向上與記憶柱MP0～MP3相鄰之方式沿著Y方向排列。即，記憶柱MP0～MP3與記憶柱MP8～MP11並排地排列。 而且，位元線BL0係以共通地連接於記憶柱MP0～MP3之方式設置於配線層10之上方。又，位元線BL2係以共通地連接於記憶柱MP8～MP11之方式設置於配線層10之上方。以下，有時將記憶柱MP0～MP3及記憶柱MP8～MP11、以及位元線BL0及BL2稱為組GR1。 又，於配線層10-0a與10-1之間設置有記憶柱MP4及MP12，於配線層10-2與10-3之間設置有記憶柱MP5及MP13，於配線層10-4與10-5之間設置有記憶柱MP6及MP14，於配線層10-6與10-7之間設置有記憶柱MP7及MP15。 記憶柱MP4～MP7沿著Y方向排列，記憶柱MP12～MP15亦沿著Y方向排列。而且，記憶柱MP4～MP7於X方向上位於記憶柱MP0～MP3與記憶柱MP8～MP11之間。又，記憶柱MP12～MP15以於X方向上與記憶柱MP4～MP7一起將記憶柱MP8～MP11夾於其間之方式而設。即，記憶柱MP4～MP7與記憶柱MP12～MP15並排地排列。 而且，位元線BL1係以共通地連接於記憶柱MP4～MP7之方式設置於配線層10之上方。又，位元線BL3係以共通地連接於記憶柱MP12～MP15之方式設置於配線層10之上方。以下，有時將記憶柱MP4～MP7及記憶柱MP12～MP15、以及位元線BL1及BL3稱為組GR2。 即，記憶柱MP係以於Y方向上橫跨2個配線層10且埋入到任一狹縫SLT2之一部分之方式設置，且於Y方向上相鄰之記憶柱MP間存在1個狹縫SLT2。而且，供屬於組GR1之記憶柱MP埋入之狹縫SLT2位於屬於組GR2之2個記憶柱MP間，供屬於組GR2之記憶柱MP埋入之狹縫SLT2位於屬於組GR1之2個記憶柱MP間。 再者，於隔著狹縫SLT1而相鄰之配線層10-0a與10-0b之間並未設置記憶柱MP。 圖4與圖3同樣地，表示XY平面內之字元線WL之平面佈局。圖4與圖3之1區塊大小之區域對應，且係設置於比圖3中所說明之配線層10更靠下層之配線層11之佈局。 如圖所示，沿X方向延伸之9個導電層11(11-0～11-7，其中11-0包含11-0a與11-0b)沿著Y方向排列。各配線層11-0～11-7隔著絕緣膜設置於配線層10-0～10-7之正下方。 各導電層10作為字元線WL7發揮功能。其他字元線WL0～WL6亦相同。若是圖4之示例，則配線層11-0a、11-3、11-5、11-7、及11-0b作為字元線WLo7發揮功能。而且，該等配線層11-0a、11-3、11-5、11-7、及11-0b被引出至沿著X方向之端部(將該端部稱為第1連接部)，且相互共通地連接。而且，於第1連接部，配線層11-0a、11-3、11-5、11-7、及11-0b連接於列解碼器3。 又，配線層11-1、11-3、11-5、及11-7作為字元線WLe7發揮功能。而且，該等配線層11-1、11-3、11-5、及11-7被引出至於X方向上位於與第1連接部為相反側之第2連接部，且相互共通地連接。而且，於第2連接部，配線層11-1、11-3、11-5、及11-7連接於列解碼器3。 而且，於第1連接部與第2連接部之間設置有記憶胞部。於記憶胞部中，於Y方向上相鄰之配線層11係藉由圖3中所說明之狹縫SLT2隔開。又，於Y方向上相鄰之區塊BLK間之配線層11亦同樣地藉由狹縫SLT1隔開。又，於記憶胞部中，以與圖3相同之方式設置有記憶柱MP0～MP15。 上述構成於其他形成字元線WL及選擇閘極線SGS之層中亦相同。 ＜關於記憶胞陣列之剖面結構＞ 繼而，對記憶胞陣列2之剖面結構進行說明。圖5係沿著Y方向之區塊BLK之剖視圖，且示出沿著圖3中之位元線BL0之區域之剖面結構作為一例。 如圖所示，於半導體基板(例如p型井區域)13之上方，設置作為選擇閘極線SGS發揮功能之配線層12。於配線層12之上方，沿著Z方向積層作為字元線WL0～WL7發揮功能之8層配線層11。該等配線11及12之平面佈局為圖4。而且，於配線層11之上方設置作為選擇閘極線SGD發揮功能之配線層10。配線層10之平面佈局如圖3中所說明。 而且，以自配線層10到達至半導體基板13之方式將狹縫SLT2與記憶柱MP沿著Y方向交替地設置。如上所述，狹縫SLT2之實體為絕緣膜。然而，亦可將用以對設置於半導體基板13內之區域施加電壓之接觸插塞等設置於狹縫SLT2內。例如，亦可設置用以將選擇電晶體ST2之源極連接於源極線之接觸插塞。 而且，配線層12將狹縫SLT2或記憶柱MP夾於其間而交替地作為選擇閘極線SGSo或SGSe發揮功能。同樣地，配線層11將狹縫SLT2或記憶柱MP夾於其間而交替地作為字元線WLo或WLe發揮功能。 又，於在Y方向上相鄰之區塊BLK間設置有狹縫SLT1。如上所述，狹縫SLT1之實體亦為絕緣膜。然而，亦可將用以對設置於半導體基板13內之區域施加電壓之接觸插塞等設置於狹縫SLT1內。例如，亦可設置用以將選擇電晶體ST2之源極連接於源極線之接觸插塞或者槽形狀之導體。再者，狹縫SLT1沿著Y方向之寬度大於狹縫SLT2沿著Y方向之寬度。 而且，於記憶柱MP上設置有接觸插塞16，且以共通地連接於該等接觸插塞16之方式將作為位元線BL發揮功能之配線層15沿著Y方向設置。 圖6係沿著X方向之區塊BLK之剖視圖，示出沿著圖3中之選擇閘極線SGD3且通過記憶柱MP5及MP13之區域之剖面結構作為一例。如圖5中說明所述，於半導體基板13上方依次設置有配線層12、11、及10。關於記憶胞部，如使用圖5說明所述。 於第1連接部，配線層10～12例如呈階梯狀被引出。即，當以XY平面進行觀察時，7層配線層10及配線層12之端部上表面於第1連接部露出。而且，於該露出之區域上設置有接觸插塞17，且接觸插塞17連接於金屬配線層18。而且，藉由該金屬配線層18，使作為偶數選擇閘極線SGD0、SGD2、SGD4、及SGD6、偶數字元線WLo及偶數選擇閘極線SGSo發揮功能之配線層10～12電性連接於列解碼器3。 另一方面，於第2連接部，以相同之方式將配線層11及12例如呈階梯狀引出。而且，於配線層11及12所露出之區域上設置有接觸插塞19，且接觸插塞19連接於金屬配線層20。而且，藉由該金屬配線層20，使作為奇數選擇閘極線SGD1、SGD3、SGD5、及SGD7、奇數字元線WLe及奇數選擇閘極線SGSe發揮功能之配線層11及12電性連接於列解碼器3。再者，配線層10可經由第2連接部來代替第1連接部而電性連接於列解碼器3，亦可經由第1連接部及第2連接部兩者而連接。 ＜關於記憶柱及記憶胞電晶體之結構＞ 繼而，對記憶柱MP及記憶胞電晶體MT之結構進行說明。 ・關於第1例 首先，使用圖7及圖8對第1例進行說明。圖7係記憶柱MP之XY平面內之剖視圖，圖8係YZ平面內之剖視圖，尤其示出設置有2個記憶胞電晶體MT之區域。又，第1例係於記憶胞電晶體MT之電荷累積層使用絕緣膜。 如圖所示，記憶柱MP包含沿著Z方向設置之絕緣層30、半導體層31、及絕緣層32至34。絕緣層30例如為氧化矽膜。半導體層31係以包圍絕緣層30之周圍之方式設置，且作為供形成記憶胞電晶體MT之通道之區域發揮功能。半導體層31例如為多晶矽層。絕緣層32係以包圍半導體層31之周圍之方式設置，且作為記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層32例如具有氧化矽膜與氮化矽膜之積層結構。絕緣層33係以包圍半導體層31之周圍之方式設置，且作為記憶胞電晶體MT之電荷累積層發揮功能。絕緣層33例如為氮化矽膜。絕緣層34係以包圍絕緣層33之周圍之方式設置，且作為記憶胞電晶體MT之阻擋絕緣膜發揮功能。絕緣層34例如為氧化矽膜。於除記憶柱MP部以外之狹縫SLT2內埋入有絕緣層37。絕緣層37例如為氧化矽膜。 而且，於上述構成之記憶柱MP之周圍設置有例如AlO層35。於AlO層35之周圍形成有例如屏蔽金屬層(TiN膜等)36。於屏蔽金屬層36之周圍設置作為字元線WL發揮功能之導電層11。導電層11例如將鎢設置成材料。 根據上述構成，於1個記憶柱MP內，沿著Y方向設置有2個記憶胞電晶體MT。選擇電晶體ST1及ST2亦具有相同之構成。 ・關於第2例 繼而，使用圖9及圖10對第2例進行說明。圖9係記憶柱MP之XY平面內之剖視圖，圖10係YZ平面內之剖視圖，尤其示出設置有2個記憶胞電晶體MT之區域。第2例係於記憶胞電晶體MT之電荷累積層使用導電膜。 如圖所示，記憶柱MP包含沿著Z方向設置之絕緣層48及43、半導體層40、絕緣層41、導電層42、及絕緣層46a～46c。絕緣層48例如為氧化矽膜。半導體層40係以包圍絕緣層43-1之周圍之方式設置。半導體層40例如為多晶矽層，且作為供形成記憶胞電晶體MT之通道之區域發揮功能，與圖7之示例同樣地，於位於同一記憶柱MP內之記憶胞電晶體MT間未被分離。絕緣層41設置於導電層40之周圍，作為各記憶胞電晶體MT之閘極絕緣膜發揮功能。即，絕緣層41於圖9所示之XY平面內被分離為2個區域，且分別作為同一記憶柱MP內之2個記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層41例如具有氧化矽膜與氮化矽膜之積層結構。導電層42設置於絕緣層41之周圍，且沿著Y方向由絕緣層43分離成2個區域。導電層42例如為多晶矽層，被分離而成之2個區域分別作為上述2個記憶胞電晶體MT各自之電荷累積層發揮功能。又，絕緣層43例如為氧化矽膜。於導電層42之周圍依次設置有絕緣層46a、46b、及46c。絕緣層46a及46c例如為氧化矽膜，絕緣層46b例如為氮化矽膜，該等作為記憶胞電晶體MT之阻擋絕緣膜發揮功能。該等絕緣層46a～46b亦沿著Y方向被分離成2個區域，且於該等之間設置有絕緣層43。又，絕緣層43被埋入至狹縫SLT2內。絕緣層43例如為氧化矽膜。 而且，於上述構成之記憶柱MP之周圍設置有例如AlO層45。進而，於AlO層45之周圍形成有例如屏蔽金屬層(TiN膜等)47。而且，於屏蔽金屬層47之周圍設置有作為字元線WL發揮功能之導電層11。 根據上述構成，於1個記憶柱MP內，沿著Y方向設置有2個記憶胞電晶體MT。選擇電晶體ST1及ST2亦具有相同之構成。再者，於在Z方向上相鄰之記憶胞電晶體間設置有未圖示之絕緣層，藉由該絕緣層與絕緣層43及46，而使電荷累積層42與各個記憶胞電晶體之每一個絕緣。 ・關於等效電路 圖11係上述構成之記憶柱MP之等效電路圖。如圖所示，於1根記憶柱MP形成有2個NAND串50o及50e。即，設置於同一記憶柱MP之選擇電晶體ST1連接於互不相同之選擇閘極線SGD，記憶胞電晶體MT連接於互不相同之字元線WLo及WLe，選擇電晶體ST2亦連接於互不相同之選擇閘極線SGSo及SGSe。而且，同一記憶柱MP內之2個NAND串50o及50e連接於同一位元線BL，又，連接於同一源極線SL。但是，電流路徑相互電分離。 1.2 關於讀出動作 繼而，對上述構成之NAND型快閃記憶體中之資料之讀出方法進行說明。 首先，使用圖12及圖13對選擇閘極線SGD被選擇之狀態進行說明。圖12及圖13係上文中所說明之與圖3對應之XY平面內之選擇閘極線SGD之平面佈局圖，且對與所選擇之選擇閘極線SGD對應之配線層10標註斜線而表示。 如圖12所示，當選擇閘極線SGD1～SGD7中之任一個被選擇時，選擇對應之1個配線層10-1～10-7中之任一個。於圖12中示出選擇閘極線SGD1被選擇之情形。藉由選擇配線層10-1，而選擇設置於記憶柱MP0、MP4、MP8、及MP12之4個記憶胞電晶體MT。即，藉由屬於設置於配線層10-1正下方之與任一字元線WL對應之配線層11-1之4個記憶胞電晶體MT形成1頁。該情況於選擇閘極線SGD2～SGD7被選擇之情形時亦同樣。 相對於此，於區塊BLK內位於兩端之配線層10-0a及10-0b兩者同時被選擇。該情況相當於選擇閘極線SGD0被選擇之情況。將該狀態示於圖13。 如圖所示，當選擇閘極線SGD0被選擇時，選擇位於配線層10-0a正下方且設置於記憶柱MP4及MP12之2個記憶胞電晶體MT與位於配線層10-0b正下方且設置於記憶柱MP3及MP11之2個記憶胞電晶體MT。即，藉由該等4個記憶胞電晶體MT形成1頁。 圖14係表示選擇第奇數條選擇閘極線SGDo(即第奇數個記憶體組MG)及字元線WLo0時之各種配線之電壓變化之時序圖。 如圖所示，首先，於時刻t1，對選擇區塊BLK中之所有選擇閘極線SGD施加電壓VSG，將選擇電晶體ST1設為接通狀態。進而，對所有字元線施加電壓VREAD，不論保持資料如何均將記憶胞電晶體MT設為接通狀態。進而，對所有選擇閘極線SGS施加電壓VSG，將選擇電晶體ST2設為接通狀態。藉此，於選擇區塊BLK中，所有NAND串50成為導通狀態，並將VSS(例如0 V)傳輸至通道。 繼而，於時刻t3，讀出放大器4對位元線BL進行預充電。此時，屬於組GR1之偶數位元線BL0及BL2被預充電至電壓VBL2，屬於組GR2之奇數位元線BL1及BL3被預充電至大於電壓VBL2之電壓VBL1。 然後，於時刻t4，對所選擇之選擇閘極線SGD及SGSo施加電壓VSG，對選擇字元線WLo0施加讀出電壓VCGRV，對非選擇字元線WLe0施加電壓VNEG，且施加其他非選擇字元線WL1～WL7。電壓VCGRV係與讀出位準對應之電壓，且係用以判斷所選擇之記憶胞電晶體MT之保持資料為“0”抑或是“1”之電壓。電壓VNEG例如為負電壓或0 V，係用以使記憶胞電晶體MT斷開之電壓。 以上之結果為，若所選擇之記憶胞電晶體MT接通，則電流便會自位元線BL流至源極線SL，若所選擇之記憶胞電晶體MT斷開，則不會流通電流。藉此，可判斷所選擇之記憶胞電晶體MT之保持資料。 1.3 本實施形態之效果 根據本實施形態，可修正記憶體組MG間之記憶胞特性之偏差，從而提高半導體記憶裝置之動作可靠性。以下對本效果進行說明。 若為本實施形態之半導體記憶裝置，則如圖3及圖4說明所述，1根記憶柱MP係以橫跨於XY平面內排列之2條選擇閘極線SGD及2條字元線WL之方式設置。而且，於該記憶柱MP內設置有2個記憶胞電晶體MT，並係由上述2條選擇閘極線SGD及字元線WL控制。 而且，若為本構成，則存在記憶柱MP與對應之2條字元線WL(及選擇閘極線SGD)之位置關係產生偏差之情形。更具體而言，於圖3及圖4中，於著眼於某一記憶柱MP之情形時，較理想為記憶柱MP之Y方向上之中央部位於對應之2條字元線之正中間。其原因在於藉由以此種方式配置記憶柱MP，而由對應之2條字元線WL控制之2個記憶胞電晶體MT之尺寸變得相等。 然而，若記憶柱MP之位置發生偏移，則對應之2個記憶胞電晶體MT之尺寸不同。例如，若為圖3及圖4之示例，則記憶柱MP沿著Y方向朝配線層10-0a側偏移。其結果為，當著眼於配線層10-1及11-1與記憶柱MP0及MP4時，記憶柱MP0與配線層10-1及11-1重疊距離d1，記憶柱MP4與配線層10-1及11-1重疊距離d2，且存在d1＞d2之關係。該情況於記憶柱MP8及MP12之間亦存在相同之關係。 即，於著眼於記憶體組MG1之情形時，連接於偶數位元線BLe之記憶胞電晶體MT之單元尺寸較大，連接於奇數位元線BLo之記憶胞電晶體MT之單元尺寸較小。單元尺寸之大小亦可說成是記憶胞電晶體MT之電流驅動能力之大小。 即，根據圖3可明確，於選擇了第偶數條選擇閘極線SGDe之情形時，連接於位元線BL0及BL2之記憶胞電晶體MT、即屬於組GR1之記憶胞電晶體MT之尺寸較小。另一方面，連接於位元線BL1及BL3之記憶胞電晶體MT、即屬於組GR2之記憶胞電晶體之尺寸較大。 相反，於選擇了第奇數條選擇閘極線SGDo之情形時，連接於位元線BL0及BL2之記憶胞電晶體MT、即屬於組GR1之記憶胞電晶體MT之尺寸較大。另一方面，連接於位元線BL1及BL3之記憶胞電晶體MT、即屬於組GR2之記憶胞電晶體之尺寸較小。 如上所述，當記憶柱MP之位置發生偏移時，於同一頁內，尺寸不同之記憶胞電晶體MT交替地排列。因此，於本實施形態中，讀出放大器4根據所選擇之記憶胞電晶體MT之尺寸而控制讀出動作時之預充電電位。 更具體而言，當選擇第偶數條選擇閘極線SGDe、即第偶數個記憶體組MGe時，讀出放大器4對組GR1之位元線BL施加較大之預充電電位VBL1，對組GR2之位元線BL施加較小之預充電電位VBL2。另一方面，當選擇第奇數條選擇閘極線SGDo、即第奇數個記憶體組MGo時，讀出放大器4對組GR1之位元線BL施加較小之預充電電位VBL2，對組GR2之位元線BL施加較大之預充電電位VBL1。 其結果為，可利用預充電電位抵消因記憶胞電晶體MT之單元尺寸所產生之電流驅動力之差，從而可減小於讀出動作時流至位元線BL之單元電流於位元線間之差量。即，對不易流通單元電流之記憶胞電晶體MT賦予流通足夠大之單元電流之條件，對易於流通單元電流之記憶胞電晶體MT賦予抑制單元電流之條件。藉此，可抑制尤其來自不易流通單元電流之記憶胞電晶體MT之誤讀出之產生，從而可提高半導體記憶裝置之動作可靠性。 又，若為本實施形態之構成，則如圖3所示，位於區塊BLK之兩端部之配線層10-0a及10-0b同時被選擇，且均作為選擇閘極線SGD0發揮功能。其原因在於在其他配線層10-1～10-7分別形成有4個記憶柱MP(記憶胞電晶體MT)，相對於此，於配線層10-0a及10-0b分別僅形成有2個記憶柱MP(記憶胞電晶體MT)。因此，關於區塊BLK之兩端部，使2個配線層10-0a及10-0b作為1條選擇閘極線SGD電性地發揮功能，藉此，即便於選擇了選擇閘極線SGD0時，亦能使1頁之尺寸與選擇了其他選擇閘極線SGD1～SGD7之情形時相同。 而且，以如上方式使頁尺寸一致之結果為，如圖3所示，於1個區塊BLK內作為選擇閘極線SGD發揮功能之配線層10之個數於XY平面內成為奇數個。該情況對於如圖4所示般作為字元線WL發揮功能之配線層11而言亦相同。換言之，當以XY平面進行觀察時，位於狹縫SLT1間之配線層之數量成為奇數個。 再者，記憶柱MP之偏移方式亦可為與圖3及圖4相反之情形。將該情形時之狀態示於圖15。圖15表示本實施形態之變化例之選擇閘極線SGD之平面佈局。如圖所示，本例中，記憶柱MP之位置與圖3之情形相反，係沿著Y方向朝配線層10-0b側偏移。其結果為，當著眼於配線層10-1及11-1與記憶柱MP0及MP4時，記憶柱MP0與配線層10-1及11-1重疊距離d2，記憶柱MP4與配線層10-1及11-1重疊距離d1。於該情況下，於讀出時施加至位元線BL之電壓與上述實施形態之情形相反。 即，當選擇第偶數條選擇閘極線SGDe、即第偶數個記憶體組MGe時，讀出放大器4對組GR1之位元線BL施加較小之預充電電位VBL2，對組GR2之位元線BL施加較大之預充電電位VBL1。另一方面，當選擇第奇數條選擇閘極線SGDo、即第奇數個記憶體組MGo時，讀出放大器4對組GR1之位元線BL施加較大之預充電電位VBL1，對組GR2之位元線BL施加較小之預充電電位VBL2。 2.第2實施形態 繼而，對第2實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1實施形態中之寫入動作。以下，僅對與第1實施形態不同之方面進行說明。 2.1第1例 首先，對第1例進行說明。資料之寫入動作包含：編程動作，其將電子注入至電荷累積層而使閾值變化；及編程驗證動作，其確認編程動作之結果、即閾值是否達到規定值。第1例係於編程動作中，使施加至位元線BL之電壓於組GR1與GR2中不同。 圖16係表示於資料寫入時選擇第奇數條選擇閘極線SGDo(即第奇數個記憶體組MG)及字元線WLo0時之各種配線之電壓變化之時序圖。 如圖12及圖13所示，於選擇第奇數條選擇閘極線SGDo之情形時，屬於組GR1(BL0、BL2)之記憶胞電晶體MT之尺寸較大，屬於組GR2(BL1、BL3)之記憶胞電晶體MT較小。由於字元線WL與記憶柱MP之重疊面積越大則耦合比越大，故而記憶胞電晶體MT之寫入速度越快。即，組GR1之寫入速度較快，組GR2較慢。 因此，於時刻t2，讀出放大器4對屬於組GR1之位元線BL0及BL2施加相對較高之電壓VCH2，對屬於組GR2之位元線BL1及BL3施加低之電壓VCH1。當然，VCH2＞VCH1。 接下來，於時刻t3，列解碼器3對所有字元線WL0～WL7施加電壓VPASS，進而於時刻t5使選擇字元線WLo0之電壓自VPASS上升到VPGM。電壓VPASS係不論保持資料如何均使記憶胞電晶體MT接通且於非選擇之NAND串50中可藉由耦合使通道電位充分地上升之電壓。又，電壓VPGM係用以藉由FN(Fowler-Nordheim，福勒-諾德海姆)穿遂將電子注入至電荷累積層之高電壓，且VPGM＞VPASS。 根據本方法，藉由增高與寫入速度較高之記憶胞電晶體MT對應之位元線電壓，可降低其寫入速度。藉此，可降低組GR1與GR2之間之寫入速度之差。 2.2第2例 繼而，對第2例進行說明。第2例係於編程動作時，於組GR1與GR2中改變施加至選擇字元線WL之電壓VPGM之值。 圖17係表示本例之選擇字元線WL及位元線BL之電位變化之時序圖，且表示選擇了第偶數個記憶體組MG、即第偶數條選擇閘極線SGDe之情形。 如上所述，寫入動作包含編程動作與編程驗證動作。將該組合稱為編程循環。而且，於寫入動作中，藉由將編程循環反覆進行多次而寫入1頁量之資料。 若為本例，則於編程動作時，對選擇字元線WL施加2種編程電壓VPGM1及VPGM2，且存在VPGM2＞VPGM1之關係。於選擇了第偶數個記憶體組MG之情形時，屬於組GR1(BL0、BL2)之記憶胞電晶體MT之寫入速度較慢，屬於組GR2(BL1、BL3)之記憶胞電晶體MT之寫入速度較快。因此，電壓VPGM1被用作組GR2用之編程電壓，電壓VPGM2被用作組GR1用之編程電壓。 具體而言，於施加電壓VPGM1之期間內，對組GR1之位元線BL0、BL2施加寫入禁止電壓VBL，對組GR2之位元線BL1、BL3施加寫入電壓(例如為0 V，小於VBL之電壓)。其結果為，資料被編程至連接於位元線BL1及BL3之記憶胞電晶體MT。 另一方面，於施加電壓VPGM2之期間內，對組GR2之位元線BL1、BL3施加寫入禁止電壓VBL，對組GR1之位元線BL0、BL2施加寫入電壓。其結果為，資料被編程至連接於位元線BL0及BL2之記憶胞電晶體MT。 根據本方法，對寫入速度較慢之記憶胞電晶體MT使用較高之編程電壓，對寫入速度較快之記憶胞電晶體使用較低之編程電壓。藉此，可降低組GR1與GR2之間之寫入速度之差。再者，亦可於組GR1與GR2中改變編程電壓VPGM之升壓幅度△VPGM。當然，於寫入速度較慢之組中，將 △VPGM設為較大。 2.3第3例 繼而，對第3例進行說明。第3例係於編程驗證動作時，降低對寫入速度較慢之組之預充電電位，藉此使單元電流相對地減少。即，對位元線BL施加電壓之方法與第1實施形態中所說明之圖14相同。 根據本方法，於寫入速度較慢之記憶胞電晶體中，隨著將編程循環反覆進行多次而單元之閾值變高，從而變得不易流通單元電流，因此容易通過編程驗證。其結果為，可降低組GR1與GR2之間之寫入速度之差。 2.4本實施形態之效果 根據本實施形態，即便於寫入速度於屬於同一頁之記憶胞電晶體間不同之情形時，亦可使該等通過編程驗證所需之編程循環數為相同程度。因此，可削減編程循環次數，從而可提高買入速度。又，可抑制寫入速度較快之記憶胞電晶體迅速地通過編程驗證之後長時間地受到向寫入速度較慢之記憶胞電晶體進行寫入動作所產生之干擾等，從而亦可提高寫入動作可靠性。 3.第3實施形態 繼而，對第3實施形態之半導體記憶裝置進行說明。本實施形態係關於與上述第1及第2實施形態不同之平面佈局，作為一例，於1個記憶柱上設置有2條位元線。以下，僅對與第1及第2實施形態不同之方面進行說明。 3.1關於平面佈局 圖18及圖19表示某一區塊BLK之XY平面內之選擇閘極線SGD之平面佈局。圖18與第1實施形態中所說明之圖3對應，亦示出位元線BL之狀態。於圖19中，將記憶胞部之圖示簡化，尤其著眼於第1連接部及第2連接部之構成。又，於本例中，對於1個區塊BLK內包含4條選擇閘極線SGD之情形進行說明。 如圖所示，於本例中亦與圖3中所說明之構成同樣地，包含沿X方向延伸之9個導電層10。惟於本例中，將圖3中所說明之配線層10-1～10-7及10-0b分別改稱為配線層10-1a、10-2a、10-3a、10-0b、10-1b、10-2b、10-3b、及10-0c。於各配線層10之間設置有狹縫SLT2之方面亦與第1實施形態相同。 而且，於區塊BLK內位於沿著Y方向之兩端之2個配線層10-0a及10-0c以及位於中央之配線層10-0b作為選擇閘極線SGD0發揮功能。該等3個配線層10-0如圖19所示，例如於第1連接部中藉由接觸插塞49及金屬配線層51而相互共通地連接，進而連接於列解碼器3。又，配線層10-1a與10-2b於第2連接部中藉由接觸插塞52及金屬配線層53而共通地連接，進而連接於列解碼器3。進而，配線層10-2a與10-2b於第2連接部中藉由接觸插塞52及金屬配線層53而共通地連接，進而連接於列解碼器3。而且，配線層10-3a與10-3b於第1連接部中藉由接觸插塞49及金屬配線層51共通地連接，進而連接於列解碼器3。 又，如圖18所示，2條位元線BL通過1個記憶柱MP上方。其中，該2條位元線BL中連接於記憶柱MP之位元線僅為其中任一條。 即，於記憶柱MP0～MP3之上方設置有2條位元線BL0及BL1。位元線BL0共通地連接於記憶柱MP1及MP2，位元線BL1共通地連接於記憶柱MP0及MP3。又，於記憶柱MP4～MP7之上方設置有2條位元線BL2及BL3。位元線BL2共通地連接於記憶柱MP4及MP5，位元線BL3共通地連接於記憶柱MP6及MP7。進而，於記憶柱MP8～MP11之上方設置2條位元線BL4及BL5。位元線BL4共通地連接於記憶柱MP9及MP10，位元線BL5共通地連接於記憶柱MP8及MP11。而且，於記憶柱MP12～MP15之上方設置有2條位元線BL6及BL7。位元線BL6共通地連接於記憶柱MP12及MP13，位元線BL7共通地連接於記憶柱MP14及MP15。因此，於本例之情形時，位元線BL0、BL1、BL4及BL5以及記憶柱MP0～MP3及MP8～MP11屬於組GR1，位元線BL2、BL3、BL6及BL7以及記憶柱MP4～MP7及MP12～MP15屬於組GR2。 其他構成如第1實施形態中說明所述。 3.2頁選擇方法 繼而，對資料之讀出時及寫入時之頁之選擇方法進行說明。 如上述3.1中說明所述，於本例中，將2個或3個配線層10共通地連接。因此，共通地連接之複數個配線層10被同時選擇。圖20及圖21係上文中所說明之與圖18對應之XY平面內之選擇閘極線SGD之平面佈局圖，對與所選擇之選擇閘極線SGD對應之配線層10標註斜線而表示。 如圖20所示，當選擇閘極線SGD1～SGD3中之任一條被選擇時，選擇對應之2個配線層10。於圖20中，示出選擇閘極線SGD1被選擇之情形。於該情形時，藉由選擇2個配線層10-1a及10-1b，而選擇設置於記憶柱MP0、MP4、MP8、及MP12以及記憶柱MP2、MP6、MP10、及MP14之8個記憶胞電晶體MT。即，藉由屬於設置於配線層10-1a及10-1b正下方之與任一字元線WL對應之配線層11-1a及11-1b之8個記憶胞電晶體MT形成1頁。該情況於選擇閘極線SGD2及SGD3被選擇之情形時亦相同。 相對於此，於選擇閘極線SGD0被選擇之情形時，如圖21所示，同時選擇於區塊BLK內位於兩端之配線層10-0a及10-0c以及位於區塊BLK中央之配線層10-0b之3個配線層10。藉此，選擇位於配線層10-0a正下方且設置於記憶柱MP4及MP12之2個記憶胞電晶體MT、位於配線層10-0c正下方且設置於記憶柱MP3及MP11之2個記憶胞電晶體MT、及位於配線層10-0b正下方且設置於記憶柱MP1、MP6、MP9、及MP14之4個記憶胞電晶體MT。即，藉由這8個記憶胞電晶體MT形成1頁。 資料之讀出方法及寫入方法如第1及第2實施形態中說明所述。 3.3本實施形態之效果 根據本實施形態，藉由使2個以上之配線層10作為1條選擇閘極線SGD發揮功能，可增大1頁之尺寸。又，若為本例之選擇閘極線SGD之接線方法，則於選擇了複數個配線層10時，可使與各配線層建立關聯之記憶胞電晶體MT所受到之單元間之干擾效果(包含電容或電阻之影響)於配線層間幾乎相等。 例如於圖19中，於選擇了選擇閘極線SGD2之情形時，驅動配線層10-2a及10-2b。於Y方向上與配線層10-2a相鄰之配線層10係作為配線層SGD1發揮功能且作為配線層SGD3發揮功能之10-1a及10-3a。而且，於Y方向上與同時被選擇之另一個配線層10-2b相鄰之配線層10亦係作為選擇閘極線SGD1及SGD3發揮功能之配線層10-1b及10-3b。如此，1條選擇閘極線SGD於記憶胞部被分離成2條配線，於Y方向上相鄰之選擇閘極線之組合於分離所得之該2條配線間共通。即，分離所得之2條配線自相鄰之配線受到之影響幾乎相同。該情況於選擇了任一選擇閘極線SGD之情形時均相同。因此，可抑制選擇閘極線SGD間之特性偏差，從而提高動作可靠性。 圖22係本實施形態之變化例之選擇閘極線SGD之XY平面內之俯視圖。如圖所示，本例示出將1區塊BLK內之配線10之數量設為17條之情形。如圖所示，沿著Y方向例如依次排列有配線層10-0a、10-1a、10-2a、10-3a、10-4a、10-5a、10-6a、10-7a、10-0b、10-1b、10-2b、10-3b、10-4b、10-5b、10-6b、10-7b、及10-0c。而且，位於兩端之配線層10-0a及10-0c以及位於中央之配線層10-b作為選擇閘極線SGD0發揮功能。又，配線層10-1a及10-1b作為選擇閘極線SGD1發揮功能，配線層10-2a及10-2b作為選擇閘極線SGD2發揮功能，以下相同。如此，配線層10之條數可適當增加。 若概括化地表達，則可如圖23般進行解釋。圖23亦為選擇閘極線SGD之平面佈局。如圖所示，沿著Y方向排列有(2n＋1)個配線層10-1～10-(2n＋1)。其中，n為2以上之自然數。而且，第1層配線層10-1、位於中央之配線層10-(n＋1)及最後之配線層10-(2n＋1)共通地連接。關於剩餘之配線層10，第i層與第(i＋n)層共通地連接。其中，i為2～n之自然數。 4.第4實施形態 繼而，對第4實施形態之半導體記憶裝置進行說明。本實施形態係關於作為選擇閘極線SGD發揮功能之配線層10之接線方法與上述第3實施形態不同之示例。以下，僅對與第1至第3實施形態不同之方面進行說明。 4.1關於平面佈局 圖24係某一區塊BLK之XY平面內之選擇閘極線SGD之平面佈局，與第3實施形態中所說明之圖19對應。雖省略位元線BL之圖示，但與第3實施形態相同。 如圖所示，若為本例之佈局，則沿著Y方向之2個配線層10-0a及10-0c和隔著1個配線層10而沿著Y方向與兩端之配線層10-0a或10-0c相鄰之1個配線層10-0b被引出至第1連接部並共通連接。而且，這3個配線層10-0a、10-0b及10-0c係作為選擇閘極線SGD0發揮功能。關於剩餘之配線層10，隔著1個配線層10而沿著Y方向相鄰之2個彼此於連接部共通連接。即，如圖24所示，配線層10-1a與10-1b被引出至第2連接部且共通連接，並作為選擇閘極線SGD1發揮功能。又，配線層10-2a與10-2b被引出至第1連接部且共通連接，並作為選擇閘極線SGD2發揮功能。而且，配線層10-3a與10-3b被引出至第2連接部且共通連接，並作為選擇閘極線SGD3發揮功能。 於讀出時及寫入時，於第1連接部或第2連接部中共通地連接之2個或3個配線層10被同時驅動。 4.2本實施形態之效果 如上所述，於第3實施形態中說明之選擇閘極線SGD之接線方法亦可使用如本實施形態般之方法。而且，根據本實施形態，由於不存在複數個配線層10相互交叉之情況，故而可於配線層10之層中將複數個配線層10共通地連接。即，無須如圖19般藉由接觸插塞與金屬配線層而利用其他層。藉此，可使製造方法簡化。 圖25係本實施形態之變化例之選擇閘極線SGD之平面佈局，與圖22同樣地示出將1區塊BLK內之配線層10之數量設為17個之情形之例。如圖所示，沿著Y方向之兩端之2個配線層10與自Y方向上之端部數起為第3層之配線層10被引出至第1連接部，並作為選擇閘極線SGD0發揮功能。其他配線層與圖24相同，隔著某一配線層10而於Y方向上相鄰之2個配線層10於第1連接部或第2連接部被共通地連接。 圖26示出沿著Y方向排列有(2n＋1)個配線層10-1～10-(2n＋1)之狀態。其中，n為2以上之自然數。而且，第1層配線層10-1、第3層配線層10-3及最後之配線層10-(2n＋1)共通地連接。關於剩餘之配線層10，第k層與第(k＋2)層共通地連接。其中，k為2、5、6、7、10、…10-(2n－3)及10-(2n－2)。 5.變化例等 如上所述，上述實施形態之半導體記憶裝置具備：第1區域(於圖3中為BLK)，其包含設置於半導體基板上方且沿著作為半導體基板之面內方向之第1方向(於圖3中為X方向)並排地排列有複數條之第1配線(於圖3中為SGD)、將相鄰之第1配線(於圖3中為SGD)間分離之第1絕緣膜(於圖3中為SLT2)、及以橫跨相鄰之上述第1配線(於圖3中為SGD)間之方式設置之第1柱(於圖3中為MP)；及第2、第3區域(於圖3中為SLT1)，其等以於半導體基板之面內方向且與第1方向不同之第2方向(於圖3中為Y方向)上將第1區域(BLK)夾於其間之方式而設，且包含自半導體基板上設置到第1配線(於圖3中為SGD)之高度為止之第2絕緣膜。第1柱(MP)包含導電層、閘極絕緣膜及電荷累積層(圖7-10)。設置於第1區域(於圖3中為BLK)內之第1配線(SGD)之條數為奇數條(圖3)。 根據本構成，可提高半導體記憶裝置之動作可靠性。再者，上文中所說明之實施形態不過為一例，可進行各種變化。 例如，於上述實施形態中，以通過記憶柱MP上之位元線BL為1條或2條之情形為例進行了說明，但亦可為3條或4條、或者4條以上。又，選擇閘極線SGD之條數亦不限定於9條或17條之情形。進而，於記憶柱MP內設置有2個NAND串之構成並不限定於上述第1實施形態中所說明之結構。關於此種結構，例如記載於名為“半導體記憶裝置及其製造方法(SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME)”之於2015年8月6日提出申請之美國專利申請14/819,706號，該專利申請之整體係藉由參照而援用到本申請之說明書中。 又，於上述實施形態中，使用圖4對字元線WL之平面佈局進行了說明。然而，1區塊BLK中所包含之字元線WL之條數可適當選擇，字元線WL之連接方法亦可適當選擇。又，例如，如圖27所示，亦可為將圖4所示之構成於Y方向上排列2段而成之構成。若為本構成，則狹縫SLT1不僅設置於1區塊BLK之沿著Y方向之兩端，亦設置於區塊BLK中央。而且，若為圖27之示例，則於隔著狹縫SLT1之一側，4條字元線WL於第1連接部被共通地連接，剩餘之3條字元線WL於第2連接部被共通地連接。另一方面，於隔著狹縫SLT1之另一側，4條字元線WL於第2連接部被共通地連接，剩餘之3條字元線WL於第1連接部被共通地連接。而且，隔著狹縫SLT1之2組字元線WL群藉由配線層60及61而連接。若為本構成，則可使自第1連接部側驅動之字元線WL之條數(於圖27中為9條)與自第2連接部側驅動之字元線WL之條數相等。 進而，選擇電晶體ST2亦可包含例如2個電晶體結構。圖28係相當於1個記憶柱MP之等效電路圖。如圖所示，選擇電晶體ST2亦可包含共通連接之2個電晶體ST2-1與ST2-2。圖29係選擇電晶體ST2之剖視圖。如圖所示，選擇電晶體ST2-1形成於記憶柱MP，但選擇電晶體2-2形成於p型井區域13上。即，於井區域13上形成閘極絕緣膜70，於閘極絕緣膜70上設置閘極電極12。進而，於井區域13內設置作為源極區域發揮功能之n型雜質擴散層71。根據本構成，可利用例如擴散層71等對電晶體ST2-2之背閘極施加電位。 再者，於與本發明相關之各實施形態中， (1)例如，記憶胞電晶體MT可保持2位元資料，且其閾值電壓從低到高依次為“Er”、“A”、“B”、“C”位準，於“Er”位準為刪除狀態之情形時，施加至“A”位準之讀出動作中所選擇之字元線之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、0.5 V～0.55 V中之任一個範圍。 施加至“B”位準之讀出動作中所選擇之字元線之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、2.1 V～2.3 V中之任一個範圍。 施加至“C”位準之讀出動作中所選擇之字元線之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、3.6 V～4.0 V中之任一個範圍。  作為讀出動作之時間(tR)，例如亦可設為25 μs～38 μs、38 μs～70 μs、70 μs～80 μs之間。 (2)寫入動作包含編程動作與驗證動作。於寫入動作中， 最初施加至編程動作時所選擇之字元線之電壓例如為13.7 V～14.3 V之間。並不限定於此，例如亦可設為13.7 V～14.0 V、14.0 V～14.6 V中之任一個範圍。 亦可改變寫入第奇數條字元線時之最初施加至所選擇之字元線之電壓與寫入第偶數條字元線時之最初施加至所選擇之字元線之電壓。 於將編程動作設為ISPP(Incremental Step Pulse Program，增量階躍脈衝編程)方式時，作為升壓之電壓，例如可列舉0.5 V左右。 作為施加至非選擇之字元線之電壓，例如亦可設為6.0 V～7.3 V之間。並不限定於該情形，例如亦可設為7.3 V～8.4 V之間，還可以設為6.0 V以下。 亦可根據非選擇之字元線係第奇數條字元線抑或是第偶數條字元線而改變所要施加之通過電壓。 作為寫入動作之時間(tProg)，例如亦可設為1700 μs～1800 μs、1800 μs～1900 μs、1900 μs～2000 μs之間。 (3)於刪除動作中， 最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井之電壓例如為12 V～13.6 V之間。並不限定於該情形，例如亦可為13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V、19.8 V～21 V之間。 作為刪除動作之時間(tErase)，例如亦可設為3000 μs～4000 μs、4000 μs～5000 μs、4000 μs～9000 μs之間。 (4)記憶胞之結構係 具有隔著膜厚為4～10 nm之隧穿絕緣膜配置於半導體基板(矽基板)上之電荷累積層。該電荷累積層可設為膜厚為2～3 nm之SiN或SiON等絕緣膜與膜厚為3～8 nm之多晶矽之積層結構。又，亦可於多晶矽中添加Ru等金屬。於電荷累積層之上具有絕緣膜。該絕緣膜例如具有被膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜夾著之膜厚為4～10 nm之氧化矽膜。關於High-k膜，可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3～10 nm之功函數調整用材料形成有膜厚為30 nm～70 nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。 又，可於記憶胞間形成氣隙。 進而，於上述實施形態中，作為半導體記憶裝置，以NAND型快閃記憶體為例進行了說明，但並不限定於NAND型快閃記憶體，可應用於其他所有半導體記憶體，進而，可應用於半導體記憶體以外之各種記憶裝置。 已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等實施形態可以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請] 本申請享有以日本專利申請2017-61208號(申請日：2017年3月27日)及日本專利申請2017-168249號(申請日：2017年9月1日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:NAND型快閃記憶體 2:記憶胞陣列 3:列解碼器 4:讀出放大器 10:配線層 10-0a:配線層 10-0b:配線層 10-1:配線層 10-2:配線層 10-3:配線層 10-4:配線層 10-5:配線層 10-6:配線層 10-7:配線層 10-8:配線層 10-1a:配線層 10-2a:配線層 10-3a:配線層 10-4a:配線層 10-5a:配線層 10-6a:配線層 10-7a:配線層 10-1b:配線層 10-2b:配線層 10-3b:配線層 10-4b:配線層 10-5b:配線層 10-6b:配線層 10-7b:配線層 10-0c:配線層 10-n:配線層 10-(n＋1):配線層 10-(n＋2):配線層 10-(n＋3):配線層 10-2n:配線層 10-(2n＋1):配線層 10-(2n－1):配線層 10-(2n－2):配線層 10-(2n－3):配線層 11:導電層 11-0a:配線層 11-0b:配線層 11-1:配線層 11-2:配線層 11-3:配線層 11-4:配線層 11-5:配線層 11-6:配線層 11-7:配線層 12:配線層 13:半導體基板 15:配線層 16:接觸插塞 17:接觸插塞 18:配線層 19:配線層 19:接觸插塞 20:金屬配線層 30:絕緣層 31:半導體層 32:絕緣層 33:絕緣層 34:絕緣層 35:絕緣層 36:導電層 37:絕緣層 40:導電層 41:絕緣層 42:導電層 43:絕緣層 45:絕緣層 46a:絕緣層 46b:絕緣層 46c:絕緣層 47:導電層 48:絕緣層 49:接觸插塞 50:NAND串 50e:NAND串 50o:NAND串 51:金屬配線層 52:接觸插塞 53:金屬配線層 60:配線層 61:配線層 70:閘極絕緣膜 71:n型雜質擴散層 BL:位元線 BL0:位元線 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 BL5:位元線 BL6:位元線 BL7:位元線 BL(L－1):位元線 BLK:區塊 d1:重疊距離 d2:重疊距離 GR1:組 GR2:組 MG0:記憶體組 MG1:記憶體組 MG2:記憶體組 MG3:記憶體組 MG4:記憶體組 MG5:記憶體組 MG6:記憶體組 MG7:記憶體組 MP:記憶柱 MP0:記憶柱 MP1:記憶柱 MP2:記憶柱 MP3:記憶柱 MP4:記憶柱 MP5:記憶柱 MP6:記憶柱 MP7:記憶柱 MP8:記憶柱 MP9:記憶柱 MP10:記憶柱 MP11:記憶柱 MP12:記憶柱 MP13:記憶柱 MP14:記憶柱 MP15:記憶柱 MT:記憶胞電晶體 MT0:記憶胞電晶體 MT1:記憶胞電晶體 MT2:記憶胞電晶體 MT3:記憶胞電晶體 MT4:記憶胞電晶體 MT5:記憶胞電晶體 MT6:記憶胞電晶體 MT7:記憶胞電晶體 SGSo:選擇閘極線 SGSe:選擇閘極線 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGD5:選擇閘極線 SGD6:選擇閘極線 SGD7:選擇閘極線 SGDn:選擇閘極線 SGD(n－1):選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT1:狹縫 SLT2:狹縫 ST1:選擇電晶體 ST2:選擇電晶體 ST2-1:電晶體 ST2-2:電晶體 t0:時刻 t1:時刻 t2:時刻 t3:時刻 t4:時刻 t5:時刻 t6:時刻 t7:時刻 t8:時刻 VBL:禁止電壓 VCGRV:電壓 VCH1:電壓 VCH2:電壓 VNEG:電壓 VPASS:電壓 VPGM:電壓 VPGM1:電壓 VPGM2:電壓 VREAD:電壓 VSG:電壓 VSS:電壓 WL:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線 WLe0:字元線 WLe1:字元線 WLe2:字元線 WLe3:字元線 WLe4:字元線 WLe5:字元線 WLe6:字元線 WLe7:字元線 WLo0:字元線 WLo1:字元線 WLo2:字元線 WLo3:字元線 WLo4:字元線 WLo5:字元線 WLo6:字元線 WLo7:字元線 △VPGM:升壓幅度
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之記憶胞陣列之電路圖。 圖3係第1實施形態之選擇閘極線之平面佈局。 圖4係第1實施形態之字元線之平面佈局。 圖5係第1實施形態之區塊之剖視圖。 圖6係第1實施形態之區塊之剖視圖。 圖7係第1實施形態之記憶胞電晶體之剖視圖。 圖8係第1實施形態之記憶胞電晶體之剖視圖。 圖9係第1實施形態之記憶胞電晶體之剖視圖。 圖10係第1實施形態之記憶胞電晶體之剖視圖。 圖11係第1實施形態之記憶柱之等效電路圖。 圖12係第1實施形態之選擇閘極線之平面佈局。 圖13係第1實施形態之選擇閘極線之平面佈局。 圖14係第1實施形態之讀出動作時之各種信號之時序圖。 圖15係第1實施形態之第1變化例之選擇閘極線之平面佈局。 圖16係第2實施形態之寫入動作時之各種信號之時序圖。 圖17係第2實施形態之寫入動作時之各種信號之時序圖。 圖18係第3實施形態之選擇閘極線之平面佈局。 圖19係第3實施形態之選擇閘極線之平面佈局。 圖20係第3實施形態之選擇閘極線之平面佈局。 圖21係第3實施形態之選擇閘極線之平面佈局。 圖22係第3實施形態之第1變化例之選擇閘極線之平面佈局。 圖23係第3實施形態之第2變化例之選擇閘極線之平面佈局。 圖24係第4實施形態之選擇閘極線之平面佈局。 圖25係第4實施形態之第1變化例之選擇閘極線之平面佈局。 圖26係第4實施形態之第2變化例之選擇閘極線之平面佈局。 圖27係第1至第4實施形態之第1變化例之字元線之平面佈局。 圖28係第1至第4實施形態之第2變化例之記憶柱之等效電路圖。 圖29係第1至第4實施形態之第3變化例之記憶柱之一部分區域之剖視圖。
10-0a:配線層
10-0b:配線層
10-1:配線層
10-2:配線層
10-3:配線層
10-4:配線層
10-5:配線層
10-6:配線層
10-7:配線層
BL0:位元線
BL1:位元線
BL2:位元線
BL3:位元線
BLK:區塊
d1:重疊距離
d2:重疊距離
GR1:組
GR2:組
MG0:記憶體組
MG1:記憶體組
MG2:記憶體組
MG3:記憶體組
MG4:記憶體組
MG5:記憶體組
MG6:記憶體組
MG7:記憶體組
MP0:記憶柱
MP1:記憶柱
MP2:記憶柱
MP3:記憶柱
MP4:記憶柱
MP5:記憶柱
MP6:記憶柱
MP7:記憶柱
MP8:記憶柱
MP9:記憶柱
MP10:記憶柱
MP11:記憶柱
MP12:記憶柱
MP13:記憶柱
MP14:記憶柱
MP15:記憶柱
SGD0:選擇閘極線
SGD1:選擇閘極線
SGD2:選擇閘極線
SGD3:選擇閘極線
SGD4:選擇閘極線
SGD5:選擇閘極線
SGD6:選擇閘極線
SGD7:選擇閘極線
SLT1:狹縫
SLT2:狹縫

Claims (20)

  1. 一種半導體記憶裝置，其包含： 於半導體基板之上且在相同層次(level)之複數個配線，其等沿著第1方向彼此平行地配置，該複數個配線包括：相鄰之第1配線及第2配線、以及與上述第2配線相鄰之第3配線； 上述第1配線與第2配線之間的第1柱及上述第2配線與第3配線之間的第2柱，上述第1柱及第2柱分別朝向上述半導體基板而延伸於與上述第1方向交叉之第2方向；及 連接於上述第1柱之第1位元線及連接於上述第2柱之第2位元線； 其中，在對位於上述第2配線與上述第1柱之相交處(intersection)的第1記憶胞進行編程動作之期間，第1編程電壓被施加至上述第2配線；且在對位於上述第2配線與上述第2柱之相交處的第2記憶胞進行編程動作之期間，高於上述第1編程電壓之第2編程電壓被施加至上述第2配線。
  2. 如請求項1之半導體記憶裝置，其中在對上述第1記憶胞進行上述編程動作之期間，第1位元線電壓被施加至上述第1位元線；且在對上述第2記憶胞進行上述編程動作之期間，高於上述第1位元線電壓之第2位元線電壓被施加至上述第2位元線。
  3. 如請求項1之半導體記憶裝置，其中在對上述第1記憶胞進行讀出動作之期間，第1位元線電壓被施加至上述第1位元線；且在對上述第2記憶胞進行讀出動作之期間，低於上述第1位元線電壓之第2位元線電壓被施加至上述第2位元線。
  4. 如請求項1之半導體記憶裝置，其中由上述第1配線所選擇之第3記憶胞係位於上述第1配線與上述第2柱之相交處，且由上述第3配線所選擇之第4記憶胞係位於上述第3配線與上述第1柱之相交處。
  5. 如請求項4之半導體記憶裝置，其中上述第1配線與上述第3配線電性連接。
  6. 如請求項1之半導體記憶裝置，其進而包含： 複數個柱，其等之各者延伸於上述第2方向，且位於上述複數個配線之彼此相鄰之兩者之間。
  7. 如請求項6之半導體記憶裝置，其中 上述複數個配線包括只相鄰於一個配線之兩個配線，且所有其他配線各相鄰於兩個配線；且 上述只相鄰於一個配線之兩個配線之各個所相交(intersect)之柱數係上述所有其他配線之各個相交之柱數的一半。
  8. 如請求項7之半導體記憶裝置，其進而包含在上述配線之上的複數條選擇閘極線，上述複數條選擇閘極線至少包括被共通地控制之兩條。
  9. 如請求項1之半導體記憶裝置，其進而包含： 第3及第4位元線；其中 上述第1及第3位元線在上述第1柱之上延伸於上述第1方向，且上述第2及第4位元線在上述第2柱之上延伸於上述第1方向；且 上述第1位元線位於上述第3位元線與第2位元線之間，且上述第2位元線位於上述第1位元線與第4位元線之間。
  10. 如請求項9之半導體記憶裝置，其進而包含： 第3柱，其與上述第1柱於上述第1方向上隔開，且與上述第1柱沿著上述第1方向對齊(aligned)；及 第4柱，其與上述第2柱於上述第1方向上隔開，且與上述第2柱沿著上述第1方向對齊；其中 上述第3位元線連接於上述第3柱，且上述第4位元線連接於上述第4柱。
  11. 一種半導體記憶裝置，其包含： 於半導體基板之上且在相同層次(level)之複數個配線，其等沿著第1方向彼此平行地配置，該複數個配線包括：相鄰之第1配線及第2配線、與上述第2配線相鄰之第3配線、與上述第3配線相鄰之第4配線、以及相對於其他配線離上述第1配線最遠之第5配線；及 複數個柱，其等之各者朝向上述半導體基板而延伸於與上述第1方向交叉之第2方向，且位於上述複數個配線之彼此相鄰之兩者之間； 其中上述第1配線及上述第5配線係被共通地控制，以選擇與上述第1配線及上述第5配線相交(intersect)之上述柱。
  12. 如請求項11之半導體記憶裝置，其中上述第3配線也與上述第1配線及上述第5配線被共通地控制，以選擇與上述第1配線、上述第3配線及上述第5配線相交之上述柱。
  13. 如請求項12之半導體記憶裝置，其中上述第2配線及上述第4配線係被共通地控制，以選擇與上述第2配線及上述第4配線相交之上述柱。
  14. 如請求項11之半導體記憶裝置，其中與上述第2、第3及第4配線之各者相交之柱之數目係與上述第1及第5配線之各者相交之柱之數目之兩倍。
  15. 如請求項11之半導體記憶裝置，其進而包含： 於上述半導體基板之上且在相同層次之複數字元線，其等位於上述配線與上述半導體基板之間，上述複數字元線包括：相鄰之第1及第2字元線、與上述第2字元線相鄰之第3字元線、與上述第3字元線相鄰之第4字元線、以及相對於其他字元線離上述第1字元線最遠之第5字元線； 複數個記憶胞，其等位於上述柱與上述字元線之相交處；及 複數位元線； 其中不同之位元線連接於由相同字元線控制之上述複數個記憶胞之各者。
  16. 如請求項15之半導體記憶裝置，其中至少兩條位元線在上述複數個柱之各者之上而延伸於上述第1方向，且上述至少兩條位元線中僅一者連接至上述複數個柱之各者。
  17. 如請求項16之半導體記憶裝置，其中上述複數個柱之各者與複數個其他柱於上述第1方向且於第3方向對齊，上述第3方向垂直於上述第1及第2方向。
  18. 一種對半導體記憶裝置進行寫入動作之方法，上述半導體記憶裝置包含：於半導體基板之上且在相同層次之複數個配線，其等沿著第1方向彼此平行地配置，該複數個配線包括：相鄰之第1配線及第2配線、以及與上述第2配線相鄰之第3配線；上述第1配線與第2配線之間的第1柱及上述第2配線與第3配線之間的第2柱，上述第1柱及第2柱分別朝向上述半導體基板而延伸於與上述第1方向交叉之第2方向；以及連接於上述第1柱之第1位元線及連接於上述第2柱之第2位元線； 上述方法包含： 在對位於上述第2配線與上述第1柱之相交處的第1記憶胞進行編程動作之期間，施加第1編程電壓於上述第2配線；且 在對位於上述第2配線與上述第2柱之相交處的第2記憶胞進行編程動作之期間，施加高於上述第1編程電壓之第2編程電壓於上述第2配線。
  19. 如請求項18之方法，其中 在對上述第1記憶胞進行上述編程動作之期間，第1位元線電壓被施加至上述第1位元線；且在對上述第2記憶胞進行上述編程動作之期間，高於上述第1位元線電壓之第2位元線電壓被施加至上述第2位元線。
  20. 如請求項18之方法，其中 在對上述第1記憶胞進行讀出動作之期間，第1位元線電壓被施加至上述第1位元線；且在對上述第2記憶胞進行讀出動作之期間，低於上述第1位元線電壓之第2位元線電壓被施加至上述第2位元線。
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