CN102543186A - 负电压生成器、译码器、非易失性存储器件及存储系统 - Google Patents

负电压生成器、译码器、非易失性存储器件及存储系统 Download PDF

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Abstract

一种负电压生成器包括：直流电压生成器，其被配置成生成直流电压；参考电压生成器，其被配置成生成参考电压；振荡器，其被配置成生成振荡时钟；电荷泵，其被配置成响应于泵时钟生成负电压；以及电压检测器。该电压检测器被配置成通过比较分压电压和参考电压来检测负电压，并基于振荡时钟生成与检测的负电压相对应的泵时钟，其中该分压电压是通过对所述直流电压分压得到的。

Description

负电压生成器、译码器、非易失性存储器件及存储系统
优先权声明 
本申请要求于2011年3月3日提交的美国临时申请第61/488695号、于2010年12月20日提交的韩国专利申请第10-2010-0130812号、于2011年3月2日提交的韩国专利申请第10-2011-0018584号以及于2011年4月4日提交的韩国专利申请第10-2011-0030803号的优先权，上述申请通过全文引用合并于此。 
技术领域
示例性实施例涉及负电压生成器、利用负电压的译码器、非易失性存储器件以及存储系统。 
背景技术
半导体存储器件是在诸如计算机的数字逻辑系统以及范围从卫星到消费类电子产品的基于微处理器的应用中常见的重要微电子组件。因而，半导体存储器件在生产制造方面的进步，包括允许定标到更高存储密度和更快工作速度的工艺改良和与电路设计相关的发展，有助于为其他数字逻辑产品系列建立性能标准。 
半导体存储器件通常被分类为易失性存储器件或非易失性存储器件。不同于易失性存储器件，非易失性存储器能够在没有供电的情况下保持存储数据。非易失性存储器件包括持久性存储模式和可再编程存储模式；非易失性存储器件通常在包括计算机、航空电子设备、电信和消费类电子设备在内的各种各样的应用中用作程序和微代码存储部件。非易失性存储器件的一个例子是快闪存储器器件。 
最近，随着对更高密度存储器件的需求不断增加，开发出了多比特(或多电平)储存器件，在多比特储存器件中，每个存储单元可以存储多个比特(即，两比特或更多比特)。多比特快闪存储器是这种器件的一个例子。 
发明内容
本发明构思实施例的一个方面提供一种负电压生成器，其包括：直流电压生成器，被配置成生成直流电压；参考电压生成器，被配置成生成参考电压；振荡器，被配置成生成振荡时钟；电荷泵，被配置成响应于泵时钟生成负电压；以及电压检测器，被配置成通过将通过对该直流电压分压获得的分压电压与参考电压进行比较来检测负电压，并基于振荡时钟生成与检测的负电压相对应的泵时钟。 
本发明构思实施例的另一个方面提供一种非易失性存储器件，其包括：电压生成器电路，包括被配置成生成高电压的高电压生成器以及被配置成生成负电压和阱电压的负电压生成器；以及至少一个电路，包括至少一个开关，所述至少一个电路被配置成响应于使能信号输出高电压和阱电压中的一个，该使能信号用于向被供应了负电压的字线所对应的线施加负电压。所述高电压生成器和负电压生成器被配置成分别响应于独立的振荡时钟而工作。 
本发明构思实施例的再一个方面提供一种行译码器，其包括：块字线；上拉电路，被配置成响应于电压传送使能信号向块字线施加高电压；下拉电路，被配置成响应于电压传送使能信号而从块字线断开(shut off)，并且响应于电压传送使能信号的反相版本而向块字线施加阱电压；以及电压传送电路，被配置成基于块字线的电压将多条选择线与多条字线连接。上拉电路和下拉电路中的每一个由在p型阱内形成的至少一个n型有源区形成，并且该p型阱包括在深n型阱中。 
本发明构思实施例的另一个方面提供一种非易失性存储器件，其包括：至少一个第一电压施加通过(pass)电路，被配置成向第一线施加正电压；以及至少一个第二电压施加通过电路，被配置成向第二线施加负电压。当向第二线施加该负电压时，该负电压被施加到在其中形成至少一个第二电压施加通过电路的阱。 
本发明构思实施例的另一个方面提供一种非易失性存储器件，其包括：低电压生成器，被配置成响应于第一修正码(trim code)生成低电压；负电压生成器，被配置成响应于第二修正码生成负电压；码转换器，被配置成将输入的读取码(read code)转换成第一修正码和第二修正码之一；以及码生成器，被配置成生成读取码。 
本发明构思实施例的另一个方面提供一种非易失性存储器件的读取电压生成方法，其包括：生成与温度相对应的温度码；使用温度码校正读取码；将校正的读取码转换成低电压修正码和负修正码之一；以及响应于转换的读取码生成读取电压。 
本发明构思实施例的另一个方面提供一种存储系统，其包括：非易失性存储器件；以及存储控制器，被配置成控制该非易失性存储器件。该非易失性存储器件包括：负电压生成器，被配置成生成负电压；以及至少一个行译码器。该至少一个行译码器包括：上拉电路，被配置成响应于电压传送使能信号向块字线施加高电压；以及下拉电路，被配置成响应于电压传送使能信号从块字线断开，并响应于电压传送使能信号的反相版本向块字线施加阱电压。上拉电路和下拉电路中的每一个由在p型阱内形成的至少一个n型有源区形成，并且该p型阱包括在深n型阱中。当负电压被供应到至少一条字线时，阱电压是负电压。 
本发明构思实施例的另一个方面提供一种非易失性存储器件的编程方法，包括：从被选存储单元读取第一页数据；以及基于读取的第一页数据在被选存储单元中编程第二页数据。在读取时各自具有与第一负编程状态相对应的阈值电压的至少一个存储单元在编程期间被编程到第二负编程状态。 
本发明构思实施例的另一个方面提供一种非易失性存储器件，包括：单元阵列，其包括排列在多条字线与多条位线交叉处的多个存储单元；电压生成电路，被配置成向多条字线提供字线电压；输入/输出电路，被配置成在被选存储单元中写入数据或从被选存储单元中读取数据，并且与多条位线连接；以及控制逻辑，被配置成控制电压生成部分或输入/输出电路，从而将多个存储单元中的被选存储单元从第一负编程状态编程到第二负编程状态。 
附图说明
从下面参照附图的描述，上述和其他对象和特征将变得清楚，除非另有说明，否则在不同的附图中相似的附图标记始终指代相似的部分。 
图1是示出根据本发明构思的示例性实施例的非易失性存储器件的阈值电压分布的示图。 
图2是示出根据本发明构思的示例性实施例的非易失性存储器件的示图。 
图3是示出图2中图示的高电压生成器的例子的示图。 
图4是示出图3中图示的用于编程电压的电压检测器的例子的示图。 
图5是示出图2中图示的低电压生成器的例子的示图。 
图6是示出根据本发明构思实施例的修正码生成器的示图。 
图7是示出根据本发明构思的另一个实施例的修正码生成器的示图。 
图8是示出图5中图示的开关的例子的示图。 
图9是示出根据本发明构思的第一实施例的图2中的负电压生成器的示图。 
图10是示出图9中图示的负电压生成器184的例子的示图。 
图11是示出图10中图示的第一电平位移器的例子的示图。 
图12是示出图9中图示的用于字线的负电压生成器的例子的示图。 
图13是示出根据本发明构思的第二实施例的图2中的负电压生成器的示图。 
图14是示出图2中的读取验证电压选择开关电路的例子的示图。 
图15是示出图14中图示的环绕电压(peri-voltage)选择开关的例子的示图。 
图16是示出图2中的字线电压选择开关电路的例子的示图。 
图17是在编程操作期间图16中的字线电压选择开关电路的字线电压选择操作的时序图。 
图18是用于描述图17中图示的2步验证操作的示图。 
图19是根据本发明构思的另一个示例性实施例的图18中的字线电压选择开关电路的字线电压选择操作的时序图。 
图20是示出图2中的选择线驱动器电路的例子的示图。 
图21是示出图2中的选择线选择开关电路的例子的示图。 
图22是示出图2中的阱电压选择开关电路的例子的示图。 
图23是示出根据本发明构思的第一实施例的图2中的行译码器的示图。 
图24是示出根据本发明构思的示例性实施例的行译码器的截面的示图。 
图25是示出图2中的非易失性存储器件的编程操作期间的电压控制方法的实施例的示图。 
图26是示出根据本发明构思的第一实施例的在编程操作期间控制阱电压和高电压的方法的示图。 
图27是示出根据本发明构思的第二实施例的在编程操作期间控制阱电压和高电压的方法的示图。 
图28是示出根据本发明构思的第三实施例的在编程操作期间控制阱电压和高电压的方法的示图。 
图29是示出根据本发明构思的第二实施例的行译码器的示图。 
图30是示出根据本发明构思的第三实施例的行译码器的示图。 
图31是示出根据本发明构思的第一实施例的编程方法的流程图。 
图32是示出根据本发明构思的第二实施例的编程方法的流程图。 
图33是示出根据图32中的编程方法的2步验证操作的、编程循环(program loop)的电压脉冲的示图。 
图34是示出根据编程循环的电压脉冲的示图，在该编程循环中执行对擦除状态的验证操作。 
图35是示出根据本发明构思的示例性实施例的读取方法的流程图。 
图36是图示根据本发明构思的示例性实施例的非易失性存储器件的示图。 
图37是图示图36中图示的码转换器的示图。 
图38是图示图37中图示的温度码生成器的示图。 
图39是图示图38中图示的模数转换器的示图。 
图40是图示图37中图示的温度偏移寄存器的示图。 
图41是图示图40中图示的偏移寄存单元的示图。 
图42是图示根据本发明构思的示例性实施例的使用温度补偿的读取电压生成方法的流程图。 
图43是图示根据温度将读取电压从正电压变成负电压的阈值电压分布。 
图44是图示在HTDR测试之前和之后将读取电压从正电压变成负电压的阈值电压分布。 
图45是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的框图。 
图46是示出图45中的存储单元阵列的框图。 
图47是示出根据本发明构思的第一实施例的图45中的非易失性存储器件的编程方法的示图。 
图48是示出具有图47的编程状态的存储单元的编程操作的波形图。 
图49是示出根据本发明构思的第二实施例的图45中的非易失性存储器件的编程方法的示图。 
图50是示出具有图49的编程状态的存储单元的编程操作的波形图。 
图51是示出根据本发明构思的第三实施例的图45中的非易失性存储器件的编程方法的示图。 
图52是示出具有图51的编程状态的存储单元的编程操作的波形图。 
图53是示出图45中图示的非易失性存储器件的编程方法的流程图。 
图54是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的示图。 
图55是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的示图。 
图56到图64是示出可应用于本发明构思的阈值电压分布的示图。 
图65到图74是示出适用于本发明构思的设备的示图。 
具体实施方式
下面参照附图更充分地描述本发明构思，附图中示出了本发明构思的实施例。然而，本发明构思可以以许多不同的形式来具体实现，不应被解释为局限于此出阐述的实施例。相反，提供这些实施例是为了使本公开全面和完整，并向本领域技术人员充分传达本发明构思的范围。附图中，为清楚起见，可能放大了层和区域的大小及相对大小。相似的附图标记始终指代相似的元件。 
将会理解，尽管此处可能使用术语第一、第二、第三等等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开来。因而，下面讨论的第一元件、组件、区域、层或部分也可以被称为第二元件、组件、区域、层或部分而不会偏离本发明构思的教导。 
为了容易描述，此处可能使用空间关系术语，如“在…之下”、“下方”、“下”、“在…下面”、“上方”、“上”等等，来描述图中示出的一个元件或特征与另外的元件或特征之间的关系。将会理解，所述空间关系术语意图涵盖除了附图中描绘的方向之外的、器件在使用中或操作中的不同方向。例如， 如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”、“之下”或“下面”的元件的方位将变成在所述其他元件或特征的“上方”。因而，示例性的术语“下方”和“下面”可以涵盖上下两个方位。可以使器件具有其他朝向(旋转90度或其他朝向)，而此处使用的空间关系描述术语应做相应解释。另外，还将理解，当一层被称为位于两层“之间”时，它可以是该两层之间唯一的层，或者也可以存在一个或多个位于其间的层。 
此处使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思。此处使用的单数形式“一”、“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在本说明书中使用术语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。此处使用的术语“和/或”包括相关列出项目中的任何一个以及其中的一个或多个的所有组合。 
将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”或“耦接”到另一元件或层、或“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层“之上”、“直接连接”或“直接耦接”到另一元件或层、或“紧邻”另一元件或层时，不均在居间的元件或层。 
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。 
根据本发明构思的示例性实施例的非易失性存储器件可以是NAND(与非)快闪存储器、垂直NAND快闪存储器、NOR(或非)快闪存储器、阻性随机存取存储器(resistive random access memory，RRAM)、相变RAM(phase-change RAM，PRAM)、磁阻式RAM(magnetoresistive RAM，MRAM)、铁电式RAM(ferroelectric RAM，FRAM)、自旋转移矩RAM(spin transfer torque RAM，STT-RAM)等等。以下，为方便描述，假定非易失性存储器件是NAND快闪存储器器件。 
图1是示出根据本发明构思的示例性实施例的非易失性存储器件的阈值电压分布的示图。参照图1，阈值电压分布包括擦除状态E和编程状态P1、P2和P3。擦除状态E和编程状态P1、P2和P3中的每一个用于存储2比特数据，即，每个被分配了相应的2比特存储值。例如，擦除状态用于存储‘11’，第一编程状态P1存储‘01’，第二编程状态P2存储‘00’，并且第三编程状态P3存储‘10’。然而，状态E、P1、P2和P3不局限于此。 
决定非易失性存储器件的读/写速度、可靠性和使用寿命的参数包括阈值电压窗口、阈值电压之间的距离和读取通过电压(read pass voltage)幅度。此处，阈值电压之间的距离是指前一编程状态的上限与邻近编程状态的下限之间的差。同时，读取通过电压幅度是超过具有最大阈值电压分布的编程状态(例如，P3)的阈值电压的上限、且使读取干扰最小化的值。 
如下面将解释的，本发明构思的实施例可以通过将编程状态的阈值电压的一部分分布为低于0V，并通过确保阈值电压之间具有充分的距离，来保持感测裕度。图1中图示了这样一个例子，其中第一编程状态P1的一部分被分布为低于0V。也就是说，第一编程状态P1的验证电压是负电压。在本实施例中，擦除状态E的下限可以是-4V。此外，由于根据本发明构思的实施例读取通过电压相对较低，所以可以最小化读取干扰。 
在图1中图示的阈值电压分布的情况下，第一编程状态P1的一部分分布为低于0V。然而，本发明构思的阈值电压分布不局限于此。根据本发明构思的示例性实施例的阈值电压分布可以被形成为使得至少一个编程状态的一部分或全部被分布为低于0V。 
在美国公开文件第2011-0051520中公开了向字线提供负电压的非易失存储器，其内容通过全文引用合并于此。 
图2是示出根据本发明构思的示例性实施例的非易失性存储器件的示图。参照图2，非易失性存储器件100包括第一MAT 101和第二MAT 102、电压生成器电路103、读取验证电压选择开关电路104、字线电压选择开关电路105、选择线驱动器106、选择线选择开关电路107、阱电压选择开关电路108、第一行译码器109和第二行译码器110、以及控制逻辑111。 
第一MAT 101和第二MAT 102中的每一个包括多个存储块(未示出)。多个存储块中的每一个包括多个存储单元。此处，多个存储单元中的每一个可以存储2比特或更多比特的数据。以下，为了方便解释，假定多个存储单 元中的每一个存储2比特数据。 
电压生成器电路103生成非易失性存储器件100的操作所需要的电压，并且包括高电压生成器121、低电压生成器122和负电压生成器153。高电压生成器121生成高电压VPP、擦除电压VERS、编程电压VPGM、通过电压VPASS和读取通过电压VREAD。低电压生成器122生成环绕电压VRV。此处，环绕电压VRV是高于0V且低于读取通过电压VREAD的电压。负电压生成器123生成施加到被选字线的负NWL和用于阱电压的负电压NWELL，该阱电压施加到向其施加了负电压NWL的电路的阱。 
读取验证电压选择开关电路104选择环绕电压VLV和负电压NWL中的任何一个作为读取验证电压VRV。此处，读取验证电压VRV是与读取操作相关联的电压，也就是说读取电压或验证电压。在本实施例中，当负电压NWL被施加到读取验证电压选择开关电路104时，读取验证电压选择开关电路104的阱被实现为接收负电压NWELL。当正电压被施加到读取验证电压选择开关电路104时，读取验证电压选择开关电路104的阱被实现为接收地电压(例如，0V)。 
字线电压选择开关电路105选择编程电压VPGM和读取验证电压VRV中的任何一个作为字线电压VWL。在本实施例中，当读取验证电压VRV是负电压时，包括字线电压选择开关电路105的阱被实现为接收负阱电压NWELL。也就是说，当读取电压是负电压或验证电压是负电压时，字线电压选择开关电路105的阱被供应以负阱电压NWELL。 
选择线驱动器106接收通过电压VPASS和读取电压VREAD或字线电压VWL中的任何一个，以施加到相应的选择线SI<m:0>(m是自然数)。在本实施例中，当字线电压VWL是负电压时，选择线驱动器106的阱被实现为接收负电压NWELL。 
选择线选择开关电路107接收高电压VPP，并响应于输入地址将多条选择线SI<m:0>与第一选择线SI_1<m:0>或第二选择线SI_2<m:0>中的选择线连接。在本实施例中，当负电压被施加到多条选择线Sl<m:0>中的至少一条时，选择线选择开关电路107的阱被实现为接收负电压NWELL。 
阱电压选择开关电路108接收高电压VPP和负电压NWELL，并响应于阱电压选择信号WS1和WS2，选择将负电压NWELL施加到第一行译码器109还是第二行译码器110。此处，施加到第一行译码器109的阱的电压是第 一阱电压VWELL1，并且施加到第二行译码器110的阱的电压是第二阱电压VWELL2。 
第一行译码器109和第二行译码器110中的每一个响应于输入地址，选择第一MAT 101和第二MAT 102中相应的一个中包括的多个存储块之一。 
第一行译码器109从多条第一选择线SI_1<m:0>接收偏置电压，并且将偏置电压传送到第一MAT 101的被选存储块的相应字线。此处，偏置电压包括编程电压VPGM、读取电压VR、验证电压VF、通过电压VPASS、读取通过电压VREAD、擦除电压VERS等等。 
第二行译码器110从多条第二选择线SI_2<m:0>接收偏置电压，并且将偏置电压传送到第二MAT 101的被选存储块的相应字线。 
在本实施例中，第一行译码器109的阱(未示出)与第二行译码器110的阱(未示出)隔离。第一行译码器109的阱被供应以第一阱电压VWELL1，并且第二行译码器110的阱被供应以第二阱电压VWELL2。 
在本实施例中，当偏置电压之一是负电压时，第一阱电压VWELL1和第二阱电压VWELL2中相应的一个是负电压。例如，当负电压被施加到由输入地址在第一MAT 101的被选存储块中选择的字线时，第一阱电压VWELL1是负电压。 
同时，图2中图示的第一行译码器109和第二行译码器位于第一MAT 101和第二MAT 102之间。然而，根据本发明构思的行译码器的位置不局限于此。作为例子，在美国公开文件第2011-0096602中公开了根据本发明构思的行译码器位置，其内容通过全文引用合并于此。 
控制逻辑111控制非易失性存储器件100的总体操作。控制逻辑111分析从外部设备提供的控制信号和命令，并响应于分析结果控制电压生成器电路103、读取验证电压选择开关电路104、字线电压选择开关电路105、选择线驱动器106、选择线选择开关电路107和阱电压选择开关电路108。 
根据本发明构思的示例性实施例的非易失性存储器件100可以被配置成在控制逻辑111控制下，经由读取验证电压选择开关电路104、字线电压选择开关电路105和选择线驱动器106，将负电压NWL施加到被选字线。此外，根据本发明构思的示例性实施例的非易失性存储器件100可以被配置成，将负电压NWELL施加到在其中形成被供应以负电压NWL的电路的阱。 
高电压生成器
图3是示出图2中图示的高电压生成器的例子的示图。参照图3，高电压生成器121包括：用于高电压的参考电压生成器131、用于高电压的振荡器132、编程电压检测器133、编程电压泵134、通过电压检测器135、通过电压泵136、环绕电压检测器137、环绕电压泵138、高电压检测器139、高电压泵140、读取通过电压检测器141、读取通过电压泵142、擦除电压检测器143以及擦除电压泵144。 
用于高电压的参考电压生成器131生成用于高电压的参考电压Vref_HV。 
用于高电压的振荡器132生成用于高电压的时钟CLK_HV。 
编程电压检测器133接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测编程电压VPGM以生成用于编程电压的时钟CLK_PGMP。 
编程电压泵134接收用于编程电压的时钟CLK_PGMP并通过升压(boosting)操作生成编程电压VPGM。 
通过电压检测器135接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测通过电压VPASS以生成用于通过电压的时钟CLK_PASSP。 
通过电压泵136接收用于通过电压的时钟CLK_PASSP并生成用于通过电压的泵电压Vpump_PASS。 
环绕电压检测器137接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测用于环绕电压的泵电压VLVP以生成用于环绕电压的时钟CLK_LVP。 
环绕电压泵138接收用于环绕电压的时钟CLK_LVP以生成用于环绕电压的泵电压VLVP。 
高电压检测器139接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测高电压VPP以生成用于高电压的时钟CLK_PPP。 
高电压泵140接收用于高电压的时钟CLK_PPP以生成高电压VPP。 
读取通过电压检测器141接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测读取通过电压VREAD以生成用于通过电压的时钟CLK_READP。 
读取通过电压泵142接收用于通过电压的时钟CLK_READP以生成读取通过电压VREAD。 
擦除电压检测器143接收用于高电压的参考电压Vref_HV和用于高电压的时钟CLK_HV，并检测擦除电压VERS以生成用于擦除电源电压的时钟CLK_ERSP。 
擦除电压泵144接收用于擦除电源电压的时钟CLK_ERSP以生成擦除电压VERS。 
如上所述，本例的高电压生成器121包括六个电荷泵134、136、138、140、142和144。电荷泵134、136、138、140、142和144中的每一个包括多个升压电路(未示出)，所述升压电路被配置成输出从前一级接收的电压与在本级生成的电压的和，以作为电压升压结果。此处，多个升压电路中的每一个包括电容器(未示出)和电荷传送元件(未示出)，该电容器响应于时钟生成电压，而该电荷传送元件将从电容器产生的电压和从前一级接收的电压传送到下一级。高电压生成器121内的电荷泵和电压检测器响应于控制逻辑111的控制在相应的工作条件下被激活，以生成相应操作所需的电压。 
美国公开文件第2007-0146052号中公开了本实施例的电荷泵的例子，其内容通过全文引用合并于此。美国专利第7649785号中公开了本实施例的高电压生成器的例子，其内容通过全文引用合并于此。 
用于高电压的电压检测器
图4是示出图3中图示的用于编程电压的电压检测器的例子的示图。参照图4，用于编程电压的电压检测器133包括电源部件151、分压部件152、电流通路形成部件153、比较部件154和控制部件155。 
电源部件151响应于编程电压使能信号PGM_EN中断电源电压VDD与编程电压VPGM之间的相互连接。电源部件151包括串联连接的PMOS晶体管PM_H以及第一耗尽型晶体管DM1_H和第二耗尽型晶体管DM2_H。PMOS晶体管PM_H的栅极被连接以接收编程电压使能信号PGM_EN。第一耗尽型晶体管DM1_H的栅极被连接以接收编程电压使能信号PGM_EN的反相版本。第二耗尽型晶体管DM2_H的栅极与电源端Vdd连接。第一耗尽型晶体管DM1_H和第二耗尽型晶体管DM2_H避免了PMOS晶体管PM_H因编程电压VPGM而击穿(break down)。 
分压部件152连接在检测节点ND_H与比较节点NC_H之间，并且使用多个串联连接的电阻器R2_H到R5_H对从电荷泵134(参照图3)施加的编程电压VPGM分压。分压部件152包括多个电阻器R2_H到R5_H、用于高 电压的晶体管HM0_H到HM2_H、开关SW0_H到SW2_H、以及耗尽型晶体管DM3_H。 
多个电阻器R2_H到R5_H串联连接。多个电阻器R2_H到R5_H当中的三个电阻器R3_H、R4_H、R5_H根据相应的修正码而短路，以便对编程电压VPGM分压。在图4的例子中，三个(3个)电阻器R3_H、R4_H和R5_H能够根据修正码TRM0_H到TRM2_H短路。然而，本发明构思不局限于此。本发明构思可以包括能够根据至少一个修正码短路的至少一个电阻器。 
用于高电压的晶体管HM0_H与电阻器R5_H并联连接，用于高电压的晶体管HM1_H与电阻器R4_H并联连接，并且用于高电压的晶体管HM2_H与电阻器R3_H并联连接。 
开关SW0_H与用于高电压的晶体管HM0_H的栅极连接，开关SW1_H与用于高电压的晶体管HM1_H的栅极连接，并且开关SW2_H与用于高电压的晶体管HM2_H的栅极连接。 
开关SW0_H到SW2_H接收修正码TRM0_H到TRM2_H以及高电压VPP，并且响应于输入的修正码TRM0_H到TRM2_H将相应的电压传送到相应的用于高电压的晶体管的栅极。 
耗尽型晶体管DM3_H连接在电阻器R2_H与比较节点NC_H之间。耗尽型晶体管DM3_H避免了比较部件154的至少一个低电压晶体管因编程电压VPGM而击穿。 
电流通过形成部件153连接在比较节点NC_H与接地端之间，并且响应于用于编程电压的使能信号PGM_EN形成有源电流通路(active current path)。电流通过形成部件153包括电阻器R1_H和NMOS晶体管NM_H。此处，电阻器R1_H的一端与比较节点NC_H连接。NMOS晶体管NM_H连接在电阻器的另一端与接地端之间，并且其栅极被连接以接收与用于编程电压PGM_EN的使能信号相对应的电压。 
比较部件154比较用于高电压的参考电压Vref_HV和比较节点NC_H的电压以生成用于编程电压的时钟CLK_PGMP。比较部件154包括比较器156和逻辑部件157。比较器156包括接收用于高电压的参考电压Vref_HV的正输入端和接收比较节点NC_H的电压的负输入端。在本实施例中，比较器156由差动放大器实现。逻辑部件157通过对比较器156的输出、用于编程电压的使能信号PGM_EN和用于高电压的时钟CLK_HV执行与(AND)运算来 生成用于编程电压的时钟CLK_PGMP。 
控制部件155响应于用于编程的使能信号PGM_EN控制电源部件151和电流通路形成部件153的激活。控制部件155包括第一反相器158和第二反相器159。第一反相器158将用于编程的使能信号PGM_EN反相，并且第一反相器158的输出被施加到电源部件151的第一耗尽型晶体管DM1_H的栅极。第二反相器159将第一反相器158的输出反相。第二反相器159的输出施加到电流通路形成部件153的NMOS晶体管NM_H的栅极。 
上面已经参照图4描述了图3中示出的用于编程电压的电压检测器133。应注意到，图3中其余的电压检测器133、135、137、139、141和143具有类似的配置。 
低电压生成器
图5是示出图2中图示的低电压生成器的例子的示图。参照图5，低电压生成器122包括电源部件161、分压部件162、偏置电流部件163和比较部件164。 
电源电压161决定用于从高电压生成器121(参照图2)施加的环绕电压的泵电压VLVP的供应。电源电压161包括PMOS晶体管PM_L。 
分压部件162连接在输出节点NO_L与比较节点NC_L之间，并且通过根据修正码对用于环绕电压的泵电压VLVP分压，来向输出节点NO_L输出环绕电压VLV。 
分压部件162包括多个串联连接的电阻器R2_L到R4_L、分别与多个电阻器R2_L到R4_L并联连接的晶体管M0_L到M2_L、以及分别与晶体管M0_L到M2_L的栅极连接的开关SW0_L到SW2_L。多个电阻器R2_L到R4_L分别根据修正码TRM0_L到TRM2_L短路。在图5中，示例性地图示了三个(3个)电阻器R2_L到R4_L可以根据修正码短路。然而，本发明构思不局限于此。根据本发明构思的示例性实施例的分压部件可以包括能够根据至少一个修正码短路的至少一个电阻器。 
开关SW0_L到SW2_L中的每一个接收修正码TRM0_L到TRM2_L中相应的一个以及用于环绕电压的泵电压VLVP，并且将与修正码相对应的电压提供到相应晶体管的栅极。 
偏置电流部件163连接在比较节点NC_L与接地端之间，并且在低电压生成器122激活时排出(drain)恒定电流。偏置电流部件163包括电阻器R1_L。 
比较部件164比较比较节点NC_L的电压和用于低电压的参考电压Vref_LV，以决定电源部件161的激活。例如，当比较节点NC_L的电压不同于用于低电压的参考电压Vref_LV时，比较部件164继续激活电源部件161。比较部件164包括接收比较节点NC_L的电压的正输入端和接收用于低电压的参考电压Vref_LV的负输入端。 
修正码生成器
图6是示出根据本发明构思实施例的修正码生成器的示图。参照图6，修正码生成器165包括第一数据锁存器166和第二数据锁存器167。 
为了解释方便，假定第一数据锁存器166锁存关于读取电压的数据，并且第二数据锁存器167锁存关于验证电压的数据。为了使用低电压生成器122(参照图5)生成读取电压，第一数据锁存器166响应于第一修正码使能信号TEN1输出锁存的数据作为第i个修正码(TRMi_L)(i是1或大于1的整数)。另一方面，为了使用低电压生成器122生成验证电压，第二数据锁存器167响应于第二修正码使能信号TEN2输出锁存的数据作为第i个修正码(TRMi_L)。 
图7是示出根据本发明构思的另一个实施例的修正码生成器的示图。参照图7，修正码生成器168包括第一电子熔丝(E-fuse)169、第二电子熔丝170和开关171。 
为了解释方便，假定第一电子熔丝169存储与读取电压相对应的电子熔丝值，第二电子熔丝170存储与验证电压相对应的电子熔丝值。为了使用低电压生成器122(参照图5)生成读取电压，开关171根据第一电子熔丝169的电子熔丝值决定导通状态，并输出相应的数据作为第i个修正码TRMi_L(i是1或大于1的整数)。另一方面，为了使用低电压生成器122生成验证电压，开关171根据第二电子熔丝170的电子熔丝值决定导通状态，并输出相应的数据作为第i个修正码TRMi_L。 
修正开关(TRIM SWITCH)
图8是示出图5中图示的开关SW0_L的例子的示图。参照图8，修正开关SW0_L包括第一PMOS晶体管PM1和第二PMOS晶体管PM2、第一NMOS晶体管NM1和第二NMOS晶体管NM2、以及第一反相器INV1和第二反相器INV2。修正开关LV_SW0是电平位移器，其将修正码TRM0_1的电平转换成用于环绕电压的泵电压VLVP。此处，修正码TRM0_L具有电源电压VDD 的电平，该电源电压VDD低于用于环绕电压的泵电压VLVP。图5中示出的第二开关SW1_L和第三开关SW2_L的配置与第一开关SW0_L的相同或基本相同。 
负电压生成器的第一实施例
图9是示出根据本发明构思的第一实施例的图2中的负电压生成器的示图。参照图9，负电压生成器123包括直流(DC)电压生成器181、参考电压生成器182、振荡器183、负电压检测器184、负电压泵185和用于字线的负电压生成器186。 
DC电压生成器181生成DC电压VDC_NEG。此处，DC电压VDC_NEG是用于生成负电压NWELL的源电压，其中负电压NWELL通过对该源电压分压来生成。 
参考电压生成器182生成参考电压Vref_NEG。此处，参考电压Vref_NEG可以用于控制负电压泵的时钟CLK_NEGP的生成。 
振荡器182振荡产生用于负电压的时钟CLK_NEG。在本实施例中，用于负电压的时钟CLK_NEG可以是30ns。此处，振荡器183独立于图3中的高电压生成器121的振荡器132。在另一个实施例中，振荡器183可以是图3中的高电压生成器132的振荡器183。 
负电压检测器184接收DC电压VDC_NEG、参考电压Vref_NEG、用于负电压的时钟CLK_NEG，并检测用于阱电压的负电压NWELL以生成用于负电压泵的时钟CLK_NEGP。 
负电压泵185响应于用于负电压泵的时钟CLK_NEGP生成用于阱电压的负电压NWELL。同时，用于阱电压的负电压NWELL很容易因外部原因而变化，特别是会受到阱电容的影响。为此，必须向字线稳定地施加负电压。 
用于字线的负电压生成器186接收来自负电压泵185的用于阱电压的负电压NWELL、DC电压VDC_NEG以及参考电压Vref_NEG，并生成将被施加到字线的负电压NWL。此处，用于阱电压的负电压NWELL被施加到具有被供应了负电压的电路(未示出)的阱，而负电压NWL被施加到至少一条字线和与该至少一条字线相对应的至少一条线(例如，选择线)。 
负电压器件
图10是示出图9中图示的负电压生成器184的例子的示图。参照图10，负电压生成器184包括电源部件191、分压部件192、放电部件193、比较部 件194和控制部件195。 
电源部件191响应于负电压使能信号NV_EN控制DC电压VDC_NEG的供应。电源部件191包括PMOS晶体管PM和电阻器R1。PMOS晶体管PM的栅极被连接以接收反相的负电压使能信号NV_EN。电阻器R1连接在PMOS晶体管PM的一端与比较节点NC之间，并且将DC电压VDC_NEG与比较节点NC的电压之间的电压差所对应的电流排入有源电流通路。 
分压部件192使用多个串联连接的电阻器R2到R5对DC电压VDC_NEG分压。分压部件192包括多个电阻器R2到R5、用于高电压的晶体管HM0到HM2以及电平位移器LS0到LS2。 
多个电阻器R2到R5串联连接。多个电阻器R2到R5当中的电阻器R2、R3和R4可以根据相应的修正码TRM0到TRM2和nTRM0到nTRM2短路。在图10的例子中，三个(3个)电阻器R2、R3和R4能够根据修正码短路。然而，本发明构思不局限于此。本发明构思包括能够根据至少一个修正码短路的至少一个电阻器。 
第一高电压晶体管HM0与电阻器R4并联连接，第二高电压晶体管HM1与电阻器R3并联连接，并且第三高电压晶体管HM2与电阻器R2并联连接。用于高电压的第一到第三晶体管HM0到HM2的阱被供应以用于阱电压的负电压NWELL。 
第一电平位移器LS0包括接收修正码TRM0的正输入端In、接收反相的修正码nTRM0的负输入端nIn、接收用于阱电压的负电压NWELL的阱电压输入端Vneg、以及输出与修正码TRM0相对应的电平的输出端Out。 
第一电平位移器LS0的输出端Out与第一高电压晶体管HM0的栅极连接。第二电平位移器LS1和第三电平位移器LS2可以被配置成与第一电平位移器LS0相同。 
放电部件193响应于反相的负电压使能信号NV_EN对检测节点ND的负电压NWELL放电。放电部件193连接在检测节点ND与接地端之间。在本实施例中，放电部件193包括NMOS晶体管HNM。此处，NMOS晶体管HNM可以是高电压晶体管。NMOS晶体管HNM的主体与检测节点ND连接。 
比较部件194比较用于负电压的参考电压Vref_NV和比较节点NC的电压以生成用于负电压的时钟CLK_NEGP。比较部件194包括比较器196和逻辑部件197。比较器196包括接收用于负电压的参考电压Vref_NEG的正输入 端和接收比较节点NC_H的电压的负输入端。在本实施例中，比较器196由差动放大器实现。逻辑部件197通过对用于负电压的时钟CLK_NEG、比较器196的输出和负电压使能信号NV_EN执行逻辑与(AND)来生成用于负电压的时钟CLK_NEGP。 
控制部件195响应于负电压使能信号NV_EN决定电源部件191和放电部件193的激活。控制部件195包括第一反相器198、第二反相器199和电平位移器LS。第一反相器198将负电压使能信号NV_EN反相。第一反相器198的输出被施加到电源部件191的PMOS晶体管PM的栅极。第二反相器199将第一反相器198的输出反相。电平位移器LS将第二反相器199的输出电平转换成高电压电平。转换成高电压电平的第二反相器199的输出被施加到放电部件193的NMOS晶体管HNM的栅极。 
电平位移器LS包括接收第二反相器199的输出的正输入端In、接收第一反相器198的输出的负输入端nIn、接收用于阱电压的负电压NWELL的阱电压输入端Vneg和输出端Out。电平位移器LS以与分压部件192的第一电平位移器LS0相同的方式实现。 
电平位移器
图11是示出图10中图示的第一电平位移器的例子的示图。参照图11，第一电平位移器LS0包括低电压PMOS晶体管PL1和PL2、NMOS晶体管NL和高电压NMOS晶体管NH1、NH2和NH3。 
第一PMOS低电压晶体管PL1和第一NMOS高电压晶体管NH1串联连接在电源端Vdd与阱电压端Vneg之间，第二PMOS低电压晶体管PL2和第二NMOS高电压晶体管NH2串联连接在电源端Vdd与阱电压端Vneg之间，并且NMOS晶体管NL和第三NMOS高电压晶体管NH3串联连接在电源端Vdd与阱电压端Vneg之间。 
第一PMOS低电压晶体管PL1的栅极连接到负输入端nIn，第二PMOS低电压晶体管PL2的栅极连接到正输入端In，并且NMOS低电压晶体管NL3的栅极连接到第一节点N1。第一低电压PMOS晶体管PL1和第二低电压PMOS晶体管PL2的主体与相应的源极连接。在本实施例中，NMOS晶体管NL是高电压晶体管。 
第一NMOS高电压晶体管NH1的栅极连接到第二节点N2，第二NMOS高电压晶体管NH2的栅极连接到第一节点N1，并且第三NMOS高电压晶体 管NH3的栅极连接到第二节点N2。第一到第三高电压NMOS晶体管NH1、NH2和NH3中的每一个的主体与相应的源极连接。也就是说，第一到第三高电压NMOS晶体管NH1、NH2和NH3中的每一个的主体与阱电压端Vneg连接。 
下面，将描述第一电平位移器LS0的操作。 
首先，假定与‘1’相对应的电源电压VDD被施加到正输入端In，与‘0’相对应的0V被施加到负输入端nIn，并且-2V(用于阱电压的负电压NWELL)被施加到阱电压端Vneg。由于0V被施加到第一PMOS低电压晶体管PL1的栅极，所以第一PMOS低电压晶体管PL1导通。由于电源电压VDD被施加到第二PMOS低电压晶体管PL2的栅极，所以第二PMOS低电压晶体管PL2截止。在此条件下，第一节点N1达到电源电压VDD。由于第一节点N1达到电源电压VDD，所以NMOS晶体管NL导通，从而输出端Out被设置为电源电压VDD。 
另一方面，假定与‘0’相对应的0V被施加到正输入端In，与‘1’相对应的电源电压VDD被施加到负输入端nIn，并且-2V(用于阱电压的负电压NWELL)被施加到阱电压端Vneg。 
由于电源电压VDD被施加到第一PMOS低电压晶体管PL1的栅极，所以第一PMOS低电压晶体管PL1截止。由于0V被施加到第二PMOS低电压晶体管PL2的栅极，所以第二PMOS低电压晶体管PL2导通。在此条件下，第二节点N2达到电源电压VDD。由于第二节点N2达到电源电压VDD，所以第三NMOS高电压晶体管NH3导通，从而输出端Out被设置为-2V。 
在图11中，电平位移器LS0包括由低电压PMOS晶体管PL1和PL2实现的上拉电路。然而，本发明构思不局限于此。根据本发明构思的电平位移器的上拉电路可以由至少一个高电压PMOS晶体管实现。 
在图11中，电平位移器LS0包括由高电压NMOS晶体管NH1到NH3实现的下拉电路。然而，本发明构思不局限于此。根据本发明构思的电平位移器的下拉电路可以由至少一个低电压NMOS晶体管实现。 
用于字线的负电压生成器
图12是示出图9中图示的用于字线的负电压生成器的例子的示图。参照图12，用于字线的负电压生成器186包括电源部件201、分压部件202、放电部件203、比较部件204、控制部件205和高电压晶体管HNM。 
电源部件201响应于负电压使能信号NV_EN控制电源部件201的激活。电源部件201包括PMOS晶体管PM_W和电阻器R1_W。PMOS晶体管PM_W的栅极被连接以接收决定DC电压VDC_NEG的供应的信号。此处，该输入信号是反相的负电压使能信号NV_EN。电阻器R1_W连接在PMOS晶体管PM_W的一端与比较节点NC之间，并且在电源部件201激活时，将与DC电压VDC_NEG和比较节点NC的电压之间的电压差相对应的电流排入有源电流通路。此时，流动恒定电流。 
分压部件202使用串联连接在比较节点NC_W与输出节点NO_W之间的多个串联连接的电阻器R2_W到R5_W对DC电压VDC_NEG分压。分压部件202包括多个电阻器R2_W到R5_W、用于高电压的晶体管HM0_W到HM2_W以及电平位移器LS0_W到LS2_W。 
多个电阻器R2_W到R5_W串联连接。多个电阻器R2_W到R5_W当中的电阻器R2_W、R3_W和R4_W可以根据相应的修正码TRM0_W到TRM2_W短路。在图12的例子中，三个(3个)电阻器R2_W、R3_W和R4_W能够根据修正码短路。然而，本发明构思不局限于此。本发明构思包括能够根据至少一个修正码短路的至少一个电阻器。 
第一高电压晶体管HM0_W与电阻器R4_W并联连接，第二高电压晶体管HM1_W与电阻器R3_W并联连接，并且第三高电压晶体管HM2_W与电阻器R2_W并联连接。用于高电压的第一到第三晶体管HM0_W到HM2_W的阱被供应以用于阱电压的负电压NWELL。 
第一电平位移器LS0_W包括接收修正码TRM0_W的正输入端In、接收反相的修正码nTRM0_W的负输入端nIn、接收用于阱电压的负电压NWELL的阱电压输入端Vneg、以及输出与修正码TRM0_W相对应的转换的电平的输出端Out。第一电平位移器LS0_W的输出端Out与第一高电压晶体管HM0_W的栅极连接。以与图11中的第一电平位移器LS0相同的方式实现第一电平位移器LS0_W。第二电平位移器LS1_W和第三电平位移器LS2_W可以具有与第一电平位移器LS0_W相同的配置。 
放电部件203响应于负电压使能信号NV_EN的反相版本对输出节点NO_W的负电压NWL放电。放电部件203连接在输出节点NO_W与接地端之间。在本实施例中，放电部件203包括NMOS晶体管HNM_W。此处，NMOS晶体管HNM_W可以是高电压晶体管。NMOS晶体管HNM_W的主体被连接 以接收用于负电压泵的电压NWELL。 
比较部件204比较用于负电压的参考电压Vref_NV和比较节点NC_W的电压，并将比较结果提供到PMOS高电压晶体管HVM的栅极。比较部件204包括接收用于负电压的参考电压Vref_NEG的正输入端和接收比较节点NC_W的电压的负输入端。在本实施例中，比较部件204由差动放大器实现。 
控制部件205响应于负电压使能信号NV_EN决定放电部件203的激活。控制部件205包括第一反相器206、第二反相器207和电平位移器LS_W。第一反相器206将负电压使能信号NV_EN反相。第二反相器207将第一反相器206的输出反相。电平位移器LS_W将第二反相器199的输出电平转换成适于操作NMOS高电压晶体管的电平。转换成高电压电平的第二反相器207的输出被施加到放电部件203的NMOS晶体管HNM_W的栅极。 
电平位移器LS_W包括接收第二反相器207的输出的正输入端In、接收第一反相器206的输出的负输入端nIn、接收用于阱电压的负电压NWELL的阱电压输入端Vneg和输出端Out。电平位移器LS_W以与分压部件202的第一电平位移器LS0_W相同的方式实现。 
高电压晶体管HNM连接在用于负电压泵的电压NWELL与负电压NWL之间。高电压晶体管HNM根据比较部件204的比较值COMP电连接用于负电压泵的电压NWELL和负电压NWL。 
根据本发明构思的实施例的用于字线的负电压生成器186可以通过对DC电压VDC_NEG进行电阻分压来生成负电压NWL。 
负电压生成器的第二实施例
如图9中所示，负电压生成器123包括用于字线的负电压生成器186，其生成施加到字线的负电压NWL。然而，负电压生成器123不需要包括用于字线的负电压生成器186。 
图13是示出根据本发明构思的第二实施例的图2中的负电压生成器的示图。参照图13，负电压生成器123_1包括DC电压生成器181、参考电压生成器182、振荡器183、负电压检测器184和负电压泵185。除了用于字线的负电压生成器被去除之外，负电压生成器123_1与图9中的123相同，也就是说，负电压泵185的输出电压被同时供应到阱和字线。 
读取验证电压选择开关电路
图14是示出图2中的读取验证电压选择开关电路的例子的示图。参照图 14，读取验证电压选择开关电路104包括环绕电压选择晶体管211、负电压选择晶体管212、环绕电压选择开关213和负电压选择开关214。 
环绕电压选择晶体管211连接在被供应以环绕电压VLV的线215与被供应以读取验证电压VRV的线之间。环绕电压选择晶体管211响应于第一使能信号EN1_VRV导通或截止。此处，环绕电压选择晶体管211的阱是包括在深n型阱中的p型阱，并且环绕电压选择晶体管211的阱被供应以用于阱电压的负电压NWELL。 
负电压选择晶体管212连接在被供应以负电压NWL的线217与被供应以读取验证电压VRV的线216之间。负电压选择晶体管212响应于第二使能信号EN2_VRV导通或截止。此处，负电压选择晶体管212的阱是包括在深n型阱中的p型阱，并且负电压选择晶体管212的阱被供应以用于阱电压的负电压NWELL。 
环绕电压选择开关213响应于第一使能信号EN1_VRV控制环绕电压选择晶体管211的激活。环绕电压选择开关213包括接收高电压VPP的高电压端Vpp、接收用于阱电压的负电压NWELL的阱电压端、接收使能信号EN1_VRV的使能端En、以及输出与使能信号EN1_VRV相对应的信号的输出端Out。 
负电压选择开关214响应于第二使能信号EN2_VRV控制负电压选择晶体管212的激活。负电压选择开关214包括接收高电压VPP的高电压端Vpp、接收用于阱电压的负电压NWELL的阱电压端、接收使能信号EN2_VRV的使能端En、以及输出与使能信号EN2_VRV相对应的信号的输出端Out。负电压选择开关214以与环绕电压选择开关213相同的方式实现。 
根据本发明构思的实施例的读取验证电压选择开关电路104可以选择与使能信号EN1_VRV和EN2_VRV相对应的环绕电压VLV和负电压NWL之一作为读取验证电压VRV，并且将选择的读取验证电压VRV供应到相应的线216。 
环绕电压选择开关电路
图15是示出图14中图示的环绕电压选择开关的示图。参照图15，环绕电压选择开关213包括上拉电路218和下拉电路219。 
上拉电路218响应于输入到使能端En的使能信号EN1_VRV将高电压端Vpp的高电压VPP输出到输出端Out。上拉电路218包括耗尽型晶体管NHD1、 PMOS高电压晶体管PH和第一反相器INV1。耗尽型晶体管NHD1具有与高电压端Vpp连接的漏极和与输出端Out连接的栅极。PMOS高电压晶体管PH具有与耗尽型晶体管NHD1的源极连接的源极、与输出端Out连接的漏极、以及被连接以接收反相的第一使能信号EN1_VRV的栅极。第一反相器INV1将输入到使能端En的第一使能信号EN1_VRV反相。 
上拉电路218响应于具有高电平的第一使能信号EN1_VRV将高电压VPP施加到输出端Out。下面，将更全面地描述将高电压VPP输出到输出端Out的操作。 
如果输入具有高电平的第一使能信号EN1_VRV，则第一反相器INV1输出低电平信号。PMOS高电压晶体管PH被低电平信号导通。此时，假定输出端Out的初始电平是0V，耗尽型晶体管NHD1响应于0V的栅极电压将耗尽型晶体管的阈值电压(例如，大约2V)施加到输出端Out。这意味着输出端Out的电压增加。同时，输出端Out的增加的电压被反馈到耗尽型晶体管NHD1的栅极。再一次，耗尽型晶体管NHD1响应于反馈电压增加输出端Out的电压。耗尽型晶体管NHD1避免了输出端Out的电压急剧增加。输出端Out的电压通过上述操作的重复而增加到高电压VPP。 
另一方面，如果输入具有低电平的第一使能信号EN1_VRV，则第一反相器INV1输出高电平信号。PMOS高电压晶体管PH被高电平信号截止。下拉电路219响应于输入到使能端En的第一使能信号EN1_VRV将阱电压端Vneg的用于阱电压的负电压NWEL输出到输出端Out。此外，当高电压VPP被施加到输出端Out时，下拉电路219将输出端Out与第一读取验证电压选择开关电路163的阱电隔离。 
下拉电路219包括第一反相器INV1和第二反相器INV2、第二耗尽型晶体管NHD2以及电平位移器220。第一反相器INV1将输入到使能端En的第一使能信号EN1_VRV反相。第二反相器INV2将第一反相器INV1的输出反相。第二耗尽型晶体管NHD2连接在输出端Out与阻挡节点(b1ocking node)NFD之间。第二耗尽型晶体管NHD2响应于具有高电平的第一使能信号EN1_VRV将下拉电路219与输出端Out电隔离。 
可以如下实现下拉电路219响应于具有高电平的第一使能信号EN1_VRV与输出端Out的隔离。第一反相器INV1响应于具有高电平的第一使能信号EN1_VRV输出低电平信号。第一PMOS低电压晶体管PL1响应于 从第一反相器INV1输出的低电平信号被导通。这使得电源端Vdd的电源电压VDD被施加到第三NMOS高电压晶体管NH3的栅极。从而，第三NMOS高电压晶体管NH3被导通。这意味着电源电压VDD被施加到阻挡节点NFD。此时，如果阻挡节点NFD的电压增加了第二耗尽型晶体管NHD2的阈值电压，则下拉电路219响应于具有高电平的第一使能信号EN1_VRV而与输出端Out电隔离。 
电平位移器220响应于输入到使能端En的第一使能信号EN1_VRV确定是将电源电压VDD施加到阻挡节点NFD，还是将输入到阱电压端Vneg的用于阱电压的负电压NWEL施加到阻挡节点NFD。 
电平位移器220包括低电压PMOS晶体管PL1和PL2以及高电压NMOS晶体管NH1、NH2、NH3和NH4。 
第一PMOS低电压晶体管PL1和第一NMOS高电压晶体管NH1串联连接在电源端Vdd与阱电压端Vneg之间。第二PMOS低电压晶体管PL2和第二NMOS高电压晶体管NH2串联连接在电源端Vdd与阱电压端Vneg之间。第四NMOS高电压晶体管NH4和第三NMOS高电压晶体管NH3串联连接在电源端Vdd与阱电压端Vneg之间。 
第一PMOS低电压晶体管PL1的栅极与第一反相器INV1的输出连接，并且第二PMOS低电压晶体管PL2的栅极与第二反相器INV2的输出连接。第三NMOS高电压晶体管NH4的栅极连接到第一节点N1。第一低电压PMOS晶体管PL1和第二低电压PMOS晶体管PL2的主体与相应的源极连接。第四NMOS高电压晶体管NH4的主体与相应的源极连接。 
第一NMOS高电压晶体管NH1的栅极连接到第二节点N2，第二NMOS高电压晶体管NH2的栅极连接到第一节点N1，并且第三NMOS高电压晶体管NH3的栅极连接到第二节点N2。第一到第三高电压NMOS晶体管NH1、NH2和NH3的主体与相应的主体连接。也就是说，第一到第三高电压NMOS晶体管NH1、NH2和NH3的主体与阱电压端Vneg连接。 
下面，将更充分地描述电平位移器220的操作。 
当输入到使能端En的第一使能信号EN1_VRV具有高电平时，第一反相器INV1输出低电平信号，并且第二反相器INV2输出高电平信号。由于低电平信号被施加到第一PMOS低电压晶体管PL1的栅极，所以第一PMOS低电压晶体管PL1被导通。由于高电平信号被施加到第二PMOS低电压晶体管PL2 的栅极，所以第二PMOS低电压晶体管PL2被截止。根据情况，第一节点N1被设置到电源电压VDD。这意味着第四NMOS高电压晶体管NH4被导通。从而，阻挡节点NFD的电压达到电源电压VDD。 
当输入到使能端En的第一使能信号EN1_VRV具有低电平时，第一反相器INV1输出高电平信号，并且第二反相器INV2输出低电平信号。由于高电平信号被施加到第一PMOS低电压晶体管PL1的栅极，所以第一PMOS低电压晶体管PL1被截止。由于低电平信号被施加到第二PMOS低电压晶体管PL2的栅极，所以第二PMOS低电压晶体管PL2被导通。根据情况，第二节点N2被设置为电源电压VDD。这意味着第三NMOS高电压晶体管NH2被导通。从而，阻挡节点NFD的电压达到输入到阱电压端Vneg的用于阱电压的负电压NWEL。 
根据本发明构思的示例性实施例的电平位移器220以与图11中的电平位移器LS0相同的方式实现。 
根据本发明构思的实施例的环绕电压选择开关213可以将高电压VPP或用于阱电压的负电压NWEL供应到环绕电压选择晶体管211的栅极(参照图14)。 
字线电压选择开关电路
图16是示出图2中的字线电压选择开关电路的例子的示图。参照图16，字线电压选择开关电路105包括读取电压选择晶体管221、编程电压选择晶体管222、放电选择开关223、读取验证电压选择开关224、编程电压选择开关225和电平位移器226。 
读取电压选择晶体管221连接在被供应以读取验证电压VRV的线216与被供应以字线电压VWL的线227之间。此处，读取验证电压VRV是读取电压或验证电压。读取电压选择晶体管221响应于第一使能信号EN1被导通。读取电压选择晶体管221的阱是包括在深n型阱中的p型阱，并且读取电压选择晶体管221的阱被供应以用于阱电压的负电压NWELL。 
编程电压选择晶体管222连接在被供应以编程电压VPGM的线228与被供应以字线电压VWL的线227之间。编程电压选择晶体管222响应于第二使能信号EN2被导通。编程电压选择晶体管222的阱是包括在深n型阱中的p型阱，并且编程电压选择晶体管222的阱被供应以用于阱电压的负电压NWELL。 
放电选择开关223响应第三使能信号EN3并决定被供应以字线电压VWL的线227的放电。放电选择开关223连接在线227与接地端之间。放电选择开关223的阱是包括在深n型阱中的p型阱，并且放电选择开关223的阱被供应以用于阱电压的负电压NWELL。 
读取验证电压选择开关224响应于第一使能信号EN1决定读取电压选择晶体管221的激活。读取验证电压选择开关224包括接收高电压VPP的高电压端Vpp、接收用于阱电压的负电压NWELL的阱电压端、接收使能信号EN1的使能端En、以及输出与使能信号EN1相对应的信号的输出端Out。读取验证电压选择开关224以与图21中的环绕电压选择开关213相同的方式实现。 
编程电压选择开关225响应于第二使能信号EN2控制编程电压选择晶体管222的激活。编程电压选择开关225包括接收高电压VPP的高电压端Vpp、接收用于阱电压的负电压NWELL的阱电压端、接收使能信号EN1的使能端En、以及输出与使能信号EN1相对应的信号的输出端Out。编程电压选择开关225以与图21中的环绕电压选择开关213相同的方式实现。 
电平位移器226转换第三使能信号EN3的电平，并将结果提供到放电选择晶体管223的栅极。电平位移器226包括接收第三使能信号EN3的正输入端In、接收第三使能信号EN3的反相版本的负输入端nIn、接收用于阱电压的负电压NWEL的阱电压端、以及输出与第三使能信号EN3相对应的转换的电平的输出端Out。电平位移器226以与图11中的电平位移器LS0相同的方式实现。 
根据本发明构思的实施例的字线电压选择开关电路105可以选择与使能信号EN1～EN3和nEN3相对应的读取验证电压VRV和编程电压VPGM之一作为字线电压VWL，并将被选字线电压VWL供应到相应的线227。 
字线电压选择操作
图17是在编程操作期间图16中示出的字线电压选择开关电路的字线电压选择操作的时序图。参照图16和图17，字线电压选择开关电路105的字线电压选择操作如下执行。图17中图示的编程操作可以通过2步验证操作来执行。 
在输入编程操作命令80h之后，加载与写入数据的页面相对应的地址ADDR和将被写入的数据。在数据加载完成之后，接收页面编程操作命令10h。高电压生成器121(参照图2)响应于页面编程操作命令10h被激活。从而， 在高电压设置(setup)时段，高电压生成器121生成高电压VPP、编程电压VPGM、通过电压VPASS、读取通过电压VREAD。此外，高电压生成器121可以在页面编程操作命令10h之后的验证读取时段之前生成读取通过电压VREAD。 
在位线设置时段，输入/输出电路(未示出)根据在第一编程循环的输入数据，将位线编程电压(例如，地电压)或位线禁止电压(例如，电源电压)施加到位线。从第二编程循环起，根据先前执行的2步验证结果，将位线强制电压(bit line forcing voltage)(例如，1V)与位线编程电压和位线禁止电压一起施加到位线。此处，位线强制电压被施加到在2步验证操作的预验证操作已经通过验证而在2步验证时段已经失败的存储单元所对应的位线。 
在编程执行时段，字线电压选择开关电路105响应于第一使能信号EN1选择编程电压VPGM作为字线电压VWL。被选字线电压VWL被施加到与输入地址ADDR相对应的字线。 
在恢复时段(recovery period)，字线电压选择开关电路105响应于第三使能信号EN3对与被选字线相对应的至少一条线227(参照图16)的字线电压VWL放电。然后，执行验证读取操作。 
在验证读取时段，第一字线电压选择开关电路105响应于第二使能信号EN2选择读取验证电压VRV作为字线电压VWL。此处，读验证电压VRV可以是负电压或低电压。 
图17中图示的验证读取时段包括用于验证第一验证电压V1的第一验证时段TV1、用于验证第二验证电压V2的第二验证时段TV2、以及用于验证第三验证电压V3的第三验证时段TV3。 
第一验证时段TV1包括通过第一预验证电压PV1进行验证的第一步验证时段和通过第一验证电压V1进行验证的第二步验证时段。在第一验证时段，第一预验证电压PV1和第一验证电压V1是负电压。在第一验证时段TV1，负电压生成器123(参照图2)被激活以生成用于阱电压的负电压NWEL。 
第二验证时段TV2包括通过第二预验证电压PV2进行验证的第一步验证时段和通过第二验证电压V2进行验证的第二步验证时段。第三验证时段TV3包括通过第三预验证电压PV3进行验证的第一步验证时段和通过第二验证电压V3进行验证的第二步验证时段。在第二验证时段TV2和第三验证时段TV3，低电压生成器122(参照图2)通过读取验证电压VRV生成电压PV2、 V2、PV3和V3。 
在本实施例中，第一验证时段TV1、第二验证时段TV2和第三验证时段TV3可以具有相同的执行时间。 
在另一个实施例中，第一验证时段TV1、第二验证时段TV2和第三验证时段TV3中的至少一个可以在不同的时间期间执行。在美国专利第7139192号中公开了编程时段的变化，其内容通过全文引用合并于此。 
如果2步验证操作全部完成，则检查验证操作的通过/失败。如果验证操作失败，则编程电压泵134(参照图3)将编程电压VPGM增加预定值。此外，在每个2步验证操作中，在将位线强制电压施加到在预验证时段失败且在第二步验证时段通过的存储单元所对应的位线之后，再次执行编程。如果验证操作成功，则将全部线的电压放电。 
根据本发明构思的实施例的编程方法可以通过负电压PV1和V1执行2步验证操作。 
图18是用于描述图17中图示的2步验证操作的示图。参照图18，不相对于该存储单元A进行位线强制(bit line forcing)，该存储单元A的阈值电压未包括在与目标编程状态P相邻的预定范围内。另一方面，相对于该存储单元B进行位线强制，该存储单元B的阈值电压包括在与目标编程状态P相邻的预定范围内。 
假定本发明构思的编程操作以增量步进脉冲编程(incremental step pulse program，ISPP)方式执行，字线电压VWL具有编程电压ISPP，该编程电压ISPP根据编程循环的重复而增加预定增量ΔISPP。此处，字线电压VWL被施加到与未包括在预定范围内的存储单元A和包括在预定范围内的存储单元B连接的选择的字线。 
在编程操作期间，位线电压VBL是位线编程电压BLPV(例如，地电压)、位线强制电压BLFV和位线编程禁止电压(例如，电源电压)中的任何一个。此处，位线强制电压BLFV的电平高于位线编程电压BLPV，并且低于位线编程禁止电压。 
将被编程的单元包括与被供应以位线编程电压BLPV的位线连接的存储单元和与被供应以位线强制电压BLFV的位线连接的存储单元。与被供应以位线编程禁止电压的位线连接的存储单元是编程禁止的存储单元。 
参照图18，在编程操作期间，位线编程电压BLPV被施加到与未包括在 预定范围内的存储单元A连接的位线，并且位线强制电压BLFV被施加到与包括在预定范围内的存储单元B连接的位线。也就是说，编程电压被施加到与存储单元A相对应的位线，而位线强制电压被施加到与存储单元B相对应的位线。 
随着编程循环增加，在编程操作期间，被缓慢编程的存储单元A经历(experience)字线电压ISPP，而被迅速编程的存储单元B经历(ISPP-BLFV)的值。 
与被迅速编程的存储单元B相比，被缓慢编程的存储单元A多经历了位线强制电压BLFV。因此，被缓慢编程的存储单元A能够将循环数量减少与位线强制电压BLFV相应的电压增量。 
例如，假定位线编程电压BLPV是0V且位线强制电压BLFV是1V，在被迅速编程的存储单元B的情况下，编程操作在编程电压被施加到字线且1V的位线强制电压BLFV被施加到位线的条件下执行。另一方面，在被缓慢编程的存储单元A的情况下，编程操作在编程电压被施加到字线且0V被施加到位线的条件下运行。与被迅速编程的存储单元B相比，向被缓慢编程的存储单元A多施加了大约1V。假定按照编程循环重复而增加0.3V，则编程循环可以减少3或4次。 
在本实施例中，尽管被缓慢编程的存储单元A在下一个编程循环进入预定范围，但在存储单元A达到目标编程状态P之前不会对存储单元A进行位线强制。然而，本发明构思不局限于此。在另一个实施例中，如果被缓慢编程的存储单元A在下一个编程循环进入预定范围，则对存储单元A进行位线强制。 
根据本发明构思的示例性实施例的非易失性存储器件通过在编程操作期间不相对于被缓慢编程的存储单元执行位线强制，来减少循环数量。 
可以根据预验证和第二步验证时段来进行判定慢速存储单元A和快速存储单元B的操作，即，决定存储单元的位线强制的操作。例如，将在预验证操作通过且在第二步验证时段失败的存储单元判定为快速存储单元B。如果预验证操作失败，则存储单元被裁定为慢速存储单元A。 
根据本发明构思的示例性实施例的编程操作不局限于2步验证操作。例如，作为替代，可以使用1步验证操作来实行根据本发明构思的示例性实施例的编程操作。 
图19是根据本发明构思的另一个示例性实施例的图18中的字线电压选择开关电路的字线电压选择操作的时序图。图19中图示的编程操作可以通过1步验证操作来执行。 
在输入编程操作命令80h之后，加载与写入数据的页面相对应的地址ADDR和将被写入的数据。在数据加载完成之后，接收页面编程操作命令10h。高电压生成器121(参照图2)响应于页面编程操作命令10h被激活。 
在输入编程操作命令80h之后，加载与写入数据的页面相对应的地址ADDR和将被写入的数据。在数据加载完成之后，接收页面编程操作命令10h。高电压生成器121(参照图2)响应于页面编程操作命令10h被激活。从而，在高电压设置时段，高电压生成器121生成高电压VPP、编程电压VPGM、通过电压VPASS、读取通过电压VREAD。 
在位线设置时段，输入/输出电路(未示出)根据在第一编程循环的输入数据并根据来自第二编程循环的验证读取结果，施加位线编程电压(例如，地电压)或位线禁止电压(例如，电源电压)。 
在编程执行时段，字线电压选择开关电路105响应于第一使能信号EN1选择编程电压VPGM作为字线电压VWL。被选字线电压VWL被施加到与输入地址ADDR相对应的字线。 
在恢复时段(recovery period)，字线电压选择开关电路105响应于第三使能信号EN3对与被选字线相对应的至少一条线226(参照图22)的字线电压VWL放电。然后，执行验证读取操作。 
在验证读取时段，第一字线电压选择开关电路105响应于第二使能信号EN2选择读取验证电压VRV作为字线电压VWL。此处，读取验证电压VRV可以是负电压或低电压。 
图19中图示的验证读取时段包括用于验证第一验证电压V1的第一验证时段TV1、用于验证第二验证电压V2的第二验证时段TV2、以及用于验证第三验证电压V3的第三验证时段TV3。 
在第一验证时段TV1，第一验证电压V1是负电压。在第一验证时段TV1，负电压生成器123(参照图2)被激活以生成用于阱电压的负电压NWELL。 
在第二验证时段TV2和第三验证时段TV3，低电压生成器172(参照图2)生成读取验证电压VRV。 
如果2步验证操作完成，则检查验证操作的通过/失败。如果验证操作失 败，则编程电压泵134(参照图3)将编程电压VPGM增加预定值。此时，生成的编程电压VPGM是新的编程电压VPGM。如果验证操作成功，则将全部线的电压放电。 
根据本发明构思的实施例的编程方法可以通过负电压V1执行1步验证操作。 
选择线驱动器电路
图20是示出图2中的选择线驱动器电路的例子的示图。参照图20，选择线驱动器电路106包括字线电压选择晶体管231、读取通过电压选择晶体管232、通过电压选择晶体管233、放电选择晶体管234、字线电压选择开关235、读取通过电压选择开关236、通过电压选择开关237和电平位移器238。 
字线电压选择晶体管231连接在被供应以字线电压VWL的线227和选择线SI<N>之间。此处，选择线SI<N>是第n选择线。字线电压选择晶体管231响应于使能信号EN1_S被导通。此处，使能信号EN1_S在编程执行时段期间具有高电平。字线电压选择晶体管231的阱是包括在深n型阱中的p型阱，并且字线电压选择晶体管231的阱被供应以用于阱电压的负电压NWELL。 
读取通过电压选择晶体管232连接在被供应以读取通过电压VREAD的线228与选择线SI<N>之间。读取通过电压选择晶体管232响应于使能信号EN2_S被导通。此处，使能信号EN2_S在读取操作时段或验证读取时段具有高电平。读取通过电压选择晶体管232的阱是包括在深n型阱中的p型阱，并且读取通过电压选择晶体管232的阱被供应以用于阱电压的负电压NWELL。 
通过电压选择晶体管233连接在被供应以通过电压VPASS的线229与选择线SI<N>之间。通过电压选择晶体管233响应于使能信号EN3_S被导通。此处，使能信号EN1_S在该编程执行时段具有高电平。通过电压选择晶体管233的阱是包括在深n型阱中的p型阱，并且通过电压选择晶体管233的阱被供应以用于阱电压的负电压NWELL。 
放电选择晶体管234响应于使能信号EN4_S控制选择线SI<N>的放电。放电选择晶体管234连接在选择线SI<N>与接地端之间。放电选择晶体管234的阱是包括在深n型阱中的p型阱，并且放电选择晶体管234的阱被供应以用于阱电压的负电压NWELL。 
字线电压选择晶体管231、读取通过电压选择晶体管232和通过电压选择晶体管233以与图15中的选择开关电路163相同的方式实现。 
电平位移器238转换使能信号EN4_S的电平，以将电平位移结果提供到放电选择晶体管234的栅极。电平位移器238包括接收使能信号EN4_S的正输入端In、接收使能信号EN4_S的反相版本的负输入端nIn、接收用于阱电压的负电压NWELL的阱电压端、以及输出与使能信号EN4_S相对应的转换的电平的输出端Out。电平位移器238以与图11中的电平位移器LS0相同的方式实现。 
为了解释方便，图20中图示了一个选择线驱动器。图2中的选择线驱动器电路106可以包括分别与一个存储块中包括的字线相对应的选择线驱动器。 
根据本发明构思实施例的选择线驱动器电路106可以将与使能信号EN1_S～EN4_S以及nEN4_S相对应的字线电压VWL、读取通过电压VREAD和通过电压VPASS之一供应到相应的选择线SI<N>。 
选择线选择开关电路
图21是示出图2中的选择线选择开关电路的例子的示图。参照图21，选择线选择开关电路107包括第一电源电压选择晶体管241和第二电源电压选择晶体管244、第一选择线选择晶体管242和第二选择线选择晶体管245、第一放电选择晶体管243和第二放电选择晶体管246、第一电源电压选择开关247和第二电源电压选择开关250、第一选择线选择开关248和第二选择线选择开关251、以及第一电平位移器249和第二电平位移器252。 
第一电源电压选择晶体管241响应于使能信号EN1_SS将电源电压VDD施加到第一选择线SI_1<N>。第一电源电压选择晶体管241的阱是包括在深n型阱中的p型阱，并且第一电源电压选择晶体管241的阱被供应以用于阱电压的负电压NWELL。 
第一选择线选择晶体管242响应于使能信号EN2_SS将选择线SI<N>与第一选择线SI_1<N>连接。第一选择线选择晶体管242的阱是包括在深n型阱中的p型阱，并且第一选择线选择晶体管242的阱被供应以用于阱电压的负电压NWELL。 
第一放电选择晶体管243响应于使能信号EN3_SS决定第一选择线SI_1<N>的放电。放电选择晶体管243连接在第一选择线SI_1<N>与接地端 之间。第一放电选择晶体管244的阱是包括在深n型阱中的p型阱，并且第一放电选择晶体管244的阱被供应以用于阱电压的负电压NWELL。 
第二电源电压选择晶体管244响应于使能信号EN2_SS将电源电压VDD施加到第二选择线SI_2<N>。第二电源电压选择晶体管244的阱是包括在深n型阱中的p型阱，并且第二电源电压选择晶体管244的阱被供应以用于阱电压的负电压NWELL。 
第二选择线选择晶体管245响应于使能信号EN5_SS将选择线SI<N>与第二选择线SI_2<N>连接。第一选择线选择晶体管245的阱是包括在深n型阱中的p型阱，并且第一选择线选择晶体管245的阱被供应以用于阱电压的负电压NWELL。 
第二放电选择晶体管246响应于使能信号EN6_SS决定第二选择线SI_2<N>的放电。第二放电选择晶体管246连接在第一选择线SI_1<N>与接地端之间。放电选择晶体管243的阱是包括在深n型阱中的p型阱，并且放电选择晶体管243的阱被供应以用于阱电压的负电压NWELL。 
选择开关247、248、250和251以与图15中的选择开关213相同的方式实现。 
电平位移器253和254以与图11中的电平位移器LS0相同的方式实现。 
根据本发明构思实施例的选择线选择开关电路107可以将与使能信号EN1_SS、EN6_SS、nEN3_SS和nEN6_SS相对应的选择线SI<N>电连接到第一选择线SI_1<N>和第二选择线SI_2<N>之一。 
阱电压选择开关电路
图22是示出图2中的阱电压选择开关电路的例子的示图。参照图22，阱电压选择开关电路108包括第一阱电压选择晶体管261和第二阱电压选择晶体管262、第一电阻器263和第二电阻器264、第一放电选择晶体管265和第二放电选择晶体管266、第一阱电压选择开关267和第二阱电压选择开关268、以及第一电平位移器269和第二电平位移器270。 
第一阱电压选择晶体管261响应于使能信号EN1_W将被供应以用于阱电压的负电压NWELL的线271和被供应以第一阱电压VWELL1的线272电连接。第一阱电压选择晶体管261的阱是包括在深n型阱中的p型阱，并且第一阱电压选择晶体管261的阱被供应以用于阱电压的负电压NWELL。 
第二阱电压选择晶体管262响应于使能信号EN4_W将被供应以用于阱 电压的负电压NWELL的线271和被供应以第二阱电压VWELL2的线272电连接。第二阱电压选择晶体管262的阱是包括在深n型阱中的p型阱，并且第二阱电压选择晶体管262的阱被供应以用于阱电压的负电压NWELL。 
第一电阻器263的一端与向其施加了第一阱电压VWELL1的线272连接。第一电阻器263避免了在放电操作中有大量电流瞬时流动。这是因为，当高电压(例如，20V)被瞬时放电到0V时，晶体管因快回(snap back)现象而操作异常。 
第二电阻器264的一端与被施加了第二阱电压VWELL2的线272连接。第二电阻器264避免了在放电操作中有大量电流瞬时流动。 
第一放电选择晶体管265连接在第一电阻器263的另一端与接地端之间，且响应于使能信号EN3_W决定被供应以第一阱电压VWELL1的线271的放电。 
第二放电选择晶体管266连接在第二电阻器264的另一端与接地端之间，且响应于使能信号EN6_W决定被供应以第二阱电压VWELL2的线272的放电。 
第一阱电压选择开关267和第二阱电压选择开关268以与图15中的选择开关213相同的方式实现。 
第一电平位移器267和第二电平位移器268以与图11中的电平位移器LS0相同的方式实现。 
根据本发明构思实施例的阱电压选择开关电路108可以与使能信号EN1_W～EN4_W、nEN3_W和nEN4_W相对应地使用用于阱电压的负电压NWELL作为第一阱电压VWELL1和第二阱电压VWELL2之一。 
行译码器的第一实施例
图23是示出根据本发明构思的第一实施例的图2中的行译码器的示图。为了解释方便，图23中图示了一个行译码器。然而，本发明构思的存储器件包括分别与存储块相对应的行译码器。参照图23，行译码器109包括上拉电路281、下拉电路282和电压传送电路283。 
上拉电路281连接在高电压VPP与块字线BWL之间，并且响应于电压传送使能信号EN将高电压VPP施加到块字线BWL。此处，使能信号EN由电压传送使能信号和放电信号的组合确定，该放电信号根据输入地址ADDR确定。 
上拉电路281包括第一耗尽型晶体管NHD1、PMOS晶体管PH和第一反相器INV1。第一耗尽型晶体管NHD1具有与高电压VPP连接的漏极和与块字线BWL连接的栅极。PMOS高电压晶体管PH具有与耗尽型晶体管NHD1的源极连接的源极、与块字线BWL连接的漏极和被连接为接收电压传送使能信号EN的反相版本的栅极。此处，电压传送使能信号EN的反相版本是第一反相器INV1的输出。上拉电路281响应于具有高电平的电压传送使能信号EN将高电压VPP施加到块字线BWL。高电压VPP经由下列过程被施加到块字线BWL。 
如果输入具有高电平的电压传送使能信号EN，则第一反相器INV1输出低电平信号。PMOS高电压晶体管PH被低电平信号导通。此时，假定块字线的初始电平是0V。因此，耗尽型晶体管NHD1响应于0V的栅极电压施加第一耗尽型晶体管NHD1的阈值电压(例如，大约2V)。这意味着块字线BWL的电压增加。同时，块字线BWL增加的电压被反馈到第一耗尽型晶体管NHD1的栅极。第一耗尽型晶体管NHD1响应于反馈电压增加块字线BWL的电压。第一耗尽型晶体管NHD1避免了块字线BWL的电压急剧增加。块字线BWL的电压通过上述操作的重复而增加到高电压VPP。 
另一方面，如果输入具有低电平的电压传送使能信号EN，则第一反相器INV1输出高电平信号。PMOS高电压晶体管PH被高电平信号截止。 
当高电压VPP被施加到块字线BWL时，下拉电路282将块字线BWL与施加到行译码器109的阱的电压电隔离。此外，下拉电路282响应于电压传送使能信号EN将块字线BWL与行译码器109的阱电连接。也就是说，下拉电路282响应于电压传送使能信号EN的反相版本将施加到行译码器的阱的阱电压施加到块字线BWL。 
下拉电路282包括第二耗尽型晶体管NHD2、低电压PMOS晶体管PL1和PL2、高电压NMOS晶体管NH1到NH4、以及第一反相器INV1和第二反相器INV2。 
第二耗尽型晶体管NHD2连接在块字线BWL与阻挡节点(block node)NFD之间。第二耗尽型晶体管NHD2响应于具有低电平的电压传送使能信号EN将下拉电路与块字线BWL电连接。第二耗尽型晶体管NHD2响应于具有高电平的电压传送使能信号EN将下拉电路与块字线BWL电隔离。 
下拉电路响应于具有高电平的电压传送使能信号EN与块字线BWL的隔 离将如下执行。第一反相器响应于电压传送使能信号EN的高电平输出低电平信号。PMOS晶体管PL1响应于低电平信号导通。随着PMOS低电压晶体管PL1的导通，电源电压VDD被施加到第三NMOS高电压晶体管NH3的栅极。这使得第三NMOS高电压晶体管NH3被导通。因此，电源电压VDD被施加到阻挡节点NFD。此时，如果节点NFD的电压增加第二耗尽型晶体管NHD2的阈值电压，则第二耗尽型晶体管NHD2被关断。下拉电路282响应于块使能信号EN的高电平与块字线BWL电隔离。 
同时，在放电操作时，第二耗尽型晶体管NHD2避免了块字线BWL的高电压VPP被急剧放电。 
下拉电路响应于具有低电平的电压传送使能信号EN与块字线BWL连接将如下执行。如果输入低电平的电压传送使能信号EN，则第一反相器INV1输出高电平信号，并且第二反相器INV2响应于从第一反相器INV1输出的高电平信号输出低电平信号。第二PMOS低电压晶体管PL2响应于从第二反相器INV2输出的低电平信号导通。当PMOS晶体管PL2被导通时，电源电压VDD被施加到NMOS高电压晶体管NH4的栅极。这意味着，NMOS高电压晶体管NH4被导通并且第一阱电压VWELL1被施加到阻挡节点NFD。第一阻挡节点NFD的第一阱电压VWELL1经由第二耗尽型晶体管NHD2施加到块选择线BWL。 
同时，如果块字线BWL的电压是0V，则阻挡节点NFD的第一阱电压VWELL1通过第二耗尽型晶体管NHD2被施加到块字线BWL。另一方面，如果块字线BWL的电压是高电压VPP，则第二耗尽型晶体管NHD2放电块字线BWL的高电压VPP。这意味着，块字线BWL的电压被设置到第一阱电压VWELL1。 
电压传送电路283响应于施加到块字线BWL的高电压VPP，分别将选择线S0到S63、串线SS和接地线GS与字线WL0到WL63、串选择线SSL和地选择线GSL连接。为了解释方便，字线的数目限定为64。然而，字线的数目不局限于此。 
第一MAT 101(参照图2)的多个存储块共用选择线S0到S63。在编程/读取/擦除操作时由电压生成器103(参照图2)生成的电压(例如，编程电压、通过电压、读取电压和验证电压)被施加到选择线S0到S63。多个存储块共用串线SS和接地线GS。 
电压传送电路283包括多个块选择晶体管BTS、BT0到BT63和BTG。块选择晶体管BTS、BT0到BT63和BTG的栅极全部与块字线连接。块选择晶体管BTS、BT0到BT63和BTG的阱被实现为使得第一阱电压VWELL1被施加到块选择晶体管BTS、BT0到BT63和BTG的阱。 
第一低电压PMOS晶体管PL1和第二低电压PMOS晶体管PL2以及第一到第四高电压NMOS晶体管NH1、NH2、NH3和NH4构成电平位移器284。此处，电平位移器284以与图11中的电平位移器LS0相同的方式实现。 
图24是示出根据本发明构思的示例性实施例的行译码器的截面的示图。参照图24，在大的阱301中形成MAT 310、行译码器320和逻辑电路330。形成隔离膜以在MAT 310与行译码器320之间进行隔离，并且形成隔离膜303和304以在行译码器320和逻辑电路330之间进行隔离。 
参照MAT 310，在p型阱301中形成深n型阱312，并且在n型阱312中形成p型阱314。此处，可以使用n型有源层316在p型阱上形成存储单元。 
参照行译码器320，在p型阱301中形成深n型阱322，并且在n型阱322中形成p型阱324。此处，可以使用n型有源层328在p型阱324上形成电路(例如，图23中图示的行译码器109)。 
上面描述的行译码器120的阱是指p型阱324。阱电压VWELL1被施加到p型阱324，并且高电压VPP被施加到n型有源层328。尽管未示出，但是阱电压VWELL1经由接触件(contact)被施加到p型阱324。 
n型阱322被0V或电源电压VDD偏置。n型阱322与p型阱324满足反向偏置条件。这避免了正向电流在PN结流动。 
当负电压被提供到字线时p型阱324被负电压偏置，当未使用负电压时p型阱324被0V偏置。 
如图24中所示，在p型阱324与n型有源层328之间形成PN结。在晶体管被供应以高电压VPP的情况下，当施加到p型阱324的阱电压VWELL1是负电压时，PN结两端的电压可以对应于高电压VPP与负电压的绝对值的和。这意味着，被供应以高电压VPP且在被供应以负电压的p型阱324处形成的晶体管的PN结可能会被击穿。为了避免PN结击穿，当负电压被施加到p型阱324时，降低高电压VPP的电压电平。 
高电压改变方法
下面，将参照图25到图27更充分地描述改变高电压的方法。 
图25是示出图2中的非易失性存储器件的编程操作期间的电压控制方法的实施例的时序图。参照图25，在编程操作期间可以如下控制电压。 
在存储块被输入地址ADDR选择的情况下，使能信号EN具有高电平。在第一编程循环0的编程执行时段期间，控制逻辑111(参照图2)控制高电压生成器121(参照图2)，以便施加0V的阱电压VWELL并生成具有第一电平VPPH的高电压VPP。此时，行译码器109/110(参照图2)响应于高电平的使能信号EN，将高电压VPP的第一电平VPPH施加到被选块字线BWL。 
然后，在第一编程循环0的验证读取时段期间，控制逻辑111控制负电压生成器123(参照图2)以便生成具有负电平NWV的阱电压VWELL，并且控制高电压生成器121以便生成具有第二电平VPPL的高电压VPP。此处，第二电平VPPL的电平低于第一电平VPPH。第二电平VPPL与负电平NWV之间的电平差小于耗尽型晶体管NHD2(参照图24)的结击穿电压(例如，30V)。此时，行译码器109/110将第二电平VPPL的电压施加到被选块字线Sel。BWL响应于高电平的使能信号EN。 
同时，在存储块未被输入地址ADDR选择的情况下，使能信号EN具有低电平。在第一编程循环0的编程执行时段，0V的阱电压VWELL被施加到未选块字线Unsel。BWL响应于低电平的使能信号EN。 
然后，在第一编程循环0的验证读取时段，具有负电平NWV的阱电压VWELL被施加到未选块字线Unsel。BWL响应于低电平的使能信号EN。 
第一编程循环0的上述过程可以同样应用于其他的编程循环(1、2、…)。 
如上面阐述的，在验证时段期间，当施加具有负电平的阱电压时，非易失性存储器件100降低高电压VPP的电平。 
图26是示出根据本发明构思的第一实施例的在编程操作期间控制阱电压和高电压的方法的示图。参照图26，直到第一验证读取操作通过为止，在第一验证时段期间阱电压VWELL具有第一负电平NWV1，并且高电压VPP具有电平VPPL1。在第一验证读取操作通过之后，在第一验证时段期间，阱电压VWELL具有0V并且高电压VPP具有电平VPPH。 
直到第二验证读取操作通过为止，在第二验证时段期间，阱电压VWELL具有第二负电平NWV2，并且高电压VPP具有电平VPPL2。此处，第二负电平NWV2高于第一负电平NVW1，并且电平VPPL2高于电平VPPL1。在第 二验证读取操作通过之后，在第二验证时段期间，阱电压VWELL具有0V并且高电压VPP具有电平VPPH。 
同时，在下一个编程循环中包括操作的通过验证时段或者在下一个编程循环中不包括操作的通过验证时段。例如，在第一验证读取操作通过之后并且直到第二验证读取操作通过为止，如图26中的虚线所示，在编程循环中包括或不包括第一验证时段。此外，在第二验证读取操作通过之后并且直到第三验证读取操作通过为止，在编程循环中包括或不包括第一和第二验证时段。 
如上所述，在除了第一验证时段或第二验证时段之外的时段，阱电压VWELL是0V。然而，在除了第一验证时段或第二验证时段之外的时段，阱电压不是必需是0V。在除了第一验证时段或第二验证时段之外的时段，阱电压VWELL具有比第二负电平NWL2高的电平。 
图27是示出根据本发明构思的第二实施例的在编程操作期间控制阱电压和高电压的方法的示图。参照图27，直到第一验证读取操作通过为止，高电压VPP具有电平VPPL1。此时，阱电压VWELL在第一验证时段具有第一负电平NWV1并且在第二验证时段具有第二负电平NWL2。在第一验证读取操作通过之后且直到第二验证读取操作通过为止，高电压VPP具有第二电平VPP2。此时，阱电压VWELL在第二验证时段具有第二负电平NWV2。在第二验证读取操作通过之后且直到第三验证读取操作通过为止，高电压VPP具有第三电平VPP3。 
同时，在下一个编程循环中包括操作的通过验证时段或这在下一个编程循环中不包括操作的通过验证时段。例如，在第一验证读取操作通过之后并且直到第二验证读取操作通过为止，如图27中的虚线所示，在编程循环中包括或不包括第一验证时段。此外，在第二验证读取操作通过之后并且直到第三验证读取操作通过为止，在编程循环中包括或不包括第一和第二验证时段。 
如上所述，直到第一验证读取操作通过为止，在除了第一验证时段或第二验证时段之外的时段，阱电压VWELL是0V。直到第二验证读取操作通过为止，在除了第二验证时段之外的时段阱电压VWELL是0V。然而，直到第一验证读取操作通过为止，在除了第一验证时段或第二验证时段之外的时段阱电压VWELL不是必需是0V，并且直到第二验证读取操作通过为止，在除了第二验证时段之外的时段，阱电压VWELL不是必需是0V。在直到第一验证读取操作通过为止的除了第一验证时段或第二验证时段之外的时段，以及 在直到第二验证读取操作通过为止的除了第二验证时段之外的时段，阱电压VWELL具有高于第二负电平NWL2的电平。可替换地，在除了第一验证时段或第二验证时段之外的时段，阱电压VWELL具有比第二负电平高的电平。 
图28是示出根据本发明构思的第三实施例的在编程操作期间控制阱电压和高电压的方法的示图。参照图28，直到第一验证读取操作通过为止，高电压VPP具有电平VPP1并且阱电压VWELL具有第一负电平NWV1。在第一验证读取操作通过之后并且直到第二验证读取操作通过为止，高电压VPP具有第二电平VPP2并且阱电压VWELL具有第二负电平NWV2。在第二验证读取操作通过之后并且直到第三验证读取操作通过为止，高电压VPP具有第三电平VPP3。 
同时，下一个编程循环中包括操作的通过验证时段，或者在操作的下一个编程循环中不包括操作的通过验证时段。例如，在第一验证读取操作通过之后并且直到第二验证读取操作通过为止，如图28中的虚线所示，在编程循环中包括或不包括第一验证时段。此外，在第二验证读取操作通过之后并且直到第三验证读取操作通过为止，在编程循环中包括或不包括如虚线所示的第一验证时段和第二验证时段。 
如上所述，在第二验证读取操作通过之后，阱电压VWELL是0V。然而，在第二验证读取操作通过之后阱电压VWELL不是必需是0V。在第二验证读取操作通过之后阱电压VWELL具有高于第二负电平NWL2的电平。 
行译码器的第二实施例
图23中图示的行译码器109在下拉电路282中使用高电压NMOS晶体管NH1到NH4。然而，本发明构思不局限于此。也就是说，本发明构思的行译码器可以使用NMOS低电压晶体管。 
图29是示出根据本发明构思的第二实施例的行译码器的示图。参照图29，行译码器109_1包括下拉电路，与图23中的行译码器105相比，该下拉电路使用NMOS晶体管NL1到NL4，而非高电压NMOS晶体管来配置。 
行译码器的第三实施例
图23中图示的行译码器109在下拉电路282中使用低电压PMOS晶体管PL1和PL2。然而，本发明构思不局限于此。也就是说，本发明构思的行译码器可以使用PMOS高电压晶体管。 
图30是示出根据本发明构思的第三实施例的行译码器的示图。参照图 30，行译码器109_2包括下拉电路，与图23中的行译码器105相比，该下拉电路使用高电压PMOS晶体管PH1和PH2、而非低电压PMOS晶体管来配置。 
编程方法
图31是示出根据本发明构思的第一实施例的编程方法的流程图。将参照图31更充分地描述编程方法。为了便于描述，假定非易失性存储器件是如图2中所示的非易失性存储器件100。 
在操作S101，把要在编程操作期间编程的数据加载到数据输入/输出电路(未示出)的每个页面缓冲器(未示出)上。在操作S109，控制逻辑111(参照图2)执行第一编程循环。 
在操作S110，控制逻辑111控制电压生成器103(参照图2)，以便生成用于编程操作的电压，如高电压VPP、编程电压VPGM、编程通过电压VPASS、环绕电压VLV、读取验证电压VRV等等。 
在操作S120，控制逻辑111根据页面缓冲器的加载数据设置位线。例如，0V被施加到与编程数据(例如，′0′)相对应的位线，并且电源电压VDD被施加到与编程禁止数据(例如，‘1’)相对应的位线。此外，在2步验证操作中，位线强制电压(例如，1V)被施加到与第一步验证已完成的存储单元相对应的位线。 
然后，在操作S130，通过电压VPASS被施加到未选字线，并且编程电压VPGM被施加到被选字线。此处，编程电压VPGM的电压电平根据编程循环数而增加预定值。 
在本实施例中，在将编程电压VPGM施加到被选字线之前，可以在预定时间期间将通过电压施加到被选字线。然后，执行编程恢复操作。在编程恢复操作中，施加到字线WL0到WLM和串选择线SSL的偏置电压被放电，并且施加到位线BL0到BLn-1的电压被放电。 
然后，在操作S140，控制逻辑111执行验证操作，且判断验证操作是否需要负电压。如果不需要负电压，则方法进行到操作S160。如果需要负电压，则在操作S150，控制逻辑111激活负电压生成器123以生成负电压NWL和用于阱电压的负电压NWELL。 
在操作S160，按照控制逻辑111的控制执行验证操作，并且进行验证操作是通过还是失败的判定。此处，验证操作以2步验证方式执行。 
如果验证操作失败，则在操作S170，控制逻辑111判断编程循环是否达到最大编程循环。如果已达到，则将编程操作看作是编程失败。 
另一方面，如果该编程循环不是最大编程循环，则在操作S180，将编程循环数增加1。然后，方法进行到操作S130。 
如上所述，本发明构思的编程方法在每个编程循环判断是否需要负电压，并根据判断结果激活负电压生成器123。然而，本发明构思的编程方法不是必需在每个编程循环判断是否需要负电压。 
图32是示出根据本发明构思的第二实施例的编程方法的流程图。参照图32，该编程方法不同于图31中的编程方法之处在于，去除了操作S120和S130，并且在操作S115设置了高电压、低电压和负电压。 
图33是示出根据图32中的编程方法的2步验证操作的、编程循环的电压脉冲的示图。参照图33，编程电压VPGM根据编程循环的增加而增加ΔISPP，并且每个编程循环具有三个验证时段TV1、TV2和TV3。此处，在第一验证时段TV1，第一预验证电压TV1和第一验证电压V1是负电压。在第二验证时段TV2和第三验证时段TV3，预验证电压PV2和PV3以及验证电压V2和V3是正电压。 
在图33中，示例性地图示了每个编程循环包括一个编程脉冲的情况。然而，本发明构思不局限于此。本发明构思的每个编程循环可以包括至少一个编程脉冲。 
本发明构思可以执行对擦除状态E(参照图1)的验证操作。图34是示出根据编程循环的电压脉冲的示图，在该编程循环中执行对擦除状态的验证操作。参照图34，在每个编程循环，基于四个验证电压V0、V1、V2和V3执行验证操作。此处，验证电压V0和V1是负电压，验证电压V2和V3是正电压。 
读取方法
图35是示出根据本发明构思的示例性实施例的读取方法的流程图。将参照图35更充分地描述读取方法。为了便于描述，读取电压可以包括第一到第三读取电压VR1到VR3。假定第一读取电压VR1是负电压，并且第二读取电压VR2和第三读取电压VR3是正电压。 
在操作S310，接收读取命令。然后，生成读取操作所需的偏置电压。例如，生成读取电压VR1、VR2和VR3、读取通过电压、以及高电压VPP。负 电压生成器123生成第一读取电压VR1和用于阱电压的负电压NWELL，低电压生成器122生成第二读取电压VR2和VR3，并且高电压生成器121生成读取通过电压VPASS和高电压VPASS。在操作S320，当使用第一读取电压VR1执行读取操作时，将用于阱电压的负电压NWELL施加到包括被供应以负电压的电路的所有阱，并且，当使用第二读取电压VR2和第三读取电压VR3执行读取操作时，向阱施加地电压。 
如下执行与第一到第三读取电压相关的读取操作。在操作S330，读取电压被施加到被选字线，读取通过电压被施加到未选字线，并且位线被预充电。然后，在操作S340，感测与存储单元连接的位线的电压变化以作为数据，并且将感测的数据锁存和输出。 
然后，与非易失性存储器件100连接的存储控制器(未示出)判断输出数据的错误。如果未检测到错误，则读取操作结束。如果检测到错误，则纠正错误。如果错误不可纠正，则改变读取电压VR1、VR2和VR3，并且使用改变的读取电压再次执行读取操作。 
非易失存储器的其他实施例
图36是图示根据本发明构思的示例性实施例的非易失性存储器件的示图。参照图36，与图2的非易失性存储器件100相比，非易失性存储器件400还包括码生成器112和码转换器113。 
码生成器112在编程操作期间生成与验证电压相对应的读取码C_RDVFY，或者在读取操作时生成与读取电压相对应的读取码C_RDVFY。也就是说，生成与读取码C_RDVFY相对应的验证电压或读取电压。为了便于描述，在图36中，图示了与验证电压或读取电压相对应的读取码C_RDVFY。然而，码生成器112可以生成修正码(参照图4，TRM0_H到TRM2_H)，以用于生成从高电压生成器121生成的电压(例如，高电压、编程电压、编程通过电压、读取通过电压等等)。 
码转换器113将读取码C_RDVFY转换成低电压修正码TRM_L(参照图5，TRM0_L到TRM2_L)和负修正码TRM_N(参照图10，TRM0到TRM2以及nTRM0到nTRM2)之一。 
在实施例中，码转换器113可以被实现为执行按照读取码C_RDVFY的码转换操作。例如，当读取码C_RDVFY的值超过预定值时，读取码C_RDVFY被转换成低电压修正码TRM_L。当读取码C_RDVFY的值低于预定值时，读 取码C_RDVFY被转换成负修正码TRM_N。 
在实施例中，当读取码C_RDVFY的值超过预定值时，码转换器113激活低电压生成器122。当读取码C_RDVFY的值低于预定值时，码转换器113激活负电压生成器123。 
在另一个实施例中，码转换器113可以被实现为根据读取码C_RDVFY将读取码C_RDVFY输出到低电压生成器122和负电压生成器123之一。此时，输出的码C_RDVFY可以变成低电压修正码TRM_L和负修正码TRM_N之一。 
码生成器112和码转换器113可以构成修正码生成器(参照图6和图7)。 
低电压生成器122生成与低电压修正码TRM_L相对应的低电压VLV。低电压生成器122与图5中描述的基本相同，因此省略对其的描述。 
负电压生成器122生成与负修正码TRM_N相对应的负电压NWL或阱电压NWELL。负电压生成器122基本上与参照图9到图13描述的相同，因此省略对其的描述。 
验证电压或读取电压可以根据外部因素(温度、编程状态、编程/擦除循环(P/E cycling)等等)而被改变/调整/控制成正电压或负电压。根据本发明构思的非易失性存储器件400可以被实现为适应这样的改变。例如，码生成器112生成改变后的读取码C_RDVFY，并且码转换器113自动地将码C_RDVFY转换成低电压修正码TRM_L或负修正码TRM_N。 
图37是图示图36中图示的码转换器的例子的示图。参照图37，码转换器112包括默认码寄存器401、温度码生成器402、温度偏移寄存器403、重试偏移寄存器404以及加法器和减法器405。 
默认码寄存器401在编程操作期间输出与验证电压相对应的默认码C_DFLT<i:0>(i是正整数)，或者在读取操作时输出与验证电压相对应的默认码C_DFLT<i:0>(i是正整数)。例如，如果i＝8，则默认码寄存器401输出默认的8比特码C_DFLT<7:0>。在实施例中，默认码C_DFLT<i:0>可以由控制逻辑111(参照图1)设置。 
温度码生成器402生成与非易失性存储器件100的温度相对应的k比特温度码TCODE<k:0>(k是正整数)。此处，非易失性存储器件100的温度可以是包括将被驱动的存储单元的页面的温度、包括将被驱动的存储单元的存储块的温度、或包括将被驱动的存储单元的MAT的温度。在实施例中，温度 码TCODE<k:0>可以具有与-40℃到90℃之间的温度间隔(例如，10℃)相对应的值。 
温度偏移寄存器403输出与温度码TCODE<k:0>相对应的第一偏移码OS1<j:0>(j是正整数)。在实施例中，j可以是4，并且第一偏移码OS1<j:0>可以是j比特码。 
在实施例中，第一偏移码OS1<j:0>可以是与读取电压无关的常数。例如，用于区别擦除状态E(参照图1)和第一编程状态P1的第一读取电压R1的第一偏移码OS1<j:0>、用于区别第一编程状态P1和第二编程状态P2的第二读取电压R2的第一偏移码OS1<j:0>、以及用于区别第二编程状态P2和第三编程状态P3的第三读取电压R3的第一偏移码OS1<j:0>可以彼此相同。 
当重试验证操作或读取操作时，温度偏移寄存器404输出j比特的第二偏移码OS2<j:0>。在实施例中，第二偏移码OS2<j:0>可以根据读取电压而有所区别。在实施例中，第一读取电压R1的第二偏移码OS2<j:0>、第二读取电压R2的第二偏移码OS2<j:0>和第三读取电压R3的第二偏移码OS2<j:0>可以互不相同。 
在另一个实施例中，第二偏移码OS2<j:0>可以是与读取电压无关的常数。 
在实施例中，第二偏移码OS2<j:0>可以由控制逻辑111设置，或者可以由控制非易失性存储器件400的外存储器控制器(未示出)设置。 
根据本发明构思的示例性实施例的非易失性存储器件400可以根据温度向被选字线提供负字线电压和正字线电压之一。 
在图37中，第一偏移码OS1<j:0>和第二偏移码OS2<j:0>都是j比特数据。然而，本发明构思不局限于此。第一偏移码可以是具有至少一比特的数据，并且第二偏移码可以是具有至少一比特的数据。 
加法器和减法器405通过对默认码C_DFLT<i:0>与第一偏移码OS1<j:0>和第二偏移码OS2<j:0>进行加或减来输出读取码C_RDVFY。 
代码生成器112根据温度或重试改变或调整读取码C_RDVFY。 
图38是图示图37中图示的温度码生成器的示图。参照图38，温度码生成器402包括温度参考电压生成器411、温度检测器412和模数转换器413。 
温度参考电压生成器411生成检测温度所需的参考电压Vref_temp和用于生成温度码的DC电压VDC<M:0>(M是正整数)。 
温度检测器412比较参考电压Vref_temp和与将被驱动的存储单元相关 联的温度范围(以下，称为温度范围)的电压，由此来检测温度电压Vtemp。此处，温度电压Vtemp与温度成反比。也就是说，随着温度增加，温度电压Vtemp减小。温度电压Vtemp与温度的反比比例(例如，斜率)可以通过使用电阻器分压来确定。 
模数转换器413通过比较温度电压Vtemp和DC电压VDC<M:0>输出k比特的温度码TCODE<k:0>。 
根据本发明构思的示例性实施例的温度码生成器402生成与温度范围的温度相对应的温度码TCODE<k:0>。 
图39是图示图38中图示的模数转换器的例子的示图。参照图39，模数转换器包括多个比较单元421到42M和编码器423。 
多个比较单元421到42m响应于使能信号EN_ADC比较相应的温度电压Vtemp和DC电压VDC<M:0>，以输出比较结果值CR<M:0>。 
编码器423对比较结果值CR<M:0>编码以输出k比特的温度码TCODE<k:0>。 
根据本发明构思的示例性实施例的模数转换器413将温度电压Vtemp转换成k比特的温度码TCODE<k:0>。 
图40是图示图37中图示的温度偏移寄存器的例子的示图。参照图40，温度偏移寄存器403包括多个偏移寄存器单元431到43k。 
多个偏移寄存器单元431到43k接收具有偏移修正值的数据DI<j:0>、其反相数据nDI<j:0>、相应的寄存器地址ADD<k:0>、以及相应的温度码TCODE<k:0>，以输出第一偏移码OS1<j:0>。此处，寄存器地址ADD<k:0>分别确定相应偏移寄存器单元431到43k的激活。 
数据DI<j:0>、反相数据nDI<j:0>和寄存器地址ADD<k:0>可以从控制逻辑111(参照图2)或控制非易失性存储器件400的存储控制器(未示出)提供。 
结果，温度偏移寄存器403根据控制逻辑111或存储控制器的控制，通过使用多个偏移寄存器单元431到43k输出与温度码TCODE<k:0>相对应的第一偏移码OS1<j:0>。 
温度偏移寄存器404和默认码寄存器401可以被实现为类似于图4中的温度偏移寄存器403。 
图41是图示图40中图示的偏移寄存器单元的例子的示图。为了便于描 述，将描述一个偏移寄存器单元431。参照图41，偏移寄存器单元431包括多个锁存电路441到44j。 
多个锁存电路441到44j响应于寄存器地址ADD<0>而操作，并根据相应的数据DI<j:0>和反相数据nDI<j:0>来锁存数据。多个锁存电路441到44j响应于温度码TCODE<0>而输出第一偏移码OS1<j:0>。 
为了便于描述，下面将描述第一锁存电路441。第一锁存电路441包括NMOS晶体管RNM1到RNM3和多个反相器RINV1到RINV3。NMOS晶体管RNM3响应于寄存器地址ADD<0>被导通，并且反相器RINV3根据温度码TCODE<0>而被激活。例如，当ADD<0>是‘1’、TCODE<0>是‘1’、DI<0>是‘0’并且nDI<0>是‘1’时，NMOS晶体管RNM1和RNM3被导通并且反相器RINV3被激活。因此，与DI<0>相对应的‘0’被输出以作为偏移码OS1<0>。 
其余的锁存电路可以用与第一锁存电路441相同的方式实现。 
在一般的非易失性存储器件的情况下，阈值电压分布可以根据温度而发生变化。读取电压必须根据温度而变化。 
图42是图示根据本发明构思的示例性实施例的使用温度补偿的读取电压生成方法的流程图。下面，将参照图36到图42描述读取电压生成方法。 
在步骤S420，通过感测非易失性存储器件400的温度范围的电压生成温度码TCODE<k:0>。在步骤S320，根据温度码TCODE<k:0>纠正读取码C_RDVFY。在步骤S430，将纠正的读取码C_RDVFY变成负电压修正码TRM_N或低电压修正码TRM_L。在步骤S440，根据改变的读取码生成读取电压。 
根据本发明构思的示例性实施例的读取电压生成方法能够根据温度生成负电压或低电压。 
图43是图示根据温度将读取电压从正电压变成负电压的阈值电压分布。参照图43，与低温的阈值电压分布相比，高温的阈值电压分布总体下移。在这种情况下，有必要将高温的读取电压R1’、R2’和R3’设置为高于低温的读取电压R1、R2和R3。此时，在低温时的第一读取电压R1是正电压，并且在高温时的第一读取电压R1’是负电压。 
根据本发明构思的示例性实施例的非易失性存储器件400(参照图36)可以具有根据温度而从正电压变成负电压的读取电压。 
在一般的非易失性存储器件的情况下，阈值电压可能因来自电荷存储层的电荷随时间流逝被放电而发生改变。因此，有必要随着时间来改变读取电压。可以进行高温数据保持(high temperature data retention，HTDR)测试来测量数据可靠性。 
图44是图示在HTDR测试之前和之后将读取电压从正电压变成负电压的阈值电压分布。参照图44，与HTDR测试之前相比，在HTDR测试之后阈值电压分布的宽度加宽。在HTDR测试之后的读取电压R1’、R2’和R3’必须被设置为低于在HTDR测试之前的读取电压R1、R2和R3。此时，在HTDR测试之前的第一读取电压R1是正电压，并且在HTDR测试之后的第一读取电压R1’是负电压。 
图45是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的框图。参照图45，非易失性存储器件500包括存储单元阵列510、行译码器520、列译码器530、输入/输出电路540、电压生成器电路550、电压选择开关电路560和控制逻辑570。 
存储单元阵列510经由字线WL与行译码器520连接并且经由位线BL与输入/输出电路540连接。存储单元阵列510包括按照多行(或，多条字线)和多列(或，多条位线)排列的存储单元。存储单元阵列510中的多个存储单元可以构成多个存储块。将参照图37更充分地描述存储单元阵列510。 
行译码器520连接在电压选择电路560和存储单元阵列510之间。行译码器520被配置成在控制逻辑570的控制下操作。行译码器520从外部设备接收行地址X-ADDR并将其译码。行译码器520基于行地址X-ADDR的译解结果选择字线WL。行译码器520执行将电压选择开关560的输出(例如，电压)传送到被选字线和未选字线的功能。 
列译码器530与输入/输出电路540连接。列译码器530被配置成响应于控制逻辑570的控制而操作。列译码器530从外部设备接收列地址Y-ADDR并将其译码。列地址Y-ADDR的译码结果被提供给输入/输出电路540。 
输入/输出电路540由控制逻辑570控制，并且根据工作模式而用作感测放大器或写入驱动器。例如，在验证/正常读取操作中，输入/输出电路540用作感测放大器，用于从存储单元阵列510读取数据。 
在正常的读取操作期间，经由列选择器电路530读取的数据被输出到非易失性存储器件500的外部(例如，存储控制器或主机)。与此不同，在验证 读取操作中，经由列选择器电路530读取的数据被提供给非易失性存储器件500中的通过/失败检查电路(未示出)，并且被用于判断存储单元是否被正常编程。 
在编程操作的情况下，输入/输出电路540用作写入驱动器，用于根据将被存储到存储单元阵列510中的数据驱动比特线BL0到BLn。在编程操作期间，输入/输出电路540从缓冲器(未示出)接收将被写入存储单元阵列510的数据，并根据输入的数据驱动位线BL0到BLn。为此，输入/输出电路540由分别与列(或位线)或列对(或位线对)相对应的多个页面缓冲器PB形成。每个页面缓冲器包括多个锁存器，所述多个锁存器执行锁存从页面缓冲器PB感测的数据和/或锁存将被编程的数据的操作。 
电压生成器电路550包括高电压生成器551、低电压生成器553和负电压生成器555。高电压生成器551根据控制逻辑570的控制生成驱动非易失性存储器件500所需的正高电压。在编程操作期间，从高电压生成器551生成的正高电压可以被用作编程电压VPGM、通过电压VPASS等等。 
低电压生成器553根据控制逻辑570的控制生成驱动非易失性存储器件500所需的正低电压。在编程或读取操作中，由低电压生成器553生成的正低电压可以被用作读取电压Vrd、验证电压Vvfy、去耦电压、阻挡电压等等。 
负电压生成器555根据控制逻辑570的控制生成驱动非易失性存储器件500所需的负电压。在编程或读取操作中，由负电压生成器555生成的负电压可以被用作读取电压Vrd、验证电压Vvfy、去耦电压、阻挡电压等等。由负电压生成器555生成的负电压可以被供应给在其中形成存储单元的体(bulk)(例如，阱区域)。 
以下，将施加到字线以驱动非易失性存储器件500的电压称为字线电压。高电压生成器551和低电压生成器553的输出被传送到电压选择开关电路560。负电压生成器555的输出被提供给电压选择开关560和行译码器520。 
电压选择开关电路560连接到电压生成器电路550、行译码器520和控制逻辑570。电压选择开关电路560响应于控制逻辑570的控制选择从电压生成器电路550输出的电压之一。经由电压选择开关电路560选择的电压经由行译码器520被提供给相应的字线。 
如果通过控制逻辑570的控制选择了负电压生成器555的输出，则电压选择开关电路560将从负电压生成器555生成的负电压传送给行译码器520。 通过用负电压生成器555生成的负电压对电压选择开关电路560和行译码器520的阱区域进行偏置，来实现经由场效应晶体管将负电压传送到行译码器520。 
如果被去激活，则负电压生成器555响应于控制逻辑570的控制生成地电压。当经由电压选择开关电路560和行译码器520将高电压或低电压传送到字线WL时，电压选择开关电路560和行译码器520的阱区域接地。负电压生成器555以与图9和图13中图示的负电压生成器123和123_1相同的方式实现。 
控制逻辑570控制与非易失性存储器件500的编程、擦除和读取操作相关的总体操作。电压生成器电路550根据工作模式生成将被供应到字线的字线电压以及将被供应到在其中形成存储单元的体(例如，阱区域)的电压。根据控制逻辑570的控制执行电压生成器电路550的电压生成操作。 
图46是示出图35中的存储单元阵列的例子的框图。参照图46，每个存储块包括分别与位线BL0到BLn连接的多个单元串(或，NAND串)511。 
单元串511包括至少一个串选择晶体管SST、多个存储单元MC0到MCn以及至少一个地选择晶体管GST。在每个单元串511中，串选择晶体管SST的漏极与位线连接，并且地选择晶体管GST的源极与公共源极线CSL连接。多个存储单元MC0到MCn串联连接在串选择晶体管SST的源极与地选择晶体管GST的漏极之间。 
存储单元MC0到MCn中的每一个存储N比特数据信息(N是1或大于1的整数)。存储单元MC0到MCn通过向电荷存储层中注入电荷来存储比特信息。在示例性实施例中，存储单元MC0到MCn可以将被绝缘膜阻挡的导电浮栅用作电荷存储层。在另一个实施例中，存储单元MC0到MCn将诸如Si3N4、Al2O3、HfAlO、HfSiO等等的绝缘膜、而非典型的导电浮栅，用作电荷存储层。使用诸如Si3N4、Al2O3、HfAlO、HfSiO等等的绝缘膜作为电荷存储层的快闪存储器被称为电荷捕获型快闪(CTF)存储器。如将在下面描述的，根据本发明构思的示例性实施例的非易失性存储器件的工作特性可应用于使用导电浮栅作为电荷存储层的快闪存储器器件和使用绝缘膜作为电荷存储层的CTF存储器。 
此外，根据本发明构思的示例性实施例的存储单元阵列110通过包括以多层方式堆叠的多个存储单元阵列的堆叠闪存结构、无源漏闪存结构、针型 闪存结构和三维闪存结构中的任何一种来实现。 
图46图示了根据本发明构思的示例性实施例的非易失性存储器件500是NAND型快闪存储器的例子。然而，本发明构思不局限于此。如将在下面更充分地描述的，本发明构思的非易失性存储器件500工作特性适用于NOR(或非)型快闪存储器、包括两个不同种类的存储单元的混合型快闪存储器、控制器嵌在芯片内的快闪存储器，等等。 
如图46中所示，同一行中存储单元的控制栅极与相应的字线WL0到WLm公共连接。串选择晶体管SST由经由串选择线SSL施加的电压控制，并且地选择晶体管GST由经由地选择线GSL施加的电压控制。存储单元MC0到MCn由经由相应的字线WL0到WLm施加的电压控制。连接到每条字线的存储单元存储与页面、小于页面的子页面或多个页面相对应的数据。用于读取存储在NAND型快闪存储器中的数据的读取操作和用于将数据存储于其中的编程操作以一页或多页为单位执行。可替换地，它们也可以以子页面为单位执行。用于擦除存储在NAND型快闪存储器中的数据的擦除操作以多个页面形成的块为单位执行。 
图47是示出根据本发明构思的第一实施例的图45中的非易失性存储器件的编程方法的示图。参照图47，可以将第一页面的编程状态P编程到第二页面的编程状态P2和P3。 
当用第一页面编程时，每一个存储单元具有擦除状态E或编程状态P。此处，与编程状态P相对应的阈值电压分布布置在电平低于0V的阈值电压区域。 
当用第二页面编程时，每一个存储单元具有擦除状态E0以及多个编程状态P1、P2和P3中的一个数据状态。此处，擦除状态E0和编程状态P1代表通过对第二页面编程从擦除状态E编程得到的状态。编程状态P2和P3是根据对第二页面的编程从编程状态P形成的阈值电压分布。可以执行从布置在负电压区域的编程状态P到布置在负电压区域的编程状态P2的编程。 
对第二页面编程的过程如下。首先，执行初始读取操作以锁存在被选存储单元中编程的第一页面数据。此时，所提供的用于初始读取操作的读取电压Vrd0是负电压。当作为负电压的读取电压Vrd0被施加到被选存储单元的字线时，感测存储在存储单元中的第一页面的比特值。经由初始读取操作感测的第一页面数据存储在页面缓冲器(未示出)的锁存器中。与第二页面相 对应的数据比特被加载到页面缓冲器中包括的其他锁存器上。目标状态根据通过初始读取操作锁存的第一页面的比特值和被提供作为写入数据的第二页面的比特值来确定。 
在编程操作期间，编程电压被施加到被选存储单元的字线。可以按照编程状态P1、P2和P3的数目来执行用于检测被选存储单元是否被正常编程的验证读取操作。这意味着，将验证电压Vvfy1、Vvfy2和Vvfy3顺序地施加到被选存储单元的字线。此处，验证电压Vvfy1和Vvfy2是负电压。 
如上所述，参见在编程第二页面之后形成的电压分布，在擦除状态E0和0V之间布置有至少两个编程状态P1和P2。在擦除状态E0和0V之间建立包括至少两个编程状态的负电压窗口(negative voltage window，NVW)，以便支持从负编程状态P到另一个负电压状态P2的编程。 
图48是示出具有图47的编程状态的存储单元的编程操作的波形图。参照图48，图示了在对被选存储单元的编程验证周期期间提供的字线电压的波形。在被执行以在被选存储单元中存储多比特数据的初始读取操作以及在于供应编程电压之前执行的验证操作时的字线波形被省略(skip)。 
首先，编程电压Vpgm1被供应到被选存储单元的字线。此时，如果在编程之前执行验证读取操作，则被选存储单元当中存储了逻辑‘1’的存储单元被禁止编程。另一方面，通过编程电压Vpgm1将电荷注入到被选存储单元当中写入了逻辑‘0’的存储单元的电荷存储层。 
在供应编程电压Vpgm1之后，验证读取电压Vvfy1、Vvfy2和Vvfy3被提供到被选存储单元的字线。重复编程验证周期，直到所有存储单元都被编程到目标状态。以ISPP方式对非易失性存储器件500编程，以便准确控制存储单元的阈值电压分布。在这种情况下，在编程循环的编程中使用的编程电压Vpgm1到VpgmN具有逐步增加ΔVp的电压电平。在本实施例中，每当在每个编程循环施加编程电压Vpgm1到VpgmN中的每一个时，都使用第一到第三验证电压Vvfy1、Vvfy2和Vvfy3执行三次验证读取操作。此处，编程电压Vpgm1到VpgmN是正高电压。在本实施例中，编程电压Vpgm1到VpgmN是在控制逻辑570的控制下从高电压生成器571生成的。 
在本实施例中，第一验证电压Vvfy1和第二验证电压Vvfy2是负电压。第二验证电压Vvfy2是电平高于第一验证电压Vvfy1的负电压。第一验证电压Vvfy1和第二验证电压Vvfy2在控制逻辑570的控制下从负电压生成器555 提供。第三验证电压Vvfy3是正电压。第三验证电压Vvfy3在控制逻辑570的控制下从低电压生成器553提供。 
图49是示出根据本发明构思的第二实施例的图45中的非易失性存储器件的编程方法的示图。参照图49，第二页面的编程状态P1被编程到第三页面的编程状态Q2和Q3。 
如果用第二页面编程，则存储单元分别具有擦除状态E0以及多个编程状态P1、P2和P3之一。此处，与编程状态P1相对应的阈值电压分布布置在低于0V的阈值电压区域。 
如果用第三页面编程，存储单元分别具有擦除状态E0以及多个编程状态Q1、Q2、Q3、Q4、Q5、Q6和Q7中的一个数据状态。此处，擦除状态E0和编程状态Q1代表当编程第三页面时从擦除状态E0编程得到的状态。编程状态Q2和Q3是在编程第三页面时从编程状态P1形成的阈值电压分布。根据本发明构思的示例性实施例，存储单元被从布置在负电压区域的编程状态编程到布置在负电压区域的编程状态Q2。 
对第三页面编程的过程如下。首先，执行初始读取操作以锁存在被选存储单元中编程的第一页面数据。此时，所提供的用于初始读取的读取电压Vrd1是负电压。读取电压Vrd2是0V或低于0V的负电压。读取电压Vrd3是正电压。 
当读取电压Vrd1、Vrd2和Vrd3被提供给被选存储单元的字线时，感测在存储单元中存储的第二页面的比特值。经由初始读取操作感测的第二页面数据存储在页面缓冲器(未示出)中包括的锁存器中。与第三页面相对应的数据比特被加载到页面缓冲器中包括的其他锁存器上。目标状态根据通过初始读取锁存的第二页面的比特值和被提供作为写入数据的第三页面的比特值来确定。 
在编程操作期间，编程电压被施加到被选存储单元的字线。之后，可以按照编程状态Q1、Q2、Q3、Q4、Q5、Q6和Q7的数目来执行验证读取操作，以检测被选存储单元是否被正常编程。也就是说，将验证电压Vvfy1、Vvfy2，Vvfy3、Vvfy4、Vvfy5、Vvfy6和Vvfy7顺序地施加到被选存储单元的字线。此处，验证电压Vvfy1和Vvfy2是负电压。 
如上所述，参见在对第三页面编程之后形成的阈值分布，至少两个编程状态Q1和Q2被布置在擦除状态E0与0V之间。在擦除状态E0和0V之间 建立包括至少两个编程状态的负电压窗口(NVW)，以便支持从负编程状态P1到另一个负电压状态Q2的编程。 
图50是示出具有图49的编程状态的存储单元的编程操作的波形图。参照图50，图示了在对被选存储单元的编程验证周期期间提供的字线电压的波形。在被执行以在被选存储单元中存储多比特数据的初始读取操作以及在于供应编程电压之前执行的验证操作中的字线波形被省略。 
首先，编程电压Vpgm1被供应到被选存储单元的字线。此时，如果在编程之前执行了验证读取操作，则被选存储单元当中存储了逻辑‘1’的存储单元被禁止编程。另一方面，通过编程电压Vpgm1将电荷注入到被选存储单元当中写入了逻辑‘0’的存储单元的电荷存储层。 
在供应编程电压Vpgm1之后，将验证读取电压Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6和Vvfy7提供给被选存储单元的字线。重复编程验证周期，直到所有存储单元都被编程到目标状态。以ISPP方式对非易失性存储器件500进行编程，以便准确控制存储单元的阈值电压分布。在这种情况下，在编程循环的编程中使用的编程电压Vpgm1到VpgmN具有逐步增加ΔVp的电压电平。 
在本实施例中，每当在每个编程循环施加编程电压Vpgm1到VpgmN中的每一个时，使用第一到第七验证电压Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6和Vvfy7执行七次验证读取操作。此处，编程电压Vpgm1到VpgmN是正高电压。在本实施例中，编程电压Vpgm1到VpgmN是在控制逻辑570的控制下从高电压生成器571生成的。 
在本实施例中，第一验证电压Vvfy1和第二验证电压Vvfy2是负电压。第二验证电压Vvfy2是电平高于第一验证电压Vvfy1的负电压。第一验证电压Vvfy1和第二验证电压Vvfy2是在控制逻辑570的控制下从负电压生成器555提供的。第三验证电压Vvfy3是正电压。第三验证电压Vvfy3是在控制逻辑570的控制下从低电压生成器553提供的。 
图51是示出根据本发明构思的第三实施例的图45中的非易失性存储器件的编程方法的示图。参照图51，第n页面的编程状态P1被编程到第(n+1)页面的编程状态Q2和Q3。第n页面的编程状态P2被编程到第(n+1)页面的编程状态Q4和Q5。此处，当对第(n+1)页面编程时，编程状态Q1、Q2、Q3和Q4分别布置在负阈值电压区域。编程状态P2、P3和P4表示根据对来 自编程状态P1和P2的数据进行的编程而移动到的状态。 
如果用第(n+1)页面编程，则存储单元分别具有擦除状态E0以及多个编程状态(Q1、Q2、Q3、Q4、Q5、Q6、Q7、…)中的一个状态。擦除状态E0和编程状态Q1表示通过对第(n+1)页面编程、从擦除状态E0编程得到的状态。编程状态P2、P3和P4是在对第(n+1)页面编程时从编程状态P1和P2形成的阈值电压分布。根据本发明构思的示例性实施例，存储单元被从布置在负电压区域的编程状态P1和P2编程到布置在负电压区域的编程状态Q2、Q3和Q4。 
对第(n+1)页面编程的过程如下。首先，执行初始读取操作以锁存在被选存储单元中编程的第n页面数据。此时，被提供用于初始读取的读取电压Vrd1和Vrd2是负电压。读取电压Vrd3是0V或低于0V的负电压。读取电压Vrd4是正电压。 
当读取电压(Vrd1、Vrd2、Vrd3、…)被提供给被选存储单元的字线时，感测在存储单元中存储的第n页面的比特值。经由初始读取操作感测的第n页面数据被存储在页面缓冲器(未示出)中包括的锁存器中。与第(n+1)页面相对应的数据比特被加载到页面缓冲器中包括的其他锁存器上。根据通过初始读取锁存的第n页面的比特值和被提供作为写入数据的第(n+1)页面的比特值确定目标状态。 
在编程操作期间，编程电压被施加到被选存储单元的字线。之后，可以按照编程状态(Q1、Q2、Q3、Q4、Q5、Q6、Q7、…)的数目来执行验证读取操作，以检测被选存储单元是否被正常编程。也就是说，将验证电压(Vvfy1、Vvfy2，Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、…)顺序地施加到被选存储单元的字线。此处，验证电压Vvfy1、Vvfy2、Vvfy3和Vvfy4是负电压。 
如上所述，参见在对第(n+1)页面编程之后形成的阈值分布，多个编程状态Q1、Q2、Q3和Q4被布置在擦除状态E0和0V之间。为了支持从负编程状态P1和P2到另外的负电压状态Q2、Q3和Q4的编程，在擦除状态E0与0V之间建立了包括至少两个编程状态(Q1、Q2、Q3和Q4)的负电压窗口(NVW)。 
图52是示出具有图51的编程状态的存储单元的编程操作的波形图。参照图52，图示了在对被选存储单元的编程验证周期期间提供的字线电压的波形。被执行以在被选存储单元中存储多比特数据的初始读取操作以及于供应 编程电压之前执行的验证操作中的字线波形被省略。 
首先，编程电压Vpgm1被供应到被选存储单元的字线。在供应编程电压Vpgm1之后，将验证读取电压(Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、…)提供给被选存储单元的字线。重复编程验证周期，直到所有存储单元都被编程到目标状态。以ISPP方式对非易失性存储器件500进行编程，以便准确控制存储单元的阈值电压分布。在这种情况下，在编程循环的编程中使用的编程电压Vpgm1到VpgmN具有逐步增加ΔVp的电压电平。在本实施例中，每当在每个编程循环施加编程电压Vpgm1到VpgmN中的每一个时，使用第一到第N验证电压(Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、…)执行N次验证读取操作。此处，编程电压Vpgm1到VpgmN是正高电压。在本实施例中，编程电压Vpgm1到VpgmN是在控制逻辑570的控制下从高电压生成器571生成的。 
在本实施例中，第一到第四验证电压Vvfy1、Vvfy2、Vvfy3和Vvfy4是负电压。第二验证电压Vvfy2是电平高于第一验证电压Vvfy1的负电压。第三验证电压Vvfy3电平高于第二验证电压Vvfy2的负电压。第一到第四验证电压Vvfy1、Vvfy2、Vvfy3和Vvfy4是在控制逻辑570的控制下从负电压生成器555提供的。高于第四验证电压Vvfy4的其余验证电压是正电压。高于第四验证电压Vvfy4的其余验证电压是在控制逻辑570的控制下从低电压生成器553提供的。 
图53是示出图45中图示的非易失性存储器件的编程方法的流程图。参照图53，在编程循环之前执行初始读取操作和验证读取操作。 
在操作S410，在写入多比特数据之前对存储单元执行初始读取操作。此时，可以通过感测操作将存储在存储单元中的数据存储到相应的页面缓冲器中。将编程数据加载到页面缓冲器的其他锁存器上。 
在操作S420，对被选存储单元执行验证读取操作。此时，验证读取电压可以包括包括在负电压区域中的验证读取电压(例如，图40中的Vvfy1和Vvfy2)。根据验证读取操作，存储单元的位线被偏置以便禁止编程，或者被以0V偏置。 
在S430，执行编程执行操作，在编程执行操作中，将编程电压施加到被选存储单元的字线。第一编程循环的编程电压是最低的高电压，并且在之后提供的编程电压按照ISPP方式逐步增加。 
在操作S440，通过多个验证读取电压Vvfy1、Vvfy2、…、VvfyN感测被供应以编程电压VPGM的存储单元。通过验证读取电压Vvfy1、Vvfy2、…、VvfyN检测被选存储单元是否被编程到目标状态。通过页面缓冲器将被编程到目标状态的存储单元设置为禁止编程。 
在操作S450，检测是否所有被选存储单元都被编程。如果是，则编程方法结束。如果不是，则编程方法进行到操作S460，在操作S460，将编程电压增加步进(step)电压ΔVp。 
在操作S460，与前一循环相比增加编程电压。编程方法进行到操作S430，在操作S430，将增加的编程电压施加到被选存储单元。操作S430到S460构成编程循环，重复该编程循环，直到对被选存储单元的编程完成。 
通过根据本发明构思的示例性实施例的编程方法，将被选存储单元的一些阈值电压从布置在负电压区域的编程状态编程到布置在另一个负电压区域的编程状态。此处，选择性地执行或不执行操作S420。 
图54是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的示图。参照图54，非易失性存储器件600包括向第一线612施加正电压PV的第一电压施加通过电路610和向第二线622施加负电压NV的第二电压施加通过电路620。此处，第一线612和第二线612是与字线相对应的线。 
第一电压施加通过电路610包括选择晶体管PST和正电压选择开关613。根据正电压选择开关613的控制，选择晶体管PST连接在被供应以正电压PV的线与被供应以正电压PV的线之间。正电压选择开关613响应于用于正电压的使能信号ENP决定向选择晶体管PST的栅极供应高电压VPP和地电压中的任何一个。正电压选择开关613包括第一反相器INV1P和第二反相器INV2P、第一耗尽型晶体管NHD1P和第二耗尽型晶体管NHD2P、PMOS高电压晶体管PHP以及NMOS低电压晶体管NLP。 
第二电压施加通过电路620包括选择晶体管NST和负电压选择开关623。根据负电压选择开关623的控制，选择晶体管NST连接在被供应以负电压NV的线621与被供应以负电压NV的线622之间。负电压选择开关623被配置为与图15中图示的开关213相同。当负电压NV被施加到线621时，施加到在其中形成第二电压施加通过电路620的阱的阱电压NWELL可以是负电压NV。 
图54中的非易失性存储器件600包括一个第一电压施加通过电路610和 一个第二电压施加通过电路620。然而，本发明构思不局限于此。根据本发明构思的示例性实施例的非易失性存储器件被实现为包括至少一个第一电压施加通过电路和至少一个第二电压施加通过电路。 
图2中的非易失性存储器件100包括三个电压生成器121、122和123。然而，本发明构思不局限于此。 
图55是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的示图。参照图55，与图2中的非易失性存储器件100相比，非易失性存储器件700具有去除了低电压生成器和读取验证电压开关的结构。 
电压生成器703包括正电压生成器721和负电压生成器723。字线电压选择开关电路705接收编程电压VPGM、擦除电压VERS、环绕电压VLV和负电压NWL，以选择输入电压之一。控制逻辑711控制非易失性存储器件700的总体操作。 
不同阈值电压的实施例
图56是示出验证擦除状态的阈值电压分布的示图。参照图56，擦除状态E的验证电压V0是负电压，其余的验证电压V1、V2和V3是正电压。通过以负电压来验证擦除状态E，可以使擦除状态E的存储单元分布变窄。也就是说，使用作为负电压的验证电压V0避免了在编程执行后因耦合而导致的擦除电压阈值电压分布加宽。 
图57是示出验证擦除状态的阈值电压分布的另一个实施例的示图。参照图57，擦除状态E的验证电压V0和第一编程状态P1的验证电压V1是负电压，并且其余的验证电压V2和V3是正电压。也就是说，不仅是擦除状态E、而且第一编程状态P1的一部分也布置在负电压区域，并且负电压被用作擦除状态E和第一编程状态P1的验证电压V0和V1。 
图58是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的阈值电压分布的示图。参照图58，擦除状态E和第一编程状态P1包括在负电压区域中，并且第二编程状态P2和第三编程状态P3包括在正电压区域中。也就是说，将擦除状态E和第一编程状态P1的分布形成为与第二编程状态P2和第三编程状态P3的分布(相对于0V)对称。 
图59是示出根据本发明构思的另一个示例性实施例的非易失性存储器件的阈值电压分布的示图。参照图59，第二编程状态P2的一部分包括在负电压区域中。 
本发明构思适用于3比特多电平单元非易失性存储器件。 
图60是示出根据本发明构思的第一实施例的3比特多电平单元非易失性存储器件的阈值电压分布的示图。参照图60，阈值电压分布包括擦除状态E和七个编程状态Q1到Q7，并且第二编程状态Q2的一部分包括在负电压区域中。 
图61是示出根据本发明构思的第二实施例的3比特多电平单元非易失性存储器件的阈值电压分布的示图。参照图61，第三编程状态Q3的一部分包括在负电压区域中。 
图62是示出根据本发明构思的第三实施例的3比特多电平单元非易失性存储器件的阈值电压分布的示图。参照图62，擦除状态E和第一到第三编程状态Q1到Q3包括在负电压区域中，并且第四到第七编程状态Q4到Q7包括在正电压区域中。 
本发明构思还可应用于4比特多电平单元非易失性存储器件。 
图63是示出根据本发明构思的示例性实施例的3比特多电平单元非易失性存储器件的阈值电压分布的示图。参照图63，擦除状态E和第一到第七编程状态ST1到ST7包括在负电压区域中，并且第八到第十五编程状态ST8到ST15包括在正电压区域中。 
图64是示出根据图60中图示的阈值电压分布的编程操作的示图。如果3比特数据存储在一个存储单元中，则低比特、中间比特和高比特分别被定义为第一页面数据、第二页面数据和第三页面数据。参照图64，在第一页面数据编程操作中，编程状态P1的一部分包括在负电压区域中。 
在第二页面MSB编程操作中，第一页面数据编程操作的擦除状态E被编程到擦除状态E或第一编程状态P1，并且其编程状态P被编程到第二编程状态P2或第三编程状态P3。 
在第三页面数据编程操作中，第二页面数据编程操作的擦除状态E被编程到擦除状态E或第一编程状态Q1，其第一编程状态P1被编程到编程状态Q2或编程状态Q3，其第二编程状态P2被编程到编程状态Q4或编程状态Q5，并且其第三编程状态P3被编程到编程状态Q6或编程状态Q7。 
各种应用
本发明构思适用于垂直型非易失性存储器件。 
图65是示出根据本发明构思的示例性实施例的垂直型非易失性存储器 件的示图。参照图65，非易失性存储器件800包括存储单元阵列810、驱动器820、输入/输出电路830和控制逻辑840。 
存储单元阵列810包括多个存储块BLK1到BLKh，每个存储块包括多个存储单元。存储块BLK1到BLKh中的每一个具有垂直结构(或，三维结构)。 
在本实施例中，存储块BLK1到BLKh中的每一个包括沿第一到第三方向延伸的结构。此外，在本实施例中，存储块BLK1到BLKh中的每一个包括沿第二方向延伸的多个垂直串NS。此外，在本实施例中，存储块BLK1到BLKh中的每一个包括沿第一方向和第三方向延伸的多个垂直串NS。 
垂直串NS中的每一个连接到一条位线BL、至少一条串选择线SSL、至少一条地选择线GSL、字线WL和公共源极线CSL。也就是说，存储块BLK1到BLKh中的每一个连接到多条位线BL、多条串选择线SSL、多条地选择线GSL、多条字线WL和多条公共源极线CSL。 
驱动器820经由多条字线WL连接到存储单元阵列210。驱动器820被配置成响应于控制逻辑840的控制而操作。驱动器820从外部设备接收地址ADDR。 
驱动器820被配置成译码输入地址ADDR。使用译码的地址，驱动器820选择多条字线WL之一。驱动器820被配置成向被选字线和未选字线施加电压。在本实施例中，在编程操作、读取操作或擦除操作期间，驱动器820向字线WL供应与编程操作相关的编程电压、与读取操作相关的读取电压或与擦除操作相关的擦除电压。在本实施例中，驱动器820包括选择和操作字线的字线驱动器321。 
此外，驱动器820被配置成选择和操作多条选择线SL。在本实施例中，驱动器820还被配置成选择和操作串选择线SSL和地选择线GSL。在本实施例中，驱动器820包括被配置成操作选择线的选择线驱动器322。 
此外，驱动器820被配置成操作公共源极线CSL。在本实施例中，驱动器820包括公共源极线驱动器823，其被配置成操作公共源极线CSL。 
输入/输出电路830经由多条位线BL连接到存储单元阵列810。输入/输出电路830响应于控制逻辑840的控制而操作。输入/输出电路830被配置成选择多条位线BL。 
在本实施例中，输入/输出电路830从外部设备接收数据以将其存储在存 储单元阵列810中。输入/输出电路830从存储单元阵列810读取数据以将其传送到外部设备。 
输入/输出电路830还从存储单元阵列的第一存储区读取数据以将其存储到存储单元阵列的第二存储区中。在本实施例中，输入/输出电路830被配置成执行回写(copy-back)操作。 
在本实施例中，输入/输出电路830包括诸如页面缓冲器(或页面寄存器)、列选择器电路、数据缓冲器等等的组成元件。在另一个实施例中，输入/输出电路830包括诸如感测放大器、写入驱动器、列选择器电路、数据缓冲器等等的组成元件。 
控制逻辑840被配置成控制非易失性存储器件800的总体操作。控制逻辑840响应于从外部设备传送来的控制信号CTRL而操作。 
在美国专利公开文件第2009-0306583号、第2010-0078701号、第2010-0117141号、第2010-0140685号、第2010-02135527号、第2010-0224929号、第2010-0315875号、第2010-0322000号、第2011-0013458号和第2011-0018036号中公开了垂直型半导体存储器件，其内容通过全文引用合并于此。 
图66是示出图65中图示的存储块当中的一个存储块的等效电路的电路图。参照图65和图66，在第一位线BL1与公共源极线CSL之间存在垂直串NS11到NS31。第一位线BL1对应于沿第三方向延伸的导电材料。在第二位线BL2与公共源极线CSL之间存在垂直串NS12到NS32。第二位线BL2对应于沿第三方向延伸的导电材料。在第三位线BL3与公共源极线CSL之间存在垂直串NS13到NS33。第三位线BL3对应于沿第三方向延伸的导电材料。 
每个垂直串NS中的串选择晶体管SST连接到相应的位线。每个垂直串NS中的地选择晶体管GST连接到公共源极线CSL。在每个垂直串NS中，在串选择晶体管SST与地选择晶体管GST之间存在存储单元MC。 
下面，通过行单位和列单位来定义垂直串NS。共同连接到一条位线的垂直串NS形成一列。在本实施例中，共同连接到第一位线BL1的垂直串NS11到NS31对应于第一列。共同连接到第二位线BL2的垂直串NS21到NS23对应于第二列。共同连接到第三位线BL3的垂直串NS13到NS33对应于第三列。 
与一条串选择线SSL连接的垂直串NS形成一行。在本实施例中，与第 一串选择线SSL1连接的垂直串NS11到NS13形成第一行。与第二串选择线SSL2连接的垂直串NS21到NS23形成第二行。与第三串选择线SSL3连接的垂直串NS31到NS33形成第三行。 
在每个垂直串NS中定义高度。在本实施例中，在每个垂直串中，邻近地选择晶体管GST的存储单元的高度为1。在每个垂直串NS中，存储单元的高度与距串选择晶体管SST的距离成反比地增加。在每个垂直串中，邻近串选择晶体管SST的存储单元的高度为7。 
同一行中的垂直串共用串选择线SSL。不同行中的垂直串NS与不同的串选择线SSL连接。在同一行的垂直串中，相同高度的存储单元共用字线。在相同高度，不同行的垂直串NS的字线WL公共连接。在本实施例中，在提供沿第一方向延伸的导电材料的层中，字线WL可以公共连接。在本实施例中，沿第一方向延伸的导电材料可以经由接触件与上层连接。在上层沿第一方向延伸的导电材料可以公共连接。 
同一行中的垂直串NS共用地选择线GSL。不同的行的垂直串NS与不同的地选择线GSL连接。 
公共源极线CSL与垂直串NS公共连接。在本实施例中，在衬底的有源区，第一到第四掺杂区连接。在本实施例中，第一到第四掺杂区经由接触件与上层连接。第一到第四掺杂区在上层公共连接。 
如图66中所示，同一深度的字线WL公共连接。因此，当特定字线WL被选择时，与该特定字线WL连接的所有垂直串NS均被选择。不同的行的垂直串NS与不同的串选择线SSL连接。因此，通过选择串选择线SSL1到SSL3，将与同一字线WL连接的垂直串NS当中的未选行的垂直串与位线BL1到BL3分离。也就是说，通过选择串选择线SSL1到SSL3来选择一行垂直串NS。通过选择位线BL1到BL3以列为单位选择被选行的垂直串NS。 
在美国专利公开文件第2010/0315875号中详细公开了存储块BLKi，其内容通过全文引用合并于此。 
图67是图示根据本发明构思的示例性实施例的存储系统的示图。 
参照图67，存储系统1000包括至少一个非易失性存储器件1100和存储控制器1200。 
非易失性存储器件1100可以与图2中的非易失性存储器件100、图36中的非易失性存储器件400、图45中的非易失性存储器件500、图54中的非 易失性存储器件600、图55中的非易失性存储器件700和图65中的非易失性存储器件800中的一个相同。尽管未示出，但是可以从外部设备向非易失性存储器件1100供应高于电源电压的高电压。 
存储控制器1200根据外部设备(例如，主机)的请求控制非易失性存储器件1100。在本实施例中，存储控制器1200控制非易失性存储器件1100的读取/写入/擦除操作。 
存储控制器1200提供非易失性存储器件1100与主机之间的接口。存储控制器1200驱动用于控制非易失性存储器件1100的固件。存储控制器1200包括至少一个中央处理单元(CPU)1210、缓冲器1220、纠错电路(Error Correction Circuit，ECC)1230、只读存储器(ROM)1240、主机接口1250和存储器接口1260。 
CPU 1210控制存储控制器1200的总体操作。缓冲器1220用作CPU 1210的工作存储器。当接收到主机的写入请求时，从主机接收的数据临时存储在缓冲器1220中。并且，当接收到主机的读取请求时，从非易失性存储器件1100读取的数据临时存储在缓冲器1220中。 
当接收到写入请求时，ECC 1230使用纠错码译码存储在缓冲器1220中的数据。在这种情况下，译码的数据和纠错码值存储在非易失性存储器件1100中。当接收到读请求时，ECC 1230使用纠错码值恢复从非易失性存储器件1100读取的数据。在这种情况下，纠错码值包括在读取数据中。ROM 1240存储用来驱动存储控制器1200的数据。 
主机接口1250包括用于在主机和存储控制器1200之间交换数据的协议。举例来说，存储控制器1200被配置成通过多种接口协议之一与外部设备(主机)通信，所述多种接口协议诸如新完美页面(Perfect Page New，PPN)协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电子电路(IDE)协议。 
存储器接口1260在非易失性存储器件1100与存储控制器1200之间接口。 
根据本发明构思的示例性实施例的存储系统1000包括非易失性存储器件1100，该非易失性存储器件1100被配置成在编程操作期间编程操作的一部 分使用负电压域。因此，可以提高数据稳定性和寿命。 
尽管未示出，根据本发明构思的示例性实施例的存储系统还包括随机化电路，其随机化从主机输入的数据以将其存储到非易失性存储器件1100中，或者将存储在非易失性存储器件1100中的随机化的数据去随机化，以便将其输出到主机。随机化电路可以包括在非易失性存储器件1100或存储控制器1200中。美国专利第7212426号和美国专利公开文件第2009-0259803号、第2010-0229001号、第2010-0229007号和第2010-0259983号公开了对随机化电路的进一步且更具体的描述，其内容通过全文引用合并于此。 
美国专利公开文件第2010-0082890号中公开了存储系统，其内容通过全文引用合并于此。 
图68是根据本发明构思的示例性实施例的存储卡的框图。参照图68，存储卡2000包括至少一个快闪存储器2100、缓冲存储器2200以及用于控制快闪存储器2100和缓冲存储器2200的存储控制器2300。 
快闪存储器件2100可以与图2中的非易失性存储器件100、图36中的非易失性存储器件400、图45中的非易失性存储器件500、图54中的非易失性存储器件600、图55中的非易失性存储器件700和图65中的非易失性存储器件800中的一个相同。 
缓冲存储器器件2200用于临时存储在存储卡2000的操作期间生成的数据。缓冲存储器器件2200可以使用DRAM或SRAM来实现。 
存储控制器2300连接在主机和快闪存储器2100之间。存储控制器2300被配置成响应于来自主机的请求访问快闪存储器2100。 
存储控制器2300包括至少一个微处理器2310、主机接口2320和闪存接口2330。 
微处理器2310被配置成驱动固件。主机接口2320经由卡(例如，MMC)协议与主机接口，以在主机和存储器接口2330之间交换数据。 
存储卡2000可适用于多媒体卡(MMC)、安全数字(Security Digitals，SD)卡、miniSD卡、记忆棒、智能媒体卡和TransFlash卡。 
根据本发明构思的示例性实施例的存储卡2000因有至少一个编程状态包括在负电压区域中而增加了阈值电压裕度。因此，根据本发明构思的示例性实施例的存储卡2000具有卓越的退化特性并提高了数据稳定性。 
美国专利公开文件第2010-0306583号中公开了存储卡，其内容通过全文 引用合并于此。 
图69是根据本发明构思的示例性实施例的moviNAND的框图。参照图69，moviNAND器件3000包括至少一个NAND快闪存储器器件3100和控制器3200。moviNAND器件3000支持MMC 4.4(或称为eMMC)。 
NAND快闪存储器器件3100可以与图2中的非易失性存储器件100、图36中的非易失性存储器件400、图45中的非易失性存储器件500、图54中的非易失性存储器件600、图55中的非易失性存储器件700和图65中的非易失性存储器件800中的一个相同。 
控制器3200包括至少一个控制器核3210、主机接口3220和NAND接口3230。控制器核3210可以控制moviNAND器件3000的总体操作。主机接口3220被配置成执行控制器3210与主机之间的MMC接口。NAND接口3230被配置成在NAND快闪存储器器件3100与控制器3200之间接口。 
moviNAND器件3000从主机接收电源电压Vcc和Vccq。此处，电源电压Vcc(大约3.3V)被供应到NAND快闪存储器器件3100和NAND接口3230，同时电源电压Vccq(大约1.8V/3.3V)被供应到控制器3200。 
根据本发明构思的示例性实施例的moviNAND 3000通过将至少两个数据比特存储在负电压区域，增加了能够通过有限的技术进行存储的数据比特的数目。这意味着，根据本发明构思的示例性实施例的moviNAND 3000具有存储大量数据的优点。根据本发明构思的示例性实施例的moviNAND 3000适用于小型低功率移动产品(如，Galaxy S、iPhone等等)。 
同时，本发明构思可以应用于固态驱动器(solid state drive，SSD)。 
图70是根据本发明构思的示例性实施例的SSD的框图。参照图70，SSD 4000包括多个快闪存储器器件4100和SSD控制器4200。 
快闪存储器件4100可以与图2中的非易失性存储器件100、图36中的非易失性存储器件400、图45中的非易失性存储器件500、图54中的非易失性存储器件600、图55中的非易失性存储器件700和图65中的非易失性存储器件800中的一个相同。 
SSD控制器4200控制多个快闪存储器器件4100。SSD控制器4200包括CPU 4210、主机接口4220、缓冲器4230和闪存接口4240。 
在CPU 4210的控制下，主机接口4220可以与主机通过ATA协议交换数据。主机接口4220可以是串行高级技术附件(SATA)接口、并行高级技术 附件(PATA)接口和外部SATA(ESATA)接口中的一个。在CPU 4210的控制下，将通过主机接口4220从主机接收或向主机发送的数据通过高速缓存缓冲器4230传送而不经过CPU总线。 
缓冲器4230临时存储在外部设备和快闪存储器器件4100之间传送的数据。缓冲器4230还用于存储将由CPU 4210执行的程序。可将缓冲器4230看作是一种缓冲存储器，并且可以使用SRAM实现。图70中的缓冲器4230包括在SSD控制器4200内。然而，本发明构思不局限于此。根据本发明构思的示例性实施例的高速缓存缓冲器可以在SSD控制器4200外部提供。 
闪存接口4240被配置成在SSD控制器4200和用作存储器件的快闪存储器器件4100之间接口。闪存接口4240被配置成支持NAND快闪存储器、One-NAND快闪存储器、多电平快闪存储器或单电平快闪存储器。 
根据本发明构思的示例性实施例的SSD 4000通过存储在负电压区域的编程状态来提高阈值电压裕度。因此，根据本发明构思的示例性实施例的SSD 4000提高了所存储数据的可靠性。 
美国专利公开文件第2010-0082890号中公开了SSD，其内容通过全文引用合并于此。 
图71是根据本发明构思的示例性实施例的图70中的计算系统的框图。参照图71，计算系统5000包括至少一个CPU 5100、ROM 5200、RAM 5300、输入/输出(I/O)设备5400和SSD 5500。 
CPU 5100连接到系统总线。ROM 5200存储用驱动计算系统5000的数据。此处，数据可以包括启动命令序列或基本I/O系统(BIOS)序列。RAM 5300临时存储在CPU 5100运行期间生成的数据。 
I/O设备5400通过诸如键盘、指示设备(例如，鼠标)、监视器、调制解调器等等的I/O设备接口连接到系统总线。 
SSD 5500可以是可读存储设备，并且可以用与图70的SSD 4000相同的方式实现。 
图72是根据本发明构思的示例性实施例的电子设备的框图。参照图72，电子设备6000包括至少一个处理器6100、ROM 6200、RAM 6300、闪存接口6400和SSD 6500。 
处理器6100访问RAM 6300以运行固件代码或其他代码。并且，处理器6100访问ROM 6200以执行固定的命令序列，如启动命令序列和基本I/O系 统(BIOS)序列。闪存接口6400被配置成在电子设备6000和SSD 6500之间接口。 
SSD 6500可从电子设备6000分开。SSD 6500以与图70的SSD 4000相同的方式实现。 
电子设备6000可以包括蜂窝电话、个人数字助理(PDA)、数码相机、录像摄像机、便携式音频播放器(例如，MP3)和便携式媒体播放器(PMP)。 
图73是根据本发明构思的示例性实施例的包括图70中的SSD的服务器系统的框图。参照图64，服务器系统7000包括服务器7100和至少一个SSD 7200，SSD 7200存储用于驱动服务器7100的数据。SSD 7200可以被配置为与图70的SSD 4000相同。 
服务器7100包括应用通信模块7110、数据处理模块7120、升级(upgrade)模块7130、调度中心7140、本地资源模块7150和修复信息模块7160。 
应用通信模块7110被配置成与连接到网络和服务器7100的计算系统通信，或者允许服务器7100与SSD 7200通信。应用通信模块7110可以将通过用户接口提供的数据或信息传送到数据处理模块7120。 
数据处理模块7120可以链接到本地资源模块7150。这里，本地资源模块7150可以基于输入到服务器7100的信息或数据向用户提供修复商店/经销商/技术信息的列表。 
升级模块7130与数据处理模块7120接口。基于从SSD 7200接收的信息或数据，升级模块7130可以执行固件、复位码、诊断系统或其他关于电子设备的信息的升级。 
调度中心7140基于输入到服务器7100的信息或数据向用户提供实时选项。 
修复信息模块7160与数据处理模块7120接口。修复信息模块7160用于向用户提供与修复有关的信息(例如，音频、视频或文档文件)。数据处理模块7120可以封装与从SSD 7200接收的信息相关的信息。封装信息可以发送到SSD 7200，或者可以显示给用户。 
根据本发明构思的示例性实施例的非易失性存储器件适用于平板产品(例如，Galaxy Tab、iPad等等)。 
图74是是出根据本发明构思的示例性实施例的手持电子设备的示图。参照图74，手持电子设备8000包括至少一个计算机可读介质8020、处理系统 8040、输入/输出子系统8060、射频电路8080和音频电路8100。各个组成元件可以通过至少一个通信总线或信号线8030互连。手持电子设备8000可以是包括便携计算机、平板计算机、移动电话、媒体播放机、PDA或它们的至少两个元件的组合在内的任何手持电子设备。此处，至少一个计算机可读介质8020包括图2中的非易失性存储器件100、图36中的非易失性存储器件400、图45中的非易失性存储器件500、图54中的非易失性存储器件600、图55中的非易失性存储器件700和图65中的非易失性存储器件800中的一个。 
图74中的不同的元件包括至少一个信号处理和/或专用IC，并且通过硬件、软件或硬件和软件的组合来实现。 
射频电路8080经由无线链路或网络向至少一个不同的设备发送信息或从至少一个不同的设备接收信息，并且利用天线系统、射频发送和接收设备、至少一个放大器、调谐器、至少一个振荡器、数字信号处理器、编解码器、芯片组、存储器等等来执行这样的功能。例如，射频电路8080可以包括TDMA(时分多址)、CDMA(码分多址)、GSM(全球移动通信系统)、EDGE(增强型数据GSM环境)、WCDMA(宽带码分多址)、Wi-Fi(例如，IEEE802.11a、IEEE802.11b、IEEE802.11g和/或IEEE802.11n)、蓝牙、Wi-MAX、VoIP(基于网际协议的话音)、电子邮件协议、即时消息和/或短消息服务(SMS)、任何适当的通信协议或未开发的通信协议。 
射频电路8080和音频电路8100经由外围设备8160连接到处理系统。 
接口8160包括各种元件，用于建立和维护外围设备和处理系统8040之间的通信。 
音频电路8100连接到音频扬声器8500和麦克风8250，并且处理从接口8160输入的音频信号以提供用户之间的实时通信。在本实施例中，音频电路8100包括头戴式耳机插口(未示出)。 
从射频电路8080和音频电路8100输入的音频和数据信息(例如，在音频识别或语音命令应用中)经由外设接口8186被发送到至少一个处理器8180。至少一个处理器8180处理与存储在介质8020中的至少一个应用程序8230相关的不同的数据格式。 
术语“数据”包括文本、图形、网页、Java applet(小应用程序)、widget(小工具)、电子邮件、即时消息、语音、数字消息或视频、以及MP3，所述 数据可以被存储在计算机可读介质8020中的至少一个应用程序8230(网页浏览器、电子邮件等等)使用。 
在本实施例中，手持电子设备8000经由无线网络或外部端口8360向互联网上载或从互联网下载各种数据(例如，文件、歌曲、数字图像、视频、电子邮件、widget、即时消息等等)。 
外设接口8160将输入和输出外围设备与处理器8180和计算机可读介质8020连接。至少一个处理器8180经由控制器8200与至少一个计算机可读介质8020通信。 
计算机可读介质8020是能够存储至少一个处理器8180所使用的代码和/或数据的任何设备或介质。计算机可读介质8020包括高速缓存器、主存储器和辅助存储器。计算机可读介质8020不局限于此。计算机可读介质8020可以包括不同的存储器层。此处，存储器层使用RAM(例如，SRAM、DRAM、DDRAM)、ROM、闪存、磁性存储设备和/或光存储设备(例如，盘驱动器、磁带、致密盘(CD)和数字视频盘(DVD))、或它们的组合来实现。 
计算机可读介质8020包括用于发送包括信息、计算机命令或数据的传输介质。例如，传输介质包括互联网(或称为万维网)、内联网、LAN(局域网)、WLAN(宽带局域网)、SAN(存储区域网络)、MAN(城域网)等等。然而，计算机可读介质8020包括的通信网络不局限于此。 
至少一个处理器8180执行在计算机可读介质8020中存储的各种软件组件，以执行设备8000的各种功能。在本实施例中，软件组件包括操作系统8220、通信模块8240、接触/运动模块8260、图形模块8280、至少一个应用8230、计时器模块8380和可重配置模块8400。 
操作系统8220(例如，嵌入式操作系统，如Darwin、RTXC、LINUX、UNIX、OS X WINDOWS或VxWork)包括驱动器，用于控制和管理不同的过程、命令设置、软件组件和/或典型系统任务。这样的控制和管理包括存储器管理、存储设备控制、电源管理等等。操作系统8220加速不同硬件和软件组件之间的通信。 
通信模块8240加速经由至少一个外部端口8360或RF电路8080与另一个设备的通信，并且包括各种软件组件，用于处理从RF电路8080和/或外部端口8360输入的数据。外部端口8360(例如，USB、FireWireTM等等)直接与另一个设备连接，或通过网络(互联网、无线LAN等等)间接与另一个设 备连接。 
图形模块8280包括各种公知的软件，用于绘制、激励以及显示在触控式显示系统8120的显示器上的图形对象。术语“图形对象”包括向用户显示的任何对象，如文本、网页、图标、数字图像、动画等等，对此不作限制。 
至少一个应用8300包括在手持电子设备8000上安装的任何应用，包括浏览器、目录、联系人列表、电子邮件、即时消息、文字处理、键盘仿真、widget、Java支持的应用、加密、数字版权管理、语音识别、语音复制、位置判定功能(例如，通过GPS实现)、音乐播放器(播放在诸如MP3或AAC文件的至少一个文件中存储的记录音乐)等等，对此不作限制。 
在本实施例中，手持电子设备8000包括MP3播放器功能。手持电子设备8000包括36针连接器。在本实施例中，手持电子设备8000包括至少一个在应用成像时使用的光学传感器(未示出)(例如，CMOS或CCD图象传感器)。 
接触/运动模块8260包括用于执行与触控式显示系统8120相关联的各种任务的各种软件组件。 
计时器模块8380是用来接口重配置处理的软件计时器。计时器模块8380通过硬件来实现。 
可重配置模块8400包括图标效果模块(或命令集)。图标效果模块8420包括在接口重配置模式中的图标动画。在本实施例中，图标效果模块8420包括在图形模块8280中。 
I/O子系统8060与用于执行各种功能的触控式显示系统8120以及至少一个物理控制设备8140(例如，按钮、开关、拨号盘、LED等等)连接，所述功能例如电源控制、扬声器音量控制、铃音音量(ring tone loudness)、键盘输入、滚动、保持(hold)、菜单、屏幕锁、通信清除(communication clearing)和结束。触控式显示器8120经由触控式屏幕控制器8320与处理系统8040通信，并且包括用于处理用户输入(例如，硬件扫描)的各种组件。至少一个输入控制器8340向输入设备或控制设备8140发送电信号并从输入设备或控制设备8140接收电信号。输入/控制设备8140包括物理按钮(例如，按压式按钮，摇动按钮)、拨号盘、滑动开关、杆等等。 
触控式显示器8120在GUI上向用户显示视觉输出。视觉输出包括文本、图形和它们的组合。一部分或全部视觉输出对应于用户接口对象。 
触控式显示器8120基于触觉(haptic)接触和/或感知(tactile)接触接收来自用户的输入。触控式显示器8120形成接收用户输入的触控式视图。触控式显示器8120和触摸屏控制器8320检测在触控式显示器8120上的接触(和接触移动或释放)，并将检测到的接触转换成与用户接口对象的相互作用，例如，当接触时在触摸屏上显示至少一个软键。在本实施例中，触控式显示器8120和用户之间的接触点对应于用户的至少一个数字。触控式显示器8120使用LCD(液晶显示器)或LPD(发光聚合物显示器)技术。然而，在另一个实施例中，触控式显示器8120可以使用其他技术。 
触控式显示器8120和触摸屏控制器8320使用诸如电容性、电阻性、红外线和表面声波技术的多种触控技术以及其他利用接近度传感器阵列或触控屏幕8120确定接触点的组件来检测接触、移动或释放。 
触控式显示器8120类似于多点触控板，其通过引用合并于此。然而，触摸屏显示来自手持设备的视觉输出，而触控板不采用视觉输出。触控式显示器8120具有超过100dpi的分辨率。在本实施例中，触控式显示器8120具有大约168dpi的分辩率。用户使用物体或附件，如触笔、笔、手指等等与触控式显示器8120接触。 
在本实施例中，手持电子设备8000包括触摸垫(未示出)，其激活或去激活触摸屏的特定功能。在本实施例中，与触摸屏不同，触摸垫是不显示视觉输出的设备的触控区域。触摸垫是与触控式显示器8120分离的触控式视图或在其中形成触控式显示器8120的触控式视图的扩展。 
手持电子设备8000还包括向各种硬件元件供电的电源系统8440。电源系统8440包括电源管理系统、至少一个电源(例如，电池、交流电源)、充电系统、电源错误检测电路、功率转换器或逆变器、电源状态显示器(例如，发光二极管)、以及与手持设备的典型电力产生、管理和配送相关联的其他元件。 
在本实施例中，外设接口8160、至少一个处理器8180以及存储控制器8200像处理系统8040那样在单个芯片上实现。在另一个实施例中，它们通过单独的芯片实现。 
在美国专利第7509588号中详细公开了手持电子设备，其内容通过全文引用合并于此。 
根据本发明构思的存储系统或存储设备可以用各种类型的封装来装配。 根据本发明构思的存储系统或存储设备的封装的例子可以包括：层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料带引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型封装集成电路(SOIC)、缩小型小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级结构封装(WFP)和晶片级处理堆叠封装(WSP)。 
上面公开的主题应被认为是说明性的而非限制性的，并且权利要求意图覆盖落入真实精神和范围内的所有这些修改、增强及其他实施例。因而，在法律允许的最大限度内，发明范围由对权利要求及其等效物的可允许的最宽泛解释来确定，不应受到前述具体描述的限制或局限。 

Claims (71)

1.一种负电压生成器，包括：
直流电压生成器，被配置成生成直流电压；
参考电压生成器，被配置成生成参考电压；
振荡器，被配置成生成振荡时钟；
电荷泵，被配置成响应于泵时钟生成负电压；以及
电压检测器，被配置成通过比较分压电压和参考电压来检测负电压，并基于振荡时钟生成与检测的负电压相对应的泵时钟，其中该分压电压是通过对直流电压分压得到的。
2.如权利要求1所述的负电压生成器，其中，所述电压检测器包括：
电源部件，其响应于负电压使能信号向比较节点供应直流电压；
分压部件，其连接在比较节点和被供应以所述负电压的检测节点之间，并且被配置成对所述直流电压分压；
放电部件，其连接在检测节点和接地端之间，并且被配置成响应于反相的负电压使能信号对检测节点的负电压放电，其中该反相的负电压使能信号相对于所述负电压使能信号反相；
比较部件，被配置成通过比较比较节点的电压和参考电压来生成泵时钟；以及
控制部件，其响应于负电压使能信号激活电源部件和电流通过形成部件。
3.所述的负电压生成器2所述的负电压生成器，其中，所述电源部件包括：
PMOS晶体管，其一端被供应以直流电压，并且其栅极被连接为接收所述反相的负电压使能信号；以及
第一电阻器，其连接在该PMOS晶体管的另一端与比较节点之间。
4.如权利要求2所述的负电压生成器，其中，所述分压部件包括：
多个电阻器，串联连接在检测节点与比较节点之间；
晶体管，其连接在多个电阻器中的至少一个的一端与另一端之间；以及
电平位移器，被配置成向晶体管的栅极提供与输入的修正码相对应的电压电平。
5.如权利要求4所述的负电压生成器，其中，所述电平位移器包括：
至少一个PMOS晶体管，被配置成传送电源端的电源电压；以及
至少一个NMOS晶体管，被配置成传送阱电压端的阱电压。
6.如权利要求5所述的负电压生成器，其中，所述至少一个PMOS晶体管是低电压晶体管，并且所述至少一个NMOS晶体管是高电压晶体管。
7.如权利要求5所述的负电压生成器，其中，所述至少一个PMOS晶体管是低电压晶体管，并且所述至少一个NMOS晶体管是低电压晶体管。
8.如权利要求5所述的负电压生成器，其中，所述至少一个PMOS晶体管是高电压晶体管，并且所述至少一个NMOS晶体管是高电压晶体管。
9.如权利要求5所述的负电压生成器，其中，所述至少一个NMOS晶体管的主体与阱电压端连接。
10.如权利要求2所述的负电压生成器，其中，所述放电部件包括NMOS高电压晶体管，其一端与检测节点连接，另一端接地，并且其栅极被连接为接收与负电压使能信号相对应的电压电平。
11.如权利要求2所述的负电压生成器，其中，所述比较部件包括：
比较器，被配置成比较参考电压和比较节点的电压；以及
逻辑部件，被配置成通过对比较器的输出、振荡时钟和负电压使能信号执行逻辑与生成所述泵时钟。
12.如权利要求2所述的负电压生成器，其中，所述控制部件包括：
第一反相器，被配置成将负电压使能信号反相；
第二反相器，被配置成将第一反相器的输出反相；以及
电平位移器，被配置成转换成与负电压使能信号相对应的电压电平，并将转换的电压电平输出到电流通过形成部件。
13.如权利要求1所述的负电压生成器，还包括：
字线负电压生成器，被配置成接收直流电压、参考电压和负电压，并生成与负电压相对应的负字线电压。
14.如权利要求13所述的负电压生成器，其中，从电荷泵输出的负电压被施加到在其中形成被供应以负字线电压的电路的阱。
15.如权利要求13所述的负电压生成器，其中，所述字线负电压生成器包括：
电源部件，被配置成根据比较节点的电压与参考电压之间的比较结果供应该直流电压；
分压部件，其连接在比较节点与输出节点之间，并被配置成对该直流电压分压，该输出节点输出负字线电压；
放电部件，其连接在输出节点与接地端之间，并且被配置成响应于反相的负电压使能信号对输出节点的负字线电压放电，其中该反相的负电压使能信号相对于所述负电压使能信号反相；
比较部件，被配置成比较比较节点的电压和参考电压；以及
控制部件，其响应于负电压使能信号激活放电部件。
16.如权利要求15所述的负电压生成器，其中，所述放电部件包括NMOS高电压晶体管，所述NMOS高电压晶体管连接在比较节点与接地端之间，并且其栅极被连接为接收与负电压使能信号相对应的电压。
17.一种非易失性存储器件，包括：
电压生成器电路，其包括被配置成生成高电压的高电压生成器和被配置成生成负电压和阱电压的负电压生成器；以及
至少一个电路，包括至少一个开关，所述开关被配置成响应于使能信号输出所述高电压和所述阱电压之一，该使能信号用于将负电压施加到与被供应以负电压的字线相对应的线，
其中，该高电压生成器和该负电压生成器被配置成分别响应于独立的振荡时钟生成电压。
18.如权利要求17所述的非易失性存储器件，其中，所述高电压生成器包括：
用于高电压的参考电压生成器，被配置成生成用于高电压的参考电压；
用于高电压的振荡器，被配置成生成用于高电压的时钟；
至少一个电荷泵，被配置成响应于用于高电压的泵时钟生成目标高电压；以及
至少一个电压检测器，被配置成基于用于高电压的参考电压和用于高电压的时钟检测目标高电压，并生成与检测的目标高电压相对应的泵时钟。
19.如权利要求17所述的非易失性存储器件，其中，所述至少一个电压检测器包括：
用于高电压的电源部件，其连接在电源端与被供应以目标高电压的用于高电压的检测节点之间，并被配置成响应于高电压使能信号供应电源电压；
用于高电压的分压部件，其连接在用于高电压的检测节点与用于高电压的比较节点之间，并被配置成对目标高电压分压；
用于高电压的电流通路形成部件，其连接在用于高电压的比较节点与接地端之间，并被配置成响应于高电压使能信号形成电流通路；
用于高电压的比较部件，被配置成比较用于高电压的参考电压与用于高电压的比较节点的电压，并生成与所述比较相对应的用于高电压的泵时钟；以及
用于高电压的控制部件，被配置成接收高电压使能信号并激活电源部件和电流通路形成部件。
20.如权利要求18所述的非易失性存储器件，其中，所述电压生成器电路还包括低电压生成器，其包括：
电源部件，被配置成比较用于低电压的比较节点的电压与用于低电压的参考电压之间的比较结果，供应用于环绕电压的泵电压；
用于低电压的分压部件，其连接在用于低电压的比较节点与输出环绕电压的用于低电压的输出节点之间，并且被配置成对用于环绕电压的泵电压分压；
偏置部件，其连接在用于低电压的比较节点与接地端之间；以及
用于低电压的比较部件，被配置成比较用于低电压的比较节点与用于低电压的参考电压。
21.如权利要求17所述的非易失性存储器件，其中，所述负电压生成器包括：
直流电压生成器，被配置成生成直流电压；
参考电压生成器，被配置成生成参考电压；
振荡器，被配置成生成振荡时钟；
电荷泵，被配置成响应于泵时钟生成所述负电压；以及
电压检测器，被配置成基于所述直流电压、参考电压和振荡时钟检测所述负电压，并生成与其相对应的泵时钟；以及
字线负电压生成器，被配置成接收所述直流电压、参考电压和振荡时钟，并生成与所述负电压相对应的负字线电压。
22.如权利要求17所述的非易失性存储器件，其中，所述至少一个电路包括：
读取验证电压选择开关电路，被配置成选择低电压生成器生成的环绕电压和负电压生成器生成的负电压中的一个作为读取验证电压。
23.如权利要求22所述的非易失性存储器件，其中，所述至少一个电路还包括：
字线电压选择开关电路，被配置成选择高电压生成器生成的编程电压和读取验证选择开关电路选择的读取验证电压之一作为被选字线的字线电压。
24.如权利要求23所述的非易失性存储器件，其中，所述非易失性存储器件在编程操作期间执行2步验证操作。
25.如权利要求23所述的非易失性存储器件，还包括：
至少一个选择线驱动器电路，被配置成向相应的选择线提供读取通过电压或从高电压生成器输出的通过电压以及由字线电压选择开关电路选择的字线电压中的一个。
26.如权利要求25所述的非易失性存储器件，还包括第一行译码器和第二行译码器，该第一行译码器在第一阱形成，并以施加到第一选择线的电压驱动相应的字线，并且该第二行译码器在第二阱形成，并以施加到第二选择线的电压驱动相应的字线。
27.如权利要求26所述的非易失性存储器件，其中，所述至少一个开关电路包括选择线选择开关电路，该选择线选择开关电路被配置成选择将选择线驱动器的多个选择线连接到第一选择线还是第二选择线。
28.如权利要求26所述的非易失性存储器件，其中，所述至少一个开关电路包括阱电压选择开关电路，该阱电压选择开关电路被配置成选择将所述阱电压施加到第一阱还是第二阱。
29.如权利要求17所述的非易失性存储器件，其中，所述非易失性存储器件具有用于存储2比特数据的阈值电压分布，所述阈值电压分布包括一个擦除状态和三个编程状态，并且所述编程状态中的至少一个通过负电压来验证。
30.如权利要求29所述的非易失性存储器件，其中，擦除状态的阈值电压下限是-4V。
31.一种行译码器，包括：
块字线；
上拉电路，被配置成响应于电压传送使能信号向块字线施加高电压；
下拉电路，被配置成响应于电压传送使能信号从块字线断开，并且响应于反相的电压传送使能信号向块字线施加阱电压，该反相的电压传送使能信号相对于该电压传送使能信号反相；并且
电压传送电路，被配置成基于块字线的电压将多条选择线与多条字线连接，
其中，上拉电路和下拉电路中的每一个由在p型阱内形成的至少一个n型有源区形成，并且该p型阱包括在深n型阱中。
32.如权利要求31所述的行译码器，其中，所述下拉电路包括：
耗尽型晶体管，其连接在块字线与阻挡节点之间，并且其栅极与电源端连接；以及
电平位移器，其连接到阻挡节点和被供应以阱电压的阱电压端，并且被配置成响应于电压传送使能信号向阻挡节点施加电源端的电压，并且响应于反相版本的电压传送使能信号向阻挡节点施加阱电压，
其中，当负电压被施加到字线时，所述阱电压是负电压。
33.如权利要求32所述的行译码器，其中，所述电平位移器包括：
至少一个PMOS晶体管，被配置成响应于电压传送使能信号向阻挡节点施加电源端的电压；以及
至少一个NMOS晶体管，被配置成响应于电压传送使能信号向阻挡节点施加阱电压端的电压，
其中，所述耗尽型晶体管和所述至少一个NMOS晶体管的阱与阱电压端连接。
34.如权利要求33所述的行译码器，其中，所述至少一个NMOS晶体管是高电压晶体管。
35.如权利要求33所述的行译码器，其中，所述至少一个NMOS晶体管是低电压晶体管。
36.如权利要求33所述的行译码器，其中，所述至少一个PMOS晶体管是高电压晶体管，并且所述至少一个NMOS晶体管是高电压晶体管。
37.一种非易失性存储器件，包括：
至少一个第一电压施加通过电路，被配置成向第一线施加正电压；以及
至少一个第二电压施加通过电路，被配置成向第二线施加负电压，
其中，当向第二线施加该负电压时，该负电压被施加到在其中形成至少一个第二电压施加通过电路的阱。
38.如权利要求37所述的非易失性存储器件，其中，所述至少一个第二电压施加通过电路包括：
选择晶体管，其连接在被供应以负电压的线与所述第二线之间；以及
选择开关，被配置成响应于使能信号向选择晶体管的栅极施加高电压或阱电压，
其中，当负电压被施加到所述第二线时，所述阱电压是负电压。
39.如权利要求38所述的非易失性存储器件，其中，所述选择开关包括：
上拉电路，被配置成响应于使能信号向选择晶体管的栅极施加所述高电压；以及
下拉电路，被配置成响应于使能信号从选择晶体管的栅极断开，并且响应于反相的使能信号向选择晶体管的栅极施加阱电压，该反相的使能信号相对于所述使能信号反相。
40.如权利要求39所述的非易失性存储器件，其中，所述下拉电路包括：
耗尽型晶体管，其连接在选择晶体管的栅极与阻挡节点之间，并且其栅极与电源节点连接；以及
电平位移器，其连接在被供应以阱电压的阱电压端与阻挡节点之间，并且其被配置成响应于使能信号向阻挡节点施加电源端的电压，并响应于使能信号向阻挡节点施加阱电压。
41.一种非易失性存储器件，包括：
低电压生成器，被配置成响应于第一修正码生成低电压；
负电压生成器，被配置成响应于第二修正码生成负电压；
码转换器，被配置成将输入的读取码转换成第一修正码和第二修正码之一；以及
码生成器，被配置成生成所述读取码。
42.如权利要求41所述的非易失性存储器件，其中，当所述读取码低于参考值时，所述码转换器输出该读取码作为第二修正码。
43.如权利要求41所述的非易失性存储器件，其中，当读取码低于参考值时，码转换器使用读取码生成第二修正码。
44.如权利要求41所述的非易失性存储器件，其中，所述码生成器根据非易失性存储器件的温度纠正读取码。
45.如权利要求44所述的非易失性存储器件，其中，所述码生成器还包括：
默认码寄存器，被配置成存储默认读取码。
46.如权利要求45所述的非易失性存储器件，其中，所述码生成器还包括：
温度偏移寄存器，被配置成存储读取偏移码，该读取偏移码用于在读取失败时纠正读取码。
47.如权利要求45所述的非易失性存储器件，其中，所述码生成器还包括：
温度偏移寄存器，被配置成存储与温度码相对应的温度偏移；以及
加法器和减法器，被配置成对所述温度偏移和所述默认码进行加或减。
48.如权利要求47所述的非易失性存储器件，其中，所述码生成器还包括：
温度码生成器，被配置成生成温度码。
49.如权利要求48所述的非易失性存储器件，其中，所述温度码生成器包括：
温度码参考电压生成器，被配置成生成参考电压和多个直流电压；
温度检测器，被配置成比较参考电压与对应于温度的电压，以生成温度电压；以及
模数转换器，被配置成通过比较温度电压和多个直流电压来生成温度码。
50.如权利要求49所述的非易失性存储器件，其中，所述模数转换器包括：
比较单元，被配置成通过将温度电压分别与多个直流电压进行比较，来输出比较结果值；以及
编码器，被配置成对比较结果值编码以生成温度码。
51.如权利要求47所述的非易失性存储器件，其中，所述温度偏移寄存器包括：
多个偏移寄存器单元，配置成响应于温度码输出温度偏移。
52.如权利要求51所述的非易失性存储器件，其中，所述多个偏移寄存器单元中的每一个包括：
锁存器，被配置成锁存与温度偏移量相对应的数据；以及
反相器，被配置成通过根据温度码将锁存器的输出值反相，来输出温度偏移。
53.如权利要求41所述的非易失性存储器件，其中，在读取操作期间，当非易失性存储器件的温度超过参考值时，正电压的读取电压被纠正为负电压的读取电压。
54.如权利要求41所述的非易失性存储器件，其中，在读取操作期间，在对非易失性存储器件执行了数据保持测试之后，正电压的读取电压被纠正为负电压的读取电压。
55.一种非易失性存储器件的读取电压生成方法，包括：
生成与温度相对应的温度码；
使用温度码纠正读取码；
将纠正的读取码转换成低电压修正码和负电压修正码之一；以及
响应于转换的读取码生成读取电压。
56.如权利要求55所述的读取电压生成方法，其中，生成温度码包括：
检测非易失性存储器件的温度范围的电压；以及
比较检测的电压和参考电压。
57.如权利要求55所述的读取电压生成方法，其中，转换读取码包括：
当读取码的值低于参考值时，将读取码转换成负电压；以及
当读取码的值高于参考值时，将读取码转换成低电压。
58.如权利要求55所述的读取电压生成方法，其中，纠正读取码包括：
将与温度码相对应的第一偏移码加到默认读取码，或从默认读取码减去与温度码相对应的第一偏移码。
59.如权利要求58所述的读取电压生成方法，其中，纠正读取码还包括：
将第一偏移码和第二偏移码加到默认码，或从默认码减去第一偏移码和第二偏移码，该第二偏移码的值与用于在读取失败时纠正读取电压的电压相对应。
60.如权利要求55所述的读取电压生成方法，其中，根据转换的读取码激活低电压生成器和负电压生成器中的一个。
61.一种存储系统，包括：
非易失性存储器件；以及
存储控制器，被配置成控制该非易失性存储器件，
其中，该非易失性存储器件包括：
负电压生成器，被配置成生成器负电压；以及
至少一个行译码器，
其中，该至少一个行译码器包括：上拉电路，被配置成响应于电压传送使能信号向块字线施加高电压；以及下拉电路，被配置成响应于电压传送使能信号从块字线断开，并且响应于反相的电压传送使能信号向块字线施加阱电压，该反相的电压传送使能信号相对于该电压传送使能信号反相，并且
其中，该上拉电路和该下拉电路中的每一个由在p型阱内形成的至少一个n型有源区形成，并且该p型阱包括在深n型阱中，并且
其中，当负电压被供应到至少一个字线时，该阱电压是负电压。
62.一种非易失性存储器件的编程方法，包括：
从被选存储单元读取第一页面数据；以及
基于读取的第一页面数据在被选存储单元中编程第二页面数据，
其中，在所述读取期间各自具有与第一负编程状态相对应的阈值电压的存储单元中的至少一个在编程期间被编程到第二负编程状态。
63.如权利要求62所述的编程方法，其中，在读取期间，用于读取存储单元的读取电压包括至少一个负电压。
64.如权利要求63所述的编程方法，其中，所述编程包括：
提供用于将至少一个存储单元编程到第二编程状态的编程电压；以及
验证所述至少一个存储单元是否被编程到该第二编程状态，
其中，在验证期间使用的至少一个验证电压是负电压。
65.如权利要求62所述的编程方法，还包括：
在编程第二页面数据之前，使用包括至少一个负电压的验证读取电压读取存储单元。
66.如权利要求65所述的编程方法，其中，在存储单元当中，根据验证读取电压而被判定为被编程到第二幅编程状态的存储单元在所述编程期间被禁止编程。
67.如权利要求62所述的编程方法，其中，在读取期间具有与第一负编程状态相对应的阈值电压的存储单元中的另一个被编程到正编程状态。
68.如权利要求62所述的编程方法，其中，在存储单元的擦除状态与0V之间存在阈值电压区间，并且该第一负编程状态或该第二负编程状态位于该阈值电压区间中。
69.一种非易失性存储器件，包括：
单元阵列，其包括排列在多条字线与多条位线交叉处的多个存储单元；
电压生成电路，被配置成向多条字线提供字线电压；
输入/输出电路，被配置成向被选存储单元写入数据或从被选存储单元读取数据，并且其与所述多条位线连接；以及
控制逻辑，被配置成控制电压生成部件或该输入/输出电路，从而使所述多个存储单元中的被选存储单元被从第一负编程状态编程到第二负编程状态。
70.如权利要求69所述的非易失性存储器件，其中，所述电压生成电路生成用于针对该第一负编程状态或该第二负编程状态进行的验证读取操作的负验证读取电压。
71.如权利要求70所述的非易失性存储器件，其中，所述电压生成电路生成第一正验证电压，该第一正验证电压用于将与该第一负编程状态相对应的存储单元中的至少一个编程到正编程状态。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104362847A (zh) * 2014-11-10 2015-02-18 无锡普雅半导体有限公司 一种数字控制上升时间和斜率的电荷泵电路
CN105427884A (zh) * 2014-09-12 2016-03-23 上海华虹宏力半导体制造有限公司 一种新的x译码器电路
CN107070201A (zh) * 2017-04-14 2017-08-18 中国电力科学研究院 一种随线馈电光纤复合架空地线用高压直流转换电源系统及方法
CN107086050A (zh) * 2016-02-16 2017-08-22 中芯国际集成电路制造(上海)有限公司 一种用于多时间程序存储器的泵体结构及电子装置
CN107481760A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造（天津）有限公司 负压输出电路
CN107527657A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 用于eeprom的高压斜率反馈控制电路和方法
CN107785048A (zh) * 2016-08-26 2018-03-09 三星电子株式会社 非易失性存储器设备
CN107945831A (zh) * 2016-10-12 2018-04-20 北京京存技术有限公司 减小nand闪存编程建立时间的电路和nand闪存
CN110708058A (zh) * 2019-10-24 2020-01-17 大连东软信息学院 一种基于全自旋逻辑器件的2-4线译码器及其控制方法
CN111048137A (zh) * 2018-10-15 2020-04-21 三星电子株式会社 高电压切换电路、非易失性存储器件和存储系统
CN111247693A (zh) * 2017-10-19 2020-06-05 韦弗有限责任公司 聚合物分散/剪切取向的相位调制器设备
CN111725991A (zh) * 2020-06-22 2020-09-29 西安电子科技大学 一种高精度低纹波的负电压产生电路
TWI735647B (zh) * 2016-09-23 2021-08-11 日商半導體能源研究所股份有限公司 半導體裝置
CN113838495A (zh) * 2020-06-23 2021-12-24 爱思开海力士有限公司 半导体装置及其操作方法
CN114067892A (zh) * 2021-10-09 2022-02-18 北京得瑞领新科技有限公司 固态硬盘跨温数据读取方法、存储介质及ssd设备
WO2024037462A1 (zh) * 2022-08-19 2024-02-22 华为技术有限公司 一种源驱动芯片及显示装置

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8782654B2 (en) 2004-03-13 2014-07-15 Adaptive Computing Enterprises, Inc. Co-allocating a reservation spanning different compute resources types
US9176785B2 (en) 2004-03-13 2015-11-03 Adaptive Computing Enterprises, Inc. System and method for providing multi-resource management support in a compute environment
US20070266388A1 (en) 2004-06-18 2007-11-15 Cluster Resources, Inc. System and method for providing advanced reservations in a compute environment
US8176490B1 (en) 2004-08-20 2012-05-08 Adaptive Computing Enterprises, Inc. System and method of interfacing a workload manager and scheduler with an identity manager
US8271980B2 (en) 2004-11-08 2012-09-18 Adaptive Computing Enterprises, Inc. System and method of providing system jobs within a compute environment
US8863143B2 (en) 2006-03-16 2014-10-14 Adaptive Computing Enterprises, Inc. System and method for managing a hybrid compute environment
US9075657B2 (en) 2005-04-07 2015-07-07 Adaptive Computing Enterprises, Inc. On-demand access to compute resources
US9231886B2 (en) 2005-03-16 2016-01-05 Adaptive Computing Enterprises, Inc. Simple integration of an on-demand compute environment
US8041773B2 (en) 2007-09-24 2011-10-18 The Research Foundation Of State University Of New York Automatic clustering for self-organizing grids
US20130107444A1 (en) 2011-10-28 2013-05-02 Calxeda, Inc. System and method for flexible storage and networking provisioning in large scalable processor installations
US9465771B2 (en) 2009-09-24 2016-10-11 Iii Holdings 2, Llc Server on a chip and node cards comprising one or more of same
US20110103391A1 (en) 2009-10-30 2011-05-05 Smooth-Stone, Inc. C/O Barry Evans System and method for high-performance, low-power data center interconnect fabric
US8599863B2 (en) 2009-10-30 2013-12-03 Calxeda, Inc. System and method for using a multi-protocol fabric module across a distributed server interconnect fabric
US9876735B2 (en) 2009-10-30 2018-01-23 Iii Holdings 2, Llc Performance and power optimized computer system architectures and methods leveraging power optimized tree fabric interconnect
US9077654B2 (en) 2009-10-30 2015-07-07 Iii Holdings 2, Llc System and method for data center security enhancements leveraging managed server SOCs
US9054990B2 (en) 2009-10-30 2015-06-09 Iii Holdings 2, Llc System and method for data center security enhancements leveraging server SOCs or server fabrics
US9311269B2 (en) 2009-10-30 2016-04-12 Iii Holdings 2, Llc Network proxy for high-performance, low-power data center interconnect fabric
US11720290B2 (en) 2009-10-30 2023-08-08 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
US9680770B2 (en) 2009-10-30 2017-06-13 Iii Holdings 2, Llc System and method for using a multi-protocol fabric module across a distributed server interconnect fabric
US10877695B2 (en) 2009-10-30 2020-12-29 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
US9648102B1 (en) 2012-12-27 2017-05-09 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
KR101666942B1 (ko) 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR101933645B1 (ko) * 2011-08-31 2018-12-31 삼성전자주식회사 상변화 메모리 장치, 그 동작 전압 생성 방법 및 이를 포함하는 메모리 시스템
US9305604B2 (en) 2011-09-01 2016-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die address/data-translator
US9305605B2 (en) 2011-09-01 2016-04-05 Chengdu Haicun Ip Technology Llc Discrete three-dimensional vertical memory
US9123393B2 (en) 2011-09-01 2015-09-01 HangZhou KiCun nformation Technology Co. Ltd. Discrete three-dimensional vertical memory
US9508395B2 (en) 2011-09-01 2016-11-29 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator
US9299390B2 (en) 2011-09-01 2016-03-29 HangZhou HaiCun Informationa Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die voltage generator
US9558842B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional one-time-programmable memory
US9666300B2 (en) 2011-09-01 2017-05-30 XiaMen HaiCun IP Technology LLC Three-dimensional one-time-programmable memory comprising off-die address/data-translator
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
US9559082B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory comprising dice with different interconnect levels
US9092594B2 (en) 2011-10-31 2015-07-28 Iii Holdings 2, Llc Node card management in a modular and large scalable server system
JP5908803B2 (ja) * 2012-06-29 2016-04-26 株式会社フローディア 不揮発性半導体記憶装置
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
JP2014126947A (ja) * 2012-12-25 2014-07-07 Toshiba Corp 半導体装置
KR102115427B1 (ko) 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9208892B2 (en) * 2013-07-16 2015-12-08 Macronix International Co., Ltd. Operation method of multi-level memory
CN104299641B (zh) * 2013-07-16 2017-05-03 旺宏电子股份有限公司 多阶存储器的操作方法
KR102116983B1 (ko) 2013-08-14 2020-05-29 삼성전자 주식회사 메모리 장치 및 메모리 시스템의 동작 방법.
KR102170857B1 (ko) * 2013-08-19 2020-10-29 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
JPWO2015037159A1 (ja) * 2013-09-13 2017-03-02 株式会社東芝 半導体記憶装置及びメモリシステム
KR102154620B1 (ko) * 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102048230B1 (ko) * 2014-01-28 2019-11-25 에스케이하이닉스 주식회사 온도센서
JP5882397B2 (ja) 2014-06-05 2016-03-09 力晶科技股▲ふん▼有限公司 負基準電圧発生回路及び負基準電圧発生システム
KR20160000626A (ko) * 2014-06-25 2016-01-05 에스케이하이닉스 주식회사 메모리 장치
JP5883494B1 (ja) * 2014-11-19 2016-03-15 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP5911614B1 (ja) 2015-01-19 2016-04-27 力晶科技股▲ふん▼有限公司 負基準電圧発生回路
TWI574268B (zh) * 2015-02-04 2017-03-11 華邦電子股份有限公司 非揮發性半導體記憶裝置
KR102337044B1 (ko) * 2015-07-27 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9928920B2 (en) * 2015-09-10 2018-03-27 Toshiba Memory Corporation Memory controller, storage device, and read retry method
FR3041807B1 (fr) 2015-09-24 2017-12-08 Stmicroelectronics Rousset Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant
KR102417976B1 (ko) * 2015-10-21 2022-07-07 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102401254B1 (ko) * 2015-11-12 2022-05-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102373545B1 (ko) 2015-11-23 2022-03-11 삼성전자주식회사 온도 계수에 기초하여 기준 전압을 생성하는 회로 및 방법
US9466347B1 (en) * 2015-12-16 2016-10-11 Stmicroelectronics International N.V. Row decoder for non-volatile memory devices and related methods
KR102444946B1 (ko) * 2016-01-15 2022-09-21 에스케이하이닉스 주식회사 반도체장치
US9728242B1 (en) * 2016-03-04 2017-08-08 Kabushiki Kaisha Toshiba Memory device
US9792998B1 (en) * 2016-03-29 2017-10-17 Sandisk Technologies Llc System and method for erase detection before programming of a storage device
US9953697B2 (en) * 2016-04-25 2018-04-24 Sandisk Technologies Llc Volatile memory device employing a resistive memory element
WO2017201353A1 (en) * 2016-05-18 2017-11-23 The Regents Of The University Of California Stabilized voltage and current reference generator and circuits
US10056138B1 (en) * 2016-06-02 2018-08-21 SK Hynix Inc. Electronic device
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
CN106292827B (zh) * 2016-08-18 2018-09-21 华为技术有限公司 一种电压产生装置及半导体芯片
KR20180091524A (ko) * 2017-02-07 2018-08-16 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10839912B2 (en) 2017-07-10 2020-11-17 SK Hynix Inc. Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof
KR20190006327A (ko) * 2017-07-10 2019-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10475493B2 (en) * 2017-08-22 2019-11-12 Sandisk Technologies Llc Word-line pre-charging in power-on read operation to reduce programming voltage leakage
US10388382B2 (en) * 2017-08-31 2019-08-20 Micron Technology, Inc. Methods and apparatus for programming memory
KR102506440B1 (ko) * 2017-09-13 2023-03-06 삼성전자주식회사 빔 스캐닝 장치 및 이를 포함하는 광학 장치
KR20190102596A (ko) * 2018-02-26 2019-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2019164858A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 メモリシステム
CN109164863B (zh) * 2018-08-28 2020-06-09 上海华虹宏力半导体制造有限公司 Sonos栅端控制电压产生电路
TWI666647B (zh) * 2018-09-03 2019-07-21 瑞昱半導體股份有限公司 記憶體裝置
US10741242B2 (en) 2018-09-07 2020-08-11 Samsung Electronics Co., Ltd. Memory devices including voltage generation circuit for performing background calibration
US10832766B2 (en) * 2018-09-28 2020-11-10 Intel Corporation Program verification time reduction in non-volatile memory devices
JP2020095766A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 半導体記憶装置
US11158390B2 (en) * 2019-10-02 2021-10-26 Silicon Motion, Inc. Method and apparatus for performing automatic power control in a memory device with aid of associated detection during initialization phase
CN113823347A (zh) * 2020-04-15 2021-12-21 长江存储科技有限责任公司 3d nand闪存及其操作方法
KR20220055023A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11380419B1 (en) * 2020-12-17 2022-07-05 Micron Technology, Inc. Methods to limit power during stress test and other limited supplies environment
US11404123B1 (en) 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
KR20220145470A (ko) * 2021-04-21 2022-10-31 삼성전자주식회사 메모리 장치 및 그의 동작 방법
KR102624193B1 (ko) * 2021-05-14 2024-01-11 한양대학교 산학협력단 3차원 플래시 메모리의 개선된 프로그램 동작 방법
US20230146885A1 (en) 2021-11-11 2023-05-11 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, and operating method thereof
US11626864B1 (en) 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit
JP2023141465A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677572A (zh) * 2004-03-31 2005-10-05 松下电器产业株式会社 非易失性半导体存储器
CN101060013A (zh) * 2005-12-23 2007-10-24 株式会社东芝 高速可写半导体存储器装置
US20080117689A1 (en) * 2006-11-21 2008-05-22 Byeong-Hoon Lee Flash memory device with improved program performance and smart card including the same
CN101630531A (zh) * 2008-06-23 2010-01-20 三星电子株式会社 非易失性存储器设备及非易失性存储器设备的擦除方法
US20100110793A1 (en) * 2008-11-03 2010-05-06 Moosung Kim Flash Memory Device and Memory System Including the Same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3836898B2 (ja) * 1994-11-29 2006-10-25 株式会社ルネサステクノロジ リセット回路
US6240033B1 (en) * 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
JP2002184192A (ja) 2000-12-19 2002-06-28 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその書き換え方法
JP4067908B2 (ja) * 2002-08-08 2008-03-26 スパンション エルエルシー 半導体記憶装置の制御方法、および該半導体記憶装置
US6882567B1 (en) 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
KR100528482B1 (ko) 2003-12-31 2005-11-15 삼성전자주식회사 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템
US7572242B2 (en) 2004-03-22 2009-08-11 Alcon, Inc. Method of operating an ultrasound handpiece
JP4427382B2 (ja) 2004-04-28 2010-03-03 株式会社東芝 不揮発性半導体記憶装置
KR100673022B1 (ko) 2005-12-26 2007-01-24 삼성전자주식회사 챠지 펌프
US7509588B2 (en) 2005-12-30 2009-03-24 Apple Inc. Portable electronic device with interface reconfiguration mode
KR100769255B1 (ko) 2006-05-24 2007-10-22 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
EP1936390A1 (en) 2006-12-20 2008-06-25 Ecole Polytechnique Federale De Lausanne Epfl - Sti - Imm - Lmis3 Semiconductor device for measuring ultra small electrical currents and small voltages
KR100908527B1 (ko) 2007-04-25 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 전압 발생장치
WO2009006275A1 (en) 2007-06-29 2009-01-08 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7545678B2 (en) 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
KR101517185B1 (ko) 2008-04-15 2015-05-04 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8327066B2 (en) 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101504340B1 (ko) 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US20100117141A1 (en) 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR20100099961A (ko) 2009-03-04 2010-09-15 삼성전자주식회사 불휘발성 메모리 장치 및 그 동작 방법
KR101504338B1 (ko) 2009-03-04 2015-03-23 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
KR20100111990A (ko) 2009-04-08 2010-10-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법
KR101624969B1 (ko) 2009-05-26 2016-05-31 삼성전자주식회사 메모리 시스템 및 그것의 배드 블록 관리 방법
KR20100130812A (ko) 2009-06-04 2010-12-14 김주일 음료수 캔의 취출구 형성방법
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101682662B1 (ko) 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101199891B1 (ko) 2009-08-18 2012-11-09 제일모직주식회사 내스크래치성 및 내열성이 우수한 항균성 열가소성 수지 조성물
KR101642819B1 (ko) 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101322153B1 (ko) 2009-09-18 2013-10-25 (주)엘지하우시스 다공질 세라믹 구조체, 그 제조방법 및 이를 포함하는 가습장치
KR101596826B1 (ko) 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR101772582B1 (ko) * 2011-07-06 2017-08-30 삼성전자주식회사 음전압을 제공하는 비휘발성 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677572A (zh) * 2004-03-31 2005-10-05 松下电器产业株式会社 非易失性半导体存储器
CN101060013A (zh) * 2005-12-23 2007-10-24 株式会社东芝 高速可写半导体存储器装置
US20080117689A1 (en) * 2006-11-21 2008-05-22 Byeong-Hoon Lee Flash memory device with improved program performance and smart card including the same
CN101630531A (zh) * 2008-06-23 2010-01-20 三星电子株式会社 非易失性存储器设备及非易失性存储器设备的擦除方法
US20100110793A1 (en) * 2008-11-03 2010-05-06 Moosung Kim Flash Memory Device and Memory System Including the Same

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105427884B (zh) * 2014-09-12 2019-06-28 上海华虹宏力半导体制造有限公司 一种新的x译码器电路
CN105427884A (zh) * 2014-09-12 2016-03-23 上海华虹宏力半导体制造有限公司 一种新的x译码器电路
CN104362847A (zh) * 2014-11-10 2015-02-18 无锡普雅半导体有限公司 一种数字控制上升时间和斜率的电荷泵电路
CN107086050A (zh) * 2016-02-16 2017-08-22 中芯国际集成电路制造(上海)有限公司 一种用于多时间程序存储器的泵体结构及电子装置
CN107481760A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造（天津）有限公司 负压输出电路
CN107481760B (zh) * 2016-06-08 2020-06-02 中芯国际集成电路制造（天津）有限公司 负压输出电路
CN107527657A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 用于eeprom的高压斜率反馈控制电路和方法
CN107527657B (zh) * 2016-06-20 2021-02-05 中芯国际集成电路制造(上海)有限公司 用于eeprom的高压斜率反馈控制电路和方法
CN107785048A (zh) * 2016-08-26 2018-03-09 三星电子株式会社 非易失性存储器设备
TWI735647B (zh) * 2016-09-23 2021-08-11 日商半導體能源研究所股份有限公司 半導體裝置
CN107945831A (zh) * 2016-10-12 2018-04-20 北京京存技术有限公司 减小nand闪存编程建立时间的电路和nand闪存
CN107945831B (zh) * 2016-10-12 2020-09-18 北京兆易创新科技股份有限公司 减小nand闪存编程建立时间的电路和nand闪存
CN107070201A (zh) * 2017-04-14 2017-08-18 中国电力科学研究院 一种随线馈电光纤复合架空地线用高压直流转换电源系统及方法
CN111247693A (zh) * 2017-10-19 2020-06-05 韦弗有限责任公司 聚合物分散/剪切取向的相位调制器设备
CN111247693B (zh) * 2017-10-19 2022-11-22 韦弗有限责任公司 天线
CN111048137A (zh) * 2018-10-15 2020-04-21 三星电子株式会社 高电压切换电路、非易失性存储器件和存储系统
CN111048137B (zh) * 2018-10-15 2024-05-07 三星电子株式会社 高电压切换电路、非易失性存储器件和存储系统
CN110708058A (zh) * 2019-10-24 2020-01-17 大连东软信息学院 一种基于全自旋逻辑器件的2-4线译码器及其控制方法
CN110708058B (zh) * 2019-10-24 2023-05-30 大连东软信息学院 一种基于全自旋逻辑器件的2-4线译码器及其控制方法
CN111725991A (zh) * 2020-06-22 2020-09-29 西安电子科技大学 一种高精度低纹波的负电压产生电路
CN111725991B (zh) * 2020-06-22 2023-10-27 西安电子科技大学 一种高精度低纹波的负电压产生电路
CN113838495A (zh) * 2020-06-23 2021-12-24 爱思开海力士有限公司 半导体装置及其操作方法
CN114067892A (zh) * 2021-10-09 2022-02-18 北京得瑞领新科技有限公司 固态硬盘跨温数据读取方法、存储介质及ssd设备
WO2024037462A1 (zh) * 2022-08-19 2024-02-22 华为技术有限公司 一种源驱动芯片及显示装置

Also Published As

Publication number Publication date
CN102543186B (zh) 2016-02-03
JP6075949B2 (ja) 2017-02-08
US8705273B2 (en) 2014-04-22
DE102011056141A1 (de) 2012-06-21
JP2012133871A (ja) 2012-07-12
US20120155168A1 (en) 2012-06-21

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US9836216B2 (en) Semiconductor memory device and operating method thereof
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US20190019555A1 (en) Semiconductor memory device and operating method thereof
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