CN107481760A - 负压输出电路 - Google Patents

Abstract

本发明提供一种负压输出电路，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元，所述第二电源端还连接所述负压探测单元；所述负压探测单元输出比较信号到所述比较单元，当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低。本发明中，降低输出单元中的晶体管源漏之间的压差，防止输出单元的压差过大损伤器件结构。

Description

负压输出电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种负压输出电路。

背景技术

负压输出电压广泛应用于非易失性存储器(non-volatile memory)等需要提供负高压的器件中。参考图1所示，现有技术的负压输出电路包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2，第一电源端VDD连接第一PMOS晶体管P1和第二PMOS晶体管P2，第二电源端VNN连接第一NMOS晶体管N1和第二NMOS晶体管N2，第一电源端VDD为正电压，第二电源端VNN为负电压，第一输入端iIN接第一PMOS晶体管P1的栅极，第二输入端iINb接第二PMOS晶体管P2的栅极，第一输入端iIN通过一反相电路连接第二输入端iINb，当第一输入端iIN为高电位时，第二输入端iINb为低电位，第一PMOS晶体管P1和第二NMOS晶体管N2关闭，第一输出端OUTb输出第二电源端VNN的负电压，第二PMOS晶体管P2和第一NMOS晶体管N1打开，第二输出端OUT输出第一电源端VDD的电压。因此，电路中的第一PMOS晶体管P1和第二NMOS晶体管N2源漏之间的压差为VDD-VNN，压差较大易损伤晶体管的器件结构。同样的，当第一输入端iIN为低电位时，第二PMOS晶体管P2和第一NMOS晶体管N1源漏之间的压差为VDD-VNN，压差较大易损伤晶体管的器件结构。

发明内容

本发明的目的在于，提供一种负压输出电路，解决现有技术中电路的压差过大，易损伤电路中的器件结构的问题。

为解决上述技术问题，本发明提供一种负压输出电路，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元，所述第二电源端还连接所述负压探测单元；所述负压探测单元输出比较信号到所述比较单元，当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低。

可选的，所述输出单元包括：

第一PMOS晶体管，连接于所述第一电源端和所述第一输出端之间，栅极连接所述第一输入端；

第二PMOS晶体管，连接于所述第一电源端和所述第二输出端之间，栅极连接所述第二输入端；

第一NMOS晶体管，连接于所述第一输出端与所述第二电源端之间，栅极连接所述第二输出端；

第二NMOS晶体管，连接于所述第二输出端与所述第二电源端之间，栅极连接所述第一输出端。

可选的，所述比较单元包括：

第一或非电路，输入端连接第三输入端和所述比较信号，输出端连接所述第二输入端；

第二或非电路，输入端连接所述第二输入端和所述比较信号，输出端连接所述第一输入端；

反相电路，输入端连接所述比较信号，输出端连接所述第一电源端。

可选的，所述负压探测单元包括依次连接的第一控制单元、探测单元、第二控制单元以及信号输出单元；所述第一控制单元用于控制所述探测单元中电路的开关，所述探测单元用于探测所述第二电源端的电压，并根据所述第二电源端与所述预设值之间的关系输出不同的电位信号到所述第二控制单元，所述第二控制单元接收所述探测单元输出的信号，控制所述信号输出单元输出不同的所述比较信号。

可选的，所述探测单元包括：

第三PMOS晶体管，连接于所述第一电源端与第一节点之间，栅极连接第一控制信号；

第三NMOS晶体管，连接于所述第一节点与第二节点之间，栅极连接第三电源端；

第四NMOS晶体管，连接于所述第二节点与所述第二电源端之间，栅极连接控制电压。

可选的，所述探测单元和所述第二控制单元之间还包括有第六NMOS晶体管，所述第六NMOS晶体管的源极和漏极连接于所述第三电源端之间，栅极连接所述第一节点。

可选的，所述第二控制单元包括：

第四PMOS晶体管，连接于所述第一电源端和第三节点之间，栅极连接所述第三电源端；

第五PMOS晶体管，连接于所述第三节点与所述第四节点之间，栅极连接所述第一节点；

第五NMOS晶体管，连接于所述第四节点与所述第三电源端之间，栅极连接所述第一电源端。

可选的，所述信号输出单元包括：第三或非电路，输入端连接所述第三节点和第二控制信号，输出端连接所述比较信号。

可选的，所述第三或非电路的输出端与所述比较信号之间还依次连接第二反相电路和第三反相电路。

可选的，所述第一控制单元包括：

第四或非电路，输入端连接所述第三电源端和所述第二控制信号；

第四反相电路，输入端连接所述第四或非电路的输出端，输出端连接所述第一控制信号。

可选的，所述第一控制信号为高电位，所述第二控制信号为低电位。

可选的，所述第三电源端为接地端。

可选的，所述预设值的电压大于两倍的所述控制电压。

可选的，所述控制电压为0.5V～1.5V的电压。

可选的，所述预设值为-2V～-4V的电压。

可选的，所述第一电源端为0.5V～1.5V的电压。

可选的，所述第二电源端为-6V～-8V的电压。

本发明的负压输出电路中，当所述第二电源端的电压下降到一预设值时，负压探测单元将比较信号拉高，且比较信号输出到所述比较单元，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低，使得输出单元中的第一电源端的电压由高电位下降为低电位，输出单元中的压差由高电位和第二电源端的差值下降为低电位和第二电源端的差值，从而降低输出单元中的压差，防止输出单元的压差过大损伤器件结构。

附图说明

图1为现有技术中的负压输出电路的电路示意图；

图2为改进的负压输出电路的电路示意图；

图3为本发明一实施例中的负压探测单元的电路示意图；

图4为本发明一实施例中的输出单元的电路示意图。

具体实施方式

现有技术中电路的压差过大，易损伤电路中的器件结构。为了减小电路中晶体管源漏之间的压差，发明人对现有技术仔细研究，对现有技术进行了改进，参考图2中所示，第一PMOS晶体管P1与第一输出端OUTb之间还连接第六PMOS晶体管P6，第六PMOS晶体管P6的栅极连接第三电源端VSS，第一输出端OUTb与第一NMOS晶体管N1之间还连接第七NMOS晶体管N7，第七NMOS晶体管N7的栅极连接所述第一输入端iINb。第二PMOS晶体管P2与第二输出端OUT之间连接第七PMOS晶体管P7，第七PMOS晶体管P7的栅极连接第三电源端VSS，第二输出端OUT与第二NMOS晶体管N2之间连接第八NMOS晶体管N8，第八NMOS晶体管N8的栅极连接第二输入端OUT。图2的电路中，第六PMOS晶体管P6与第一PMOS晶体管P1之间的电压的最大值为Vpth，从而将第六PMOS晶体管P6源漏之间的压差为Vpth-VNN，同样的，第二NMOS晶体管N2源漏之间的压差为Vntj-VNN。尽管，图2中的电路可以减小晶体管的最大压差，但是图2中的增加的晶体管导致电路的面积增大。

为了解决上述问题，发明人进一步研究，提出了本发明，本发明的核心思想在于，提供一种负压输出电路，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第二电源端还连接所述负压探测单元，所述负压探测单元输出比较信号到所述比较单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元；当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低，从而降低输出单元中的压差，防止输出单元的压差过大损伤器件结构。此外，本发明中不需要在输出单元中增加图2中的晶体管，并不需要增加输出单元的面积。

以下结合图3～图4对本发明的负压输出电路进行详细的描述，参考图3所示，本发明的负压输出电路包括依次连接的负压探测单元10、比较单元20和输出单元30，其中，第一输入端iIN、第二输入端iINb、第一电源端VDD和第二电源端VNN连接所述输出单元30，所述第一输入端iIN、所述第二输入端iINb以及所述第一电源端VDD还连接所述比较单元20，所述第二电源端VNN还连接所述负压探测单元10，本实施例中，所述第一电源端VDD为0.5V～1.5V的电压，所述第二电源端VNN为-6V～-8V的电压。

本发明中，负压探测单元10用于检测第二电源端VNN的电压，根据第二电源端VNN的电压的大小，所述负压探测单元10输出比较信号NEG到所述比较单元20，所述第二电源端VNN的电压由0V逐渐下降时，当第二电源端VNN的电压在0V与预设值之间时，本实施例中，所述预设值为-2V～-4V的电压，例如，-3V，所述负压探测单元10输出的比较信号为低电位，所述第一输入端iIN与所述第二输入端iINb之间的电位相反，第一电源端VDD为高电位。然而，当所述第二电源端VNN的电压下降到一预设值时，所述负压探测单元10将所述比较信号NEG由低电位拉到高电位，所述比较单元20将所述第一输入端iIN、所述第二输入端iINb以及所述第一电源端VDD的电压拉低，使得输出单元30中的最高电压为0V，从而将输出单元30种晶体管的最大压差降低到0-VNN。

本发明中，继续参考图3所示，所述输出单元30包括：

第一PMOS晶体管P1，连接于所述第一电源端VDD和所述第一输出端OUTb之间，栅极连接所述第一输入端iIN；

第二PMOS晶体管P2，连接于所述第一电源端VDD和所述第二输出端OUT之间，栅极连接所述第二输入端iINb；

第一NMOS晶体管N1，连接于所述第一输出端OUTb与所述第二电源端VNN之间，栅极连接所述第二输出端OUT；

第二NMOS晶体管，连接于所述第二输出端OUT与所述第二电源端VNN之间，栅极连接所述第一输出端OUTb。

在本实施例中，继续参考图3所示，所述比较单元20包括：

第一或非电路21，输入端连接所述第三输入端IN和所述比较信号NEG，输出端连接所述第二输入端iINb；

第二或非电路22，输入端连接所述第二输入端iINb和所述比较信号NEG，输出端连接所述第一输入端iIN；

反相电路23，输入端连接所述比较信号NEG，输出端连接所述第一电源端VDD。

参考图4所示，所述负压探测单元10包括依次相连的第一控制单元11、探测单元12、第二控制单元13、信号输出单元14，第一控制单元11用于控制探测单元12中的部分电路的开关，探测单元12用于探测第二电源端VNN的电压，并根据第二电源端VNN与预设值的电压的大小关系，控制第二控制单元13的输出不同的电位信号到信号输出单元14，信号输出单元14根据接收的第二控制单元13的电位的高低输出不同的比较信号NEG，从而比较信号NEG控制比较单元20输出的第一电源端VDD、第一输入端iIN和第二输入端iINb的电位的高低。

继续参考图4所示，所述探测单元12包括：

第三PMOS晶体管P3，连接于所述第一电源端VDD与第一节点S1之间，栅极连接第一控制信号PST_NMR；

第三NMOS晶体管N3，连接于所述第一节点S1与第二节点S2之间，栅极连接第三电源端VSS，其中，所述第三电源端VSS为接地端；

第四NMOS晶体管N4，连接于所述第二节点S2与所述第二电源端VNN之间，栅极连接控制电压VT，所述控制电压VT为0.5V～1.5V的电压，为NMOS晶体管的阈值电压。

继续参考图4所示，所述第二控制单元13包括：

第四PMOS晶体管P4，连接于所述第一电源端VDD和第三节点S3之间，栅极连接所述第三电源端VSS；

第五PMOS晶体管P5，连接于所述第三节点S3与所述第四节点S4之间，栅极连接所述第一节点S1；

第五NMOS晶体管N5，连接于所述第四节点S4与所述第三电源端VSS之间，栅极连接所述第一电源端VDD。

并且，所述探测单元12与所述第二控制单元13之间还包括有第六NMOS晶体管N6，第六NMOS晶体管N6的源极和漏极连接于所述第三电源端VSS，栅极连接所述第一节点S1，用于防止第一节点S1的电压过高。

继续参考图4所示，所述信号输出单元14包括第三或非电路101，输入端连接所述第三节点S3和第二控制信号NMR，本发明中，第二控制信号NMR为低电平，输出端连接所述比较信号NEG。所述第三或非电路101的输出端与所述比较信号NEG之间还依次连接第二反相电路102和第三反相电路103。

继续参考图4所示，所述第一控制电路11包括：第四或非电路104，输入端连接所述第三电源端VSS和所述第二控制信号NMR；第四反相电路105，输入端连接所述第四或非电路104的输出端，输出端连接所述第一控制信号PST_NMR，第三电源端VSS和第二控制信号NMR经过第四或非电路104和第四反向电路105，使得第一控制信号PST_NMR为高电位，第三PMOS晶体管P3打开，第一节点S1为高电位。

结合图3和图4中所示，本发明的负压输出电路的工作原理如下：

第二电源端VNN电压由0V并逐渐下降到预设值的过程中，第三NMOS晶体管N3和第四NMOS晶体管N4关闭，第三PMOS晶体管P3打开，第一节点S1为高电位，第五晶体管P5关闭，第四PMOS晶体管P4打开，使得第三节点S3为高电位，第三或非电路101输出低电位，比较信号NEG为低电位。当第三输入端IN为高电位时，第二输入端iINb为低电位，第一输入端iIN为高电位，第一PMOS晶体管P1、第二NMOS晶体管关闭，第一输出端OUTb输出第二电源端VNN的负电压，第二PMOS晶体管P2、第一NMOS晶体管N1打开，第二输出端OUT输出第一电源端VDD的电压。当第三输出端IN为低电位时，第二输入端iINb为高电位，第一输入端iIN为低电位，第一PMOS晶体管P1、第二NMOS晶体管打开，第一输出端OUTb输出第一电源端VDD的电压，第二PMOS晶体管P2、第一NMOS晶体管N1关闭，第二输出端OUT输出第二电源端VNN的负电压。此时，电路中的第二电源端VNN的电压较小，电路中晶体管的源漏之间的压差为VDD-VNN，并不会对晶体管的器件结构造成损伤。

当第三输入端IN为高电位时，第一输出端OUTb输出第二电源端VNN的负电压，第二输出端OUT输出第一电源端VDD的电压。当第一电源端VNN的电压继续下降，并下降到预定值时，本实施例中，预定值大于两倍的控制电压，即大于2VT，使得第四NMOS晶体管N4和第三NMOS晶体管N3打开，将第一节点S1的电位拉低，第一节点S1的电压下降为VNN的电压，使得第五PMOS晶体管P5关闭，从而第三节点S3的电压下降为低电位，第三或非电路101输出为高电位，经过第二反相电路102和第三反相电路103，负压探测电路10输出的比较信号NEG为高电位，经过第一或非电路21和第二或非电路22，使得第一输入端iIN和第二输出端iINb输出低电位，经过第一反相电路23使得第一电源端VDD的电压被拉低为低电位，从而第二输出端OUT输出低电位，使得第一PMOS晶体管P1和第二NMOS晶体管N2的压差为0-VNN的电压，从而将输出单元30中的压差降低，保护器件结构。

当第三输出端IN为低电位时，第一输出端OUTb输出第一电源端VDD的电压，第二输出端OUT输出第二电源端VNN的负电压。当第一电源端VNN的电压继续下降，并下降到预定值时，第一输入端iIN和第二输出端iINb输出低电位，第一电源端VDD的电压被拉低为低电位，使得第一输出端OUTb输出低电位，使得第二PMOS晶体管P2和第一NMOS晶体管N1源漏之间的压差为0-VNN的电压，将输出单元30中的压差降低，保护器件结构。

综上所述，本发明的负压输出电路中，当所述第二电源端的电压下降到一预设值时，负压探测单元将比较信号拉高，且比较信号输出到所述比较单元，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低，使得输出单元中的第一电源端的电压由高电位下降为低电位，输出单元中的压差由高电位和第二电源端的差值下降为低电位和第二电源端的差值，从而降低输出单元中的压差，防止输出单元的压差过大损伤器件结构。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种负压输出电路，其特征在于，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元，所述第二电源端还连接所述负压探测单元；所述负压探测单元输出比较信号到所述比较单元，当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低。

2.如权利要求1所述的负压输出电路，其特征在于，所述输出单元包括：

第一PMOS晶体管，连接于所述第一电源端和所述第一输出端之间，栅极连接所述第一输入端；

第二PMOS晶体管，连接于所述第一电源端和所述第二输出端之间，栅极连接所述第二输入端；

第一NMOS晶体管，连接于所述第一输出端与所述第二电源端之间，栅极连接所述第二输出端；

第二NMOS晶体管，连接于所述第二输出端与所述第二电源端之间，栅极连接所述第一输出端。

3.如权利要求1所述的负压输出电路，其特征在于，所述比较单元包括：

第一或非电路，输入端连接第三输入端和所述比较信号，输出端连接所述第二输入端；

第二或非电路，输入端连接所述第二输入端和所述比较信号，输出端连接所述第一输入端；

反相电路，输入端连接所述比较信号，输出端连接所述第一电源端。

4.如权利要求1所述的负压输出电路，其特征在于，所述负压探测单元包括依次连接的第一控制单元、探测单元、第二控制单元以及信号输出单元；所述第一控制单元用于控制所述探测单元中电路的开关，所述探测单元用于探测所述第二电源端的电压，并根据所述第二电源端与所述预设值之间的关系输出不同的电位信号到所述第二控制单元，所述第二控制单元接收所述探测单元输出的信号，控制所述信号输出单元输出不同的所述比较信号。

5.如权利要求4所述的负压输出电路，其特征在于，所述探测单元包括：

第三PMOS晶体管，连接于所述第一电源端与第一节点之间，栅极连接第一控制信号；

第三NMOS晶体管，连接于所述第一节点与第二节点之间，栅极连接第三电源端；

第四NMOS晶体管，连接于所述第二节点与所述第二电源端之间，栅极连接控制电压。

6.如权利要求5所述的负压输出电路，其特征在于，所述探测单元和所述第二控制单元之间还包括有第六NMOS晶体管，所述第六NMOS晶体管的源极和漏极连接于所述第三电源端之间，栅极连接所述第一节点。

7.如权利要求5所述的负压输出电路，其特征在于，所述第二控制单元包括：

第四PMOS晶体管，连接于所述第一电源端和第三节点之间，栅极连接所述第三电源端；

第五PMOS晶体管，连接于所述第三节点与所述第四节点之间，栅极连接所述第一节点；

第五NMOS晶体管，连接于所述第四节点与所述第三电源端之间，栅极连接所述第一电源端。

8.如权利要求7所述的负压输出电路，其特征在于，所述信号输出单元包括：第三或非电路，输入端连接所述第三节点和第二控制信号，输出端连接所述比较信号。

9.如权利要求8所述的负压输出电路，其特征在于，所述第三或非电路的输出端与所述比较信号之间还依次连接第二反相电路和第三反相电路。

10.如权利要求8所述的负压输出电路，其特征在于，所述第一控制单元包括：

第四或非电路，输入端连接所述第三电源端和所述第二控制信号；

第四反相电路，输入端连接所述第四或非电路的输出端，输出端连接所述第一控制信号。

11.如权利要求10所述的负压输出电路，其特征在于，所述第一控制信号为高电位，所述第二控制信号为低电位。

12.如权利要求5～11中任意一项所述的负压输出电路，其特征在于，所述第三电源端为接地端。

13.如权利要求5～11中任意一项所述的负压输出电路，其特征在于，所述预设值的电压大于两倍的所述控制电压。

14.如权利要求13所述的负压输出电路，其特征在于，所述控制电压为0.5V～1.5V的电压。

15.如权利要求1所述的负压输出电路，其特征在于，所述预设值为-2V～-4V的电压。

16.如权利要求1所述的负压输出电路，其特征在于，所述第一电源端为0.5V～1.5V的电压。

17.如权利要求1所述的负压输出电路，其特征在于，所述第二电源端为-6V～-8V的电压。