CN107025944B - 检测非易失性存储器设备中的擦除失败字线的方法 - Google Patents

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Abstract

一种用于操作非易失性存储器设备的方法首先包括向存储器单元供应擦除电压。存储器单元在三维结构的单元串中。该方法还包括执行存储器单元的第一读取操作，执行存储器单元的第二读取操作，然后基于第一和第二读取操作的结果执行第一擦除校验操作。第一擦除校验操作可以包括对第一和第二读取操作结果执行第一异或(XOR)运算。

Description

检测非易失性存储器设备中的擦除失败字线的方法
相关申请的交叉引用
于2016年1月13日提交的题为“检测非易失性存储器设备中的擦除失败字线的方法”的韩国专利申请No.10-2016-0004397整体通过引用并入本文中。
技术领域
本文中描述的一个或多个实施例涉及一种检测非易失性存储器设备中的擦除失败字线的方法。
背景技术
为了提高集成度，已经将半导体存储器设备开发为具有三维结构。当三维存储器设备中的编程/擦除操作的数目增加时，会在存储器单元中捕获到电子或者特定的字线会快速劣化。结果，即使在擦除操作期间，存储器单元的阈值电压也可能不充分降低。此外，具有高阈值电压的存储器单元可以在擦除校验操作中通过。这是因为存储器单元具有比单元串中的其它存储器单元相对更少的电阻元件。因此，擦除校验操作可以被处理为擦除通过，这会不利地影响性能。
发明内容
根据一个或多个实施例，提供了一种用于操作非易失性存储器设备的方法，所述非易失性存储器设备包括多个单元串，所述多个单元串中的每一个单元串包括多个存储器单元。该方法包括：向所述多个单元串中的每一个单元串的存储器单元供应擦除电压；通过向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加第一校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加高电压来执行第一读取操作；通过向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加第一校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加高电压来执行第二读取操作；以及通过对第一读取操作的结果和第二读取操作的结果执行第一异或(XOR)运算来执行第一擦除校验操作。
根据一个或多个其它实施例，提供一种用于操作非易失性存储器设备的方法，所述非易失性存储器设备包括在衬底上的多个单元串，所述多个单元串中的每一个单元串包括在垂直于衬底的方向上堆叠的多个存储器单元。该方法包括：向所述多个单元串中的每一个单元串的存储器单元供应擦除电压；通过向连接到所述多个单元串中的每一个单元串的存储器单元的字线施加高电压来执行第一擦除校验操作；关于被确定为擦除通过的单元串，作为第一擦除校验操作的结果，通过向连接到存储器单元的字线中的偶字线施加第一校验电压并向连接到存储器单元的字线中的奇字线施加高电压来执行第一读取操作；通过向连接到存储器单元的字线中的奇字线施加第一校验电压并向连接到存储器单元的字线中的偶字线施加高电压来执行第二读取操作；以及通过对第一读取操作的结果和第二读取操作的结果执行第一异或(XOR)运算来执行第二擦除校验操作。
根据一个或多个其它实施例，一种用于控制非易失性存储器的方法包括：执行第一读取操作，包括向连接到多个存储器单元的第一数目的字线施加第一电压，以及向连接到存储器单元的第二数目的字线施加第二电压；执行第二读取操作，包括向第二数目的字线施加第一电压，以及向第一数目的字线施加第二电压；以及基于第一和第二读取操作的结果来检测擦除失败字线，其中第一电压不同于第二电压。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了非易失性存储器设备的实施例；
图2至4示出了存储器单元阵列块的实施例；
图5A和5B示出了擦除校验操作的实施例；
图6示出了根据实施例的擦除方法的流程图；
图7示出了擦除操作期间单元串的状态的示例；
图8示出了擦除操作期间单元串的电压改变；
图9示出了擦除校验操作的实施例；
图10A至10C示出了基于第二擦除校验操作的结果的存储器单元的阈值电压分布的示例；
图11示出了擦除校验操作的另一实施例；
图12示出了存储卡系统的实施例；以及
图13示出了固态驱动系统的实施例。
具体实施方式
图1示出了检测擦除失败字线的非易失性存储器设备100的实施例。参考图1，非易失性存储器设备100可以包括存储器单元阵列110、地址解码器120、读和写电路130以及电压发生器和控制逻辑电路140。非易失性存储器没备100可以是例如NAND闪存或另一类型的存储器。
存储器单元阵列110可以经由串选择线SSL、字线WL和地选择线GSL连接到地址解码器120，并且可以经由位线BL连接到读和写电路130。存储器单元阵列110可以包括多个存储器块BLK1至BLKn。
存储器块BLK1至BLKn中的每一个可以包括多个存储器单元和多个选择晶体管。存储器单元可以连接到字线WL。选择晶体管可以连接到串选择线SSL或地选择线GSL。存储器块BLK1至BLKn的存储器单元可以在垂直于衬底的方向上堆叠以形成三维结构。存储器单元中的每一个可以存储一个或多个位。
地址解码器120可以经由串选择线SSL、字线WL和地选择线GSL连接到存储器单元阵列110。地址解码器120可以响应于电压发生器和控制逻辑电路140的控制而操作。地址解码器120可以从外部设备接收地址ADDR。
地址解码器120可以对接收到的地址ADDR的行地址进行解码。地址解码器120使用解码的行地址来选择串选择线SSL、字线WL和地选择线GSL。地址解码器120可以从电压发生器和控制逻辑电路140接收各种电压，并且可以将接收到的电压供应给选择的和未选择的串选择线SSL、字线WL和地选择线GSL中的每一个。
地址解码器120可以对接收到的地址ADDR的列地址进行解码。将解码的列地址DCA提供给读和写电路130。在一个实施例中，地址解码器120可以包括诸如行解码器、列解码器、地址缓冲器等组件。
读和写电路130经由位线BL连接到存储器单元阵列110，并与外部设备交换数据。读和写电路130可以响应于电压发生器和控制逻辑电路140的控制而操作。读和写电路130可以从地址解码器120接收解码的列地址DCA。读和写电路130可以使用解码的列地址DCA来选择位线BL。
读和写电路130可以从外部设备接收数据DATA，并且可以将接收到的数据DATA写入存储器单元阵列110。读和写电路130可以从存储器单元阵列110读取数据DATA，并且可以将读取的数据DATA提供给外部设备。
读和写电路130可以包括诸如页缓冲器(或页寄存器)、列选择电路、数据缓冲器等组件。页缓冲器可以作为用于临时存储数据以写入连接到所选字线的存储器单元的写驱动器操作，或作为用于感测和放大从连接到所选字线的存储器单元读取的数据的感测放大器操作。
读和写电路130的页缓冲器可以包括锁存器132和134，以在存储器单元阵列110的擦除操作之后，在擦除校验操作中存储从存储器单元阵列110读取的数据。锁存器132和134可以存储通过向连接到存储器单元阵列110中的单元串的存储器单元的字线WL施加高电压或校验电压来执行读取的结果。锁存器132和134中存储的数据可以是擦除校验读取的结果。
根据实施例，第一锁存器132可以存储与存储器单元阵列110的字线WL中的偶字线有关的擦除校验读取的结果。第二锁存器134可以存储与奇字线有关的擦除校验读取的结果。在另一实施例中，第一锁存器132可以存储与奇字线有关的擦除校验读取的结果，且第二锁存器134可以存储与偶字线有关的擦除校验读取的结果。
电压发生器和控制逻辑电路140可以连接到地址解码器120以及读和写电路130。电压发生器和控制逻辑电路140可以产生用于与非易失性存储器设备100的编程、读取和擦除操作相关的操作的各种电压。电压发生器和控制逻辑电路140可以控制非易失性存储器设备100的一般操作。电压发生器和控制逻辑电路140可以响应于从外部设备或主机提供的控制信号CTRL和命令CMD而操作。
电压发生器和控制逻辑电路140可以包括用于在非易失性存储器设备100的擦除校验操作中检测擦除失败字线的逻辑电路单元142。逻辑电路单元142可以用作或包括用于例如执行与读和写电路130的页缓冲器的第一锁存器132中存储的数据和读和写电路130的页缓冲器的第二锁存器134中存储的数据有关的异或(XOR)运算的运算单元。稍后将参考图10A至10C描述XOR运算单元142的一个实施例的运算。
基于XOR运算单元142的结果，在向电压发生器和控制逻辑电路140施加等于或高于校验电压的电压的情况下，当连接到偶字线的存储器单元的阈值电压分布和连接到奇字线的存储器单元的阈值电压分布彼此不同时，电压发生器和控制逻辑电路140可以将擦除校验操作确定为擦除失败。
基于XOR运算单元142的结果，在向电压发生器和控制逻辑电路140施加等于或高于校验电压的电压的情况下，当连接到偶字线的存储器单元的阈值电压分布和连接到奇字线的存储器单元的阈值电压分布彼此相同时，电压发生器和控制逻辑电路140可以将擦除校验操作确定为擦除通过。
图2至4示出了图1的存储器单元阵列110的多个存储器块BLK1至BLKn的实施例。图2示出了存储器单元阵列110的实施例。图3是图2的存储器块BLK1至BLKn中的存储器块BLKi的一部分的透视横截面图。图4是存储器块BLKi的电路图。
参考图2，存储器单元阵列110包括存储器块BLK1至BLKn，其中的每一个具有三维结构(或垂直结构)。例如，存储器块BLK1至BLKn中的每一个可以包括在第一至第三方向(X、Y和Z方向)上延伸的结构。存储器块BLK1至BLKn中的每一个可以包括在第三方向(Z方向)上延伸的多个单元串CS。多个单元串CS可以在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。
单元串CS中的每一个连接到位线BL、串选择线SSL、字线WL、地选择线GSL和公共源极线。在图3中公共源极线被示出为公共源极区CSR。存储器块BLK1至BLKn中的每一个可以连接到位线BL、串选择线SSL、字线WL、地选择线GSL和公共源极线。
参考图3，存储器块BLKi包括在第一至第三方向(X、Y和Z方向)上延伸的三维结构。首先，提供衬底401。例如，衬底401可以包括掺杂有第一导电类型的硅材料，例如，衬底401可以包括掺杂有p导电类型的硅材料。衬底401可以是p导电类型阱(例如，口袋p阱)。在下文中，假设衬底401包括p导电类型硅。然而，衬底401可以是具有不同导电类型的与p导电类型硅不同的材料。
多个公共源极区CSR在衬底401上在第二方向(Y方向)上延伸并且在第一方向(X方向)上彼此间隔开。公共源极区CSR可以共同地彼此连接以形成公共源极线CSL。公共源极区CSR具有不同于衬底401的导电类型的第二导电类型。例如，公共源极区CSR可以具有n导电类型。
多个绝缘材料402a和402在相邻的一对公共源极区CSR之间在与衬底401交叉或垂直的第三方向(Z方向)上顺序地被提供在衬底401上。绝缘材料402a和402在第三方向(Z方向)上彼此间隔开并且在第二方向(Y方向)上延伸。绝缘材料402a和402可以包括绝缘材料，例如半导体氧化物层。绝缘材料402a和402中接触衬底401的绝缘材料402a可以比绝缘材料402薄。
多个柱状物PL被提供在相邻的一对公共源极区CSR之间并且在第一方向(X方向)上彼此间隔开。柱状物PL在第三方向(Z方向)上穿透绝缘材料402a和402。柱状物PL可以穿透绝缘材料402a和402以接触衬底401。柱状物PL可以包括沟道层404和沟道层404中的内部材料405。沟道层404可以包括具有与衬底401的导电类型相同的第一导电类型的半导体材料(例如，硅)。内部材料405可以包括绝缘材料，诸如氧化硅层。
在相邻的一对公共源极区CSR之间，信息存储层406在绝缘材料402a和402以及柱状物PLS的暴露表面上。信息存储层406可以通过捕获或泄漏电荷来存储信息。
在相邻的一对公共源极区CSR之间以及在绝缘材料402a和402之间，导电材料CM1至CM8在信息存储层406的暴露表面上。导电材料CM1至CM8可以在第二方向(Y方向)上延伸，并且可以彼此分离开了公共源极区CSR上切割的字线切割WL。字线切割WL切割可以在第二方向(Y方向)上延伸并且可以暴露公共源极区CSR。导电材料CM1至CM8可以包括金属导电材料。导电材料CM1至CM8可以包括非金属导电材料，例如多晶硅。导电材料CM1至CM8可以从衬底401按次序具有第一至第八高度。
多个漏极407在柱状物PL上。漏极407可以包括第二导电类型的半导体材料(例如，硅)。漏极407可以在柱状物PL的沟道层404上方延伸。位线BL在漏极407上，在第一方向(X方向)上延伸，并且在第二方向(Y方向)上彼此间隔开。位线BL连接到漏极407。漏极407和位线BL可以例如经由接触插塞彼此连接。位线BL可以包括金属导电材料或非金属导电材料，例如多晶硅。
柱状物PL与信息存储层406和导电材料CM1至CM8一起形成多个单元串。单元串中的每一个形成在垂直于衬底401的方向上堆叠的多个单元晶体管。单元晶体管CT包括导电材料CM1至CM8，柱状物PL以及在导电材料CM1至CM8与柱状物PL之间的信息存储层406。
导电材料CM1至CM8作为单元晶体管CT的栅极(或控制栅极)操作。例如，第一导电材料CM1可以形成具有信息存储层406和柱状物PL的地选择晶体管GST。第一导电材料CM1可以形成共同地连接为一个的一个地选择线GSL。第二至第七导电材料CM2至CM7可以与信息存储层406和柱状物PL一起形成第一至第六存储器单元MC1至MC6。第二至第七导电材料CM2至CM7可以形成第一至第六字线WL1至WL6。第八导电材料CM8可以与信息存储层406和柱状物PL一起形成串选择晶体管CST。第八导电材料CM8可以形成串选择线SSL1和SSL2。
参考图4，在位线BL1和BL2与公共源极线CSL之间提供单元串CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22可以包括连接到串选择线SSL的串选择晶体管SST、分别连接到字线WL1至WL6的存储器单元MC1至MC6以及连接到地选择线GSL的地选择晶体管GST。
具有相同高度的存储器单元共同地连接到一条字线。因此，当电压被施加到特定高度的字线时，该电压被施加到所有单元串CS11、CS12、CS21和CS22。
具有不同行的单元串CS11、CS12、CS21和CS22中的每一个连接到不同的串选择线SSL1或SSL2。可以选择和不选择第一和第二串选择线SSL1和SSL2，使得可以以行为单位，选择和不选择单元串CS11、CS12、CS21和CS22。
单元串CS11、CS12、CS21和CS22以列为单位连接到位线BL1和BL2。单元串CS11和CS21连接在第一位线BL1与公共源极线CSL之间。单元串CS12和CS22连接在第二位线BL2和公共源极线CSL之间。可以选择和不选择位线BL1和BL2，使得可以以列为单位选择和不选择单元串CS11、CS12、CS21和CS22。
在存储器块BLKi中，单元串的行数可以增加或减少。当单元串的行数改变时，连接到单元串的行的串选择线的数目和连接到一个位线的单元串的数目也可以改变。当单元串的行数改变时，连接到单元串的行的地选择线的数目也可以改变。
单元串的列数可以增加或减少。当单元串的列数改变时，连接到单元串的列的位线的数目和连接到一个串选择线的单元串的数目也可以改变。
电池串的高度可以增加或减小。例如，在单元串中的每一个中堆叠的存储器单元的数目可以增加或减少。当单元串中的每一个中堆叠的存储器单元的数目改变时，字线的数目也可以改变。例如，单元串中的每一个中的串选择晶体管的数目或者地选择晶体管的数目可以增加。当单元串中的每一个中的串选择晶体管的数目或者地选择晶体管的数目改变时，串选择线的数目或者地选择线的数目也可以改变。当串选择晶体管的数目或者地选择晶体管的数目增加时，串选择晶体管或者地选择晶体管可以以例如与存储器单元MC1至MC6的形状相同的形状堆叠。
为了将数据写入存储器单元MC1至MC6，首先，执行擦除操作，使得存储器单元MC1至MC6具有预定的负(-)阈值电压。以块BLK1至BLKn为单位执行擦除操作。此后，通过在预定时间期间将高电压Vpgm施加到连接到所选择的存储器单元的字线，对选择的存储器单元执行编程操作。
在擦除操作期间，位线BL1和BL2可以浮置，并且串选择线SSL1和SSL2以及地选择线GSL可以浮置。可以将地电压VSS施加到字线WL1至WL6，并且可以将高擦除电压Vers施加到衬底401(参见例如图3)。可以将施加到衬底401的擦除电压Vers施加到沟道层404(图3)。沟道层404可以用擦除电压Vers充电。由于施加到字线WL1至WL6的地电压VSS与施加到沟道层404的擦除电压Vers之间的电压差，在存储器单元MC1至MC6中捕获的电荷会泄漏。因此，存储器单元MC1至MC6的阈值电压可以降低。
图5A和5B示出了图4的存储器单元MC1至MC6的擦除校验操作的实施例。参考图5A，为了校验存储器单元MC1至MC6是否具有负(-)阈值电压，向位线BL施加电源电压VCC。为了接通串选择晶体管SST和地选择晶体管GST，将串选择电压VSSL施加到串选择线SSL，并且将地选择电压VGSL施加到地选择线GSL。例如，串选择线电压VSSL和地选择线电压VGSL可以是电源电压VCC或具有与电源电压VCC类似的电压电平的电压。可以将负(-)第一读电压VL1施加到所有字线WL1至WL6。
当所有存储器单元MC1至MC6具有等于或低于负(-)第一读电压VL1的阈值电压时，充入位线BL中的电源电压VCC可以被放电到公共源极线CSL，并且位线BL的电压可以减小。当位线BL的电压低于预定的参考电压Vref时，读和写电路130(图1)中的页缓冲器可以存储例如连接到对应位线BL的锁存器中的逻辑低。可以将擦除校验读取的结果提供给电压发生器和控制逻辑电路140，并且可以将逻辑低的读取结果确定为擦除通过。
在存储器单元MC1至MC6当中，可能存在具有不充分降低的阈值电压的存储器单元。例如，当假设存储器单元MC4具有高的阈值电压时，位线BL的电压可以高于参考电压Vref，并且页缓冲器的锁存器可以存储例如逻辑高。逻辑高的读取结果可以由电压发生器和控制逻辑电路140确定为擦除失败。
然而，当位线BL的电压低于参考电压Vref时，如果存储器单元MC4具有高阈值电压，可以将擦除校验读取的结果确定为擦除通过。这可能是因为施加到字线WL1至WL6的负(-)第一读电压VL1不足够高于存储器单元MC1至MC6(除了MC4)的阈值电压而发生。此外，这可能在以下情况中发生。在存储器单元MC4的电阻元件与存储器单元MC1至MC6(除了MC4)的电阻元件的比率相对小的情况下，存在与存储器单元MC连接的擦除失败字线时流动的单元串电流Ics和不存在擦除失败字线时流动的单元串电流Ics之间的差异不大。因此，擦除失败字线没有被检测到，并且擦除校验操作可能被确定为擦除通过。
为了解决这个问题，可以将负(-)第二读电压VL2仅施加到字线WL1至WL6中选择的字线WL4，并且可以将高电压VH1施加到字线WL1至WL3、WL5和WL6，如图5B所示。第二读电压VL2是具有比第一读电压VL1低的电压电平的电压，并且可以精确地标识连接到所选择的字线WL4的存储器单元MC4的阈值电压是否具有与负(-)第二读电压VL1类似的电压电平。
当存储器单元MC4具有比负(-)第二读电压VL1高的阈值电压时，单元串电流Ics不流动。因此，位线BL的电压可以保持为电源电压VCC。当位线BL的电压高于预定的参考电压Vref时，读和写电路130(图1)中的页缓冲器可以存储例如连接到位线BL的锁存器中的逻辑高。可以将逻辑高的擦除校验读取的结果提供给电压发生器和控制逻辑电路140，并且擦除校验操作可以被确定为擦除失败。
如果针对字线WL1至WL6中的每一个分开地确定擦除通过/失败，则可以执行精确校验，如图5B所示。然而，针对字线WL1至WL6中的每一个分开地确定擦除通过/失败花费很多时间。在下文中，将参考图6至11详细描述检测擦除失败字线同时减少擦除校验操作时间的方法的实施例。
图6示出了擦除方法的实施例。图7示出了擦除操作期间单元串的状态的示例。图8示出了擦除操作期间单元串的电压改变的示例。
参考图6和图1和7，在操作S610中供应擦除电压。位线BL可以是浮置的，并且串选择线SSL、地选择线GSL和公共源极线CSL可以是浮置的。
可以将地电压VSS施加到字线WL1至WL6。可以将高擦除电压Vers施加到衬底401。由于施加到字线WL1至WL6的地电压VSS和施加到衬底401的擦除电压Vers之间的电压差，在存储器单元MC1至MC6中捕获的电荷会泄漏。因此，存储器单元MC1至MC6的阈值电压可以降低。
根据一个实施例，可以将串选择线电压VSSL或地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL。串选择线电压VSSL可以是用来接通串选择晶体管的电压。地选择线电压VGSL可以是用来接通地选择晶体管的电压。可以将具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)施加到字线WL1至WL6。
在操作S620中，通过将高电压VH1施加到字线WL1至WL6来执行第一擦除校验操作。高电压VH1可以是在读取操作期间施加到未选择的字线的未选择的读电压Vread。
将第一位线电压VBL1施加到位线BL。第一位线电压VBL1可以是电源电压VCC。
可以将串选择线电压VSSL和地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL，以分别接通串选择晶体管SST和地选择晶体管GST。根据实施例，在读取操作期间可以将施加到未选择的字线的电源电压VCC或未选择的读电压Vread施加到串选择线SSL和地选择线GSL中的每一个。
将公共源极线电压VCSL施加到公共源极线CSL。公共源极线电压VCSL可以是地电压VSS或具有与地电压VSS类似的电压电平的低电压(包括正(+)电压和负(-)电压)。
将衬底电压VSUB施加到衬底401。衬底电压VSUB可以是地电压VSS或具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)。
图8示出了当第一擦除校验操作(S620)时的单元串的电压改变的示例。参考图8，在时间T1，第一位线电压VBL1被预充电在位线BL中。在时间T2，向串选择线SSL、字线WL1至WL6、地选择线GSL和公共源极线CSL中的每一个施加电压。
将串选择线电压VSSL施加到串选择线SSL以接通串选择晶体管SST。将高电压VH1施加到字线WL以接通存储器单元MC1至MC6。将地选择线电压VSGL施加到地选择线GSL以接通地选择晶体管GST。
在单元串中，当由于存储器单元MC1至MC6被接通并且充电到位线BL中的第一位线电压VBL1被放电到公共源极线CSL时，位线BL的电压降低，并且位线BL的电压变得低于参考电压vref。因此，可以将该单元串分类为第一擦除校验通过串。
在单元串中，当存储器单元MC1至MC6中的一个关断时，位线BL的电压可以保持为第一位线电压VBL1或者可以高于参考电压Vref。因此，可以将该单元串分类为第一擦除校验失败串。
在操作S620中，当存储器块BLKi(图2)中的第一擦除校验失败串的数目等于或高于用于校正从非易失性存储器100(图1)读取的数据的错误的错误校正单元的位数时，存储器块BLKi可以被处理为擦除失败，并且擦除操作可以结束。
在操作S620中，当存储器块BLKi(图2)中的第一擦除校验失败串的数目小于错误校正单元的位数时，存储器块BLKi可以被处理为第一擦除校验通过，并且可以执行操作S630。
在操作S630中，执行第二擦除校验操作。第二擦除校验操作可以包括执行与连接到存储器块BLKi中的单元串的字线WL中的偶字线有关的第一读取操作，执行与奇字线有关的第二读取操作，以及对第一读取操作的结果和第二读取的结果执行第一XOR运算。稍后将参考图9至11描述第二擦除校验操作的实施例。
图9示出了擦除校验操作的实施例，且特别是图2的第二擦除校验操作。图10A至10C示出了基于第二擦除校验操作的结果的存储器单元的阈值电压分布的示例。
参考图9和图1和图7，在操作S902中，确定被处理为第一擦除校验通过的存储器块BLKi是否处于手指校验操作的状态。手指校验操作可以由电压发生器和控制逻辑电路140控制。当手指校验操作处于非激活状态(否)时，执行操作S903。
在操作S903中，在第一擦除校验操作(图6的S620)中被处理为第一擦除校验通过的存储器块BLKi可以被处理为擦除状态通过，并且可以结束擦除操作。
在操作S902中，当手指校验操作处于激活状态(是)时，执行偶校验操作(S904)。在偶校验操作(S904)中，将第一校验电压VFY1施加到单元串中的偶字线WL2、WL4和WL6，并且将高电压VH1施加到奇字线WL1、WL3和WL5。第一校验电压VFY1可以是被擦除的存储器单元MC1至MC6的阈值电压的上限。第一校验电压VFY1可以是地电压VSS或负(-)电压。
将第一位线电压VBL1施加到位线BL。第一位线电压VBL1可以是例如电源电压VCC。
可以将串选择线电压VSSL和地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL，以分别接通串选择晶体管SST和地选择晶体管GST。根据一个实施例，在读取操作期间施加到未选择的字线的电源电压VCC或未选择的读电压Vread可以被施加到串选择线SSL和地选择线GSL中的每一个。
将公共源极线电压VCSL施加到公共源极线CSL。公共源极线电压VCSL可以是地电压VSS或具有与地电压VSS类似的电压电平的低电压(包括正(+)电压和负(-)电压)。
将衬底电压VSUB施加到衬底401。衬底电压VSUB可以是地电压VSS或具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)。
在操作S904中，在第一擦除校验操作(图6的S620)中已经标识了连接到具有高电压VH1的奇字线WL1、WL3和WL5的存储器单元MC1、MC3和MC4被接通。当将第一校验电压VFY1施加到偶字线WL2、WL4和WL6时，位线BL的电压可以基于连接到偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6的阈值电压分布而改变。
在操作S906中，当存储器单元MC1至MC6根据第一校验电压VFY1被接通时，位线BL的电压从第一位线电压VBL1减小。当位线BL的电压低于参考电压Vref时，读和写电路130(图1)中的页缓冲器可以在与对应的位线BL连接的第一锁存器132(图1)中存储例如逻辑低。
当连接到偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6中的至少一个根据第一校验电压VFY1被关断时，位线BL的电压保持为第一位线电压VBL1。当位线BL的电压高于参考电压Vref时，读和写电路130中的页缓冲器可以在与对应的位线BL连接的第一锁存器132中存储例如逻辑高。页缓冲器的第一锁存器132中存储的数据可以是与偶字线WL2、WL4和WL6有关的擦除校验读取的结果。
在操作S908中，执行奇校验操作。在奇校验操作(S908)中，将第一校验电压VFY1施加到单元串中的奇字线WL1、WL3和WL5，并且将高电压VH1施加到偶字线WL2、WL4和WL6。
将第一位线电压VBL1施加到位线BL。第一位线电压VBL1可以是电源电压VCC。
可以将串选择线电压VSSL和地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL，以分别接通串选择晶体管SST和地选择晶体管GST。根据实施例，在读取操作期间施加到未选择的字线的电源电压VCC或未选择的读电压Vread可以被施加到串选择线SSL和地选择线GSL中的每一个。
将公共源极线电压VCSL施加到公共源极线CSL。公共源极线电压VCSL可以是地电压VSS或具有与地电压VSS类似的电压电平的低电压(包括正(+)电压和负(-)电压)。
将衬底电压VSUB施加到衬底401。衬底电压VSUB可以是地电压VSS或具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)。
在操作S908中，在第一擦除校验操作(图6的S620)中已经标识了连接到具有高电压VH1的偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6被接通。当将第一校验电压VFY1施加到奇字线WL1、WL3和WL5时，位线BL的电压可以基于连接到奇字线WL1、WL3和WL5的存储器单元MC1、MC3和MC5的阈值电压分布而改变。
在操作S910中，当存储器单元MC1至MC6根据第一校验电压VFY1被接通时，位线BL的电压从第一位线电压VBL1减小。当位线BL的电压低于参考电压Vref时，读和写电路130(图1)中的页缓冲器可以在与对应的位线BL连接的第二锁存器134(图1)中存储例如逻辑低。
当连接到奇字线WL1、WL3和WL5的存储器单元MC1、MC3和MC5中的至少一个根据第一校验电压VFY1被关断时，位线BL的电压保持为第一位线电压VBL1。当位线BL的电压高于参考电压Vref时，读和写电路130中的页缓冲器可以在对应的位线BL连接到的第二锁存器134中存储例如逻辑高。页缓冲器的第二锁存器134中存储的数据可以是与奇字线WL1、WL3和WL5有关的擦除校验读取的结果。
在操作S912中，相对于第一锁存器132中存储的与偶字线WL2、WL4和WL6有关的擦除校验读取的结果和第二锁存器134中存储的与奇字线WL1、WL3和WL5有关的擦除校验读取的结果，执行XOR运算。此外，作为XOR运算的结果，对第一逻辑值，例如逻辑高(位“1”)的数目进行计数。
作为逻辑高的XOR运算的结果可以对应于连接到偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6的阈值电压分布和连接到奇字线WL1、WL3和WL5的存储器单元MC2、MC4和MC6的阈值电压分布彼此不同的情况，如图10A所示。
在图10A中，偶字线WL2、WL4和WL6的阈值电压分布E和奇字线WL1、WL3和WL5的阈值电压分布O在区域A中彼此不交叠，所述区域A是等于或高于第一校验电压VFY1的区域。区域A可以具有作为XOR运算XOR的结果的逻辑高。
作为逻辑低的XOR运算的结果可以对应于偶字线WL2、WL4和WL6的阈值电压分布E和奇字线WL1、WL3和WL5的阈值电压分布O等于或低于第一校验电压VFY1的情况，如图10B所示。
此外，作为逻辑低的XOR运算的结果可以对应于偶字线WL2、WL4和WL6的阈值电压分布E和奇字线WL1、WL3和WL5的阈值电压分布O存在于等于或大于第一校验电压VFY1的区域B中并且阈值电压分布E和O的形状相同的情况，如图10C所示。
在第二擦除校验操作中，可以校验偶字线WL2、WL4和WL6的阈值电压分布E与奇字线WL1、WL3和WL5的阈值电压分布O之间的差。因此，即使阈值电压分布E和O存在于等于或大于第一校验电压VFY1的区域B中，阈值电压分布E和O也是相同的。因此，可以将第二擦除校验操作确定为擦除通过。
在操作S914中，将XOR运算的逻辑高(位“1”)的数目与第一值NUMECC进行比较。第一值NUMEcC表示用于校正从非易失性存储器设备100(图1)读取的数据的错误的错误校正单元的位数。在操作S903中，当XOR运算的逻辑高(位“1”)的数目等于或小于第一值NUMECC时，电压发生器和控制逻辑电路140(图1)的XOR运算单元142(图1)可以将存储器块BLKi处理为擦除状态通过并结束擦除操作。
在操作S916中，当XOR运算的逻辑高(位“1”)的数目大于第一值NUMEcc时，XOR运算单元142可以将存储器块BLKi处理为擦除状态失败并结束擦除操作。
图11示出了可以在图6的第二擦除校验操作之后执行的附加擦除校验操作(S1100)的实施例。
参考图1、7和9，图11的附加擦除校验操作(S1100)可以在使用图9中的第一校验电压VFY1的第二擦除校验操作(S630)之后执行。在附加擦除校验操作S1100中，可以使用与第二擦除校验操作S630中使用的第一校验电压VFY1不同的第二校验电压VFY2。因此，可以精确地检测擦除失败字线。
在操作S1102中，确定在第二擦除校验操作(S630)中被确定为擦除通过的存储器块BLKi是否处于确定附加擦除校验操作的状态。附加擦除校验操作可以由电压发生器和控制逻辑电路140控制。当附加擦除校验操作处于非激活状态(否)时，执行操作S1103。在操作S1103中，可以将存储器块BLKi处理为擦除状态通过，并且擦除操作可以结束。
在操作S1102中，当附加擦除校验操作是激活状态(是)时，在操作S1104中执行偶校验操作。在偶校验操作(S1104)中，将第二校验电压VFY2施加到单元串中的偶字线WL2、WL4和WL6，并且将高电压VH1施加到奇字线WL1、WL3和WL5。第二校验电压VFY2可以是与第一校验电压VFY1不同的电压。例如，第二校验电压VFY2可以是低于第一校验电压VFY1的电压。
将第一位线电压VBL1施加到位线BL。第一位线电压VBL1可以是电源电压VCC。
可以将串选择线电压VSSL和地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL，以分别接通串选择晶体管SST和地选择晶体管GST。根据实施例，在读取操作中施加到未选择的字线的电源电压VCC或未选择的读电压Vread可以被施加到串选择线SSL和地选择线GSL中的每一个。
将公共源极线电压VCSL施加到公共源极线CSL。公共源极线电压VCSL可以是地电压VSS或具有与地电压VSS类似的电压电平的低电压(包括正(+)电压和负(-)电压)。
将衬底电压VSUB施加到衬底401。衬底电压VSUB可以是地电压VSS或具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)。
在操作S1104中，在第一擦除校验操作(图6的S620)和手指校验操作(图9的S630)中已经标识了连接到高电压VH1的奇字线WL1、WL3和WL5的存储器单元MCi、MC3和MC4被接通。当将第二校验电压VFY2施加到偶字线WL2、WL4和WL6时，位线BL的电压可以基于连接到偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6的阈值电压分布而改变。
在操作S1106中，当存储器单元MC1至MC6响应于第二校验电压VFY2而接通时，位线BL的电压从第一位线电压VBL1减小。当位线BL的电压低于参考电压Vref时，读和写电路130(图1)中的页缓冲器可以与对应的位线BL连接的第一锁存器132(图1)中存储例如逻辑低。
当连接到偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6中的至少一个响应于第二校验电压VFY2而关断时，位线BL的电压保持为第一位线电压VBL1。当位线BL的电压高于参考电压Vref时，读和写电路130中的页缓冲器可以在与对应的位线BL连接的第一锁存器132中存储例如逻辑高。页缓冲器的第一锁存器132中存储的数据可以是与偶字线WL2、WL4和WL6有关的附加擦除校验读取的结果。
在操作S1108中，执行奇校验操作。在奇校验操作(S1108)中，将第二校验电压VFY2施加到单元串中的奇字线WL1、WL3和WL5，并且将高电压VH1施加到偶字线WL2、WL4和WL6。
将第一位线电压VBL1施加到位线BL。第一位线电压VBL1可以是电源电压VCC。
可以将串选择线电压VSSL和地选择线电压VGSL分别施加到串选择线SSL和地选择线GSL，以分别接通串选择晶体管SST和地选择晶体管GST。根据实施例，在读取操作期间施加到未选择的字线的电源电压VCC或未选择的读电压Vread可以被施加到串选择线SSL和地选择线GSL中的每一个。
将公共源极线电压VCSL施加到公共源极线CSL。公共源极线电压VCSL可以是地电压VSS或具有与地电压VSS类似的电压电平的低电压(包括正(+)电压和负(-)电压)。
将衬底电压VSUB施加到衬底401。衬底电压VSUB可以是地电压VSS或具有与地电压VSS类似的电平的低电压(包括正(+)电压和负(-)电压)。
在操作S1108中，在第一擦除校验操作(图6的S620)和手指校验操作(图9的S630)中已经标识了连接到高电压VH1的偶字线WL2、WL4和WL6的存储器单元MC2、MC4和MC6被接通。当将第二校验电压VFY2施加到奇字线WL1、WL3和WL5时，位线BL的电压可以基于连接到奇字线WL1、WL3和WL5的存储器单元MC1、MC3和MC5的阈值电压分布而改变。
在操作S1110中，当存储器单元MC1至MC6响应于第二校验电压VFY2而接通时，位线BL的电压从第一位线电压VBL1减小。当位线BL的电压低于参考电压Vref时，读和写电路130(图1)中的页缓冲器可以在与对应的位线BL连接的第二锁存器134(图1)中存储例如逻辑低。
当连接到奇字线WL1、WL3和WL5的存储器单元MC1、MC3和MC5中的至少一个响应于第二校验电压VFY2而关断时，位线BL的电压保持为第一位线电压VBL1。当位线BL的电压高于参考电压Vref时，读和写电路130中的页缓冲器可以在与对应的位线BL连接的第二锁存器134中存储例如逻辑高。页缓冲器的第二锁存器134中存储的数据可以是与奇字线WL1、WL3和WL5有关的附加擦除校验读取的结果。
在操作S1112中，相对于第一锁存器132中存储的与偶字线WL2、WL4和WL6有关的附加擦除校验读取的结果和第二锁存器134中存储的与奇字线WL1、WL3和WL5有关的附加擦除校验读取的结果执行XOR运算。此外，作为XOR运算的结果，对第一逻辑值，例如逻辑高(位“1”)的数目进行计数。
在操作S1114中，将XOR运算的逻辑高(位“1”)的数目与第一值NUMECC进行比较。当XOR运算的逻辑高(位“1”)的数目等于或小于第一值NUMECC时，电压发生器和控制逻辑电路140(图1)的XOR运算单元142(图1)在操作S1103中可以将存储器块BLKi处理为擦除状态通过并结束擦除操作。
当XOR运算的逻辑高(位“1”)的数目大于第一值NUMECC时，XOR运算单元142在操作S1116中可以将存储器块BLKi处理为擦除状态失败并结束擦除操作。
图12示出了根据前述实施例中的一个或多个的包括非易失性存储器设备的存储器卡系统1200的实施例。参考图12，存储器卡系统1200可以包括主机1210和存储器卡1220。主机1210可以包括主机控制器1211和主机连接单元1212。存储器卡1220可以包括卡连接单元1221、卡控制器1222和非易失性存储器设备1223。
非易失性存储器设备1223可以使用图1至11中的实施例中的一个或多个来实现。非易失性存储器设备1223可以向多个单元串的存储器单元施加擦除电压，通过向连接到单元串的存储器单元的偶字施加第一校验电压并向奇字线施加高电压来执行第一读取操作，通过向连接到单元串的存储器单元的奇字线施加第一校验电压并向偶字线施加高电压来执行第二读取操作，并且通过对第一读取操作的结果和第二读取操作的结果执行XOR运算来执行擦除校验操作。非易失性存储器设备1223可以通过基于XOR运算的结果确定擦除校验操作的擦除通过/失败来检测擦除失败字线。
主机1210可以将数据DATA写入存储器卡1220或读取存储器卡1220中存储的数据DATA。主机控制器1211可以经由主机连接单元1212将主机1210中的时钟发生器中产生的时钟信号CLK和数据DATA发送到存储器卡1220。
响应于经由卡连接单元1221接收到的请求，卡控制器1222可以通过使数据DATA与在卡控制器1222中的时钟发生器中产生的时钟信号CLK同步来向非易失性存储器设备1223提供数据DATA。非易失性存储器设备1223可以存储从主机1210发送的数据DATA。
存储器卡1220可以被实现为紧凑型闪速卡(CFC)、微型驱动、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、通用闪存设备(UFS)、存储棒、通用串行总线(USB)闪存驱动器等。
图13示出了包括对应于上述实施例中的任何一个的非易失性存储器设备的固态驱动(SSD)系统1300。参考图13，SSD系统1300可以包括主机1310和SSD 1320。SSD 1320经由信号连接器与主机1310交换信号，并经由电源连接器接收电力。SSD 1320可以包括SSD控制器1321、辅助电源设备1322和多个非易失性存储器设备1323、1324和1325。
多个非易失性存储器设备1323、1324和1325中的每一个可以是图1至11中的实施例中的任何一个。非易失性存储器设备1323、1324和1325中的每一个可以向多个单元串的存储器单元施加擦除电压，通过向连接到单元串的存储器单元的偶字线施加第一校验电压并向奇字线施加高电压来执行第一读取操作，通过向连接到单元串的存储器单元的奇字线施加第一校验电压并向偶字线施加高电压来执行第二读取操作，并且通过对第一读取操作的结果和第二读取操作的结果执行XOR运算来执行擦除校验操作。非易失性存储器设备1323、1324和1325中的每一个可以通过基于XOR运算的结果确定擦除校验操作的擦除通过/失败来检测擦除失败字线。
可以通过由计算机、处理器、控制器或其它信号处理设备执行的代码或指令来整体或部分地执行本文中所描述的方法、过程和/或操作。计算机、处理器、控制器或其他信号处理设备可以是本文中所描述的那些或除了本文中所描述的元件之外的设备。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换成用于执行本文中的方法的专用处理器。
本文中所公开的实施例的电压发生器、控制逻辑电路、电路和其他处理特征可以以例如可以包括硬件、软件或这二者的逻辑来实现。当至少部分地在硬件中实现时，电压发生器、控制逻辑电路、电路和其他处理特征可以是例如多种集成电路中的任何一种，其包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或另一类型的处理或控制电路。尽管结合前述实施例中的一个或多个提到了XOR逻辑电路，但是XOR逻辑电路可以用用于比较或以其他方式处理本文中所描述的结果的其他类型的逻辑电路替代。
当至少部分地在软件中实现时，电压发生器、控制逻辑电路、电路和其它处理特征可以包括例如存储器或其他存储设备，用于存储要由例如计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令。计算机、处理器、微处理器、控制器或其它信号处理设备可以是本文中所描述的那些或除了本文中所描述的元件之外的设备。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换成用于执行本文中的方法的专用处理器。
本文中已经公开了示例实施例，并且尽管采用了特定术语，但是它们用于并仅以一般和描述性意义解释，而不是为了限制的目的。实施例可以组合以形成附加的实施例。在一些情况下，对于本申请提交的本领域技术人员将显而易见的是，结合特定实施例描述的特征、特性和/或元素可以单独使用或与结合其它实施例描述的特征、特性和/或元素组合使用，除非另有说明。因此，本领域技术人员将理解，在不脱离权利要求中阐述的实施例的精神和范围的情况下可以进行形式和细节上的各种改变。

Claims (18)

1.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括多个单元串，所述多个单元串中的每一个单元串包括多个存储器单元，所述方法包括：
向所述多个单元串中的每一个单元串的存储器单元供应擦除电压；
通过向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加第一校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加高电压来执行第一读取操作；
通过向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加第一校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加高电压来执行第二读取操作；以及
通过对第一读取操作的结果和第二读取操作的结果执行第一异或”XOR”运算来执行第一擦除校验操作。
2.如权利要求1所述的方法，其中，所述第一擦除校验操作包括：
在施加等于或高于第一校验电压的电压的情况下，当连接到与所述多个单元串中的每一个单元串的存储器单元连接的偶字线的存储器单元的阈值电压分布不同于连接到与所述多个单元串中的每一个单元串的存储器单元连接的奇字线的存储器单元的阈值电压分布时，将第一擦除校验操作处理为擦除失败。
3.如权利要求1所述的方法，其中，所述第一擦除校验操作包括：
在施加等于或高于第一校验电压的电压的情况下，当连接到与所述多个单元串中的每一个单元串的存储器单元连接的偶字线的存储器单元的阈值电压分布与连接到与所述多个单元串中的每一个单元串的存储器单元连接的奇字线的存储器单元的阈值电压分布相同时，将第一擦除校验操作处理为擦除通过。
4.如权利要求1所述的方法，其中，所述第一校验电压等于擦除的存储器单元的阈值电压的上限。
5.如权利要求1所述的方法，其中，所述高电压是在第一和第二读取操作期间供应给未选择的字线的未选择读电压。
6.如权利要求1所述的方法，其中执行所述第一擦除校验操作包括：
对作为第一XOR运算的结果的第一逻辑值的数目进行计数；
当第一逻辑值的数目大于用于校正非易失性存储器设备的数据错误的错误校正单元的可校正位时，将第一擦除校验操作处理为擦除状态失败；以及
当第一逻辑值的数目等于或小于错误校正单元的可校正位时，将第一擦除校验操作处理为擦除状态通过。
7.如权利要求1所述的方法，还包括：当第一擦除校验操作被确定为擦除通过时：
通过向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加不同于第一校验电压的第二校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加高电压来执行第三读取操作；
通过向连接到所述多个单元串中的每一个单元串的存储器单元的奇字线施加第二校验电压并向连接到所述多个单元串中的每一个单元串的存储器单元的偶字线施加高电压来执行第四读取操作；以及
通过对第三读取操作的结果和第四读取操作的结果执行第二XOR运算来执行第二擦除校验操作。
8.如权利要求7所述的方法，其中，第二校验电压小于第一校验电压。
9.如权利要求7所述的操作方法，其中，执行第二擦除校验操作包括：
对作为第二XOR运算的结果的第一逻辑值的数目进行计数；
当第一逻辑值的数目大于错误校正单元的可校正位时，将第二擦除校验操作处理为擦除状态失败，并结束擦除操作；以及
当第一逻辑值的数目等于或小于错误校正单元的可校正位时，将第二擦除校验操作处理为擦除状态通过，并结束擦除操作。
10.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括衬底上的多个单元串，所述多个单元串中的每一个单元串包括在垂直于衬底的方向上堆叠的多个存储器单元，所述方法包括：
向所述多个单元串中的每一个单元串的存储器单元供应擦除电压；
通过向连接到所述多个单元串中的每一个单元串的存储器单元的字线施加高电压来执行第一擦除校验操作；
关于被确定为擦除通过的单元串，作为第一擦除校验操作的结果，通过向连接到存储器单元的字线中的偶字线施加第一校验电压并向连接到存储器单元的字线中的奇字线施加高电压来执行第一读取操作；
通过向连接到存储器单元的字线中的奇字线施加第一校验电压并向连接到存储器单元的字线中的偶字线施加高电压来执行第二读取操作；以及
通过对第一读取操作的结果和第二读取操作的结果执行第一异或“XOR”运算来执行第二擦除校验操作。
11.如权利要求10所述的方法，其中：
当第一擦除校验操作被确定为擦除失败时，将第一擦除校验操作处理为擦除状态失败，并且结束擦除操作。
12.如权利要求10所述的方法，其中，第二擦除校验操作包括：
在施加等于或高于第一校验电压的电压的情况下，当连接到与存储器单元连接的字线中的偶字线的存储器单元的阈值电压分布不同于连接到与存储器单元连接的字线中的奇字线的存储器单元的阈值电压分布时，将第二擦除校验操作处理为擦除失败。
13.如权利要求10所述的方法，其中，第二擦除校验操作包括：
在施加等于或高于第一校验电压的电压的情况下，当连接到与存储器单元连接的字线中的偶字线的存储器单元的阈值电压分布与连接到与存储器单元连接的字线中的奇字线的存储器单元的阈值电压分布相同时，将第二擦除校验操作处理为擦除通过。
14.如权利要求10所述的方法，还包括：
关于被确定为擦除通过的单元串，作为第二擦除校验操作的结果，通过向连接到存储器单元的字线中的偶字线施加不同于第一校验电压的第二校验电压并向连接到存储器单元的字线中的奇字线施加高电压来执行第三读取操作；
通过向连接到存储器单元的字线中的奇字线施加第二校验电压并向连接到存储器单元的字线中的偶字线施加高电压来执行第四读取操作；以及
通过对第三读取操作的结果和第四读取操作的结果执行第二XOR运算来执行第二擦除校验操作。
15.如权利要求14所述的方法，其中，第二校验电压小于第一校验电压。
16.一种用于控制非易失性存储器的方法，所述方法包括：
执行第一读取操作，包括：向连接到多个存储器单元的第一数目的字线施加第一电压，以及向连接到所述多个存储器单元的第二数目的字线施加第二电压；
执行第二读取操作，包括：向第二数目的字线施加第一电压，以及向第一数目的字线施加第二电压；以及
基于第一和第二读取操作的结果来检测擦除失败字线，其中第一电压不同于第二电压，
其中，所述检测擦除失败字线包括将第一读取操作的结果与第二读取操作的结果进行比较，以及
其中，所述比较包括：
对第一和第二读取操作的结果执行异或运算。
17.如权利要求16所述的方法，其中：
第一数目的字线是偶字线，以及
第二数目的字线是奇字线。
18.如权利要求16所述的方法，其中：
非易失性存储器具有三维结构，以及
存储器单元被布置在三维结构的不同单元串中。
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