CN109273039B - 一种闪存器的擦除验证设备和方法 - Google Patents
一种闪存器的擦除验证设备和方法 Download PDFInfo
- Publication number
- CN109273039B CN109273039B CN201810967997.6A CN201810967997A CN109273039B CN 109273039 B CN109273039 B CN 109273039B CN 201810967997 A CN201810967997 A CN 201810967997A CN 109273039 B CN109273039 B CN 109273039B
- Authority
- CN
- China
- Prior art keywords
- string
- erase
- gate array
- select gate
- selection grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Read Only Memory (AREA)
Abstract
本发明实施例公开了一种闪存器的擦除验证设备和方法，其中，所述闪存器的擦除验证设备包括：控制器，处理器和接口，其中：所述控制器，用于通过所述接口获取擦除脉冲；所述处理器，用于基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；所述处理器，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种闪存器的擦除验证设备和方法。
背景技术
在NAND闪存中，相对技术中对NAND的顶部选择栅(TSG)的存储串执行擦除验证时，若验证失败会直接提供一个新的擦除脉冲对下一个存储串进行擦除。
擦除验证失败时，会存在擦除验证电压会非常接近擦除验证阈值电压的情况；在这种情况下，如果仍然采用上一个存储串的擦除脉冲该存储串进行下一次擦除操作，会导致NAND闪存出现过擦除的问题。
发明内容
有鉴于此，本发明实施例期望提供一种闪存器的擦除验证设备和方法，解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
为达到上述目的，本发明的技术方案是这样实现的：
本发明的实施例提供一种闪存器的擦除验证设备，所述设备包括：控制器，处理器和接口，其中：
所述控制器，用于通过所述接口获取擦除脉冲；
所述处理器，用于基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；
所述处理器，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。
上述方案中，所述处理器，还用于若所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第i+1个存储串，并对所述顶部选择栅阵列的第i+1个存储串进行第一擦除验证；
所述处理器，还用于若所述顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到所述顶部选择栅阵列的最后一个存储串通过进行了所述第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
在上述方案中，所述处理器，还用于若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，确定所述顶部选择栅阵列的存储串是否均已进行了擦除验证；
所述控制器，还用于若所述顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取所述顶部选择栅阵列的第j个存储串；其中，所述j为整数；
所述控制器，还用于获取所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；
所述处理器，还用于基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述存储阵列的底部选择栅阵列进行处理。
在上述方案中，所述处理器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。
在上述方案中，所述处理器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且若所述顶部选择栅阵列的第j个存储串的第二擦除验证通过，设置底部选择栅阵列的电压为第二电压；其中，所述第二电压大于所述第一电压。
在上述方案中，所述控制器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证通过，控制所述底部选择栅处于关闭状态。
在上述方案中，所述处理器，还用于确定所述顶部选择栅阵列的第j个存储串是否为所述顶部选择栅阵列中的最后一个存储串；
所述处理器，还用于若所述第j个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第j+1个存储串，并基于所述顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述底部选择栅阵列进行处理，直到基于所述顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对所述底部选择栅阵列进行了处理。
在上述方案中，所述设备还包括第一锁存器和第二锁存器，其中：
所述第一锁存器，用于存储所述顶部选择栅阵列的存储串的第一擦除验证结果；
所述第二锁存器，用于存储所述顶部选择栅阵列的存储串的第二擦除验证结果。
本发明的实施例提供一种闪存器的擦除验证方法，所述方法包括：
获取擦除脉冲，并基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；其中，所述i为整数；
若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。
在上述方案中，所述方法还包括：
若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第i+1个存储串，并对所述顶部选择栅阵列的第i+1个存储串进行第一擦除验证；
若所述顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到所述顶部选择栅阵列的最后一个存储串进行了所述第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
在上述方案中，所述还包括：
若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，确定所述顶部选择栅阵列的存储串是否均已进行了擦除验证；
若所述顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取所述顶部选择栅阵列的第j个存储串；其中，所述j为整数；
获取所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；
基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述存储阵列的底部选择栅阵列进行处理。
在上述方案中，所述基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对底部选择栅阵列进行处理，包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。
在上述方案中，所述方法还包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且若所述顶部选择栅阵列的第j个存储串的第二擦除验证通过，设置底部选择栅阵列的电压为第二电压；其中，所述第二电压大于所述第一电压。
在上述方案中，所述方法还包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证通过，控制所述底部选择栅处于关闭状态。
在上述方案中，所述方法还包括：
确定所述顶部选择栅阵列的的第j个存储串是否为所述顶部选择栅阵列中的最后一个存储串；
若所述第j个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第j+1个存储串，并基于所述顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述底部选择栅阵列进行处理，直到基于所述顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对所述底部选择栅阵列进行了处理。
在上述方案中，所述第二擦除验证的读取建立时间大于所述第一擦除验证的读取建立时间；
或者，所述第二擦除验证的字线的电压大于所述第一擦除验证的字线的电压。
在上述方案中，所述方法还包括：
存储所述顶部选择栅阵列的存储串的第一擦除验证结果至第一锁存器中，并存储所述顶部选择栅阵列的存储串的第二擦除验证结果至第二锁存器中；其中，所述第一锁存器与所述第二锁存器不同。
在上述方案中，所述存储阵列为三维NAND型闪存存储阵列。
本发明的实施例所提供的闪存器的擦除验证设备和方法，获取擦除脉冲，并基于擦除脉冲对顶部选择栅阵列的第i个存储串进行第一擦除验证；若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对顶部选择栅阵列的第i个存储串进行第二擦除验证，第二擦除验证的擦除电压大于第一擦除验证的擦除电压，如此，若闪存器的存储串的第一擦除验证失败，会对该存储串进行第二擦除验证，而不是直接增大擦除验证电压对下一个存储串进行擦除验证，进而解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
附图说明
图1为本发明实施例提供的一种闪存器的擦除验证方法的流程示意图；
图2为本发明实施例提供的另一种闪存器的擦除验证方法的流程示意图；
图3为本发明实施例提供的又一种闪存器的擦除验证方法的流程示意图；
图4为本发明实施例提供的一种执行了第N个脉冲擦除脉冲对应的擦除操作后的电压与执行了第N+1个擦除操除脉冲对应的擦作的电压的示意图；
图5为本发明实施例提供的一种闪存器的擦除验证设备的结构示意图。
具体实施方式
以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所提供的实施例仅仅用以解释本发明，并不用于限定本发明。另外，以下所提供的实施例是用于实施本发明的部分实施例，而非提供实施本发明的全部实施例，在不冲突的情况下，本发明实施例记载的技术方案可以任意组合的方式实施。
本发明的实施例提供一种闪存器的擦除验证方法，参照图1所示，该方法包括以下步骤：
步骤101、获取擦除脉冲，并基于擦除脉冲对存储阵列的顶部选择栅(Top selectgate，TSG)阵列的第i个存储串进行第一擦除验证。
其中，i为整数。
在本发明的其它实施例中，步骤101、获取擦除脉冲，并基于擦除脉冲对顶部选择栅阵列的第i个存储串进行第一擦除验证可以由闪存器的擦除验证设备来实现；擦除脉冲可以是用来使得闪存器件进行擦除操作的脉冲，且闪存器件在获取到擦除脉冲后会进行擦除操作。闪存器执行完擦除操作后，会对其存储阵列中的顶部选择栅阵列的存储串进行第一擦除验证；其中，i可以取任何一个整数，但是i最大可以取到N，N为顶部选择栅阵列中包括的存储串的数量。在一种可行的实现方式中，i从0开始取值，一直取值到N。第一擦除验证可以是精擦除验证，精擦除验证可以指的是相对技术中对闪存器件进行的擦除验证。
步骤102、若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对顶部选择栅阵列的第i个存储串进行第二擦除验证。
其中，第二擦除验证的电压大于第一擦除验证的电压。
在本发明的其它实施例中，步骤102若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对顶部选择栅阵列的第i个存储串进行第二擦除验证可以由闪存器的擦除验证设备来实现；判断顶部选择栅阵列的第i个存储串的第一擦除认证是否通过，可以采用对FBC(Fail Bit Count)进行计数的方法来实现。第二擦除验证与第一擦除验证不同，第二擦除验证可以是粗擦除验证。
本发明的实施例所提供的闪存器的擦除验证方法，获取擦除脉冲，并基于擦除脉冲对顶部选择栅阵列的第i个存储串进行第一擦除验证；若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对顶部选择栅阵列的第i个存储串进行第二擦除验证，第二擦除验证的擦除电压大于第一擦除验证的擦除电压，如此，若闪存器的存储串的第一擦除验证失败，会对该存储串进行第二擦除验证，而不是直接给出下一个擦除脉冲对下一个存储串进行擦除验证，进而解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
基于前述实施例，本发明的实施例提供一种闪存器的擦除验证方法，参照图2所示，该方法包括以下步骤：
步骤201、闪存器的擦除验证设备获取擦除脉冲，并基于擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证。
其中，i为整数；
步骤202、若顶部选择栅阵列的第i个存储串的第一擦除验证失败，闪存器的擦除验证设备对顶部选择栅阵列的第i个存储串进行第二擦除验证。
其中，第二擦除验证的电压大于第一擦除验证的电压。
在本发明的其它实施例中，第二擦除验证的字线(Word Line，WL)的电压可以大于第一擦除验证的WL的电压；在一种可行的实现方式中，可以设置精擦除验证的WL的电压为0.5V，那么精擦除验证的WL的电压可以为0.25V；需要说明的是，在实际应用中，可以根据具体的应用场景和需求来设置第二擦除验证的电压和第一擦除验证的电压。
步骤203、若顶部选择栅阵列的第i个存储串的第一擦除验证通过且第i个存储串不是顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的第i个存储串不是顶部选择栅阵列中的最后一个存储串，闪存器的擦除验证设备选取顶部选择栅阵列的第i+1个存储串，并对顶部选择栅阵列的第i+1个存储串进行第一擦除验证。
其中，如果顶部选择栅阵列的第i个存储串的第一擦除验证通过且第i个存储串是顶部选择栅阵列中的最后一个存储串，或者若进行了第二擦除验证的第i个存储串是顶部选择栅阵列中的最后一个存储串，此时可以直接执行确定顶部选择栅阵列的存储串是否均已进行了擦除验证的步骤，后续按照本发明实施例中提供的确定顶部选择栅阵列的存储串是否均已进行了擦除验证的步骤之后的流程来执行即可。
步骤204、若顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，闪存器的擦除验证设备对顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到顶部选择栅阵列的最后一个存储串进行了第二擦除验证或顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
其中，对顶部选择栅阵列的第i+1个存储串进行了第二擦除验证后，需要判断该第i+1个存储串是不是顶部选择栅阵列的最后一个存储串；若第i+1个存储串不是顶部选择栅阵列的最后一个存储串，则继续选择顶部选择栅阵列的第i+2个存储串，并对按照对第i+1个存储串所执行的操作，对该第i+2个存储串执行相同的操作，一直到顶部选择栅阵列的最后一个存储串的第一擦除验证通过或者顶部选择栅阵列的最后一个存储串的第一擦除验证失败但进行了第二擦除验证。
在本发明的其它实施例中，该方法包括以下步骤：
步骤205、闪存器的擦除验证设备确定顶部选择栅阵列的存储串是否均已进行了擦除验证。
其中，可以是通过确定顶部选择栅阵列的存储串是否第一擦除验证通过或第一擦除验证失败但进行了第二擦除验证来实现的。也就是说，顶部选择栅阵列的存储串只要第一擦除验证通过或第一擦除验证失败但进行了第二擦除验证，就可以认为顶部选择栅阵列的存储串均已进行了擦除验证。
步骤206、若顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，闪存器的擦除验证设备选取顶部选择栅阵列的第j个存储串。
其中，j为整数。
在同一应用场景下，j可以与i相同也可以不同；但是，j的取值范围与i的取值范围相同，即j可以取值可以是0到N之间的任一整数。在一种可行的实现方式中，在同一应用场景实施例中，j和i的取值相同；也就是说，j可以从0开始取值，最大到N。
步骤207、闪存器的擦除验证设备获取顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果。
其中，在得到顶部选择栅阵列的存储串的第一擦除验证结果和第二擦除验证结果后，可以存储顶部选择栅阵列的存储串的第一擦除验证结果至第一锁存器中，并存储顶部选择栅阵列的存储串的第二擦除验证结果至第二锁存器中。且，第一锁存器与第二锁存器不同。此时，可以从第一锁存器中获取第一擦除验证结果，从第二锁存器中获取第二擦除验证结果。
步骤208、闪存器的擦除验证设备基于顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对存储阵列的底部选择栅阵列进行处理。
其中，基于第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对底部选择栅阵列进行处理，可以指的是根据第j个存储串的第一擦除验证结果和/或第二擦除验证结果给底部选择栅阵列设置不同的电压，或关闭底部选择栅。
需要说明的是，本实施例中与其它实施例中相同步骤和相同内容的说明，可以参照其它实施例中的描述，此处不再赘述。
本发明的实施例所提供的闪存器的擦除验证方法，若闪存器的存储串的第一擦除验证失败，会对该存储串进行第二擦除验证，而不是直接给出下一个擦除脉冲对下一个存储串进行擦除验证，进而解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
基于前述实施例，本发明的实施例提供一种闪存器的擦除验证方法，参照图3所示，该方法包括以下步骤：
步骤301、闪存器的擦除验证设备获取擦除脉冲，并基于擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证。
其中，i为整数；
需要说明的是，该存储阵列为三维NAND型闪存存储阵列。
步骤302、闪存器的擦除验证设备判断第一擦除验证是否成功。
步骤303、若顶部选择栅阵列的第i个存储串的第一擦除验证失败，闪存器的擦除验证设备对顶部选择栅阵列的第i个存储串进行第二擦除验证。
其中，第二擦除验证的电压大于第一擦除验证的电压。
或者，第二擦除验证的读取建立时间大于第一擦除验证的读取建立时间。
步骤304、闪存器的擦除验证设备判断第i个存储串是否最后一个。
步骤305、若顶部选择栅阵列的第i个存储串的第一擦除验证通过且第i个存储串不是顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的第i个存储串不是顶部选择栅阵列中的最后一个存储串，闪存器的擦除验证设备选取顶部选择栅阵列的第i+1个存储串，并对顶部选择栅阵列的第i+1个存储串进行第一擦除验证。
步骤306、若顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，闪存器的擦除验证设备对顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到顶部选择栅阵列的最后一个存储串进行了第二擦除验证或顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
在本发明的其它实施例中，该方法包括以下步骤：
步骤307、闪存器的擦除验证设备确定顶部选择栅阵列的存储串是否均已进行了擦除验证。
步骤308、若顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，闪存器的擦除验证设备选取顶部选择栅阵列的第j个存储串。
其中，j为整数。
需要说明的是，若顶部选择栅阵列的存储串均已进行擦除验证，那么结束流程。
步骤309、闪存器的擦除验证设备获取顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果。
步骤310、闪存器的擦除验证设备判断顶部选择栅阵列的第j个存储串的第一擦除验证结果。
步骤311、若顶部选择栅阵列的第j个存储串的第一擦除验证失败，闪存器的擦除验证设备判断顶部选择栅阵列的第j个存储串的第二擦除验证结果。
步骤312、若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证失败，闪存器的擦除验证设备设置存储阵列的底部选择栅阵列的电压为第一电压。
其中，第一电压可以是相对技术中的闪存器进行数据擦除操作时所使用的电压阈值。需要说明的是，若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证失败，此时底部选择栅的电压分布在大于阈值电压(ev)，并且大于粗阈值电压(粗ev)；此时可以按照闪存器原始设定的进行擦除操作的电压给该闪存器提供擦除脉冲，让其进行擦除操作。
步骤313、若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证通过，闪存器的擦除验证设备设置底部选择栅阵列的电压为第二电压。
其中，第二电压大于第一电压。
在本发明的其它实施例中，若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证通过，此时底部选择栅的电压分布在大于阈值电压(ev)且小于粗阈值电压(粗ev)的区间内；此时，可以提供大于闪存器原始设定的进行擦除操作的电压给该闪存器来提供擦除脉冲，让其进行擦除操作。这样，闪存器获得的擦除脉冲是一个比较小的擦除脉冲。
如图4中的4a所示，相对技术中一旦顶部选择栅阵列的存储串的第一擦除验证失败，就会给闪存器提供一个与进行上一次擦除操作相同的擦除脉冲，让闪存器进行下一次擦除操作，这样，得到的底部选择栅的电压的最小值与阈值电压之间的差值较大，会出现过擦除的情况；但是，采用本发明实施例中提供的擦除验证方法后，会提供一个较小的擦除脉冲以进行下一次的擦除操作，如图中的4b所示，此时得到的底部选择栅的电压的最小值与阈值电压之间的差值小于图4的4a中的底部选择栅的电压的最小值与阈值电压之间的差值；进而，底部选择栅的电压的最小值更接近阈值，因此可以避免出现过擦除的情况。并且，底部选择栅的电压分布会更紧凑；同时，可以降低设备擦除压力，闪存器可以持续进行更多次的擦除操作，使用寿命增长。并且，擦除脉冲对应的电压可以是通过Pwell来加载到顶部选择栅上的；本发明实施例中提供的擦除脉冲可以是通过底部选择栅(bottom selectgate，BSG)加载的；且，本发明实施例中提供的擦除验证方法得到的最小分布电压与阈值的差值，小于相对技术中的提供的擦除验证方法得到的最小分布电压与阈值的差值。
步骤314、若顶部选择栅阵列的第j个存储串的第一擦除验证通过，闪存器的擦除验证设备控制底部选择栅处于关闭状态。
其中，本发明实施例中提供的闪存器的擦除验证方法对应的存储阵列可以时间对底部选择栅的独立的控制和处理。
在本发明的其它实施例中，该方法还可以包括以下步骤：
步骤315、闪存器的擦除验证设备确定顶部选择栅阵列的的第j个存储串是否为顶部选择栅阵列中的最后一个存储串。
步骤316、若第j个存储串不是顶部选择栅阵列中的最后一个存储串，闪存器的擦除验证设备选取顶部选择栅阵列的第j+1个存储串，并基于顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对底部选择栅阵列进行处理，直到基于顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对底部选择栅阵列进行了处理。
其中，顶部选择栅阵列的最后一个存储串的第一擦除验证结果和第二擦除验证结果分析完成后，会提供一个新的擦除脉冲使得闪存器进行新的一轮的擦除操作。
需要说明的是，本实施例中与其它实施例中相同步骤和相同内容的说明，可以参照其它实施例中的描述，此处不再赘述。
本发明的实施例所提供的闪存器的擦除验证方法，若闪存器的存储串的第一擦除验证失败，会对该存储串进行第二擦除验证，而不是直接给出下一个擦除脉冲对下一个存储串进行擦除验证，进而解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
基于前述实施例，本发明的实施例提供一种闪存器的擦除验证设备，参照图5所示，该设备包括：控制器41，处理器42和接口43，其中：
控制器41，用于通过接口41获取擦除脉冲；
处理器42，用于基于擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；
处理器42，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对顶部选择栅阵列的第i个存储串进行第二擦除验证；
其中，第二擦除验证的电压大于第一擦除验证的电压。
在本发明的其它实施例中，处理器42，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证通过且第i个存储串不是顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的第i个存储串不是顶部选择栅阵列中的最后一个存储串，选取顶部选择栅阵列的第i+1个存储串，并对顶部选择栅阵列的第i+1个存储串进行第一擦除验证；
处理器42，还用于若顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到顶部选择栅阵列的最后一个存储串通过进行了第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
在本发明的其它实施例中，处理器42，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证通过且第i个存储串是顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的第i个存储串是顶部选择栅阵列中的最后一个存储串，确定顶部选择栅阵列的存储串是否均已进行了擦除验证；
控制器41，还用于若顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取顶部选择栅阵列的第j个存储串；
其中，所述j为整数；
控制器41，还用于获取顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；
处理器42，还用于基于顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对存储阵列的底部选择栅阵列进行处理。
在本发明的其它实施例中，处理器42，还用于若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。
在本发明的其它实施例中，处理器42，还用于若顶部选择栅阵列的第j个存储串的第一擦除验证失败且顶部选择栅阵列的第j个存储串的第二擦除验证通过，设置底部选择栅阵列的电压为第二电压；
其中，第二电压大于第一电压。
在本发明的其它实施例中，控制器41，还用于若顶部选择栅阵列的第j个存储串的第一擦除验证通过，控制底部选择栅处于关闭状态。
在本发明的其它实施例中，处理器42，还用于若第j个存储串不是顶部选择栅阵列中的最后一个存储串，选取顶部选择栅阵列的第j+1个存储串，并基于顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对底部选择栅阵列进行处理，直到基于顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对底部选择栅阵列进行了处理。
在本发明的其它实施例中，该设备还包括第一锁存器和第二锁存器，其中：
第一锁存器，用于存储顶部选择栅阵列的存储串的第一擦除验证结果；
第二锁存器，用于存储顶部选择栅阵列的存储串的第二擦除验证结果。
本发明的实施例所提供的闪存器的擦除验证设备，若闪存器的存储串的第一擦除验证失败，会对该存储串进行第二擦除验证，而不是直接给出下一个擦除脉冲对下一个存储串进行擦除验证，进而解决了相对技术中进行擦除验证时对闪存器过擦除的问题，实现了对闪存器的有效擦除。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所描述的方法。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (18)
1.一种闪存器的擦除验证设备，其特征在于，所述设备包括：控制器，处理器和接口，其中：
所述控制器，用于通过所述接口获取擦除脉冲；
所述处理器，用于基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；
所述处理器，还用于若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。
2.根据权利要求1所述的设备，其特征在于，
所述处理器，还用于若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第i+1个存储串，并对所述顶部选择栅阵列的第i+1个存储串进行第一擦除验证；
所述处理器，还用于若所述顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到所述顶部选择栅阵列的最后一个存储串通过进行了所述第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
3.根据权利要求2所述的设备，其特征在于，
所述处理器，还用于若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，确定所述顶部选择栅阵列的存储串是否均已进行了擦除验证；
所述控制器，还用于若所述顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取所述顶部选择栅阵列的第j个存储串；其中，所述j为整数；
所述控制器，还用于获取所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；
所述处理器，还用于基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述存储阵列的底部选择栅阵列进行处理。
4.根据权利要求3所述的设备，其特征在于，
所述处理器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。
5.根据权利要求4所述的设备，其特征在于，
所述处理器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证通过，设置底部选择栅阵列的电压为第二电压；其中，所述第二电压大于所述第一电压。
6.根据权利要求5所述的设备，其特征在于，
所述控制器，还用于若所述顶部选择栅阵列的第j个存储串的第一擦除验证通过，控制所述底部选择栅处于关闭状态。
7.根据权利要求4、5或6所述的设备，其特征在于，
所述处理器，还用于确定所述顶部选择栅阵列的第j个存储串是否为所述顶部选择栅阵列中的最后一个存储串；
所述处理器，还用于若所述第j个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第j+1个存储串，并基于所述顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述底部选择栅阵列进行处理，直到基于所述顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对所述底部选择栅阵列进行了处理。
8.根据权利要求1所述的设备，其特征在于，所述设备还包括第一锁存器和第二锁存器，其中：
所述第一锁存器，用于存储所述顶部选择栅阵列的存储串的第一擦除验证结果；
所述第二锁存器，用于存储所述顶部选择栅阵列的存储串的第二擦除验证结果。
9.一种闪存器的擦除验证方法，其特征在于，所述方法包括：
获取擦除脉冲，并基于所述擦除脉冲对存储阵列的顶部选择栅阵列的第i个存储串进行第一擦除验证；其中，所述i为整数；
若顶部选择栅阵列的第i个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i个存储串进行第二擦除验证；其中，所述第二擦除验证的电压大于所述第一擦除验证的电压。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第i+1个存储串，并对所述顶部选择栅阵列的第i+1个存储串进行第一擦除验证；
若所述顶部选择栅阵列的第i+1个存储串的第一擦除验证失败，对所述顶部选择栅阵列的第i+1个存储串进行第二擦除验证，直到所述顶部选择栅阵列的最后一个存储串进行了所述第二擦除验证或所述顶部选择栅阵列的最后一个存储串的第一擦除验证通过。
11.根据权利要求10所述的方法，其特征在于，所述还包括：
若所述顶部选择栅阵列的第i个存储串的所述第一擦除验证通过且所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，或若进行了第二擦除验证的所述第i个存储串是所述顶部选择栅阵列中的最后一个存储串，确定所述顶部选择栅阵列的存储串是否均已进行了擦除验证；
若所述顶部选择栅阵列的存储串中至少一个存储串未进行擦除验证，选取所述顶部选择栅阵列的第j个存储串；其中，所述j为整数；
获取所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果；
基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述存储阵列的底部选择栅阵列进行处理。
12.根据权利要求11所述的方法，其特征在于，所述基于所述顶部选择栅阵列的第j个存储串的第一擦除验证结果和/或第二擦除验证结果，对底部选择栅阵列进行处理，包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且所述顶部选择栅阵列的第j个存储串的第二擦除验证失败，设置底部选择栅阵列的电压为第一电压。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证失败且若所述顶部选择栅阵列的第j个存储串的第二擦除验证通过，设置底部选择栅阵列的电压为第二电压；其中，所述第二电压大于所述第一电压。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
若所述顶部选择栅阵列的第j个存储串的第一擦除验证通过，控制所述底部选择栅处于关闭状态。
15.根据权利要求12、13或14所述的方法，其特征在于，所述方法还包括：
确定所述顶部选择栅阵列的第j个存储串是否为所述顶部选择栅阵列中的最后一个存储串；
若所述第j个存储串不是所述顶部选择栅阵列中的最后一个存储串，选取所述顶部选择栅阵列的第j+1个存储串，并基于所述顶部选择栅阵列的第j+1个存储串的第一擦除验证结果和/或第二擦除验证结果，对所述底部选择栅阵列进行处理，直到基于所述顶部选择栅阵列的最后一个存储串的第一擦除验证结果和/或第二擦除验证结果对所述底部选择栅阵列进行了处理。
16.根据权利要求9所述的方法，其特征在于，所述第二擦除验证的读取建立时间大于所述第一擦除验证的读取建立时间；
或者，所述第二擦除验证的字线的电压大于所述第一擦除验证的字线的电压。
17.根据权利要求9所述的方法，其特征在于，所述方法还包括：
存储所述顶部选择栅阵列的存储串的第一擦除验证结果至第一锁存器中，并存储所述顶部选择栅阵列的存储串的第二擦除验证结果至第二锁存器中；其中，所述第一锁存器与所述第二锁存器不同。
18.根据权利要求9所述的方法，其特征在于，所述存储阵列为三维NAND型闪存存储阵列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810967997.6A CN109273039B (zh) | 2018-08-23 | 2018-08-23 | 一种闪存器的擦除验证设备和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810967997.6A CN109273039B (zh) | 2018-08-23 | 2018-08-23 | 一种闪存器的擦除验证设备和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109273039A CN109273039A (zh) | 2019-01-25 |
| CN109273039B true CN109273039B (zh) | 2020-10-02 |
Family
ID=65154454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810967997.6A Active CN109273039B (zh) | 2018-08-23 | 2018-08-23 | 一种闪存器的擦除验证设备和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109273039B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021217386A1 (en) * | 2020-04-28 | 2021-11-04 | Yangtze Memory Technologies Co., Ltd. | Memory device and erasing and verification method thereof |
| US11894075B2 (en) | 2020-08-27 | 2024-02-06 | Yangtze Memory Technologies Co. Ltd. | Non-destructive mode cache programming in NAND flash memory devices |
| KR20230015967A (ko) * | 2020-08-27 | 2023-01-31 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | Nand 플래시 메모리 디바이스의 비파괴 모드 캐시 프로그래밍 |
| CN114863982A (zh) * | 2021-01-06 | 2022-08-05 | 长江存储科技有限责任公司 | 一种半导体器件及用于半导体器件的控制方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343171B1 (en) * | 2015-02-09 | 2016-05-17 | Sandisk Technologies Inc. | Reduced erase-verify voltage for first-programmed word line in a memory device |
| US9390808B1 (en) * | 2015-09-11 | 2016-07-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN107025944A (zh) * | 2016-01-13 | 2017-08-08 | 三星电子株式会社 | 检测非易失性存储器设备中的擦除失败字线的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7272050B2 (en) * | 2004-08-10 | 2007-09-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device and erase method of the same |
| KR101691092B1 (ko) * | 2010-08-26 | 2016-12-30 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| US8908435B2 (en) * | 2011-12-21 | 2014-12-09 | Sandisk Technologies Inc. | Erase operation with controlled select gate voltage for 3D non-volatile memory |
| US9070474B2 (en) * | 2013-02-14 | 2015-06-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN104051012B (zh) * | 2013-03-15 | 2017-05-17 | 北京兆易创新科技股份有限公司 | 一种存储器擦除的方法和装置 |
| KR20170037722A (ko) * | 2015-09-25 | 2017-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 |
-
2018
- 2018-08-23 CN CN201810967997.6A patent/CN109273039B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343171B1 (en) * | 2015-02-09 | 2016-05-17 | Sandisk Technologies Inc. | Reduced erase-verify voltage for first-programmed word line in a memory device |
| US9390808B1 (en) * | 2015-09-11 | 2016-07-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN107025944A (zh) * | 2016-01-13 | 2017-08-08 | 三星电子株式会社 | 检测非易失性存储器设备中的擦除失败字线的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109273039A (zh) | 2019-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109273039B (zh) | 一种闪存器的擦除验证设备和方法 | |
| JP5285674B2 (ja) | 半導体記憶装置及びその制御方法 | |
| US8711626B2 (en) | Flash memory apparatus and method for generating read voltage thereof | |
| KR100257854B1 (ko) | 플래쉬 메모리의 소거 방법 | |
| JP2013518359A5 (zh) | ||
| JP2002025283A (ja) | フラッシュメモリ素子の消去方法 | |
| US9269441B2 (en) | Method for operating non-volatile memory device | |
| KR20120006936A (ko) | 비휘발성 메모리 블록의 소프트 프로그램 | |
| US20210151100A1 (en) | Method for programming memory system | |
| CN113488097A (zh) | 一种用于存储器芯片的参考电流高效调整方法、装置及应用 | |
| CN113764026A (zh) | 一种三维存储器的编程操作方法、存储器装置 | |
| CN105575430B (zh) | 一种非易失性存储器的擦除方法 | |
| CN108831516B (zh) | 闪存存储器控制方法及闪存存储器控制装置 | |
| CN111951868B (zh) | 一种控制擦除的方法和装置 | |
| US9064598B1 (en) | Nonvolatile semiconductor memory device | |
| US9728268B1 (en) | Memory device | |
| CN106328202B (zh) | 闪存装置及数据擦除方法 | |
| CN114093405A (zh) | 存储器数据的擦除方法、存储装置及存储系统 | |
| US6961267B1 (en) | Method and device for programming cells in a memory array in a narrow distribution | |
| CN114631148A (zh) | 存储装置的编程方法、存储装置及存储系统 | |
| KR20010061470A (ko) | 플래시 메모리의 소거방법 | |
| JP2008146341A (ja) | 不揮発性半導体記憶装置及びその処理方法 | |
| CN111863101B (zh) | 一种非易失性存储器的编程方法和装置 | |
| CN112786094B (zh) | 一种对存储装置执行操作的方法 | |
| CN111951861A (zh) | 一种控制擦除性能的方法和装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210329 Address after: Room 101 (duplex) and Room 102 (duplex) of building 45, 1387 Zhangdong Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203 Patentee after: Ziguang Changcun (Shanghai) integrated circuit Co.,Ltd. Address before: 430074 room 7018, 18 Huaguang Avenue, Guandong science and Technology Industrial Park, Donghu Development Zone, Hongshan District, Wuhan City, Hubei Province Patentee before: Yangtze Memory Technologies Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Room 101 (duplex) and Room 102 (duplex) of building 45, 1387 Zhangdong Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203 Patentee after: Changcun Chuangxin (Shanghai) Integrated Circuit Co.,Ltd. Address before: Room 101 (duplex) and Room 102 (duplex) of building 45, 1387 Zhangdong Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203 Patentee before: Ziguang Changcun (Shanghai) integrated circuit Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |