JP5285674B2 - 半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、半導体記憶装置及びその制御方法に係り、特に、不揮発性半導体記憶装置内のコアセルをプログラムする半導体記憶装置及びその制御方法に関する。

記憶装置のような半導体装置は、デジタルシステムにおける情報記憶装置としてよく使用されている。記憶すべき情報量の増加と共に、このようなメモリ装置に効率的にアクセスする方法を準備することの重要性が増大し始めている。

一般的に、メモリの読み出し動作又は書き込み動作は、プロセッサのようなコントローラによってメモリへ供給された外部信号に応答して始められる。殆どのケースにおいて、メモリアクセス中に転送されるべき情報量は大量である。その上、情報がプロセッサから記憶装置へ伝播する速度は、並びに、記憶装置からプロセッサへ伝搬する速度は、高速化し続けている。したがって、記憶装置に情報を読み書きするための能力にはより一層の要求が課されている。

フラッシュメモリの場合、メモリセルをプログラミング、消去、或いは、動作させるためには多数の必要条件が存在する。技術の進歩と共に、新しい必要条件が出現する。この新しい必要条件はメモリセルのオーバープログラミングを防止することである。その結果として、オーバープログラミングが防止されたとき、ばらつきが小さい閾値電圧（Ｖｔｈ）分布を得ることが可能である。

フラッシュメモリ装置のコアセルをプログラミングする従来の方法は、一定のプログラミング条件及び検証条件を使用する。しかし、この技術を使用すると、オーバープログラミングが行われる可能性が高くなる。なぜならば、コアセルが略所望の閾値電圧Ｖｔｈレベルまでプログラムされたとき、次のプログラミングパルスが印加され、コアセルをオーバープログラムするからである。

図１には、従来の方法によって、フラッシュメモリ装置のコアセルにオーバープログラミングが生じる状況を説明するグラフ１００が示されている。プログラミング（ＰＧＭ）パルス（Ｎ）の時点で、コアセルは、グラフ中で破線１０２によって示されているデータビット"０"を表す閾値電圧レベルまで略プログラムされている。別のプログラミングパルス（Ｎ＋１）は、"０"検証レベルに達するまで加えられる。

特開２０００−０３０４７６号公報 特開平１０−２２８７８６号公報 特開平１０−１８８５８６号公報

しかし、このプログラミングパルスは、グラフ中に矢印１０４によって示されるようにオーバープログラムされた状態を生じさせるという問題点がある。

したがって、本発明は、オーバープログラミングすることなく、記憶装置内のコアセルをプログラムする方法の提供を目的とする。

また、本発明は、オーバープログラミング状態を生じさせることなく記憶装置内のコアセルをプログラムするシステムの提供を目的とする。

本発明は、オーバープログラムを防止するため、プログラム段階を数段設け、プログラムされた度合いに応じてプログラミング条件を弱くしていく。本発明の動作の結果として、記憶装置内のコアセルをオーバープログラミングすることなく、コアメモリに対する非常にばらつきが小さい閾値電圧の分布を実現することが可能である。

本発明の一実施例は、コアセルと、前記コアセルを目標閾値電圧にプログラミングする手段と、を具備し、前記手段は、前記コアセルをプログラム条件でプログラミングするプログラム手段と、前記コアセルの電圧レベルがプログラム検証条件を満足するかにより前記コアセルのプログラミングが成功したかを検証する検証手段と、前記検証手段における前記コアセルの前記電圧レベルに応じて、前記プログラミング条件と前記プログラム検証条件とを調整する調整手段と、前記検証手段が前記プログラミングに失敗したと検証した場合は、前記プログラム手段にプログラミングさせ、前記検証手段が前記プログラミングに成功したと検証した場合、前記調整手段に前記プログラミング条件と前記プログラム検証条件とを調整させ、前記電圧レベルが前記目標閾値電圧に達するまで、繰り返し、前記プログラム手段にプログラミングさせ、前記検証手段に検証させ、及び前記調整手段に前記プログラム条件及び前記プログラム検証条件を調整させる制御手段と、を有することを特徴とする半導体記憶装置である。

また、本発明は、他の局面によれば、コアセルを目標閾値電圧にプログラミングする半導体記憶装置の制御方法であって、前記コアセルをプログラム条件でプログラミングするプログラム手順と、前記コアセルの電圧レベルがプログラム検証条件を満足するかにより前記コアセルのプログラミングが成功したかを検証する検証手順と、前記検証手段における前記コアセルの前記電圧レベルに応じて、前記プログラミング条件と前記プログラム検証条件とを調整する調整手順と、を有し、前記検証手順において、前記プログラミングに失敗したと検証した場合は、前記プログラム手順を行い、前記検証手順において前記プログラミングに成功したと検証した場合、前記調整ステップにおいて、前記プログラミング条件と前記プログラム検証条件とを調整し、前記電圧レベルが前記目標閾値電圧に達するまで、前記プログラム手順、前記検証手順、及び前記調整手順を繰り返し行うことを特徴とする半導体記憶装置の制御方法である。

本発明によれば、記憶装置内のコアセルをプログラムするシステムにおいて、プログラム段階を数段設け、プログラムされた度合いに応じてプログラミング条件を弱くしていくことにより、オーバープログラムを防止することが可能になる。

従来の方法がフラッシュメモリ装置においてコアセルにオーバープログラミングを生じさせる状況を説明するグラフである。 本発明による記憶装置のコアセルをプログラミングする方法の説明図である。 本発明による種々のプログラミング段階と関連したワード線電圧の上昇の説明図である。 本発明によるプログラミング段階毎にコアセルの閾値電圧が増加する状況を説明するグラフである。

本発明の上記の局面並びにその結果として奏する効果は、添付図面と共に以下の詳細な説明を参照することによって非常にはっきりと理解できるであろう。

本発明の一実施例によれば、コアメモリセルの閾値電圧レベルは、オーバープログラムされることなくプログラムされる。本実施例の場合、プログラミング条件は、特定のコアセルの現在のプログラムされたレベルに応じて変更される。その結果として、従来のシステムで生じていたオーバープログラミングが防止される。メモリセルのプログラミングは、本発明に基づいて行われる従来のプログラミングロジックを使用して実施することが可能である。

図２は、本発明による記憶装置のコアセルをプログラミングする方法２００の説明図である。コアセルがどの程度までプログラムされたかを見分けるため、プログラム検証（ＰＧＭＶ）条件が巧く変更され得る。プログラム（ＰＧＭ）条件及びプログラム検証（ＰＧＭＶ）条件を調整することにより、望ましい段数のプログラミング段階を設定することが可能である。これによって、選択されたプログラミング段階が合格したとき、この方法は、プログラミング条件が弱められた次のプログラミング段階へ進む。この処理は繰り返され、最後の段階のプログラミングが検証されると、その時点で、コアセルはオーバープログラムされることなく、プログラムに成功している。

一実施例では、連続的なプログラミング段階毎に、前のプログラミング段階と同じ、若しくは、それよりも弱いプログラミング条件が使用される。そのため、当初は、コアセルを望ましいレベルまで高速にプログラムするため、強いプログラミング条件を使用することが可能である。コアセルが望ましいレベルまでプログラムされた後、コアセルをオーバープログラムすることなく、選択されたレベルまで正確にプログラムするため、弱くされたプログラミング条件が使用される。

図２を参照すると、この方法は、選択されたコアを第１の望ましいレベルまでプログラムするため使用される１番目のプログラミング段階２０２から始まる。この１番目のプログラミング後、この方法は、１番目の検証段階２０４へ進み、１番目の段階のプログラミングが成功であったかどうか、即ち、コアセルが第１の望ましいレベルまでプログラムされたかどうかを検証する。この１番目の検証段階が失敗した場合、この方法は、１番目のプログラミング段階２０２へ戻り、コアセルがもう一度プログラムされる。１番目の検証段階２０４に合格した場合、この方法は、２番目のプログラミング段階２０６へ進む。

２番目のプログラミング段階２０６で、コアセルは第２の望ましいレベルまでプログラムされる。２番目のプログラミング段階２０６の後、この方法は、２番目の検証段階２０８へ進む。第２の望ましいレベルに到達している場合、この方法は、３番目のプログラミング段階２１０及び３番目の検証段階２１２へ進み、コアセルがオーバープログラムされることなくプログラムに成功するまで以下同様である。

この方法の処理の進行と共に、プログラミング条件及び対応した検証条件は、コアセルのオーバープログラムを防止するため、本発明によって変更される。例えば、一実施例によれば、連続的な各プログラミング段階におけるプログラミングパルスの強度は、徐々に弱められる。プログラミングの強さを決定する要因には、例えば、ゲート電圧、ドレイン電圧、パルス幅及びその他のパラメータが含まれるが、これらの例に限定されない。連続的な各プログラミング段階において、これらのプログラミング要因は、プログラミングの強さを弱めるため調整される。例えば、プログラミングパルス幅（区間）は短縮され、プログラミングパルス振幅は低減される。

本発明によれば、プログラミングパルスに関する調整は、コアセルのオーバープログラミングを解消するため行われる。例えば、一実施例において、プログラミングパルスは、最後のプログラミングパルス（最も弱いプログラミングパルス）がコアセルを望ましいレベルへプログラムするために使用されるまで、逐次的に弱められる。他の実施例では、プログラミングパルス強度は、コアセルの閾値レベルが望ましいレベルに達するまで、始めの数回のプログラミング段階の間で維持される。次に、後続のプログラミング段階のため使用されるプログラミング強度は、コアセルが望ましいレベルへ実質的にプログラムされ得るように弱められる。

プログラム検証段階に関しては、各段階でコアセルワード線電圧は、ある特定のコアセルの閾値電圧Ｖｔｈを検出するため、ハイ状態にされる。このようにして、対応したプログラミング段階が成功したかどうかを判定するため、コアセルがどこまでプログラムされたかを見分けることが可能である。

図３には、本発明による種々のプログラミング段階と関連した上昇するワード線電圧が示されている。１番目の検証段階３０２では、ワード線電圧は基準ワード線電圧３０４に達していないことが容易に分かる。後続の段階では、プログラミングが終了する毎に、ワード線電圧は、基準ワード線電圧のレベルへ向けて増加する。

次に、本発明によるプログラミングの一例を説明する。Ｖｔ（ｒｅｆ）＝５ボルトであり、Ｖｇ（ｒｅｆ）＝６ボルトであり、これらの値は固定値であるとする。各検証処理中に、検知増幅器は、コアセルが基準電流に一致するとき、即ち、Ｉ＝Ｉ（ｒｅｆ）であるときに検証された条件を示す。コアセルの閾値電圧ＶｔがＶｔ＝３ボルトであることが望ましい場合、コアセルのＶｇは、次式：
Ｉ＝ａ（Ｖｇ−Ｖｔ）
Ｉ（ｒｅｆ）＝ａ（Ｖｇ（ｒｅｆ）−Ｖｔ（ｒｅｆ））
に従って、４ボルトになるように設定される。

したがって、低いコアセル閾値電圧（Ｖｔ）が必要とされる始めのプログラミング段階では、コアセル用のワード線電圧は基準セルのワード線電圧よりも低下させるべきである。コアセルの閾値電圧が各検証段階後に基準セルの閾値電圧へ接近するのに伴って、コアセル用のワード線電圧は基準セルのワード線の閾値電圧へ接近すべきである。

図４には、本発明に基づいてコアセルの閾値電圧（Ｖｔｈ）がプログラミング段階毎に増加する状況を説明するグラフが示されている。データビット"０"に対する目標閾値電圧が破線４０２で示されている。各プログラミングパルスが出現すると、それに応じて、閾値電圧が増加する。本発明によれば、連続的なプログラミングパルスは、コアセルの閾値電圧がオーバープログラムされることなく目標閾値電圧に到達するように、徐々に弱くされる。例えば、最後のプログラミングパルス４０４は、３番目のプログラミングパルス４０８よりも弱くされている。その結果として、最後のプログラミングパルスは、図４に矢印４０８で示されるように、閾値電圧を目標閾値電圧まで増加させる。かくして、閾値電圧は、目標閾値電圧の付近へ非常に緩やかに増加される。このため、オーバープログラムが防止され、コアセル間にばらつきが小さい閾値電圧分布が生じる。

本発明の他の実施例では、早期のプログラミング段階で強いプログラミング条件が使用され、コアセルの閾値電圧（Ｖｔ）のプログラミングが高速化される。これにより、装置に対する効率的なプログラミング時間を維持することが可能であり、一方、最後のプログラミング段階は、ばらつきが小さい閾値電圧分布を保証するため、非常に緩やかにされる。

本発明は、記憶装置のコアセルの電圧閾値レベルを設定するシステムを含む。上述の実施例は本発明の例示的な説明であって、本発明の範囲を上記の特定の実施例に限定することを意図するものではない。したがって、本発明の一つ以上の実施例が図示され記載されているが、本発明の精神並びに基本的な特性に反することなく、様々な変更をなし得ることが明らかであろう。以上の通り、開示事項及び記述事項は、例示的な説明を目的とするものであり、請求項に記載された本発明の範囲を制限するものではない。

２０２ １番目のプログラミング段階
２０４ １番目のプログラム検証段階
２０６ ２番目のプログラミング段階
２０８ ２番目のプログラム検証段階
２１０ ３番目のプログラミング段階
２１２ ３番目のプログラム検証段階

Claims (5)

1. コアセルと、
   前記コアセルを目標閾値電圧にプログラミングする手段と、を具備し、
   前記手段は、
   前記コアセルをプログラム条件でプログラミングするプログラム手段と、
   前記コアセルの電圧レベルがプログラム検証条件を満足するかにより前記コアセルのプログラミングが成功したかを検証する検証手段と、
   前記検証手段における前記コアセルの前記電圧レベルに応じて、前記プログラム条件と前記プログラム検証条件とを調整する調整手段と、
   前記検証手段が前記プログラミングに失敗したと検証した場合は、前記プログラム手段にプログラミングさせ、前記検証手段が前記プログラミングに成功したと検証した場合は、前記調整手段に前記プログラム条件と前記プログラム検証条件とを調整させ、前記電圧レベルが前記目標閾値電圧に達するまで、繰り返し、前記プログラム手段にプログラミングさせ、前記検証手段に検証させ、及び前記調整手段に前記プログラム条件及び前記プログラム検証条件を調整させる制御手段とを有し、
   前記調整手段は、前記コアセルを前記目標閾値電圧にプログラミングするまでに、始めの選択された複数回のプログラミング段階の間は前記プログラミングの強度を変更しない一方で、前記選択された複数回のプログラミング段階の後は前記プログラミングの強度を弱めるように、前記プログラム条件を調整することを特徴とする半導体記憶装置。
2. 前記調整手段は、前記目標閾値電圧よりも手前に暫定目標電圧を複数設けるように前記プログラム検証条件である検証電圧レベルを調整し、
   前記選択された複数回のプログラミング段階の間は前記検証電圧レベルの変動幅が変更されない一方で、前記選択された複数回のプログラミング段階の後は、前記検証電圧レベルの変動幅が減少されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記調整手段は、プログラミングのパルス振幅及びパルスの幅の少なくとも一方を調整することによって前記プログラミングの強度を調整し、
   前記調整手段は、前記コアセルの電圧レベルが前記目標閾値電圧に近づくときに、前記プログラム検証条件である検証電圧レベルの変動幅を小さくし、かつ、前記プログラム条件の前記パルス振幅を低減または前記パルス幅を短縮することを特徴とする請求項２記載の半導体記憶装置。
4. 前記調整手段は、プログラミングのパルス振幅及びパルスの幅の少なくとも一方を調整することによって前記プログラミングの強度を調整し、
   前記調整手段は、前記選択された複数回のプログラミング段階の後は、前記パルス振幅を低減またはパルスの幅を短縮することを特徴とする、請求項１または２記載の半導体記憶装置。
5. コアセルを目標閾値電圧にプログラミングする半導体記憶装置の制御方法であって、
   前記コアセルをプログラム条件でプログラミングするプログラム手順と、
   前記コアセルの電圧レベルがプログラム検証条件を満足するかにより前記コアセルのプログラミングが成功したかを検証する検証手順と、
   前記検証手順における前記コアセルの前記電圧レベルに応じて、前記プログラム条件と前記プログラム検証条件とを調整する調整手順と、を有し、
   前記検証手順において、前記プログラミングに失敗したと検証した場合は、前記プログラム手順を行い、前記検証手順において前記プログラミングに成功したと検証した場合は、前記調整手順において、前記プログラム条件と前記プログラム検証条件とを調整し、前記電圧レベルが前記目標閾値電圧に達するまで、前記プログラム手順、前記検証手順、及び前記調整手順を繰り返し行い、
   前記調整手順において、前記コアセルを前記目標閾値電圧にプログラミングするまでに、始めの選択された複数回のプログラミング段階の間は前記プログラミングの強度を変更しない一方で、前記選択された複数回のプログラミング段階の後は前記プログラミングの強度を弱めるように、前記プログラム条件を調整することを特徴とする半導体記憶装置の制御方法。

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