JP2022162233A

JP2022162233A - 半導体装置および消去方法

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Publication number: JP2022162233A
Application number: JP2021066942A
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Inventors: 勝矢野; Masaru Yano
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Abstract

【課題】消去パルスの印加回数を制御可能な半導体装置および消去方法を提供する。
【解決手段】本発明のフラッシュメモリの消去方法は、ブロック内の複数の犠牲メモリセルを異なる書込みレベルでプログラムしておき、消去コマンドに応答して選択ブロックを消去するとき、監視用消去パルスＲ１をウエルに印加し、その後、複数の犠牲メモリセルをベリファイ（Ｓ_ＥＶ）し、ベリファイが不合格のとき、複数の犠牲メモリセルのベリファイが合格するまで監視用消去パルスの電圧を増加した監視用消去パルスＲ２を印加し、ベリファイが合格したとき、監視用消去パルスＲ２の電圧に基づき通常の消去パルスＱ１をウエルに印加して選択ブロックを消去する。
【選択図】図５

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体装置に関し、特に、消去方法に関する。

典型的なフラッシュメモリでは、データをプログラムするときフローティングゲートに電子を蓄積させ、メモリセルのしきい値電圧を正方向にシフトさせ、データを消去するときフローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせる。このようなプログラムおよび消去は、メモリセルのしきい値が「０」、「１」の分布幅内に入るように制御されなければならない。また、メモリセルが多ビットを記憶する場合には、さらに「００」、「０１」、「１０」、「１１」の分布幅に入るように制御しなければならない。

メモリセルのしきい値分布を制御するため、メモリセルの消去は、ＩＳＰＥ（Incremental Step Pulse Erase）方式を用いている。ＩＳＰＥは、図１（Ａ）に示すように、選択されたブロックのＰウエルに消去パルスＶｅｒｓ０を印加し、消去ベリファイにより消去が不合格と判定された場合には、消去パルスＶｅｒｓ０よりも１ステップ電圧だけ高い消去パルスＶｅｒｓ１を印加し、ブロック内のすべてのメモリセルの消去が合格と判定されるまで消去パルスの電圧を増加させる（例えば、特許文献１）。

プログラムの場合も同様に、メモリセルへの電子の注入を正確に行うために、ＩＳＰＰ（Incremental Step Pulse Program）方式が用いられる。ＩＳＰＰ方式は、図１（Ｂ）に示すように、選択ページにプログラムパルスＶｐｇｍ０を印加し、プログラムベリファイにより不合格と判定された場合には、プログラムパルスＶｐｇｍ０よりも１ステップ電圧だけ高いプログラムパルスＶｐｇｍ１を印加し、ページ内のすべてのメモリセルのプログラムが合格と判定されるまでプログラムパルスの電圧を増加させる。

特許第６２４９５０４号公報

図２は、プログラム／消去のサイクル特性を示すグラフであり、縦軸は、メモリセルのしきい値、横軸は、プログラム／消去のサイクル数である。上の折れ線は、プログラム状態のメモリセルのしきい値、下の折れ線は、消去状態のメモリセルのしきい値である。ここには、世代の異なる４つの製品についてのサイクル特性が示されている。プログラム／消去のサイクル特性は、例えば、一定電圧を有するプログラムパルスと一定電圧を有する消去パルスとを繰り返し印加することによって得られる。

プログラム／消去のサイクル数が増加するにつれ、Ｇｍ（トランスコンダクタンス）の劣化が顕著になり、メモリセルに電流が流れ難くなる。その結果、同図に示すように、サイクル回数が１Ｋを越えるあたりから、徐々にしきい値が正の方向にシフトする。メモリセルのプログラムは、しきい値を上昇させることであるため、サイクル数の増加によってプログラムが容易になる、つまりプログラム速度が速くなる。もし、プログラムベリファイ電圧が同じならば、より低いプログラムパルスの電圧でプログラムベリファイが合格するが、プログラム動作の間、メモリセルには大きなストレスが印加され、メモリセルのＧｍの劣化が加速される。

他方、メモリセルの消去は、しきい値を減少させることであるため、サイクル数の増加によって消去がし難くなり、消去速度が遅くなる。ＩＳＰＥによる消去は、理想的には、消去パルスの印加回数を制御して行うことである。しかし、サイクル数の増加によりメモリの消去速度が遅くなると、消去パルスの印加回数が増加し、メモリセルへのストレス回数が増加し、メモリセルのＧｍの劣化が加速し、最終的にエンデュランス特性（データの書き換え可能な回数）やデータ保持特性を低下させてしまう。また、相対的に消去され易いメモリセルにとってはオーバーイレースされ、反対に、消去され難いメモリセルにとっては、消去電圧が小さすぎ、しきい値のシフト量が小さすぎる。このようなメモリセルのしきい値は、しきい値分布から外れ易くなる。さらにＩＳＰＥでは、最大印加回数の消去パルスを印加しても消去ベリファイが合格しなければ、そのブロックはバッドブロックとして管理されるため、利用可能な記憶容量が制限されてしまう。

本発明は、このような従来の課題を解決し、消去パルスの印加回数を制御可能な半導体装置および消去方法を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリの消去方法は、ブロック内の複数の犠牲メモリセルを異なる書込みレベルでプログラムするステップと、消去コマンドに応答して選択ブロックを消去するとき、監視用消去パルスをウエルに印加するステップと、前記複数の犠牲メモリセルをベリファイするステップと、前記ベリファイが不合格のとき、前記複数の犠牲メモリセルのベリファイが合格するまで前記監視用消去パルスの電圧を増加した前記監視用消去パルスを印加するステップと、前記ベリファイが合格したとき、前記監視用消去パルスの電圧に基づき消去パルスを前記ウエルに印加して前記選択ブロックを消去するステップとを有する。

ある態様では、前記複数の犠牲メモリセルは、当該消去前のプログラム動作のときに用いたプログラムパルスで異なる書込みレベルにそれぞれプログラムされる。ある態様では、前記複数の犠牲メモリセルは、プログラム／消去のサイクル数に応じて設定されたプログラムパルスによってプログラムされる。ある態様では、前記複数の犠牲メモリセルは、第１の書込みレベルでプログラムされた第１の犠牲メモリセルと、第２の書込みレベルでプログラムされた第２の犠牲メモリセルとを含み（第２の書込みレベル＞第１の書込みレベル）、第１および第２の犠牲メモリセルが不合格であるときの前記監視用消去パルスの電圧の増加は、第１の犠牲メモリセルが合格でありかつ第２の犠牲メモリセルが不合格であるときの電圧の増加よりも大きい。ある態様では、前記消去パルスの電圧は、前記第１および第２の犠牲メモリセルが合格したときの監視用消去パルスの電圧に基づき設定される。ある態様では、前記監視用消去パルスは、前記消去パルスと比較して傾斜する電圧波形である。ある態様では、前記複数の犠牲メモリセルは、前記選択ブロックの消去後にプログラムされる。ある態様では、前記複数の犠牲メモリセルは、選択ページのプログラム後にプログラムされる。

さらに本発明に係るＩＳＰＥにより消去を行うＮＡＮＤ型フラッシュメモリの消去方法は、当該消去前のプログラム動作のときのプログラムパルスを用いて複数の犠牲メモリセルを異なる書込みレベルでプログラムしておき、選択ブロックを消去するとき、監視用消去パルスをウエルに印加し、前記複数の犠牲ストリングのしきい値のシフト量を監視し、監視結果に基づき選択ブロックを消去するための消去パルスを決定する。

本発明に係る半導体装置は、ブロックが複数の犠牲メモリセルを含むＮＡＮＤ型メモリセルアレイと、前記メモリセルアレイの選択されたブロックを消去する消去手段とを有し、前記消去手段は、前記複数の犠牲メモリセルを異なる書込みレベルでプログラムし、消去コマンドに応答して選択ブロックを消去するとき、監視用消去パルスをウエルに印加した後前記複数の犠牲メモリセルをベリファイし、前記ベリファイが不合格のとき、前記複数の犠牲メモリセルのベリファイが合格するまで前記監視用消去パルスの電圧を増加した前記監視用消去パルスを印加し、前記ベリファイが合格したとき、前記監視用消去パルスの電圧に基づき消去パルスを前記ウエルに印加して前記選択ブロックを消去する。

ある態様では、前記消去手段は、プログラム／消去のサイクル数に応じて設定されたプログラムパルスによって前記複数の犠牲メモリセルをプログラムする。ある態様では、前記複数の犠牲メモリセルは、第１の書込みレベルでプログラムされた第１の犠牲メモリセルと、第２の書込みレベルでプログラムされた第２の犠牲メモリセルとを含み（第２の書込みレベル＞第１の書込みレベル）、前記消去手段は、第１および第２の犠牲メモリセルが不合格であるときの前記監視用消去パルスの電圧の増加を、第１の犠牲メモリセルが合格でありかつ第２の犠牲メモリセルが不合格であるときの電圧の増加よりも大きくする。ある態様では、前記消去手段は、前記消去パルスの電圧を、前記第１および第２の犠牲メモリセルが合格したときの前記監視用消去パルスの電圧に基づき設定する。ある態様では、前記消去手段は、前記選択ブロックの消去後に前記複数の犠牲メモリセルをプログラムする。ある態様では、前記複数の犠牲メモリセルは、前記メモリセルアレイのユーザーによって使用されない領域に設けられる。ある態様では、半導体装置はさらに、ＩＳＰＥに関する設定情報およびＩＳＰＰに関する設定情報を記憶する設定情報記憶部を含み、前記消去手段は、前記設定情報記憶部を参照して犠牲メモリセルをプログラムするための電圧およびブロックを消去するときの電圧を決定する。

本発明によれば、監視用消去パルスを印加し複数の犠牲メモリセルを監視して消去パルスの電圧を最適化するようにしたので、プログラム／消去のサイクル数が増加しても、消去パルスの印加回数を大幅に増加させることなく消去を行うことができる。これにより、メモリセルへのストレスを減少させ、メモリセルのＧｍが劣化するのを抑制し、メモリセルのエンデュランス特性やデータ保持特性を改善させることができる。

従来のフラッシュメモリのＩＳＰＥによる消去を説明する図である。プログラム／消去サイクルとしきい値変化の関係を示すグラフである。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本発明の実施例に係るブロック内のＮＡＮＤストリングおよび犠牲ストリングの構成を示す図である。本発明の実施例に係る犠牲ストリングのプログラムを説明する図である。本発明の実施例に係る消去動作を説明するフローチャートである。本発明の実施例に係るＩＳＰＥによる消去パルスの波形の例示である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。１つの実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るためＳＰＩ（Serial Peripheral Interface）を搭載することができる。

図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力バッファ１２０と、入出力バッファ１２０を介してアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０を介して受け取ったコマンドデータや外部端子に印加された制御信号に基づき各部を制御するコントローラ１４０と、ＩＳＰＥやＩＳＰＰに関する設定情報を記憶する設定情報記憶部１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘに基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、メモリセルアレイ１１０の選択されたページから読み出されたデータを保持したり、選択されたページにプログラムするためのデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリセルアレイ１１０は、例えば、列方向に配置されたｍ個のブロックＢＬＫを有し、各ブロックには、図４に示すように、複数のＮＡＮＤストリングＮＡが形成され、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセル(ＭＣ０、ＭＣ１、・・・ＭＣ３１)と、ビット線側選択トランジスタＴＤと、ソース線側選択トランジスタＴＳとを含み、ビット線側選択トランジスタＴＤのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタＴＳのソースは、共通のソース線ＳＬに接続される。各メモリセルのゲートはワード線に接続され、ビット線側選択トランジスタＴＤおよびソース線側選択トランジスタＴＳの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳに接続され、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳは、ワード線選択回路１６０によって駆動される。また、各ビット線は、偶数ビット線または奇数ビット線を選択するためのビット線選択回路を介してページバッファ／センス回路１７０に接続される。

本実施例のブロックはさらに、消去動作時にメモリセルのしきい値のシフト量を監視するための複数の犠牲ストリングＳ０、Ｓ１、Ｓ２が設けられる。犠牲ストリングＳ０、Ｓ１、Ｓ２は、ＮＡＮＤストリングＮＡと同様に構成されるが、これらの犠牲ストリングは、ユーザーによって使用されない領域またはユーザーによってアクセスすることができない領域に形成される。犠牲ストリングＳ０、Ｓ１、Ｓ２は、対応するビット線ＳＢＬ０、ＳＢＬ１、ＳＢＬ２を介して他のＮＡＮＤストリングＮＡと同様にページバッファ／センス回路１７０に接続される。なお、ここには３つの犠牲ストリングＳ０、Ｓ１、Ｓ２を例示するが、犠牲ストリングの数はこれに限定されるものではない。

設定情報記憶部１４０は、ＩＳＰＥに関する設定情報として、消去パルスＶｅｒｓ_ｉｎｉｔの初期値、ステップ電圧、消去パルスの最大印加回数等を記憶する。また、設定情報記憶部１４０は、ＩＳＰＰに関する設定情報として、プログラムパルスＶｐｇｍ_ｉｎｉｔの初期値、ステップ電圧、プログラムパルスの最大印加回数等を記憶する。ある態様では、これらの設定情報は、パワーオン動作時に、フラッシュメモリの動作に関する設定情報を格納するフューズメモリからロードすることができる。コントローラ１５０は、消去動作やプログラム動作を行うとき、設定情報記憶部１４０に記憶された設定情報を参照し、消去パルスやプログラムパルスの初期電圧やステップ電圧を決定する。さらにコントローラ１５０は、プログラム／消去のサイクル数に応じて動的に消去パルスやプログラムパルスの初期電圧やステップ電圧を変更した場合には、設定情報記憶部１４０を変更した設定情報に更新する。

ワード線選択回路１６０は、行アドレスＡｘに基づきワード線ＷＬを介してメモリセルを駆動し、また選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタやソース線側選択トランジスタを駆動し、ブロックやページを選択する。列選択回路１８０は、列アドレスＡｙに従いビット線を選択し、例えばページ内のデータの読出し開始位置を選択する。

コントローラ１５０は、ＲＯＭ／ＲＡＭ等をマイクロコントローラあるいはステートマシン等を用いて構成され、フラッシュメモリ１００の動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍ（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧Ｖｅｒｓ（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

次に、本実施例の消去動作について説明する。本実施例では、選択ブロックの実質的な消去を行う前に、監視用消去パルスを印加し、そのときの犠牲ストリングＳ０、Ｓ１、Ｓ２のしきい値のシフト量を監視し、この監視結果に基づき実質的な消去を行うための消去パルスの電圧を決定し、この消去パルスをＩＳＰＥに従い印加して選択ブロックを消去する。

犠牲ストリングＳ０、Ｓ１、Ｓ２は、消去を行う前に異なる書込みレベルでプログラムされる。犠牲ストリングの数（ビット数）は、特に限定されないが、例えば、書込みレベルの種類やブロック内のページ数に応じて決定される。例えば、３種類の書込みレベルでプログラムする場合には、少なくとも３本（３ビット）の犠牲ストリングが必要である。もし、製造バラツキ等を考慮して監視を行う場合には、１つの書込みレベルに対して複数の犠牲ストリングを用意するようにしてもよい。また、ブロックは、ページ数に応じた回数だけプログラム可能であり、犠牲ストリングは、ブロック内のプログラム回数に対応したサイズとするようにしてもよい。

ここでは、図５（Ａ）に示すように、３本の犠牲ストリングＳ０、Ｓ１、Ｓ２に３種類の書込レベルＬ０、Ｌ１、Ｌ２でプログラムする例について説明する。プログラムするとき、犠牲ストリングＳ０、Ｓ１、Ｓ２は、消去状態にある。コントローラ１４０は、ワード線Ｗｘを選択し、犠牲ストリングＳ０、Ｓ１、Ｓ２の同一ページ上の犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２に書込みレベルＬ０、Ｌ１、Ｌ２でプログラムする。

図５（Ｂ）は、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２へのプログラム電圧の印加を模式的に示す図である。時刻ｔ１でワード線ＷＬｘにプログラム電圧Ｖｐｇｍ_ｉｎｉｔが印加され、このとき、犠牲ストリングＳ０、Ｓ１、Ｓ２のビット線ＳＢＬ０、ＳＢＬ１、ＳＢＬ２にデータ「０」の電圧が印加される。これにより、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２がプログラムされる。次に、時刻ｔ２でワード線ＷＬｘにプログラム電圧Ｖｐｇｍ_ｉｎｉｔ＋ΔＩＳＰＰが印加され（ΔＩＳＰＰは、ステップ電圧）、このとき、ビット線ＳＢＬ０にはプログラム禁止電圧が印加され、ビット線ＳＢＬ１、ＳＢＬ２にデータ「０」の電圧が印加される。これにより、犠牲メモリセルＳＭＣ１、ＳＭＣ２がプログラムされる。時刻ｔ３でワード線ＷＬｘにＶｐｇｍ_ｉｎｉｔ＋ΔＩＳＰＰ＊２が印加され、このとき、犠牲メモリセルＳＭＣ０、ＳＭＣ１にプログラム禁止電圧が印加され、ビット線ＳＢＬ２にデータ「０」の電圧が印加される。これにより、犠牲メモリセルＳＭＣ２がプログラムされる。こうして、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２は、書込みレベルＬ０、Ｌ１、Ｌ２（Ｌ０＜Ｌ１＜Ｌ２）でプログラムされ、各犠牲メモリセルのしきい値が書込みレベルに応じて正の方向にシフトされる。

犠牲メモリセルをプログラムするときのプログラム電圧は、設定情報記憶部１５０に格納されたＩＳＰＰに関する設定情報に基づき決定される。コントローラ１４０は、当該ブロックにおいてページプログラムを行うとき、設定情報記憶部１５０に格納されたＩＳＰＰのプログラム電圧（初期電圧やステップ電圧を含む）を参照する。また、コントローラ１４０は、ページプログラムを行うとき、動的にプログラム電圧を変更することが可能である。例えば、プログラムを実施する前に選択メモリセルのプログラム速度を監視し、その監視結果に基づきプログラム電圧を減少させたり、あるいはステップ電圧の大きさを可変することがある。このような監視は、プログラム／消去のサイクル数の増加によるしきい値の増加を考慮するものである。このようなプログラム電圧の動的な変更を行った場合、コントローラ１４０は、設定情報記憶部１５０のＩＳＰＰに関する設定情報を変更または更新する。

また、コントローラ１４０は、当該ブロックにおいて異なるタイミングでページプログラムを実施した場合には、新たなワード線ＷＬｘを選択し、最新のページプログラムで印加したときのプログラムパルスで、その犠牲ストリングをプログラムする。コントローラ１４０は、犠牲ストリングをプログラムしたときの最新のワード線ＷＬｘの情報を設定情報記憶部１５０に関連付けて格納する。

図６は、本実施例の消去動作を示すフローチャート、図７は、消去動作時にＰウエルに印加する消去パルスの波形の例示である。コントローラ１４０は、消去コマンドに応答してブロックの消去シーケンスを開始する（Ｓ１００）。コントローラ１４０は、例えば、外部から消去コマンドおよびアドレスを受け取ることに応答して、あるいは内部的なガーベッジコレクションのような内部消去コマンドに応答して消去シーケンスを開始する。

コントローラ１４０は、先ず、選択ブロックのワード線をＧＮＤレベルにし、Ｐウエルに、図７に示すような監視用消去パルスとしてランプ波形Ｒ１を印加する。ランプ波形Ｒ１は、消去を目的とするものではなく、犠牲メモリセルのしきい値のシフト量を監視するものであり、それ故、犠牲メモリセルのしきい値が一機に負にならないように通常の消去パルスのエネルギーよりも小さい電圧波形に調整される。図の例では、ランプ波形Ｒ１は、ＧＮＤから一定電圧（例えば、８Ｖ）に増加後、当該一定電圧から初期電圧Ｖｅｒｓ_ｉｎｉｔまで電圧増加が傾斜される。なお初期電圧Ｖｅｒｓ_ｉｎｉｔは、設定情報記憶部１５０に格納されたＩＳＰＥに関する設定情報を参照して決定される。

ランプ波形Ｒ１を印加した後、コントローラ１４０は、犠牲ストリングＳ１、Ｓ２、Ｓ３のベリファイを行う（Ｓ１１０）。ここで留意すべきは、犠牲ストリングのみがベリファイされることである。監視用消去パルスの印加により、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２のしきい値は負の方向にシフトし、ベリファイは、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２のしきい値が決められた値（例えば、０Ｖ）に到達したか否かをチェックし、到達していればベリファイは合格となる。ベリファイ読出しでは、選択ブロックの選択ワード線に或る電圧を印加し、それ以外の非選択ワード線に読出しパス電圧を印加する。図７のＳ＿ＥＶは、犠牲ストリングのベリファイのタイミングを示している。

コントローラ１４０は、全ての犠牲ストリングＳ１、Ｓ２、Ｓ３のベリファイが合格である場合には（Ｓ１３０）、通常の消去を目的としたＩＳＰＥによる消去パルスをＰウエルに印加し、選択ブロックの消去を開始する（Ｓ１５０）。もし、一度のランプ波形Ｒ１の印加で犠牲ストリングＳ１、Ｓ２、Ｓ３の全てが合格した場合には、消去パルスの波高値は、Ｖｅｒｓ_ｉｎｉｔ＋ΔＩＳＰＥであり、そのときの消去パルスは、ＧＮＤから波高値まで一気に立ち上がる。

コントローラ１４０は、不合格であるとき、監視用消去パルスの電圧を増加させ、これをＰウエルに印加する（Ｓ１４０）。増加するステップ電圧の大きさは、犠牲メモリセルＳＭＣ０、ＳＭＣ１、ＳＭＣ２の合否に依存する。犠牲メモリセルＭＣ０が合格であり、犠牲メモリセルＳＭＣ１、ＳＭＣ２の双方が不合格であれば、次の監視用消去パルスの電圧は、Ｖｅｒｓ_ｉｎｉｔ＋２＊ΔＩＳＰＥに設定され（ステップ電圧が２倍で増加）、犠牲メモリセルＳＭＣ２のみが不合格であれば、次の監視用消去パルスの電圧は、Ｖｅｒｓ_ｉｎｉｔ＋ΔＩＳＰＥに設定される。図７のランプ波形Ｒ２は、犠牲メモリセルＳＭＣ２のみが不合格のときの消去電圧Ｖｅｒｓ_ｉｎｉｔ＋ΔＩＳＰＥを表している。

ランプ波形Ｒ２を印加した後、再び犠牲ストリングのベリファイが行われ（Ｓ１２０）、このようなルーチンは、全ての犠牲ストリングが合格するまで継続される。図７の消去パルスＱ１は、ランプ波形Ｒ２の印加後にベリファイが合格したときの波形を示しており、消去パルスＱ１の波高値は、Ｖｅｒｓ_ｉｎｉｔ＋２＊ΔＩＳＰＥである。

消去パルスＱ１の印加後、消去ベリファイが行われる（Ｓ１６０）。図７のＥＶ＿Ｅは、偶数ビット線のベリファイ、ＥＸ＿Ｏは、奇数ビット線のベリファイを示している。消去ベリファイが不合格である場合には、コントローラ１４０は、消去パルスをステップ電圧だけ増加した消去パルスＱ２をＰウエルに印加し、選択ブロックの消去を行う（Ｓ１５０）。消去パルスＱ２の波高値は、Ｖｅｒｓ_ｉｎｉｔ＋３＊ΔＩＳＰＥである。このようなルーチンは、選択ブロック内の全てのビット線のベリファイが合格するまで行われる。

コントローラ１４０は、消去ベリファイが合格すると、設定情報記憶部１５０のＩＳＰＰに関する設定情報を参照して犠牲メモリセルに異なる書込みレベルでプログラムを行う。また、コントローラ１４０は、消去パルスの初期電圧を設定情報記憶部１５０のＩＳＰＥに関する設定情報として格納または更新する（Ｓ１７０）。

このように本実施例によれば、消去動作時に選択ブロック内の犠牲メモリセルのしきい値のシフト量を監視し、この監視結果に基づき消去パルスを印加するようにしたので、プログラム／消去のサイクル数の増加による消去パルスの印加回数の増加を抑制し、これにより、メモリセルに与えられるストレスを低減し、Ｇｍ劣化を減少させることができる。このことは、同時に安定的なプログラムを可能にし、プログラムパルスの印加回数の制御にもつながる。

上記実施例では、犠牲ストリングに３種類の書込みレベルの異なるプログラムを行うようにしたが、これは一例であり、２種類あるいは４種類以上の書込みレベルでプログラムを行うようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力バッファ１３０：アドレスレジスタ
１４０：コントローラ１５０：設定情報記憶部
１６０：ワード線選択回路１７０：ページバッファ／センス回路
１８０：列選択回路１９０：内部電圧発生回路
Ｓ０、Ｓ１、Ｓ２：犠牲ストリング
ＳＭＣ０、ＳＭＣ１、ＳＭＣ２：犠牲メモリセル

Claims

ＮＡＮＤ型フラッシュメモリの消去方法であって、
ブロック内の複数の犠牲メモリセルを異なる書込みレベルでプログラムするステップと、
消去コマンドに応答して選択ブロックを消去するとき、監視用消去パルスをウエルに印加するステップと、
前記複数の犠牲メモリセルをベリファイするステップと、
前記ベリファイが不合格のとき、前記複数の犠牲メモリセルのベリファイが合格するまで前記監視用消去パルスの電圧を増加した前記監視用消去パルスを印加するステップと、
前記ベリファイが合格したとき、前記監視用消去パルスの電圧に基づき消去パルスを前記ウエルに印加して前記選択ブロックを消去するステップと、
を有する消去方法。
前記複数の犠牲メモリセルは、当該消去前のプログラム動作のときに用いたプログラムパルスで異なる書込みレベルにそれぞれプログラムされる、請求項１に記載の消去方法。
前記複数の犠牲メモリセルは、プログラム／消去のサイクル数に応じて設定されたプログラムパルスによってプログラムされる、請求項１または２に記載の消去方法。
前記複数の犠牲メモリセルは、第１の書込みレベルでプログラムされた第１の犠牲メモリセルと、第２の書込みレベルでプログラムされた第２の犠牲メモリセルとを含み（第２の書込みレベル＞第１の書込みレベル）、
第１および第２の犠牲メモリセルが不合格であるときの前記監視用消去パルスの電圧の増加は、第１の犠牲メモリセルが合格でありかつ第２の犠牲メモリセルが不合格であるときの電圧の増加よりも大きい、請求項１ないし３いずれか１つに記載の消去方法。
前記消去パルスの電圧は、前記第１および第２の犠牲メモリセルが合格したときの監視用消去パルスの電圧に基づき設定される、請求項４に記載の消去方法。
前記監視用消去パルスは、前記消去パルスと比較して傾斜する電圧波形である、請求項１に記載の消去方法。
前記複数の犠牲メモリセルは、前記選択ブロックの消去後にプログラムされる、請求項１に記載の消去方法。
前記複数の犠牲メモリセルは、選択ページのプログラム後にプログラムされる、請求項１に記載の消去方法。
ＩＳＰＥにより消去を行うＮＡＮＤ型フラッシュメモリの消去方法であって、
当該消去前のプログラム動作のときのプログラムパルスを用いて複数の犠牲メモリセルを異なる書込みレベルでプログラムしておき、
選択ブロックを消去するとき、監視用消去パルスをウエルに印加し、前記複数の犠牲ストリングのしきい値のシフト量を監視し、
監視結果に基づき選択ブロックを消去するための消去パルスを決定する、消去方法。
ブロックが複数の犠牲メモリセルを含むＮＡＮＤ型メモリセルアレイと、
前記メモリセルアレイの選択されたブロックを消去する消去手段とを有し、
前記消去手段は、前記複数の犠牲メモリセルを異なる書込みレベルでプログラムし、消去コマンドに応答して選択ブロックを消去するとき、監視用消去パルスをウエルに印加した後前記複数の犠牲メモリセルをベリファイし、前記ベリファイが不合格のとき、前記複数の犠牲メモリセルのベリファイが合格するまで前記監視用消去パルスの電圧を増加した前記監視用消去パルスを印加し、前記ベリファイが合格したとき、前記監視用消去パルスの電圧に基づき消去パルスを前記ウエルに印加して前記選択ブロックを消去する、半導体装置。
前記消去手段は、プログラム／消去のサイクル数に応じて設定されたプログラムパルスによって前記複数の犠牲メモリセルをプログラムする、請求項１０に記載の半導体装置。
前記複数の犠牲メモリセルは、第１の書込みレベルでプログラムされた第１の犠牲メモリセルと、第２の書込みレベルでプログラムされた第２の犠牲メモリセルとを含み（第２の書込みレベル＞第１の書込みレベル）、前記消去手段は、第１および第２の犠牲メモリセルが不合格であるときの前記監視用消去パルスの電圧の増加を、第１の犠牲メモリセルが合格でありかつ第２の犠牲メモリセルが不合格であるときの電圧の増加よりも大きくする、請求項１１または１２に記載の半導体装置。
前記消去手段は、前記消去パルスの電圧を、前記第１および第２の犠牲メモリセルが合格したときの前記監視用消去パルスの電圧に基づき設定する、請求項１２に記載の半導体装置。
前記消去手段は、前記選択ブロックの消去後に前記複数の犠牲メモリセルをプログラムする、請求項１１に記載の半導体装置。
前記複数の犠牲メモリセルは、前記メモリセルアレイのユーザーによって使用されない領域に設けられる、請求項１０に記載の半導体装置。
半導体装置はさらに、ＩＳＰＥに関する設定情報およびＩＳＰＰに関する設定情報を記憶する設定情報記憶部を含み、前記消去手段は、前記設定情報記憶部を参照して犠牲メモリセルをプログラムするための電圧およびブロックを消去するときの電圧を決定する、請求項１０に記載の半導体装置。