JP2018032457A - 半導体記憶装置 - Google Patents

Abstract

【課題】 データの高温保持特性を改善した半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、メモリセルアレイの選択されたメモリセルを消去する消去手段を含み、消去手段はさらに、選択されたメモリセルの消去動作を開始する前に、監視用メモリセルに監視用消去パルスを印加する印加手段と、監視用消去パルスが印加された監視用メモリセルのベリファイを行うベリファイ手段と、ベリファイ手段のベリファイ結果に基づきＩＳＰＥ条件を決定する決定手段とを含む。消去手段は、決定されたＩＳＰＥ条件に従いメモリセルを消去する。【選択図】 図６

Description

本発明は、不揮発性の半導体記憶装置に関し、特に、フラッシュメモリのプログラムおよび消去に関する。

フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。さらにフラッシュメモリには、一定のデータの書き換え可能な回数やデータ保持特性なども求められている。

典型的なフラッシュメモリでは、データをプログラムするとき、フローティングゲートに電子を蓄積させ、メモリセルのしきい値電圧を正方向にシフトさせ、データを消去するとき、フローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせる。このようなプログラムおよび消去は、メモリセルのしきい値が「０」、「１」の分布幅内に入るように制御されなければならない。また、メモリセルが多ビットを記憶する場合には、さらに「００」、「０１」、「１０」、「１１」の分布幅に入るように制御しなければならない。

フラッシュメモリでは、メモリセルの小型化が進むと、エンデュランス特性やデータ保持特性の劣化が顕著になることが知られている（特許文献１、非特許文献１）。図１は、プログラム／消去のサイクル特性を示すグラフであり、縦軸は、メモリセルのしきい値、横軸は、プログラム／消去のサイクル数である。同図からも明らかなように、１０−１０００サイクル付近までは、プログラム／消去のメモリセルのしきい値Ｖｔはほとんど変化しないが、数千回を越えるあたりから、徐々にしきい値Ｖｔが正の方向にシフトしていることがわかる。これは、プログラム／消去のサイクル数が増加するにつれ、ゲート酸化膜に電子がトラップされたり、電子のトンネリングによりゲート酸化膜そのものが劣化することが原因の一つと推測されている。特許文献１は、プログラム／消去のサイクル特性を反映したプログラム時のパルスの電圧情報と消去時のパルスの電圧情報をスペア領域に記憶しておき、この情報に基づきプログラムおよび消去を行うことでメモリセルへの過剰なストレスを抑制したり、消去時間の短縮を図っている。

特許第５５８３１８５号公報 The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices, Albert Fayrushin, et al. Flash Core Technology Lab, Samsung Electronics Co, Ltd, IEDM09-823, P34.2.1-2.4

上記したように、プログラム／消去のサイクル数が増加することに伴い、ゲート絶縁膜等が劣化し、プログラム／消去のメモリセルのしきい値Ｖｔが正の方向にシフトすると、メモリセルの高温でのデータ保持特性（ＨＴＤＲ：High Temperature Data Retention）が悪化する。このため、サイクル数の増加に伴い、メモリセルのしきい値をできるだけ上昇させないようにすることが望まれている。

本発明は、このような課題を解決するものであり、高温でのデータ保持特性を改善した半導体記憶装置を提供することを目的とする。
さらに本発明は、プログラム／消去のサイクル数の増加に伴いメモリセルのしきい値の上昇を抑制する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、不揮発性のメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルを消去する消去手段とを含み、前記消去手段はさらに、選択されたメモリセルの消去動作を開始する前に、監視用メモリセルのしきい値変化を監視する監視手段と、前記監視手段の監視結果に基づき消去電圧を決定する決定手段とを有する。

好ましくは前記監視手段は、前記消去手段のときに印加される消去電圧よりも小さい監視用消去電圧を監視用メモリセルに印加する印加手段と、監視用消去電圧が印加された監視用メモリセルをベリファイするベリファイ手段とを含み、前記決定手段は、前記ベリファイ手段のベリファイ結果に基づき消去電圧を決定する。好ましくは前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム／消去のサイクル数に応じた消去電圧を決定する。好ましくは前記決定手段は、サイクル数が増加するに従い消去電圧を大きくする。好ましくは前記決定手段は、消去パルスの初期電圧値を決定する。好ましくは前記決定手段は、消去パルスのステップ電圧を決定する。好ましくは前記決定手段は、サイクル数が増加するに従い消去パルスの最大印加回数を減らす。好ましくは前記ベリファイ手段は、監視用メモリセルの複数のしきい値の中から中央値のしきい値を判定する。好ましくは前記監視用メモリセルは、前記消去手段により選択されるブロックのメモリセルである。好ましくは前記監視用メモリセルは、前記選択されるブロックのユーザーによって使用されない領域のメモリセルである。

本発明に係る半導体記憶装置は、不揮発性のメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルをプログラムするプログラム手段とを含み、前記プログラム手段はさらに、選択されたメモリセルブロックのプログラム動作を行う前に、監視用メモリセルのしきい値変化を監視する監視手段と、前記監視手段の監視結果に基づきプログラム電圧を決定する決定手段とを有する。

好ましくは前記監視手段は、前記プログラム手段のときに印加されるプログラム電圧よりも小さい監視用プログラム電圧を監視用メモリセルに印加する印加手段と、監視用プログラム電圧が印加された監視用メモリセルをベリファイするベリファイ手段とを含み、前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム電圧を決定する。好ましくは前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム／消去のサイクル数に応じたプログラム電圧を決定する。好ましくは前記決定手段は、サイクル数が増加するに従いプログラム電圧を小さくする。好ましくは前記決定手段は、プログラムパルスの初期電圧値を決定する。好ましくは前記決定手段は、プログラムパルスのステップ電圧を決定する。好ましくは前記ベリファイ手段は、監視用メモリセルの複数のしきい値の中から中央値のしきい値を判定する。好ましくは前記監視用メモリセルは、前記プログラム手段により選択されるページのメモリセルである。好ましくは前記監視用メモリセルは、前記選択されるページのユーザーによって使用されない領域のメモリセルである。

本発明によれば、消去またはプログラムの際に監視用メモリセルのしきい値変化を監視し、監視結果に基づき消去電圧またはプログラム電圧を決定するようにしたので、プログラム／消去のサイクル回数の増加に伴うしきい値の上昇を抑制することができる。その結果、メモリセルのデータ保持特性、特に高温でのデータ保持特性を従来よりも改善することができる。

ＮＡＮＤ型フラッシュメモリのデータ書換え回数とメモリセルのしきい値との関係を示すグラフである。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。 図４（Ａ）は、ＩＳＰＥを説明する図、図４（Ｂ）は、ＩＳＰＰを説明する図である。 本実施例に係るフラッシュメモリの消去動作の機能的な構成を示すブロック図である。 本発明の実施例による主消去前の監視動作と消去動作とを示す図である。 監視用消去パルスの印加によりしきい値分布幅が負の方向へシフトした状態を示す図である。 本発明の実施例による監視用ベリファイ動作を説明する図である。 本発明の実施例による消去動作を示すフローチャートである。 本実施例に係るフラッシュメモリのプログラム動作の機能的な構成を示すブロック図である。 監視用プログラムパルスの印加によりしきい値分布幅が正の方向へシフトした状態を示す図である。 本発明の実施例による主プログラム動作前の監視動作とプログラム動作とを示す図である。 本発明の実施例によるプログラム動作を示すフローチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。フラッシュメモリの用途の一つに、大容量のデータの記憶がある。例えば、ＤＶＤに記録されたデータのダビングやデジタルカメラ等で撮像されたデータの保存である。このような用途に用いられるフラッシュメモリは、大容量のデータを書き換える回数が比較的少ないため、必ずしも厳しいエンデュランスを求められない反面、優れたデータ保持特性が要求される。他方、電源の監視やセキュリティ向けに使用されるフラッシュメモリにとっては、厳しいエンデュランスが求められる。本実施例では、メモリセルにとって最適なプログラム電圧および消去電圧を提供し、サイクル数の増加に伴うメモリセルのしきい値変動を抑止し、かつメモリセルの急激な劣化を抑制し、改善されたエンデュランス特性およびデータ保持特性を提供する。

本実施例のＮＡＮＤ型フラッシュメモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１１０と、入出力バッファ１１０からアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、プログラムパルス電圧や消去パルス電圧の初期値、２回目以降に印加されるパルス電圧との差分（ステップ電圧）、パルスを印加できる最大回数などの初期情報を不揮発性メモリ領域に設定した初期情報設定部１４０、入出力バッファ１１０からのコマンドデータや外部制御信号（図示されないチップイネーブルＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、レディ・ビジーＲＹ／ＢＹ等）に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１５０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきメモリセルの列を選択する列選択回路１８０と、データの読出し、プログラムおよび消去、ベリファイ等のために必要な電圧（ISPPのプログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、ISPEの消去電圧Vers）などを生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１００は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。各ブロック内には、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたビット線側選択トランジスタと、メモリセルの他方の端部に接続されたソース線側選択トランジスタとを含んで構成される。ビット線側選択トランジスタは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタは、共通ソース線に接続される。各メモリセルのコントロールゲートは、各ワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタのゲートは、それぞれ選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきブロックを選択し、当該ブロックの選択ゲート線SGD、SGSを介してビット線側選択トランジスタおよびソース線側選択トランジスタを選択的に駆動する。

図３は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprg（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば１８Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

次に、本実施例のフラッシュメモリの消去動作およびプログラム動作の詳細について説明する。消去動作において、プログラム／消去のサイクル数が進むと、あるメモリセルでは消去され易く、あるメモリセルでは消去され難く、同一の消去電圧を印加しても、両者のしきい値のシフト量は相対的に異なる。つまり、あるメモリセルからは十分な電子が放出され、「１」のしきい値分布幅内に到達するが、あるメモリセルからは十分な電子が放出されず、「１」のしきい値分布幅内に到達しない事態が生じる。そこで、メモリセルからの電子の放出をより正確にまたは効果的に行うために、ＩＳＰＥ（Incremental Step Pulse Erase）方式が用いられる。ＩＳＰＥ方式は、図４（Ａ）に示すように、選択ブロックに初期の消去パルスVers0を印加し、消去ベリファイにより消去が不合格と判定された場合には、消去パルスVers0よりも１ステップ電圧だけ高い消去パルスVers1を印加し、ブロック内のすべてのメモリセルの消去が合格と判定されるまで消去パルスの電圧が順次増加されていく。初期情報設定部１４０には、消去パルスVers0の初期値、ステップ電圧、消去パルスの最大印加回数等を含む初期情報を予め記憶しており、コントローラ１５０は、消去動作を行うときに、この初期情報を参照する。なお、最大印加回数の消去パルスを印加しても消去ベリファイが合格しなければ、当該ブロックはバッドブロックとして管理される。

プログラムの場合も同様に、すべてのメモリセルのフローティングゲートに均一に電子が蓄積されるとは限らない。あるメモリセルでは電子が注入され易く、あるメモリセルでは電子の注入がされ難ければ、両者に同一のプログラム電圧を印加しても、両者のしきい値のシフト量は相対的に異なる。つまり、あるメモリセルには十分に電子が蓄積され、「０」のしきい値分布幅内に到達するが、あるメモリセルには十分な電子が蓄積されず、「０」のしきい値分布幅内に到達しない事態が生じる。そこで、メモリセルへの電子の注入を正確にまたは効果的に行うために、ＩＳＰＰ（Incremental Step Pulse Program）方式が用いられる。ＩＳＰＰ方式は、図４（Ｂ）に示すように、選択ページに初期のプログラムパルスVpgm0を印加し、プログラムベリファイにより不合格と判定された場合には、初期のプログラムパルスVpgm0よりも１ステップ電圧だけ高いプログラムパルスVpgm1を印加し、ページ内のすべてのメモリセルのプログラムが合格と判定されるまでプログラムパルスの電圧が順次増加されていく。初期情報設定部１４０には、プログラムパルスVpgm0の初期値、ステップ電圧、プログラムパルスの最大印加回数等を含む初期情報が予め設定されており、コントローラ１５０は、プログラム動作を行うときに、この初期情報を参照する。なお、最大印加回数によってプログラムベリファイが合格しなければ、プログラム失敗と判定される。

図１に示したように、プログラム／消去のサイクル数が増加すると、トンネル酸化膜の劣化やそこへの電子のトラップ等の原因により、プログラム／消去のメモリセルのしきい値電圧Ｖｔは正の方向へシフトする。しきい値が上昇すると、データ保持特性が悪化するため、本実施例は、サイクル数の増加に伴うメモリセルのしきい値Ｖｔの上昇を抑える。好ましくは、プログラムまたは消去時に、監視用メモリセルのしきい値変化を監視し、当該監視結果に基づき、サイクル回数に応じたプログラム電圧／消去電圧を決定し、メモリセルのしきい値が上昇しないようにする。従来の方法は、初期情報設定部１４０の記憶された初期情報に基づきプログラム電圧／消去電圧を決定するが、本実施例は、監視結果の基づき初期情報設定部１４０に記憶された初期情報を動的に変更するスキームを採用する。

消去スキーム
図５は、本実施例の消去動作の機能的な構成を示している。コントローラ１５０は、プログラムあるいはステートマシンを実行することで消去動作を行う。消去動作２００は、監視用消去パルス印加部２１０、監視用ベリファイ部２２０、およびＩＳＰＥ条件決定部２３０を含む。

本実施例では、ＩＳＰＥによる主たる消去パルスを印加する前に、監視用メモリセルのしきい値のシフト量（または消去速度）の監視を行う。好ましくは、監視用メモリセルは、消去時に選択されるブロック内のユーザーによって使用されない領域の複数のメモリセルまたは専用のフラグセルである。監視用メモリセルは、全てデータ「０」を記憶している。ユーザーによって使用されない領域の限定的な数の監視用メモリセルのしきい値のシフト量から、選択ブロック内の全体のメモリセルのしきい値のシフト量を判定する。例えば、選択ブロックが６４ページを含み、１ページが２ＫＢであるならば、１つのブロックには１Ｍｂのメモリセルが含まれることになり、これらすべてのメモリセルのしきい値のシフト量を監視することは非常に煩雑であるため、ユーザーによって使用されない領域の一定数の監視用メモリセルを監視し、演算処理等の負荷を軽減する。但し、これは一例であり、監視用メモリは、選択ブロック内の他の領域のメモリセルであってもよい。

監視用消去パルス印加部２１０は、図６に示すように、ＩＳＰＥによる主たる消去パルスが印加される前に、ＩＳＰＥにより印加される最初の消去パルスVers0よりも低い電圧レベルの監視用消去パルスＭＰを選択ブロックに印加する。監視用消去パルスＭＰの電圧レベル、およびその印加時間は、予め設定されている。図７は、監視用消去パルスＭＰが印加されたときの監視用メモリセルのしきい値変化を模式的に表した図である。監視用メモリセルに監視用消去パルスＭＰが印加されると、データ「０」のしきい値分布幅ＭＭ＿Ａは、負の方向にシフトし、しきい値分布幅ＭＭ＿Ｂとなる。

監視用ベリファイ部２２０は、監視用消去パルスＭＰが印加された監視用メモリセルのベリファイを行う。しきい値分布幅ＭＭ＿Ｂをベリファイすることで、監視用メモリセルのしきい値のシフト量（または消去速度）をチェックする。好ましい例では、監視用ベリファイにより、しきい値分布幅ＭＭ＿Ｂの中から中央値のしきい値を算出し、これを監視用メモリセルのしきい値のシフト量または消去速度とする。但し、これは一例であり、しきい値分布幅ＭＭ＿Ｂのしきい値の平均値を算出するようにしてもよい。

図８に、具体的な中央値の算出例を示す。ここでは、説明を分かり易くするため、監視用メモリセルが７つ（Ｍ１〜Ｍ７）とする。監視用ベリファイ部２２０は、しきい値部分幅ＭＭ＿Ｂを、例えば、電圧の低い方から高い方に走査し、中央値を検出する。図の例では、監視用ベリファイＭＶ１、ＭＶ２、ＭＶ３、ＭＶ４、ＭＶ５でしきい値分布幅ＭＭ＿Ｂを走査することを示しており、監視用ベリファイＭＶ１〜ＭＶ５は、それぞれ読出し電圧ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４、ＶＲ５でベリファイを行う。読出し電圧の差分は、ΔＶＲであり、ＶＲ２＝ＶＲ１＋ΔＶＲ、ＶＲ３＝ＶＲ１＋２ΔＶＲ、ＶＲ４＝ＶＲ１＋３ΔＶＲ、ＶＲ５＝ＶＲ１＋４ΔＶＲである。

監視用メモリセルは７個であるため、４番目のしきい値が全体のメモリセルの中央値となる。図の例では、監視用ベリファイＭＶ１、ＭＶ２では、全てのメモリセルのしきい値がＶＲ１よりも大きく、ベリファイは不合格であり、監視用ベリファイＭＶ３では、５つのメモリセルのしきい値がＶＲ３よりも大きく、未だ中央値に到達しないので、ベリファイは不合格である。監視用ベリファイＭＶ４では、３つのメモリセルのしきい値がＶＲ４よりも大きくなり、中央値に到達するため、ベリファイが合格となる。すなわち、中央値のしきい値をもつメモリセルがＶＲ３とＶＲ４との間に存在し、その時点で最大の読出し電圧ＶＲ４がしきい値のシフト量に決定される。監視用ベリファイ部２２０は、ベリファイ結果をＩＳＰＥ条件決定部２３０に提供する。また、監視用ベリファイＭＶ１〜ＭＶ５を行った結果、中央値のしきい値の合格を得ることができなかった場合には、最終ステップの監視用ベリファイの読出し電圧（本例の場合、ＶＲ５）が、しきい値のシフト量に決定され、この結果がＩＳＰＥ条件決定部２３０に提供される。ここで留意すべきは、監視用ベリファイ部２２０は、メモリセルのしきい値が負の場合があり、負のしきい値の読出しを可能にするため、ソース線側から電圧を供給する、いわゆるリバースリードを行う。

ＩＳＰＥ条件決定部２３０は、監視用ベリファイ部２２０で合格したベリファイ電圧ＶＲ４（しきい値の中央値）に基づき、選択ブロックのプログラム／消去のサイクル回数に応じた最適なＩＳＰＥ条件を決定する。つまり、サイクル回数が増加すると、消去速度が遅くなり、しきい値のシフト量が小さくなる傾向がある。それ故、ＩＳＰＥ条件決定部２３０は、サイクル回数が増加するにつれ、消去電圧を大きくする。１つの好ましい例では、ＩＳＰＥ条件決定部２３０は、経験則または既知の測定データ等から得られたサイクル回数としきい値の変化量との関係（両者の関係を規定したテーブル、または両者の関係を規定した関数など）に基づき、監視用ベリファイで判定されたメモリセルのしきい値のシフト量に対応するＩＳＰＥ条件、すなわち、消去電圧の初期値、ステップ電圧、消去パルスの最大印加回数等を決定する。ＩＳＰＥ条件決定部２３０は、決定した内容と初期情報設定部１４０に設定されている初期情報とを比較し、両者が異なるようであれば、初期情報を変更する。

初期情報設定部１４０は、図６に示すように、消去パルスの初期値Ｖintと、そのステップ電圧Ｖsと、消去パルスの最大印加回数（図の例では、Vers0〜Vers3までの４回）を含んでいる。ＩＳＰＥ条件決定部２３０は、監視用ベリファイ部２２０の監視結果からサイクル回数を推定し、消去が速度が遅くなっているようであれば、消去パルスの初期値Vintに最適な補正値ΔＶintを加えて、初期消去電圧をＶint＋ΔＶintに変更する。さらに、ステップ電圧Ｖsに最適な補正値ΔＶsを加えて、ステップ電圧をＶs＋ΔＶsに変更する。さらに、消去パルスの初期値、およびステップ電圧を高くすることで、メモリセルへのストレスが増加するため、消去パルスの最大印加回数を減らすようにしてもよい。

次に、本実施例の消去動作のフローを図９に示す。コントローラ１５０は、外部から消去コマンドおよびアドレスを受け取ると、当該消去コマンドに応じた消去シーケンスを実行する。コントローラ１５０は、消去コマンドが、プログラム／消去のサイクル回数に応じた動的消去を要求するものか否かを判定する（Ｓ１００）。動的消去が要求されていなければ、通常の消去が行われる。

動的消去が要求された場合、コントローラ１５０は、行アドレスの冗長情報を参照して、不良アドレス（例えば、グローバルビット線のオープン不良のアドレス等）に対応するページバッファ／センス回路１７０のラッチにマスクデータをセットする（Ｓ１１０）。すなわち、マスクデータとして「１」がラッチにセットされ、監視用ベリファイの際に、メモリセルの状態にかかわらず、合格(Pass)として扱われる。冗長されたアドレスを強制的に「１」にすることで、不良による誤判定を回避することができる。

次に、選択されたブロックに監視用消去パルスが印加される（Ｓ１２０）。監視用消去パルスが印加されるときのバイアス条件は、消去動作時と同じであるが、Ｐウエルに印加される監視用消去パルスの電圧は、通常のＩＳＰＥのときに印加される消去パルスの電圧よりも小さい。次に、監視用ベリファイ部２２０は、選択ブロックの最初のページをベリファイするために、ＰＡ＝０をセットする（Ｓ１３０）。次に、監視用ベリファイ部２２０は、最初の読出し電圧ＶＲをＶＲ１に設定し（Ｓ１４０）、図８に示すように監視用メモリセルのベリファイを行う（Ｓ１５０）。ベリファイが不合格（Fail）であれば、読出し電圧ＶＲをＶＲ＝ＶＲ＋ΔＶＲに変更し（Ｓ１６０）、予め規定された最大印加回数に到達していなければ、監視用ベリファイが繰り返される。読出し電圧ＶＲの変更が最大回数に到達したときは（Ｓ１７０）、その時点で監視用ベリファイを終了し、通常の消去フローに移行する。また、監視用ベリファイが合格（Pass）であるとき（Ｓ１５０）、選択ブロックの最後のページか否かが判定され（Ｓ１９０）、最後のページでなければ、ＰＡ＝＋１を設定し（Ｓ１９０）、次のページの監視用ベリファイが繰り返される。なお、この動作シーケンスは、全てのページをサンプリングする例を示している。もし、全てのページをサンプリングする前にしきい値の上限値で一度でもベリファイの不合格が発生した場合には、最大の読出し電圧（図８の例ではＶＲ５）を基準にしてシフト量が決定され、もし、全てのページをサンプリングしても、一度もベリファイの不合格が発生しなかった場合には、全ページの検出されたしきい値のうち、最大の読出し電圧（図８の例ではＶＲ１〜ＶＲ５のいずれか）を基準にしてシフト量が決定される。

次に、監視用ベリファイが終了したとき、または動的消去が要求されないとき、選択されたブロックの消去が実行される。ＩＳＰＥ条件決定部２３０は、初期情報設定部１４０に設定された初期情報を読出し、ＩＳＰＥ条件を決定する（Ｓ２００）。動的消去が要求されていない場合には、ＩＳＰＥ条件決定部２３０は、設定されている初期情報に従いＩＳＰＥ条件を決定する。動的消去が要求されている場合には、監視用ベリファイの結果から得られたしきい値の中央値に基づきサイクル回数に応じたＩＳＰＥ条件を決定する。この条件が、設定されている初期情報と異なる場合には、初期情報を変更する。

次に、コントローラ１５０は、ステップＳ１１０のときと同様に、不良アドレスにマスクデータをセットし、不良アドレスのマスク処理を行う（Ｓ２１０）。次に、決定されたＩＳＰＥ条件に従いＩＳＰＥによる消去が実施され（Ｓ２２０）、その後、通常の消去ベリファイが実施される（Ｓ２３０）。消去ベリファイで不合格であれば、再度、不良アドレスにマスクデータをセットして、消去動作が繰り返される。消去ベリファイが合格したとき、消去が終了する。

プログラムスキーム
次に、本発明のプログラム動作について説明する。図１０は、本実施例のプログラム動作３００の機能的な構成を示すブロック図である。プログラム動作３００は、監視用プログラムパルス印加部３１０、監視用ベリファイ部３２０、ＩＳＰＰ条件決定部３３０を含む。

監視用プログラムパルス印加部３１０は、ＩＳＰＰによる主たるプログラムパルスが印加される前に、ＩＳＰＰのときに印加される最初のプログラムパルスVprg0よりも低い電圧レベルの監視用プルグラムパルスを選択ページに印加する。監視用プログラムパルスＭＰの電圧レベル、およびその印加時間は、予め設定されている。図１１は、監視用プログラムパルスＭＰＰが印加されたときのメモリセルのしきい値変化を模式的に表した図である。監視用メモリセルには、データ「１」が記憶されており、この監視用メモリセルに監視用プログラムパルスＭＰＰが印加されると、データ「１」のしきい値分布幅ＭＭ＿Ｃが正の方向にシフトし、しきい値分布幅ＭＭ＿Ｄとなる。

監視用ベリファイ部３２０は、実質的に監視用ベリファイ部２２０と同様の動作を行う。すなわち、複数のベリファイ読出し電圧によりしきい値分布幅ＭＭ＿Ｄを走査し、しきい値の中央値を判別する。なお、この監視用ベリファイでも、負のしきい値を読み出すことができるように、ソース線側から電圧を供給するリバースリードが実施される。

ＩＳＰＰ条件決定部３３０は、監視用ベリファイ部３２０のベリファイ結果に基づきプログラム／消去のサイクル回数に応じた最適なＩＳＰＰ条件を決定する。つまり、サイクル回数が増加すると、プログラム速度が速くなり、しきい値のシフト量が大きくなるので、ＩＳＰＰ条件決定部３３０は、サイクル回数が増加するにつれ、プログラム電圧を小さくする。１つの好ましい例では、ＩＳＰＰ条件決定部３３０は、経験則または既知の測定データ等から得られたサイクル回数としきい値の変化量との関係（両者の関係を規定したテーブル、または両者の関係を規定した関数など）に基づき、監視用ベリファイで判定されたメモリセルのしきい値のシフト量に対応するＩＳＰＰ条件、すなわち、プログラム電圧の初期値、ステップ電圧、プログラムパルスの最大印加回数等を決定する。ＩＳＰＰ条件決定部３３０は、決定した内容と初期情報設定部１４０に設定されている初期情報とを比較し、両者が異なるようであれば、初期情報を変更する。

初期情報設定部１４０は、図１２に示すように、プログラムパルスの初期値Ｖintと、そのステップ電圧Ｖsと、プログラムパルスの最大印加回数（図の例では、Vprg0〜Vprg3までの４回）を含んでいる。ＩＳＰＰ条件決定部３３０は、監視用ベリファイ部３２０の監視結果からサイクル回数を推定し、プログラム速度が加速されているようであれば、プログラムパルスの初期値Vintから補正値ΔＶintを減算して、初期プログラム電圧をＶint−ΔＶintに変更する。さらに、ステップ電圧Ｖsを最適な補正値Ｖｓ−ΔＶs（ΔＶｓ＜Ｖｓ）に変更する。

次に、本実施例のプログラム動作のフローを図１３に示す。コントローラ１５０は、外部からプログラムコマンド、アドレスおよびプログラムデータを受け取ると、当該プログラムコマンドに応じたプログラムシーケンスを実行する。コントローラ１５０は、プログラムコマンドが、プログラム／消去のサイクル回数に応じた動的消去を要求するものか否かを判定する（Ｓ３００）。動的プログラムが要求されていなければ、通常のプログラムが行われる。

他方、動的プログラムが要求された場合、コントローラ１５０は、監視用メモリセルのプログラムを可能にするため、監視用メモリセルのアドレスに対応するページバッファ／センス回路１７０のラッチにデータ「０」をセットする（Ｓ３１０）。このデータセットは、内部回路により実施される。次に、選択されたページに監視用プログラムパルスが印加される（Ｓ３２０）。監視用プログラムパルスが印加されるときのバイアス条件は、プログラム動作時と同じであるが、選択ワード線に印加される監視用プログラムパルスの電圧は、通常のＩＳＰＰのときに印加されるプログラムパルスの電圧よりも小さい。次に、監視用ベリファイ部３２０は、最初の読出し電圧ＶＲ＝ＶＲ１に設定し（Ｓ３３０）、監視用メモリセルのベリファイを行う（Ｓ３４０）。ベリファイが不合格（Fail）であれば、読出し電圧ＶＲの変更が最大回数に到達したか否かが判定され（Ｓ３５０）、到達していなければ、読出し電圧ＶＲをＶＲ＝ＶＲ＋ΔＶＲに変更し（Ｓ３６０）、監視用プログラムベリファイが繰り返される。読出し電圧ＶＲの変更が最大回数に到達したとき（Ｓ３５０）、または監視用プログラムベリファイで合格（Pass）したとき（Ｓ１５０）、選択ページの通常のプログラムが実行される。動的プログラムが要求されないときも同様である。

ＩＳＰＰ条件決定部３３０は、初期情報設定部１４０に設定された初期情報を読出し、ＩＳＰＰ条件を決定する（Ｓ３７０）。動的プログラムが要求されていない場合には、ＩＳＰＰ条件決定部３３０は、設定されている初期情報に従いＩＳＰＰ条件を決定する。動的消去が要求されている場合には、監視用プログラムベリファイの結果から得られた中央値のしきい値に基づきサイクル回数に応じたＩＳＰＰ条件を決定する。この条件が、設定されている初期情報と異なる場合には、初期情報を変更する。次に、決定されたＩＳＰＰ条件に従いＩＳＰＰによるプログラムが実施され（Ｓ３８０）、その後、通常のプログラムベリファイが実施され、プログラムベリファイで全メモリセルが合格したとき（Ｓ３９０）、プログラムが終了する。

このように本実施例によれば、消去またはプログラムを行う毎に、監視用メモリセルを使用してしきい値の変化量または変化速度を監視し、その監視結果に基づき動的にＩＳＰＥまたはＩＳＰＰの条件を変更し、サイクル数の増加に伴うしきい値が上昇しないようにしたので、その結果、メモリセルの高温データ保持特性を従来よりも改善することができる。

上記実施例では、監視用ベリファイに基づきＩＳＰＥまたはＩＳＰＰのステップ電圧を一定にしたが、ステップ電圧は必ずしも一定である必要はなく、例えば、消去パルスの回数が増加する度に、ステップ電圧が小さくなる、または大きくなるようにしてもよい。さらに上記実施例では、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、ＮＡＮＤ型に限らずＮＯＲ型のフラッシュメモリにも適用することができる。さらに本発明は、プログラム／消去のサイクル数によってしきい値が変動するメモリセルであれば、フラッシュメモリ以外の他の不揮発性メモリにも適用することができる。

さらに本発明は、メモリセルが２値データを記憶するフラッシュメモリ、あるいはメモリセルが多値データを記憶するフラッシュメモリのいずれにも適用することが可能である。さらに本発明は、メモリアレイのＮＡＮＤストリングが基板表面に形成される２次元タイプのフラッシュメモリ、あるいはＮＡＮＤストリングが基板表面上の導電層（例えば、ポリシリコン層）に形成される３次元タイプのフラッシュメモリのいずれにも適用することが可能である。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：フラッシュメモリ
１００：メモリアレイ
１１０：入出力バッファ
１２０：アドレスレジスタ
１３０：データレジスタ
１４０：初期情報設定部
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路

Claims (19)

1. 不揮発性のメモリセルアレイと、
   前記メモリセルアレイの選択されたメモリセルを消去する消去手段とを含み、
   前記消去手段はさらに、
   選択されたメモリセルの消去動作を開始する前に、監視用メモリセルのしきい値変化を監視する監視手段と、
   前記監視手段の監視結果に基づき消去電圧を決定する決定手段と、
   を有する半導体記憶装置。
2. 前記監視手段は、前記消去手段のときに印加される消去電圧よりも小さい監視用消去電圧を監視用メモリセルに印加する印加手段と、監視用消去電圧が印加された監視用メモリセルをベリファイするベリファイ手段とを含み、
   前記決定手段は、前記ベリファイ手段のベリファイ結果に基づき消去電圧を決定する、請求項１に記載の半導体記憶装置。
3. 前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム／消去のサイクル数に応じた消去電圧を決定する、請求項２に記載の半導体記憶装置。
4. 前記決定手段は、サイクル数が増加するに従い消去電圧を大きくする、請求項３に記載の半導体記憶装置。
5. 前記決定手段は、消去パルスの初期電圧値を決定する、請求項１ないし５いずれか１つに記載の半導体記憶装置。
6. 前記決定手段は、消去パルスのステップ電圧を決定する、請求項１ないし６いずれか１つに記載の半導体記憶装置。
7. 前記決定手段は、サイクル数が増加するに従い消去パルスの最大印加回数を減らす、請求項１ないし６いずれか１つに記載の半導体記憶装置。
8. 前記ベリファイ手段は、監視用メモリセルの複数のしきい値の中から中央値のしきい値を判定する、請求項２または３に記載の半導体記憶装置。
9. 前記監視用メモリセルは、前記消去手段により選択されるブロックのメモリセルである、請求項１または２に記載の半導体記憶装置。
10. 前記監視用メモリセルは、前記選択されるブロックのユーザーによって使用されない領域のメモリセルである、請求項９に記載の半導体記憶装置。
11. 不揮発性のメモリセルアレイと、
    前記メモリセルアレイの選択されたメモリセルをプログラムするプログラム手段とを含み、
    前記プログラム手段はさらに、
    選択されたメモリセルブロックのプログラム動作を行う前に、監視用メモリセルのしきい値変化を監視する監視手段と、
    前記監視手段の監視結果に基づきプログラム電圧を決定する決定手段と、
    を有する半導体記憶装置。
12. 前記監視手段は、前記プログラム手段のときに印加されるプログラム電圧よりも小さい監視用プログラム電圧を監視用メモリセルに印加する印加手段と、監視用プログラム電圧が印加された監視用メモリセルをベリファイするベリファイ手段とを含み、
    前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム電圧を決定する、請求項１１に記載の半導体記憶装置。
13. 前記決定手段は、前記ベリファイ手段のベリファイ結果に基づきプログラム／消去のサイクル数に応じたプログラム電圧を決定する、請求項１２に記載の半導体記憶装置。
14. 前記決定手段は、サイクル数が増加するに従いプログラム電圧を小さくする、請求項１３に記載の半導体記憶装置。
15. 前記決定手段は、プログラムパルスの初期電圧値を決定する、請求項１１ないし１４いずれか１つに記載の半導体記憶装置。
16. 前記決定手段は、プログラムパルスのステップ電圧を決定する、請求項１１ないし１４いずれか１つに記載の半導体記憶装置。
17. 前記ベリファイ手段は、監視用メモリセルの複数のしきい値の中から中央値のしきい値を判定する、請求項１１または１２に記載の半導体記憶装置。
18. 前記監視用メモリセルは、前記プログラム手段により選択されるページのメモリセルである、請求項１１または１２に記載の半導体記憶装置。
19. 前記監視用メモリセルは、前記選択されるページのユーザーによって使用されない領域のメモリセルである、請求項１８に記載の半導体記憶装置。
    

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