JP2022136185A

JP2022136185A - フラッシュメモリおよびプログラミング方法

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Publication number: JP2022136185A
Application number: JP2022118488A
Authority: JP
Inventors: 勝矢野; Masaru Yano; 利章竹下; Toshiaki Takeshita
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2020-08-31
Filing date: 2022-07-26
Publication date: 2022-09-15
Anticipated expiration: 2040-08-31
Also published as: JP7309304B2

Abstract

【課題】改善されたＩＳＰＰによりメモリセルのプログラムを行う半導体記憶装置を提供する。【解決手段】本発明のＮＡＮＤ型フラッシュメモリのプログラム方法は、メモリセルアレイのページを選択し、選択したページにＩＳＰＰによるプログラムパルスを印加するステップを含む。ＩＳＰＰにより印加されるプログラムパルスは、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となる犠牲的なプログラムパルスと、他のプログラムパルスのいずれの増加分よりも大きい増加分を持つ最後のプログラムパルスとを含む。【選択図】図５

Description

本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に、プログラム方法に関する。

ＮＡＮＤ型フラッシュメモリにおいて、プログラムは、フローティングゲートに電子を蓄積させ、メモリセルのしきい値電圧を正方向にシフトさせ、消去は、フローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせる。このようなプログラムおよび消去は、メモリセルのしきい値が「０」、「１」の分布幅内に入るように制御されなければならない。また、メモリセルに多ビットを記憶させる場合には、さらにしきい値が「００」、「０１」、「１０」、「１１」の分布幅に入るように制御しなければならない。

メモリセルのしきい値分布を制御するため、メモリセルのプログラムは、ＩＳＰＰ（Incremental Step Pulse Program）方式を用いている。ＩＳＰＰは、図１に示すように、選択ページにプログラムパルスＶｐｇｍ０を印加し、このプログラムベリファイで不合格と判定されたメモリセルに、プログラムパルスＶｐｇｍ０よりも１ステップ電圧だけ高いプログラムパルスＶｐｇｍ１を印加し、このプログラムベリファイで不合格と判定されたメモリセルに、プログラムパルスＶｐｇｍ１よりも１ステップ電圧だけ高いプログラムパルスＶｐｇｍ２を印加する。プログラムパルスを漸次増加させ、ステップ電圧に応じたメモリセルのしきい値を変化させることで、しきい値分布幅の狭帯化を図っている（例えば、特許文献１）。

特許５５８３１８５号公報

フラッシュメモリでは、プログラム／消去のサイクル数が増加すると、Ｇｍ（トランスコンダクタンス）の劣化が顕著になり、メモリセルに電流が流れ難くなる。言い換えれば、プログラム／消去のサイクル数が増加するにつれ、メモリセルのしきい値が上昇する。メモリセルをプログラムすることは、メモリセルのしきい値を上昇させることであり、サイクル数の増加によってメモリセルのプログラムが容易になる、つまりメモリセルのプログラム速度が速くなる、あるいはプログラムする能力が加速することを意味する。

図２は、プログラム／消去のサイクル特性を示すグラフであり、縦軸は、メモリセルのしきい値、横軸は、プログラム／消去のサイクル数である。上の折れ線は、プログラム状態のメモリセルのしきい値、下の折れ線は、消去状態のメモリセルのしきい値である。ここには、世代の異なる４つの製品についてのサイクル特性が示されている。プログラム／消去のサイクル特性は、例えば、一定電圧を有するプログラムパルスと一定電圧を有する消去パルスとを繰り返し印加することによって得られる。同図に示すように、サイクル回数が１Ｋ付近までは、プログラム状態または消去状態のメモリセルのしきい値はほとんど変化しないが、１Ｋを越えるあたりから、徐々にしきい値が正の方向にシフトしていることがわかる。これは、プログラム／消去のサイクル数が増加するにつれ、ゲート酸化膜に電子がトラップされたり、電子のトンネリングによりゲート酸化膜そのものが劣化することが原因の一つと推測されている。

サイクル数が１００Ｋ近傍になると、プログラム状態のメモリセルのしきい値は、フレッシュなときのしきい値よりも大幅に上昇し、プログラム速度あるいはプログラム能力が加速される。もし、プログラムベリファイ電圧が同一ならば、サイクル数が１００Ｋのメモリセルは、より低いプログラム電圧でプログラムベリファイが合格されることになる。

図３に、従来のＩＳＰＰによるプログラムパルスの一例を示す。ここでのプログラムパルスは、均一なステップ電圧（ΔＶ＝０．６Ｖ）であり、初期電圧が１４．０Ｖである。ステップ電圧は、メモリセルのしきい値のシフト量を規定し、ステップ電圧を均一にすることで、メモリセルのしきい値のシフト量を制御し、しきい値分布の狭帯化を図っている。例えば、サイクル数が１Ｋ未満またはフレッシュなメモリセルは、プログラム電圧が１５．２Ｖでプログラムベリファイが合格するが、サイクル数が１００Ｋ近傍のメモリセルは、プログラム電圧が１４．０Ｖでプログラムベリファイが合格する。

ＩＳＰＰによるプログラムは、理想的には、メモリセルのしきい値変化がプログラムパルスの複数回の印加によって制御されることであるが、上記のように、サイクル数の増加によりプログラム速度が加速されたメモリセルは、１回のプログラムパルスでベリファイが合格してしまう。これは、プログラム速度が速いメモリセルにとってプログラム電圧が大きすぎ、しきい値のシフト量が大きくなりすぎ、ＩＳＰＰにより制御されていないことを意味する。換言すれば、このようなメモリセルのしきい値は、しきい値分布から外れ易くなる。また、プログラム速度が速いメモリセルは、大きなプログラムストレスを受けるため、劣化がさらに進み、プログラム速度がさらに加速されてしまう。その結果、エンデュランス特性（データの書き換え可能な回数）を低下させてしまうことにもなる。

本発明は、このような従来の課題を解決し、改善されたＩＳＰＰによりプログラムを行う半導体記憶装置を提供することを目的とする。
さらに本発明は、プログラム状態のメモリセルのしきい値分布の狭帯化を図ることができる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、ＮＡＮＤ型メモリセルアレイと、前記メモリセルアレイの選択されたページをプログラムするため、ＩＳＰＰによるプログラムパルスを印加するプログラム手段とを有し、前記プログラム手段により印加されるプログラムパルスは、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となる犠牲的なプログラムパルスを含む。

ある実施態様では、前記犠牲的なプログラムパルスは、複数のプログラムパルスである。ある実施態様では、前記犠牲的なプログラムパルスは、プログラム／消去のサイクルが一定数に到達したメモリセルが最初のプログラムパルスでプログラムベリファイ合格するときのプログラムパルスよりも低い電圧である。ある実施態様では、前記犠牲的なプログラムパルスが複数のプログラムパルスであるとき、前記犠牲的なプログラムパルス間の第１のステップ電圧は、他のプログラムパルス間の第２のステップ電圧よりも小さい。ある実施態様では、前記プログラム手段により印加される最後のプログラムパルスとその前のプログラムパルスとの間の第３のステップ電圧は、前記第１および第２のステップ電圧よりも大きい。ある実施態様では、前記プログラム手段は、プログラムの回数または消去の回数をカウントするカウント手段を含み、前記プログラム手段は、前記カウント手段によりカウントされた回数に基づき前記犠牲的なプログラムパルスの少なくとも初期電圧を変更する。ある実施態様では、前記プログラム手段は、前記犠牲的なプログラムパルスによって選択ページの一定数以上のメモリセルが合格したか否かを判定し、合格した場合には、次のプログラム動作時に印加する犠牲的なプログラムパルスの少なくとも初期電圧を下げる。

本発明に係るＮＡＮＤ型フラッシュメモリのプログラム方法は、メモリセルアレイの選択されたページをプログラムするため、ＩＳＰＰによるプログラムパルスを印加するステップを含み、印加されるプログラムパルスは、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となる犠牲的なプログラムパルスを含む。

ある実施態様では、前記犠牲的なプログラムパルスは、複数のプログラムパルスである。ある実施態様では、前記犠牲的なプログラムパルスは、プログラム／消去のサイクルが一定数に到達したメモリセルが最初のプログラムパルスでプログラムベリファイ合格するときのプログラムパルスよりも低い電圧である。ある実施態様では、前記犠牲的なプログラムパルスが複数のプログラムパルスであるとき、前記犠牲的なプログラムパルス間の第１のステップ電圧は、他のプログラムパルス間の第２のステップ電圧よりも小さい。ある実施態様では、印加される最後のプログラムパルスとその前のプログラムパルスとの間の第３のステップ電圧は、前記第１および第２のステップ電圧よりも大きい。ある実施態様では、プログラム方法はさらに、プログラムの回数または消去の回数をカウントするステップを含み、前記プログラムパルスを印加するステップは、前記カウントされた回数に基づき前記犠牲的なプログラムパルスの少なくとも初期電圧を変更する。ある実施態様では、プログラム方法はさらに、前記犠牲的なプログラムパルスによって選択ページの一定数以上のメモリセルが合格したか否かを判定するステップを含み、合格したと判定された場合には、前記プログラムパルスを印加するステップは、次のプログラム動作時に印加する犠牲的なプログラムパルスの少なくとも初期電圧を下げる。

本発明によれば、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となるような犠牲的なプログラムパルスを印加するようにしたので、プログラム／消去のサイクル数の増加によりプログラム速度が速いメモリセルであっても、しきい値のシフト量を一定以下に制御し、これにより、プログラム状態のメモリセルのしきい値の狭帯化を図ることができる。また、プログラム速度の速いメモリセルの劣化を抑制し、メモリセルのエンデュランス特性を改善することができる。

従来のフラッシュメモリのＩＳＰＰによるプログラムを説明する図である。プログラム／消去サイクルとしきい値変化の関係を示すグラフである。従来のＩＳＰＰによるプログラムパルス電圧の具体例を示す図である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本発明の実施例に係るＩＳＰＰによるプログラムパルス電圧の例示である。本発明の実施例に係るプログラム動作のシーケンスを説明するフローチャートである。本発明の第２の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本発明の第２の実施例のプログラム方法を説明するフローチャートである。

次に、本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリやそのようなＮＡＮＤ型フラッシュメモリを含む半導体デバイスである。

次に、本発明の実施例について図面を参照して詳細に説明する。図４は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。同図に示すように、本実施例のフラッシュメモリ１００は、複数のメモリセルが形成されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページの読出しデータを保持したり、選択されたページにプログラムすべきプログラムデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１６０内の列等を選択する列選択回路１７０と、読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓ、パス電圧Ｖｐａｓｓなど）を生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１１０は、ｍ個のブロックＢＬＫ（０）、ＢＬＫ（１）、・・・、ＢＬＫ（ｍ－１）を有し、１つのブロックには、複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ＮＡＮＤストリングは、基板表面に形成される２次元構造であってもよいし、基板表面から垂直方向に形成される３次元構造であってもよい。また、メモリセルは、２値データを記憶するものであっても良いし、多値データを記憶するものであってもよい。

コントローラ１４０は、ＲＯＭ／ＲＡＭを含むマイクロコントローラあるいはステートマシンによって構成される。ある実施態様では、コントローラ１４０は、ＲＯＭに格納されたプログラムを実行することで、読出し動作、プログラム動作、消去動作等を制御する。

読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。

プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電圧をビット線に供給する。プログラム動作では、プログラムパルスを印加した後、プログラムベリファイで不合格となったメモリセルには、前回よりも高いステップ電圧のプログラムパルスを印加する、いわゆるＩＳＰＰ方式を用いる。

消去動作では、ブロックを選択し、選択したブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、ブロック単位でデータを消去する。

次に、本実施例のプログラム動作について説明する。本実施例によるＩＳＰＰは、均一なステップ電圧によりプログラム電圧を線形に増加させるのではなく、プログラム／消去のサイクル数によるしきい値の増加量あるいはプログラム能力の加速を考慮し、プログラムパルスの初期電圧およびステップ電圧を改善したプログラムパルスを印加する。

メモリセルの中には、製造上のバラツキ等の要因により、相対的にプログラム速度が速いメモリセル（しきい値のシフト量が大きいメモリセル）、プログラム速度が遅いメモリセル（しきい値のシフト量が小さいメモリセル）が存在する。従来のＩＳＰＰは、プログラム／消去のサイクル数が少ないかフレッシュな状態を基準にプログラムパルスの初期電圧値およびステップ電圧を設定し、プログラム速度が速いメモリセルやプログラム速度が遅いメモリセルであっても、ＩＳＰＰによるしきい値制御ができるように、プログラム電圧を段階的に線形に増加させている。しかしながら、プログラム／消去のサイクル数が増加すると、プログラム速度が速いメモリセルは、さらにプログラム速度が加速され、その結果、１回のプログラムパルスでベリファイが合格してしまう。これは、ＩＳＰＰによるしきい値制御から逸脱するものであり、大きなしきい値分布を生成することになる。

本実施例は、上記のようなプログラム速度が速いメモリセルのＩＳＰＰによるしきい値制御を可能にするため、１つまたは複数の犠牲的なプログラムパルスをメモリセルに印加する。犠牲的なプログラムパルスは、プログラム速度が速いメモリセルのしきい値を僅かにシフトさせるような初期電圧およびステップ電圧を有する。言い換えれば、プログラム速度が速いメモリセルが少なくとも１回のプログラムパルスの印加でベリファイが合格しないような初期電圧およびステップ電圧である。他方、そのような犠牲的なプログラムパルスを含めることで、最終的にプログラムパルスが到達する電圧レベルが小さくなり過ぎると、本来であればベリファイで合格すべきプログラム速度が遅いメモリセルが不合格になるおそれがある。このため、少なくとも最後に印加するプログラムパルスのステップ電圧を大きくし、プログラム速度が遅いメモリセルがベリファイで不合格になるのを抑制する。

図５は、本実施例によるＩＳＰＰのプログラムパルスの一例を示している。ここでは、６回のプログラムパルスでベリファイが合格することを前提している。同図において、Ｐ＿ＦＡＳＴは、プログラム速度が速いメモリセルにとってベリファイが合格しないような初期電圧およびステップ電圧を含む犠牲的なプログラムパルスである。Ｐ＿ＳＬＯＷは、プログラム速度が遅いメモリセルにとってベリファイが合格するようなステップ電圧を有するプログラムパルスである。Ｐ＿ＮＯＲＭＡＬは、プログラム速度が標準的なメモリセルにとってベリファイが合格するようなステップ電圧を有するプログラムパルスである。

従来の図３に示すＩＳＰＰでは、プログラム／消去のサイクル数が１００Ｋ近傍に到達したとき、プログラム速度が速いメモリセルは、例えば、最初の１４．０Ｖでベリファイが合格する。これに対処するため、図５に示すＩＳＰＰでは、プログラムパルスＰ＿ＦＡＳＴの初期電圧を１３．０Ｖ、ステップ電圧を０．５Ｖに設定する。この初期電圧およびステップ電圧は、図３に示すプログラムパルスの初期電圧およびステップ電圧よりも小さい。その結果、プログラム速度が速いメモリセルは、最初のプログラムパルスでベリファイが合格せず、おそらく３つ目の１４．０Ｖのプログラムパルスを印加したときにベリファイが合格するはずである。

プログラム速度が標準的なメモリセルは、プログラムパルスＰ＿ＦＡＳＴよりも高いプログラム電圧およびステップ電圧を有するプログラムパルスＰ＿ＮＯＲＭＡＬが印加されたときにベリファイが合格するはずである。

プログラムパルスＰ＿ＳＬＯＷのステップ電圧は２．０Ｖであり、最後に大きなプログラム電圧が印加されるように設定される。その結果、プログラム速度が遅いメモリセルは、プログラムパルスＰ＿ＳＬＯＷを印加されたときにベリファイが合格するはずである。プログラムパルスＰ＿ＳＬＯＷは、プログラムパルスＰ＿ＮＯＲＭＡＬよりもステップ電圧が２Ｖも大きく、かつ、プログラム電圧（１８Ｖ）も図３に示すプログラム電圧（１７Ｖ）よりも大きい。このようなプログラムパルスＰ＿ＳＬＯＷを印加することで、プログラム速度が遅いメモリセルには大きなプログラムストレスが印加され、プログラムが加速される。

このように本実施例のＩＳＰＰによるプログラムパルスは、初期電圧およびステップ電圧が低く緩やかに増加するプログラムパルスＰ＿ＦＡＳＴから始まり、次に、ステップ電圧を幾分大きくしたプログラムパルスＰ＿ＮＯＲＭＡＬとなり、最後に、ステップ電圧を非常に大きくしたプログラムパルスＰ＿ＳＬＯＷとなる。本実施例のプログラムパルスの初期電圧やステップ電圧の設定は、実際にデバイスのサイクルテストを実施し、そのサイクルテストの結果から得られたプログラム／消去のサイクル数としきい値との関係（例えば、図２に示すグラフ）に基づき決定することができる。

また、ＮＡＮＤ型フラッシュメモリは、通常、動作電圧や動作タイミング等のパラメータを設定するための設定情報をフューズメモリに格納している。パワーオン動作時、フューズメモリから読み出した設定情報がコンフィギュレーションレジスタ等にロードされ、コントローラ１４０は、コンフィギュレーションレジスタにセットされた設定情報に基づきＩＳＰＰの初期電圧やステップ電圧を設定する。フューズメモリは、例えば、メモリセルアレイ１１０のユーザーによって使用されない領域に設けられる。

図６は、本実施例のプログラム動作を示すフローチャートである。コントローラ１４０は、外部からプログラムコマンド、アドレスおよびプログラムすべきデータを入出力バッファ１２０を介して受け取ると（Ｓ１００）、プログラムシーケンスを開始する。選択ページのワード線には、ワード線選択回路１５０によりプログラムパルスが印加され、ビット線には、ページバッファ／センス回路１６０によりプログラムすべきデータに応じた電圧が設定され、選択ページにプログラムパルスが印加される（Ｓ１１０）。次に、選択ページにプログラムパルスが印加されると、プログラムベリファイが行われる（Ｓ１２０）。選択ページの全てのメモリセルのプログラムが合格した場合には（Ｓ１３０）、プログラムが終了される。

一方、プログラムが不合格のメモリセルがある場合には（Ｓ１３０）、プログラムパルスの印加回数がＮＭＡＸに到達したか否かが判定される（Ｓ１４０）。ここで、ＮＭＡＸとは、プログラムに許容される最大時間またはプログラムに許容される最大のプログラムパルスの印加回数を意味する。通常、プログラムディスターブの観点から、同一ページに連続してプログラムすることが許される回数（ＮＯＰ（Number of Program））には制限がある。

プログラムパルスの印加回数がＮＭＡＸに到達した場合には、プログラム失敗のステータスが外部のホスト装置に通知されるとともに、当該ブロックがバッドブロックとして管理される。ＮＭＡＸに到達していなければ、ＩＳＰＰに従いプログラムパルスがインクリメントされ、すなわち前回のプログラムパルスよりもΔＶだけ大きなステップ電圧を有するプログラムパルスが内部電圧発生回路１８０によって生成され（Ｓ１５０）、このプログラムパルスが選択ページに印加される（Ｓ１１０）。既にベリファイが合格しているメモリセルのビット線にはプログラム禁止電圧が印加される。

次に、本発明の第２の実施例について説明する。上記実施例では、プログラム／消去のサイクル数の増加によるしきい値のシフト量あるいはプログラム速度の加速を考慮してＩＳＰＰのプログラムパルスを予め設定するようにしたが、第２の実施例は、プログラム／消去のサイクル数に応じて動的にＩＳＰＰのプログラムパルスを変更する。

第２の実施例では、フラッシュメモリ１００Ａは、図７に示すように、プログラム／消去のサイクル数をカウントするカウンタ１９０を備える。コントローラ１４０は、プログラム動作および消去動作を実施するたびに、カウンタ１９０を１つインクリメントする。あるいは、カウンタ１９０がプログラム用のカウンタと消去用のカウンタとを備えている場合には、コントローラ１４０は、プログラム動作を行うときにプログラム用のカウンタを１つインクリメントし、消去動作を行うときに消去用のカウンタを１つインクリメントする。そして、コントローラ１４０は、カウンタ１９０のカウント値が予め決められた数に到達したとき、プログラム／消去のサイクル数に応じたＩＳＰＰのプログラムパルスに設定を変更する。

図８は、本実施例のプログラム動作示すフローチャートである。プログラム／消去のサイクル数がカウンタ１９０によってカウントされ（Ｓ２００）、コントローラ１４０は、カウント値が一定数に到達したことを検出すると（Ｓ２１０）、コンフィギュレーションレジスタにセットされている設定情報を書換え（Ｓ２２０）、プログラムパルスの初期電圧、ステップ電圧の変更を行う（Ｓ２３０）。例えば、プログラム／消去のサイクル数が一定数未満のとき、ＩＳＰＰによるプログラムパルスは、図３に示すようにステップ電圧が均一であり、初期電圧が１４．０Ｖ、最終の電圧が１７．０Ｖに設定される。プログラム／サイクル数が一定数に到達すると、ＩＳＰＰによるプログラムパルスは、図５に示すように、プログラム速度が速いメモリセルがベリファイで合格しないような初期電圧およびステップ電圧を有するプログラムパルスＰ＿ＦＡＳＴ、プログラム速度が標準的なメモリセルがベリファイで合格するようなプログラムパルスＰ＿ＮＯＲＭＡＬ、プログラム速度が遅いメモリセルがベリファイで合格するような大きなステップ電圧を有するプログラムパルスＰ＿ＳＬＯＷに変更される。

上記した第２の実施例では、ＩＳＰＰによるプログラムパルスの設定を動的に２段階で変更する例を示したが、これに限らず、プログラム／消去のサイクル数を多段階（例えば、３段階や４段階）でモニターし、多段階のサイクル数にそれぞれ到達したときにプログラムパルスの設定を変更するようにしてもよい。さらにプログラム／消去のサイクル数をブロック単位でカウントするようにし、ブロック単位でＩＳＰＰによるプログラムパルスの設定を変更するようにしてもよい。ブロック間でサイクル数にバラツキがある場合には、ブロック毎にＩＳＰＰによるプログラムパルスの設定を変更することは有効である。

次に、本発明の第３の実施例について説明する。第３の実施例は、第１の実施例や第２の実施例で設定されたＩＳＰＰによるＰ＿ＦＡＳＴの初期電圧を最適化することに関する。第３の実施例では、プログラムベリファイにおいて、プログラムパルスＰ＿ＦＡＳＴの範囲である犠牲的なプログラムパルスによって選択ページの全てのデータが合格したか否かを判定し、全てのデータ（メモリセル）が合格した場合には、レジスタにフラグをセットする。犠牲的なプログラムパルスによって全てのデータが合格するということは、プログラムパルスＰ＿ＦＡＳＴの初期電圧が高すぎ、犠牲的なプログラムパルスが機能していないことを意味する。

プログラム動作の開始時、コントローラ１４０は、レジスタにフラグがセットされているか否かを判定し、フラグがセットされている場合には、プログラムパルスＰ＿ＦＡＳＴの初期電圧を一定電圧だけ下げる（例えば、図５の例で言えば、初期電圧を１３．０Ｖから１２．０Ｖに１Ｖだけ下げる）。これにより、選択ページの全てのデータが犠牲的なプログラムパルスによって合格しないようにする。他方、レジスタにフラグがセットされていない場合には、予め設定されたプログラムパルスＰ＿ＦＡＳＴが印加される。

このように本実施例によれば、犠牲的なプログラムパルスの印加によって選択ページの全てのデータが合格する場合には、プログラムパルスＰ＿ＦＡＳＴの初期電圧を下げることでプログラムパルスＰ＿ＦＡＳＴの最適化を図ることができる。なお、上記の例では、プログラムパルスＰ＿ＦＡＳＴによって全てのデータが合格したときにフラグをセットしたが、これ以外にも、例えば、プログラムパルスＰ＿ＦＡＳＴの最初に印加するプログラムパルスによって選択ページの中の一定数以上（例えば、過半数以上）のデータが合格した場合には（最終的に全てのデータがベリファイ合格したとき）、フラグをセットするようにしてもよい。また、上記の例では、プログラムパルスＰ＿ＦＡＳＴの初期電圧を下げるようにしたが、プログラムパルスＰ＿ＦＡＳＴの中の複数のプログラムパルスの電圧を下げるようにしてもよい。

上記実施例では、プログラムパルスが最大で６回印加する例を示したが、これは一例であり、これよりも多い数または少ない数のプログラムパルスの印加であってもよい。また、図３や図５に示すプログラムパルスの電圧やステップ電圧は単なる例示であることに留意すべきである。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力バッファ１３０：アドレスレジスタ
１４０：コントローラ１５０：ワード線選択回路
１６０：ページバッファ／センス回路１７０：列選択回路
１８０：内部電圧発生回路１９０：カウンタ

Claims

ＮＡＮＤ型メモリセルアレイと、
前記メモリセルアレイの選択されたページをプログラムするため、ＩＳＰＰによるプログラムパルスを印加するプログラム手段とを有し、
前記プログラム手段により印加されるプログラムパルスは、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となるような犠牲的なプログラムパルスを含む、半導体記憶装置。
前記犠牲的なプログラムパルスは、複数のプログラムパルスを含む、請求項１に記載の半導体記憶装置。
前記犠牲的なプログラムパルスは、プログラム／消去のサイクルが一定数に到達したメモリセルが最初のプログラムパルスでプログラムベリファイ合格するときのプログラムパルスよりも低い電圧である、請求項１または２に記載の半導体記憶装置。
前記犠牲的なプログラムパルスが複数のプログラムパルスであるとき、前記犠牲的なプログラムパルス間の第１のステップ電圧は、他のプログラムパルス間の第２のステップ電圧よりも小さい、請求項１ないし３いずれか１つに記載の半導体記憶装置。
前記プログラム手段により印加される最後のプログラムパルスとその前のプログラムパルスとの間の第３のステップ電圧は、前記第１および第２のステップ電圧よりも大きい、請求項４に記載の半導体記憶装置。
前記プログラム手段は、プログラムの回数または消去の回数をカウントするカウント手段を含み、前記プログラム手段は、前記カウント手段によりカウントされた回数に基づき前記犠牲的なプログラムパルスの少なくとも初期電圧を変更する、請求項１に記載の半導体記憶装置。
前記プログラム手段は、前記犠牲的なプログラムパルスによって選択ページの一定数以上のメモリセルが合格したか否かを判定し、合格した場合には、次のプログラム動作時に印加する犠牲的なプログラムパルスの少なくとも初期電圧を下げる、請求項１に記載の半導体記憶装置。
ＮＡＮＤ型フラッシュメモリのプログラム方法であって、
メモリセルアレイの選択されたページをプログラムするため、ＩＳＰＰによるプログラムパルスを印加するステップを含み、
印加されるプログラムパルスは、少なくとも最初のプログラムパルスによってプログラムベリファイが不合格となる犠牲的なプログラムパルスを含む、プログラム方法。
前記犠牲的なプログラムパルスは、複数のプログラムパルスである、請求項８に記載のプログラム方法。
前記犠牲的なプログラムパルスは、プログラム／消去のサイクルが一定数に到達したメモリセルが最初のプログラムパルスでプログラムベリファイ合格するときのプログラムパルスよりも低い電圧である、請求項８または９に記載のプログラム方法。
前記犠牲的なプログラムパルスが複数のプログラムパルスであるとき、前記犠牲的なプログラムパルス間の第１のステップ電圧は、他のプログラムパルス間の第２のステップ電圧よりも小さい、請求項８ないし１０いずれか１つに記載のプログラム方法。
印加される最後のプログラムパルスとその前のプログラムパルスとの間の第３のステップ電圧は、前記第１および第２のステップ電圧よりも大きい、請求項１１に記載のプログラム方法。
プログラム方法はさらに、プログラムの回数または消去の回数をカウントするステップを含み、前記プログラムパルスを印加するステップは、前記カウントされた回数に基づき前記犠牲的なプログラムパルスの少なくとも初期電圧を変更する、請求項８に記載のプログラム方法。
プログラム方法はさらに、前記犠牲的なプログラムパルスによって選択ページの一定数以上のメモリセルが合格したか否かを判定するステップを含み、合格したと判定された場合には、前記プログラムパルスを印加するステップは、次のプログラム動作時に印加する犠牲的なプログラムパルスの少なくとも初期電圧を下げる、請求項８に記載のプログラム方法。