JP2007012251A - フラッシュメモリ装置及びそのプログラム方法 - Google Patents

Abstract

【課題】フラッシュメモリ装置の適応的プログラム方法及び装置を提供する。
【解決手段】本発明のフラッシュメモリ装置の適応的ＩＳＰＰ方法は少なくとも一つのパスセルが発生するまで、第１プログラム電圧と第１検証時間でプログラム及び検証のループを実行する第１プログラム段階と、少なくとも一つのパスセルが発生した後、第２プログラム電圧と第２検証時間でプログラム及び検証のループを実行する第２プログラム段階を含む。前記第２プログラム段階は、前記少なくとも一つのパスセルに対してもう一度検証動作が行われるように制御する。
【選択図】図６

Description

本発明は半導体メモリ装置に係り、さらに詳細には増加型のステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：以下ＩＳＰＰ）によってプログラムされるフラッシュメモリ装置に関することである。

一般的に、フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）は電気的にプログラム及び消去動作が可能な不揮発性の半導体メモリ装置である。最近、このような半導体メモリ装置は、モバイル機器用の大容量の貯蔵装置やコードメモリ（Ｃｏｄｅｄ Ｍｅｍｏｒｙ）などの用途において高容量あるいは高速特性を満足して注目を浴びている。フラッシュメモリ装置は、ＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）フラッシュメモリとＮＯＲ型（ＮＯＲ ｔｙｐｅ）フラッシュメモリとに分類される。ＮＯＲ型フラッシュメモリ装置のセルアレイは、一つのビットラインに複数のメモリセルが並列に配列される構造を有する。一方、ＮＡＮＤ型フラッシュメモリは、一つのビットラインに複数個のメモリセルが直列に配列される構造を有する。ＮＯＲ型フラッシュメモリ半導体装置は、ＮＡＮＤ型のフラッシュメモリと比較すると、プログラム及び読み出しの動作において、速い速度を有するので、速い速度特性が要求される分野で広く利用されている。上述のフラッシュメモリ装置の貯蔵データは、セルの閾値電圧によって定義され、プログラム動作はセルの閾値電圧を変化させる方式で行われる。一般的にプログラムの時、セルの閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）は、増加型のステップパルスプログラムＩＳＰＰの方式で制御される。

図１は、一般的なフラッシュメモリのＩＳＰＰによるプログラムの過程でメモリセルのワードラインに印加されるプログラム及び検証電圧パルスを説明する図面である。図１を参照すると、一般的なＩＳＰＰサイクルはプログラム電圧の増加ステップがΔＶに、検証時間はΔｔに固定されている。しかし、固定されたプログラム電圧の増加ステップと固定された検証時間は、マルチレベルセル（ＭＬＣ）に要求される狭小な閾値電圧の分布に対して望ましくない特性を有している。第１に、プログラム電圧の固定された増加ステップは、検証電圧と近接した閾値電圧を有するセルについては、プログラム後に検証電圧に対して閾値電圧が上側にシフトする確率を高める。このような現象はプログラム電圧のステップが適正な量のホットエレクトロン（Ｈｏｔ Ｅｌｅｃｔｒｏｎ）をフローティングゲートに注入されるには過度に大きい場合に発生する。結果的にメモリセル４０の閾値電圧の分布はプログラムステップ電圧の大きさが小さければ小さいほど改善される。しかし、プログラムステップが小さければ、それに応じて閾値電圧の移動幅が減少し、検証でパス（Ｖｅｒｉｆｙ ｐａｓｓ）するまでのプログラムループの数は増加し、結果的にプログラム時間が長くなる。プログラムステップ電圧の大きさが小さくなることは、セルの分布改善の効果はあるが、速度側面では不利である。一方、プログラムステップ電圧を増加させたら、メモリセルの閾値電圧の分布面では不利であるが、プログラム速度は速くなる。このような問題は、速度と閾値電圧分布の抑制が重要になるＮＯＲ型のフラッシュメモリのマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）の具現を制限する要素になる。

第２に、固定された検証時間による問題は、同様に、セルの閾値電圧が検証電圧と僅少な差異の閾値電圧までにプログラムされた時に発生する。一般的なフラッシュメモリの感知増幅器は、検証電圧がワードラインに印加される状態でディスチャージされるドレイン電圧を感知して増幅する方式でセンシングする。セルの閾値電圧の大きさが検証電圧より高ければ、オフ（ＯＦＦ）セル状態として、セルの閾値電圧の大きさが検証電圧より低ければ、オン（ＯＮ）セル状態として感知する。しかし、セルの閾値電圧と検証電圧とが僅少な差異である場合、厳密な意味ではセルがオン（ＯＮ）セル状態であるが閾値電圧がオン（ＯＮ）セル状態とオフ（ＯＦＦ）セル状態の中間状態の付近に位置する場合に、感知時間が重要な要因として作用する。実際にはセルがオン（ＯＮ）状態であるが、感知時間が十分ではないからディスチャージが十分ではない地点でセンシングが行われる場合にはオフ（ＯＦＦ）セルとして認識され、結果的には検証パス（Ｖｅｒｉｆｙ Ｐａｓｓ）判定がなされる。この場合、検証パス（Ｖｅｒｉｆｙ Ｐａｓｓ）判定になるセルは感知増幅器にその結果が貯蔵され、上述したプログラム中止される。実際、閾値電圧の状態はフェイル（Ｆａｉｌ）であるが、短い検証時間のため、一度パスされたセルは継続してパスされたセルとして認定され、従って、検証電圧の下側に閾値電圧の分布を拡大させる要因になる。

以上の説明から、固定されたプログラムステップパルスの大きさと検証時間によって閾値電圧の上側分布及び下側に分布を拡大させる問題が発生することが分かる。上述した問題は、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）のような高容量メモリの特性において、重要な課題であるセルの閾値電圧分布を改善するために克服すべき事項である。

本発明は上述した問題を解決するために提案されたものでおり、本発明の目的は、フラッシュメモリのプログラムの時にプログラム時間の大きな損失なく、セルの閾値電圧分布を効果的に改善するための装置と方法を提供することにある。

前記の目的を達成するための本発明の一実施形態によると、複数のメモリセルと、前記複数のメモリセルのワードラインに第１乃至第２プログラム電圧を供給する電圧発生器と、前記複数のメモリセルのビットラインの各々に連結されて第１乃至第２検証時間で感知し、その結果をパス信号として各々出力する感知増幅器と、前記パス信号を参照して少なくとも一つのセルがパスされることを感知して前記感知増幅器の検証時間と前記電圧発生器のプログラム電圧を転換するように制御するプログラム制御部を含み、前記プログラム制御部は転換された検証時間に少なくとも一つのセルに対してもう一度検証動作が行われるように制御する。

望ましい実施形態において、前記第１検証時間は前記第２検証時間より短いことを特徴とする。

望ましい実施形態において、前記第１プログラム電圧及び前記第２プログラム電圧は、互いに相違するステップ幅を有する増加型ステップパルスである。

望ましい実施形態において、前記第１プログラム電圧の増加ステップは、例えば、前記第２プログラム電圧の増加ステップより大きい。

望ましい実施形態において、前記電圧発生器は、例えば、検証動作の間に検証電圧を前記複数のメモリセルのワードラインに印加する。

望ましい実施形態において、前記検証電圧は、例えば、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧である。

望ましい実施形態において、前記プログラム制御部は、例えば、前記パス信号に基づいて、少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたことを示す最終パス信号とを出力する手段をさらに含む。

望ましい実施形態において、前記手段は、例えば、前記パス信号を受けて最終パス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて最終パス信号を出力するＯＲ論理ゲートとを含む。

望ましい実施形態において、前記プログラム制御部は、前記第１検証時間と前記第２検証時間のいずれか一つを選択的に出力するタイマをさらに含む。

望ましい実施形態において、前記プログラム制御部は、例えば、ＩＳＰＰによるプログラム動作を、第１プログラム電圧と第１検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、第２プログラム電圧と第２検証時間で、プログラム及び検証のループを実行する第２プログラムモードとで実行するように制御する。

望ましい実施形態において、前記第１プログラムモードは、例えば、相対的に大きい増加ステップを有するプログラム電圧と相対的に短い検証時間とで特徴付けられる高速プログラムモードである。

望ましい実施形態において、前記第２プログラムモードは、例えば、相対的に小さい増加ステップのプログラム電圧と相対的に長い検証時間とで特徴付けられ、低速であるが前記複数のセルの閾値電圧散布を抑圧するプログラムモードである。

望ましい実施形態において、前記複数のメモリセルはＮＯＲ型フラッシュメモリセルである。

上述した目的を達成するための他の実施形態によると、複数のメモリセルと、前記複数のメモリセルのワードラインにプログラム電圧を供給する電圧発生器と、前記複数のメモリセルのビットライン各々に連結されて第１乃至第２検証時間で感知し、その結果をパス信号として各々出力する感知増幅器と、前記パス信号を参照して少なくとも一つのセルがパスされることを感知して前記感知増幅器の検証時間を転換するように制御するプログラム制御部を含み、前記プログラム制御部は、転換された検証時間で、前記少なくとも一つのセルに対してもう一度検証動作が行われるように制御することを特徴とする。

望ましい実施形態において、前記第１検証時間は、例えば、前記第２検証時間より短いことを特徴とする。

望ましい実施形態において、前記プログラム電圧は、例えば、増加型のステップパルス電圧である。

望ましい実施形態において、前記電圧発生器は、例えば、検証時間の間に検証電圧を前記複数のメモリセルのワードラインに印加する。

望ましい実施形態において、前記検証時間は、例えば、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧である。

望ましい実施形態において、前記プログラム制御部は、例えば、前記パス信号に基づいて、少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたことを示す最終パス信号を出力する手段をさらに含む。

望ましい実施形態において、前記手段は、例えば、前記パス信号を受けて最初パス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて最終パス信号を出力するＯＲ論理ゲートを含む。

望ましい実施形態において、前記プログラム制御部は、例えば、前記第１検証時間と前記第２検証時間のうちの一つを選択的に出力するタイマをさらに含む。

望ましい実施形態において、前記プログラム制御部は、例えば、ＩＳＰＰによるプログラム動作を、前記プログラム電圧と前記第１検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、前記プログラム電圧と前記第２検証時間で、プログラム及び検証のループを実行する第２プログラムモードとで実行するように制御する。

望ましい実施形態において、前記第１プログラムモードは、例えば、短い検証時間からなる高速プログラムモードである。

望ましし実施形態において、前記第２プログラムモードは、例えば、長い検証時間からなり、低速であるが前記複数のセルの閾値電圧分布を抑圧するプログラムモードである。

望ましい実施形態において、前記複数のメモリセルは、例えば、ＮＯＲ型フラッシュメモリセルである。

上述した目的を達成するための本発明のまた他の実施形態において、複数のメモリセルと、前記複数のメモリセルのワードラインに第１乃至第２プログラム電圧を供給する電圧発生器と、前記複数のメモリセルのビットライン各々に連結されてパスか否かを感知し、その結果をパス信号として各々出力する感知増幅器と、前記パス信号を参照して少なくとも一つのセルがパスしたことを感知して前記電圧発生器のプログラム電圧を転換するように制御するプログラム制御部を含み、前記プログラム制御部は、転換後に、前記少なくとも一つのセルに対してもう一度検証動作が行われるように制御することを特徴とする。

望ましい実施形態において、前記第１プログラム電圧及び前記第２プログラム電圧は、互いに相違するステップ幅を有する増加型のステップパルス電圧である。

望ましい実施形態において、前記第１プログラム電圧の増加ステップは、例えば、前記第２プログラム電圧の増加ステップより大きい。

望ましい実施形態において、前記電圧発生器は、例えば、検証動作の間には検証電圧を前記複数のメモリセルのワードラインに印加する。

望ましい実施形態において、前記検証電圧は、例えば、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧である。

望ましい実施形態において、前記プログラム制御部は、例えば、前記パス信号に基づいて、少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたことを示す最終パス信号を出力する手段を含む。

望ましい実施形態において、前記手段は、例えば、前記パス信号を受けて最初パス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて最終パス信号を出力するＯＲ論理ゲートとを含む。

望ましい実施形態において、前記プログラム制御部は、ＩＳＰＰによるプログラム動作を、第１プログラム電圧と前記固定された検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、第２プログラム電圧と前記固定された検証時間で、プログラム及び検証のループを実行する第２プログラムモードとで実行するように制御する。

望ましい実施形態において、前記第１プログラムモードは、例えば、相対的に大きい増加ステップを有するプログラム電圧でプログラムする高速プログラムモードである。

望ましい実施形態において、前記第２プログラムモードは、例えば、相対的に小さい増加ステップのプログラム電圧でプログラムし、低速であるが前記複数のセルの閾値電圧分布を抑圧するプログラムモードである。

望ましい実施形態において、前記複数のメモリセルは、例えば、ＮＯＲ型のフラッシュメモリセルである。

前記の目的を達成するための本発明のまた他の特徴によると、本発明の数のメモリセルを含むフラッシュメモリ装置のプログラム方法は、少なくとも一つパスセルが発生するまで第１プログラム電圧と第１検証時間でプログラム及び検証のループを実行する第１プログラム段階と、少なくとも一つのパスセルが発生した後、第２プログラム電圧と第２検証時間でプログラム及び検証のループを実行する第２プログラム段階を含み、前記第２プログラム段階は少なくとも一つのパスセルに対してもう一度検証動作が行われる段階を含むことを特徴とする。

望ましい実施形態において、前記第１検証時間は、例えば前記第２検証時間より短い。

望ましい実施形態において、前記第１プログラム電圧及び前記第２プログラム電圧は、例えば、互いに相違するステップ幅を有する増加型ステップパルス電圧である。

望ましい実施形態において、前記第１プログラム電圧の増加ステップは、例えば、前記第２プログラム電圧の増加ステップより大きい。

望ましい実施形態において、前記所定の検証電圧のレベルは、例えば、第１プログラム段階と第２プログラム段階で同一である。

望ましい実施形態において、前記第１プログラム段階では、例えば、前記第２プログラム段階より大きいステップ電圧と短い検証時間で高速プログラムされる。

望ましい実施形態において、前記第２プログラム段階は、例えば、前記第１プログラム段階に比べて、小さいステップ電圧と長い検証時間で閾値電圧分布を抑圧するプログラム段階である。

望ましい実施形態において、前記第２プログラム段階は、例えば、全てのセルがパスされる時に終了される。

上述したように本発明のプログラムによると、例えば、プログラム後に上側及び下側の閾値電圧の分布を抑制することができて、マルチレベルセル（ＭＬＣ）のような狭小な閾値電圧特性が要求されるメモリ装置に適用することができる。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も望ましい実施形態を添付する図面を参照して説明する。

図２は本発明の望ましし実施形態を説明するブロック図である。図２を参照すると、本発明の望ましし実施形態のフラッシュメモリ装置は、行デコーダと列選択部を含むメモリセルアレイ２０と、プログラム電圧Ｖｐｇｍと検証電圧Ｖｖｅｒｉを生成してセルのワードラインに伝達する電圧発生器１０と、プログラムの時にプログラム対象セルのビットライン電圧を生成する書き込みドライバ３０と、検証の時にセルのチャンネル電流を感知する感知増幅器４０と、少なくとも一つのパスセルが発生することと全てのセルがパスされたことを検出するパス−フェイル検出器５０と、プログラム電圧と感知動作の時間を制御するプログラム制御部６０を含む。

上述の構成を通じて、本発明の望ましい実施形態のプログラム動作は、相対的に大きいステップΔＶ１のパルス電圧と短い検証時間ｔ１サイクルを繰り返す第１プログラムモードと、ステップΔＶ１より小さいステップΔＶ２のパルス電圧と検証時間ｔ１より長い検証時間ｔ２のプログラムループを繰り返す第２プログラムモードとを含む。

電圧発生器１０は、プログラム及び検証の時に使われる電圧Ｖ_ＷＬ、Ｖ_ＢＬを生成してメモリセルアレイ２０のワードラインと書き込みドライバ３０に供給する。ワードラインに供給される電圧Ｖ_ＷＬは、セルをプログラムする場合に供給されるプログラム電圧Ｖｐｇｍと検証動作の間に供給される検証電圧Ｖｖｅｒｉを含む。フラッシュメモリ装置のプログラムに使われる電圧は、メモリセルの閾値電圧を検証電圧Ｖｖｅｒｉ以上に移動させるために、増加型ステップパルスプログラム（ＩＳＰＰ）によって、ワードラインに印加される。ＩＳＰＰは、段階的に増加するプログラムパルスＶｐｇｍがワードラインに印加され、その後に、検証電圧Ｖｖｅｒｉがワードラインに印加されるループを繰り返すプログラム方式である。

電圧発生器１０は、図１と違って、ステップの大きさが可変のプログラムパルスを生成してワードラインに供給する。また、プログラム時には、ビットラインを活性化するビットライン電圧Ｖ_ＢＬもプログラム電圧と同期して提供される。

メモリセルアレイ２０は、ＮＯＲ型メモリセルと、セルを選択するための行デコーダ及び列選択部を含む。メモリセルとそれを選択するためのデコーダに関する構成及び動作に関する詳細な説明は省略する。但し、ここで開示するメモリセルは、一般的なＮＯＲ型のフラッシュメモリセルの特性を有しうる。

書き込みドライバ（ｗｒｉｔｅ Ｄｒｉｖｅｒ）３０は、セルアレイのワードラインにプログラムパルスが印加される時点で、選択されたメモリセルのビットラインを活性化させる。プログラムの時に、書き込みドライバ３０は、後述するプログラム制御部６０から入力されるビットライン活性化信号ＢＬＥＮに応じて電圧発生器１０から供給されるビットライン電圧Ｖ_ＢＬをセルのビットラインに伝達する。そして、ワードラインにプログラムパルスＶｐｇｍが伝達される間にホットエレクトロンの注入が効果的に行うことができるようにセルのドレイン側にビットライン電圧Ｖ_ＢＬの大きさ（例えば、５Ｖ）でバイアスする。

感知増幅器（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）４０は、書き込みドライバ３０とセルのビットラインに並列に連結され、読み出し動作と検証動作でセル状態を感知する。図２では、ｎ個のビットラインにｎ個の感知増幅器が連結されている。読み出し動作の時には、各セルのワードラインには、読み出し電圧Ｖｒｅａｄが印加され、セルがパスであるか否かに応じてデータをセンシングする。

ここで説明するＩＳＰＰの検証時間の間に行われる検証動作では、ワードラインに検証電圧Ｖｖｅｒｉが印加され、この時、パスであるか否かが感知増幅器４０によって感知活性化信号ＳＥＡＮに応じて感知される。特に、プログラム制御部６０から感知増幅器４０に提供される感知活性化信号ＳＡＥＮに応じて感知が行われる検証時間が制御される。

パス−フェイル検出器５０は、感知増幅器４０の感知結果を検出して最初パス検出信号ＳＰＦと最終パス検出信号ＭＰＦを出力する回路である。感知増幅器４０から各セルのパスデータを提供されたら、一般的な場合には全てのセルがパスである場合にだけ、プログラム制御部６０にパス信号を出力する。しかし、本発明の望ましい実施形態では、一つ以上のパスセルが発生される時点を検出するための構成が追加される。最初に一つ以上のセルが検証パスされることが検出されれば、最初パス検出ＳＰＦ信号がハイ（ＨＩＧＨ）に遷移され、プログラム制御部６０はＩＳＰＰループで一つ以上のセルがパスされたことを感知する。そして、最終パス検出信号ＭＰＦは感知増幅器からの感知結果に基づいてプログラム対象セルが全てパスしたと判定された場合にハイに遷移する。パス−フェイル検出器５０の詳細な構成と動作は、図３を参照して後述する。

プログラム制御部６０は、上述の構成のプログラム電圧と感知動作の状態を感知して制御する。プログラム制御部６０は、第１プログラム（ΔＶ１、ｔ１）モードでは、電圧発生器１０を制御して大きい増加ステップΔＶを有するＩＳＰＰ電圧をワードラインに伝達するように制御する。また、プログラム制御部６０は、ワードラインにプログラムパルスＶｐｇｍが印加される間に、書き込みドライバ３０を制御して、選択されたセルがプログラム可能なようにビットラインを活性化させるビットライン活性化信号ＢＬＥＮをプログラムパルスＶｐｇｍと同期させて出力する。プログラムパルスＶｐｇｍが印加された以後、プログラム結果のパス−フェイルを検証する段階で、プログラム制御部６０は、感知増幅器４０の検証時間を制御する感知活性化信号ＳＡＥＮをｔ１時間の間に出力して感知増幅器を制御する。第１プログラム中に少なくとも１つのセルがパスしたことが検知されたときにハイレベルに遷移する最初パス検出信号ＳＰＦが入力されると、プログラム制御部６０は、減少されたパルスステップΔＶ２と増加された検証時間ｔ２を特徴とする第２プログラム（ΔＶ２、ｔ２）に動作モードを変更する。

しかし、上述のように、最初にパスしたと判定されたセルの閾値電圧は検証電圧Ｖｖｅｒｉの下側付近に分布する確立が大きいため、第２プログラムモードでは、これらのセルに対して、正確なパス／フェィルを感知することができる時間ｔ２で再び検証動作を実行すべきである。従って、最初パス検出信号ＳＰＦがハイ（ＨＩＧＨ）に遷移されると、プログラム制御部６０は、感知活性化信号ＳＡＥＮをｔ２時間の間に出力して最初にパスされた一つ以上のセルに対して再検証動作を実行する第２プログラムモードを始める。以後、プログラムパルスＶｐｇｍを印加する段階では、電圧発生器１０を制御して、減少された増加ステップを有するパルスをワードラインに供給する。第２プログラムモードは、最初に一つ以上のパスセルが発生した以後から全てのセルが正常的にプログラム完了された時、終了される。全てのプログラム対象セルのプログラムが完了されれば、パス−フェイル検出器５０は、これを感知して最終パス検出信号ＭＰＦをプログラム制御部６０に伝達する。プログラム制御部６０は最終パス検出信号ＭＰＦを感知してプログラムを終了する。

以上の図２に開示した手段を通じて、高速プログラム及び検証ループを繰り返す第１プログラムモードと、高分解度プログラム及び検証ループを繰り返す第２プログラムモードとを実施する形態を説明した。本発明の望ましい実施形態の第２プログラムモードは、第１プログラムモードの検証動作で一つ以上のパスされたセルを感知する時点を基準として始まる。第１プログラムモードは検証動作で終了され、第２プログラムモードはセルがパス状態であるか否かを正確に検証することができる増加された検証時間でもう一度検証動作を実行することから開始されうる。第１プログラムモードの終了時点での検証とそれに続く第２プログラムモードでの連続的な検証動作を実行する理由は、図５を参照して後述する。

図３は、上述の図２のパス−フェイル検出器５０に対する簡単な構成を説明するブロック図である。図３を参照すると、パス−フェイル検出回路５０は、感知増幅器４０から出力される各セルの感知結果が各々提供される最初パス検出回路５１と最終パス検出回路５２を含む。

最初パス検出回路５１は、各感知増幅器から出力される各セルの感知結果を受けて少なくとも１つのセルが検証パス（Ｖｅｒｉｆｙ Ｐａｓｓ）の状態になれば、これをプログラム制御部６０に最初パス検出信号ＳＰＦによって伝達する。例えば、感知増幅器出力の論理値‘１’がセルの検証パスを示すデータであれば、最初パス検出回路５１は、ＯＲ論理ゲートと同様の入出力特性を有することになる。一つ以上のパスされるセルが発生すると、最初パス検出信号ＳＰＦはハイ（ＨＩＧＨ）レベルに遷移されてプログラム制御部６０に結果を伝達する。

最終パス検出回路５２は、各感知増幅器４０の出力データを受けて、全てのセルが検証パス（Ｖｅｒｉｆｙ Ｐａｓｓ）の状態になると、プログラム制御部６０に最終パス検出信号ＭＰＦを出力する。最終パス検出回路５２は、例えば、全てのセルが検証パスの状態になり、全ての感知増幅器の出力が論理‘１’である場合だけ、最終パス検出信号がハイ（ＨＩＧＨ）に遷移されるＡＮＤ論理ゲートで構成可能である。全てのセルが正常的にプログラムされ、全ての感知増幅器がパス信号を出力すれば、最終パス検出回路５２は、最終パス検出信号ＭＰＦをハイ（ＨＩＧＨ）に遷移させ、プログラム制御部６０に伝達する。

以上のパス−フェイル検出回路５０の構成は、プログラム制御部６０が第１プログラムモードで最初パス検出信号ＳＰＦから提供されたら、第２プログラムモードに転換し、最終パス検出信号ＭＰＦが発生すれば、プログラムを終了することができるようにする手段を提供する。

図４は上述のプログラム制御部６０の制御動作を説明するためのタイミング図である。図４を参照すると、第１プログラムモードと第２プログラムモードの分岐点は、最初パス検出信号ＳＰＦがハイ（ＨＩＧＨ）に上昇する時点である。第１プログラムモードでは、感知増幅器４０が活性化される感知活性化信号ＳＡＥＮのハイ（ＨＩＧＨ）区間ｔ１であることを分かる。この明細書では、感知活性化信号ＳＡＥＮがハイ（ＨＩＧＨ）になる区間は、感知増幅器によってパスか否かを判別する検証時間と同一の意味で使う。

ビットライン活性化信号ＢＬＥＮは、感知活性化信号ＳＡＥＮとは反転関係である。ビットライン活性化信号ＢＬＥＮがハイ（ＨＩＧＨ）になっている期間は、プログラムパルスがワードラインに供給されてセルがプログラムされる区間である。第１プログラムモード区間でのプログラムパルスのステップは、図示されていないが、ΔＶ１のステップの大きさである。第１プログラムモードでＩＳＰＰによるプログラム及び検証サイクルが段階的に進行され、最初に一つ以上のセルがパスすると、最初パス検出信号ＳＰＦはハイ（ＨＩＧＨ）に遷移しになり、第２プログラムモードに転換される。しかし、図２を参照しながら説明したように、第２プログラムモードは、最初に発生した一つ以上のパスセルに対して、より正確にパスしたか否かを検証する動作から始まる。図４では、第１プログラムの最後の検証時間ｔ１に続いてプログラムが進行されることではなく、パスされた一つ以上のセルに対して厳密な検証が可能な検証時間ｔ２で検証動作を実行する。

このような連続的な検証動作は、プログラム結果が検証電圧Ｖｖｅｒｉに及ばない閾値電圧を有し、十分ではない検証時間によって誤って判別される確率が大きい問題を解決するための動作である。最初にパスされるセルに対して第２プログラムモードではもう一度十分に拡張された検証時間ｔ２による検証動作を実施し、もし、フェイル（Ｆａｉｌ）されるセルであれば、プログラムで除外されないようにするためである。このような動作のために第２プログラムモードは検証動作から始まる。第２プログラムモードは、全てのセルが正常的にプログラムされて最終パス検出信号ＭＰＦがハイ（ＨＩＧＨ）になる時点で終了する。

上述のプログラム制御部６０の動作を通じて第１プログラムモードの高速のプログラムと、最初のパスセルが発生した以後には減少されたプログラムステップ電圧ΔＶ２と増加された検証時間ｔ２で構成される第２プログラムモードを順次的に実行することができる。最初のパスセルが発生することによって増加ステップの大きさと検証時間を適応的に変化させることができる本発明の構成を通じてプログラム以後、セルの上側及び下側散布を効果的に抑制することができる。

図５Ａ、５Ｂ、５Ｃは、図４において第１プログラムモードで最初パスセルが検出された後に第２プログラムモードの始めで増加された検証時間ｔ２でもう一度検証過程を実行する理由を説明するための図面である。

図５Ａは、一般的なＮＯＲ型フラッシュメモリの検証動作の時に、メモリセルに形成されるバイアス条件を示す回路図である。図５Ａを参照すると、所定の閾値電圧Ｖｔｈでプログラムされたメモリセルのソース端子Ｓは基準電圧で接地され、ドレインＤ端子側は感知増幅器から所定の電圧Ｖｄｒａｉｎにプリチャージされる。そして、制御ゲートＧにはパスするか否かを検証するための検証電圧Ｖｖｅｒｉをセルのワードラインを通じて印加される。感知増幅器は、プリチャージされたドレイン電圧Ｖｄｒａｉｎを基準電圧と比較してセルがオン（ＯＮ）状態か、オフ（ＯＦＦ）状態かを感知する。

本発明の好適な実施形態において、第１プログラムモードから第２プログラムモードに転換する時、連続的に検証過程を実行する理由を図５Ｂと５Ｃを参照して詳細に説明する。

図５Ｂは一つのメモリセルの閾値電圧の位置と検証電圧Ｖｖｅｒｉの位置を簡略に示す例示的な図面である。図５Ｂは、検証電圧Ｖｖｅｒｉより十分に低い閾値電圧Ｖｔｈ１状態と、検証電圧Ｖｖｅｒｉより低いが検証電圧Ｖｖｅｒｉに近接した大きさを有する閾値電圧Ｖｔｈ２状態と、検証電圧Ｖｖｅｒｉより十分に大きい閾値電圧Ｖｔｈ３状態を示す垂直線からなる。厳密な意味で、検証電圧の左側（Ｖｔｈ１、Ｖｔｈ２）の状態はオン（ＯＮ）状態、右側（Ｖｔｈ３）はオフ（ＯＦＦ）状態を示す。

図５Ｃは、図５Ｂの各閾値電圧状態で検証動作が行われる場合におけるプリチャージされたドレイン電圧の変化と検証時間の関係を説明する図面である。図５Ｃを参照すると、閾値電圧と検証電圧Ｖｖｅｒｉとの間に十分な間隔を有する場合（Ｖｔｈ１、Ｖｔｈ３）は、検証時間ｔ１や検証時間ｔ２に関係なく正確な判別が可能である。しかし、検証電圧Ｖｖｅｒｉと近接した状態の閾値電圧Ｖｔｈ２の場合、検証時間がｔ１ではパス、ｔ２ではフェイル（Ｆａｉｌ）になる可能性が大きい。このような問題は、セルの閾値電圧が実際には検証電圧Ｖｖｅｒｉより低いが、検証時間が不十分であるために、検証パスされる結果を引き起こす。一度パスされたセルは次のプログラムループで除外されるから、結果的に検証電圧Ｖｖｅｒｉの下側に分布を拡大させることになる。

従って、本発明の望ましい実施形態では、このような問題を解決するために、第１プログラムモードでは検証時間ｔ１で検証（Ｖｅｒｉｆｙ）し、パスされたセルに対しては増加された検証時間ｔ２でもう一度検証する第２プログラムモードを実施する方法で解決する。

図６は、本発明の好適な実施形態の適応的（Ａｄａｐｔｉｖｅ）ＩＳＰＰ方法を説明するための流れ図である。以下、本発明によるプログラム方法が参照図面によって詳細に説明される。

本発明の好適な実施形態による適応的ＩＳＰＰが始まると、メモリセルのワードラインには、高速に検証電圧Ｖｖｅｒｉ付近までメモリセルの閾値電圧を移動させるための大きいステップのパルス電圧（ΔＶ１ステップ）が印加される（Ｓ１０）。次には、一度のプログラムパルス電圧印加後に、短い検証時間ｔ１の第１検証段階を実行する（Ｓ２０）。第１検証段階の結果、パスされるセルがなければ、再び第１プログラム電圧でプログラムする段階に戻って持続的に閾値電圧を上昇させる。もし、最初にパスされるセルの発見の時には、今までの第１プログラム（ΔＶ、ｔ１）モードを終了し、第２プログラム（ΔＶ、ｔ２）のための段階に移る（Ｓ３０）。段階Ｓ１０〜Ｓ３０のループは、上述した図４で第１プログラムモードに該当するプログラム‐検証のサイクルである。

第１プログラムモードと第２プログラムモードの分岐点は最初のパスしたセルが発生するかどうかである。一つ以上の最初の検証パスセルが発生したと言うことは、メモリセルの閾値電圧が殆ど検証電圧Ｖｖｅｒｉ付近までプログラムされたことを意味する。従って、以後は、より高分解度のプログラムのためにもっと小さいプログラムステップ電圧ΔＶ２とより長い検証時間ｔ２で検証する第２プログラムモードに移る。

第２プログラムモードは、まず、最初のパスセルに対して第２検証時間ｔ２でもう一度検証する段階から始まる（Ｓ４０）。以後、図２のプログラム制御部６０に最終パス検出信号ＭＦＰを出力する前まで、全てのセルがパスしたか否かを判断する（Ｓ５０）。全てのセルがパスされていない場合には、第１プログラムモードでのステップパルス電圧の大きさΔＶ１より小さいステップ電圧ΔＶ２でプログラム（Ｓ６０）し、第２検証時間ｔ２で検証（Ｓ４０）するプログラム及び検証のループを繰り返す。段階Ｓ４０〜Ｓ６０のループは、上述の図４の第２プログラムモードに該当するプログラム及び検証のループである。もし、第２プログラムモードの動作中に全てのセルがパスしてプログラム制御部６０に最終パス検出信号ＭＰＦが提供されたら、適応的ＩＳＰＰによるプログラム過程を終了する。

上述の段階を含む本発明の望ましい実施形態の適応的ＩＳＰＰは、第１プログラムモードを構成するループでは大きいステップのプログラム電圧と短い検証時間で迅速にメモリセルの閾値電圧を検証電圧Ｖｖｅｒｉ付近に移動させることができる。また、最初のパスセルの発生以後には、パス信号によって小さいステップのプログラム電圧と長い検証時間で高分解度の閾値電圧のプログラムが可能な第２プログラムループを実行する。特に、第１プログラムモードで少なくとも一つ以上のパスセルが感知された後に始まる第２プログラムモードではより拡張された検証時間ｔ２を有する検証過程で始まるように制御する。このような段階を通じて大きい時間損失がなくてもメモリセルの閾値の分布を効果的に改善することができる。

図７は本発明の望ましい実施形態の段階別のプログラムステップパルスの大きさと検証時間の変化を概略的に示すタイミング図である。図面の斜線が引かれたパルスはプログラム電圧パルスを示し、斜線ない固定されたレベルのパルスは検証電圧パルスを示す。最初のパスセルが発生する以前までは、相対的に大きいステップΔＶ１のプログラム電圧と短い検証時間ｔ１を有する検証電圧パルスが交互に印加される第１プログラムモードに該当する。しかし、少なくとも一つの最初のパスセルが検出された後は、相対的に長い検証時間ｔ２と小さいステップの大きさΔＶ２を有するプログラム電圧でプログラム及び検証される第２プログラムモードに転換される。プログラムモードの転換が行う時点は、図７において、点線で表示された少なくとも一つのパスセルが感知される第１プログラムモードの最後の検証動作である。最初にパスセルが発生された後に第２プログラムモードに転換されて第１プログラムモードでの検証時間より十分に長い検証時間ｔ２で検証過程を実行することでプログラム‐検証ループを繰り返す。そして、以後は、セルのワードラインには第１プログラムモードでより減少されたステップｔ２によってプログラム電圧が印加される。第２プログラムモードは全てのセルが正常的にプログラムされる時点まで検証及びプログラムのループを繰り返す。

図８は、本発明の望ましい実施形態のプログラム方法を適用する場合、改善されたセルの閾値電圧分布を説明するための図面である。図８には、本発明のプログラム方法を適用する前の閾値電圧分布２００と本発明の適応的ＩＳＰＰによるプログラム方法を適用した場合の閾値電圧分布２１０とが可視的に例示されている。本発明のプログラム方法によるセルの閾値電圧分布２１０は、本発明のプログラム方法を適用する前の閾値電圧散布２００に比べて、上側及び下側の閾値電圧分布が改善されたことを確認することができる。

下側閾値電圧の分布改善ΔＶ_ｌｏｗは最初のパスセルの発生後にパスされたセルに対して拡大された検証時間で検証動作をもう一度実施してセルのパスしたか否かをより精密に検出した結果である。一方、上側の閾値電圧分布改善ΔＶ_ＵＰは、最初のパスセルの発見以後にプログラム分解度が高い減少されたプログラムステップ電圧を通じて過度に閾値電圧が上昇する確率を減らすため、得ることができる効果である。

以上のような構成及び段階を含むプログラム方法の適用により、プログラム後のセル閾値電圧分布が顕著に改善されうる。本発明の実施形態では、ＮＯＲ型フラッシュメモリを例示して本発明の装置と方法を説明したが、本発明の範囲はＮＯＲフラッシュメモリだけに極限されるものではない。

一方、本発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲を外れない限度内で色々な変更が可能なことは無論である。それで、本発明の範囲は上述した実施形態に極限されて定めなく、特許請求項だけではなくこの発明の特許請求範囲と均等なことによって定めるべきである。

一般的なフラッシュメモリのＩＳＰＰによるプログラムを説明するためのタイミング図である。 本発明の望ましい実施形態のプログラムを実行するための構成を図示したブロック図である。 図２のパス‐フェイル検出器の構成を説明するためのブロック図である。 図２の構成を通じる感知動作を説明するためのタイミング図である。 ＮＯＲ型メモリセルの検証段階でのバイアス条件を説明する回路図である。 一つのセルで閾値電圧の位置と検証電圧位置を示す図面である。 検証動作でセルの閾値電圧の大きさとドレイン電圧変化を説明する図面である。 本発明の望ましい実施形態のプログラム方法を実現するための流れ図である。 本発明の望ましい実施形態の適応的ＩＳＰＰによるワードライン電圧を図示するタイミング図である。 本発明の望ましい実施形態のプログラム方法を適用した場合において改善される閾値電圧分布を例示する図面である。

符号の説明

１０ 電圧発生器
２０ メモリセルアレイ
３０ 書き込みドライバ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）
４０ 感知増幅器（ＳＡ）
５０ パスーフェイル検出器
５１ 最初パス検出回路
５２ 最終パス検出回路
６０ プログラム制御部
２００ 拡張された閾値電圧分布
２１０ 改善された閾値電圧分布

Claims (44)

1. 複数のメモリセルと、
   前記複数のメモリセルのワードラインに第１乃至第２プログラム電圧を供給する電圧発生器と、
   前記複数のメモリセルのビットラインの各々に連結され、第１乃至第２検証時間で感知し、その結果をパス信号として各々出力する感知増幅器と、
   前記パス信号を参照して少なくとも一つのセルがパスしたことを検出して前記感知増幅器の検証時間と前記電圧発生器のプログラム電圧を転換するように制御するプログラム制御部とを含み、
   前記プログラム制御部は、転換された検証時間で前記少なくとも一つのセルに対してもう一度検証動作が行われるように制御することを特徴とするフラッシュメモリ装置。
2. 前記第１検証時間は前記第２検証時間より短いことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記第１プログラム電圧及び前記第２プログラム電圧は、互いに相違するステップ幅を有する増加型ステップパルス電圧であることを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記第１プログラム電圧の増加ステップが前記第２プログラム電圧の増加セテップより大きいことを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記電圧発生器は、検証動作の間に検証電圧を前記複数のメモリセルのワードラインに印加することを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記検証電圧は、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧であることを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記プログラム制御部は前記パス信号から少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたことを示す最終パス信号を出力する手段をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記手段は前記パス信号を受けて、最初パス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて、最終パス信号を出力するＯＲ論理ゲートとを含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記プログラム制御部は前記第１検証時間と前記第２検証時間とのうちの一つを選択的に出力するタイマをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
10. 前記プログラム制御部は、ＩＳＰＰによるプログラム動作を、
    第１プログラム電圧と第１検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、
    第２プログラム電圧と第２検証時間で、プログラム及び検証のループを実行する第２プログラムモードと、
    で実行するように制御することを特徴とする請求項１に記載のフラッシュメモリ装置。
11. 前記第１プログラムモードは、相対的に大きい増加ステップを有するプログラム電圧と相対的に短い検証時間とで特徴付けられる高速プログラムモードであることを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記第２プログラムモードは、相対的に小さい増加ステップのプログラム電圧と相対的に長い検証時間とで特徴付けられ、低速であるが前記複数のセルの閾値電圧分布を抑圧するプログラムモードであることを特徴とする請求項１０に記載のフラッシュメモリ装置。
13. 前記複数のメモリセルはノアＮＯＲ形のフラッシュメモリセルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
14. 複数のメモリセルと、
    前記複数のメモリセルのワードラインにプログラム電圧を供給する電圧発生器と、
    前記複数のメモリセルのビットライン各々に連結されて第１乃至第２検証時間で感知し、その結果をパス信号として各々出力する感知増幅器と、
    前記パス信号を参照して少なくとも一つのセルがパスしたことを感知して前記感知増幅器の検証時間を転換するように制御するプログラム制御部とを含み、
    前記プログラム制御部は、転換された検証時間で前記少なくとも一つのセルに対してもう一度検証動作が行われるように制御することを特徴とするフラッシュメモリ装置。
15. 前記第１検証時間は前記第２検証時間より短いことを特徴とする請求項１４に記載のフラッシュメモリ装置。
16. 前記プログラム電圧は増加型ステップパルス電圧であることを特徴とする請求項１４に記載のフラッシュメモリ装置。
17. 前記電圧発生器は検証動作の間に検証電圧を前記複数のメモリセルのワードラインに印加することを特徴とする請求項１４に記載のフラッシュメモリ装置。
18. 前記検証電圧は、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧であることを特徴とする請求項１７に記載のフラッシュメモリ装置。
19. 前記プログラム制御部は、前記パス信号に基づいて、少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたことを示す最終パス信号とを出力する手段をさらに含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
20. 前記手段は前記パス信号を受けて、最初パス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて、最終パス信号を出力するＯＲ論理ゲートとを含むことを特徴とする請求項１９に記載のフラッシュメモリ装置。
21. 前記プログラム制御部は前記第１検証時間と前記第２検証時間のいずれかを選択的に出力するタイマをさらに含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
22. 前記プログラムの制御部は、ＩＳＰＰによるプログラム動作を、
    前記プログラム電圧と前記第１検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、
    前記プログラム電圧と前記第２検証時間で、プログラム及び検証のループを実行する第２プログラムモードと、
    で実行するように制御することを特徴とする請求項１４に記載のフラッシュメモリ装置。
23. 前記第１プログラムモードは、相対的に短い検証時間で特徴付けられる高速プログラムモードであることを特徴とする請求項２２に記載のフラッシュメモリ装置。
24. 前記第２プログラムモードは、相対的に長い検証時間で特徴付けられ、低速であるが前記複数のセルの閾値電圧分布を抑圧するプログラムモードであることを特徴とする請求項２２に記載のフラッシュメモリ装置。
25. 前記複数のメモリセルはＮＯＲ形のフラッシュメモリセルであることを特徴とする請求項１４に記載のフラッシュメモリ装置。
26. 複数のメモリセルと、
    前記複数のメモリセルのワードラインに第１乃至第２プログラム電圧を供給する電圧発生器と、
    前記複数のメモリセルのビットラインの各々に連結されてパスするか否かを感知し、その結果をパス信号として各々出力する感知増幅器と、
    前記パス信号を参照して少なくとも一つのセルがパスされることを感知して前記電圧発生器のプログラム電圧を転換するように制御するプログラム制御部とを含み、
    前記プログラム制御部は、転換後に、前記少なくとも一つのセルに対してもう一度検証動作が行われるように制御することを特徴とするフラッシュメモリ装置。
27. 前記第１プログラム電圧及び前記第２プログラム電圧は、互いに相違するステップ幅を有する増加型ステップパルスであることを特徴とする請求項２６に記載のフラッシュメモリ装置。
28. 前記第１プログラム電圧の増加ステップが前記第２プログラム電圧の増加ステップより大きいことを特徴とする請求項２７に記載のフラッシュメモリ装置。
29. 前記電圧発生器は検証動作の間に検証電圧を前記複数のメモリセルのワードラインに印加することを特徴とする請求項２６に記載のフラッシュメモリ装置。
30. 前記検証電圧は、前記第１検証時間、前記第２検証時間に各々対応する時間幅を有するパルス電圧であることを特徴とする請求項２９に記載のフラッシュメモリ装置。
31. 前記プログラム制御部は、前記パス信号に基づいて、少なくとも一つのセルがパスしたことを示す最初パス信号と、全てのセルがパスしたこと示す最終パス信号を出力する手段をさらに含むことを特徴とする請求項２６に記載のフラッシュメモリ装置。
32. 前記手段は前記パス信号を受けて、最初のパス信号を出力するＡＮＤ論理ゲートと、前記パス信号を受けて、最終パス信号を出力するＯＲ論理ゲートとを含むことを特徴とする請求項３１に記載のフラッシュメモリ装置。
33. 前記プログラム制御部は、ＩＳＰＰによるプログラム動作を、
    第１プログラム電圧と前記固定された検証時間で、プログラム及び検証のループを実行する第１プログラムモードと、
    前記第２プログラム電圧と前記固定された検証時間で、プログラム及び検証のループを実行する第２プログラムモードと、
    で実行するように制御することを特徴とする請求項２６に記載のフラッシュメモリ装置。
34. 前記第１プログラムモードは、相対的に大きい増加ステップを有するプログラム電圧でプログラムする高速プログラムモードであることを特徴とする請求項３３に記載のフラッシュメモリ装置。
35. 前記第２プログラムモードは、相対的に小さい増加ステップのプログラム電圧でプログラムし、低速であるが前記複数のセルの閾値電圧の分布を抑圧するプログラムモードであることを特徴とする請求項３３に記載のフラッシュメモリ装置。
36. 前記複数のメモリセルはＮＯＲ形フラッシュメモリセルであることを特徴とする請求項２６に記載のフラッシュメモリ装置。
37. 複数のメモリセルを含むフラッシュメモリ装置のプログラム方法において、
    少なくとも一つのパスセルが発生するまで、第１プログラム電圧と第１検証時間でプログラム及び検証のループを実行する第１プログラム段階と、
    少なくとも一つのパスセルが発生した後、第２プログラム電圧と第２検証時間でプログラム及び検証のループを実行する第２プログラム段階とを含み、
    前記第２プログラム段階は前記少なくとも一つのパスセルに対してもう一度検証動作が行われる段階を含むことを特徴とするプログラム方法。
38. 前記第１検証時間は前記第２検証時間より短いことを特徴とする請求項３７に記載のプログラム方法。
39. 前記第１プログラム電圧及び前記第２プログラム電圧は、互いに相違するステップ幅を有する増加型のステップパルス電圧であることを特徴とする請求項３７に記載のプログラム方法。
40. 第１プログラム電圧の増加ステップが前記第２プログラム電圧の増加ステップより大きいとこを特徴とする請求項３９に記載のプログラム方法。
41. 所定の検証電圧のレベルは第１プログラム段階と第２プログラム段階で同一であることを特徴とする請求項３７に記載のプログラム方法。
42. 前記第１プログラム段階は前記第２プログラム段階より大きいステップ電圧と短い検証時間で高速プログラムされることを特徴とする請求項３７に記載のプログラム方法。
43. 前記第２プログラム段階は、第１プログラム段階に比べて、小さいステップ電圧と長い検証時間で閾値電圧の分布を抑圧するプログラム段階であることを特徴とする請求項３７に記載のプログラム方法。
44. 前記第２プログラム段階は全てのセルがパスされる時、終了されることを特徴とする請求項３７に記載のプログラム方法。

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