JPH10125082A

JPH10125082A - 不揮発性半導体記憶装置

Info

Publication number: JPH10125082A
Application number: JP27839596A
Authority: JP
Inventors: Takayuki Emori; 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1998-05-15
Anticipated expiration: 2016-10-21
Also published as: JP3796851B2

Abstract

(57)【要約】（修正有）【課題】ベリファイ読み出し時にソース線の寄生抵抗
によるソース線電位上昇の影響を回避でき、メモリセル
のしきい値分布のバラツキを抑制できる不揮発性半導体
記憶装置を実現する。【解決手段】選択された一ページ分のメモリセルに対
して、書き込みデータに応じてプログラム動作を行い、
全ての書き込みメモリセルのしきい値電圧がベリファイ
しきい値電圧Ｖ_THに達するまで、書き込みとベリファイ
読み出しを繰り返して行う。その後の検証動作におい
て、プログラムを終えた一ページ分のメモリセルに対し
て、書き込みデータを再度ロードし、ロードデータに応
じて、ベリファイ読み出しを行い、全ての書き込みメモ
リセルのしきい値電圧がベリファイしきい値電圧Ｖ_THに
達するまで、書き込みとベリファイ読み出しを繰り返し
て行うので、書き込みメモリセルのしきい値分布のバラ
ツキを抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、例えば、フラッシュＥＥＰＲＯＭに関するもの
である。

【０００２】

【従来の技術】ＦＮ(Fowler-Nordheim) トンネル注入に
より書き込みを行うフラッシュＥＥＰＲＯＭにおいて
は、書き込みの速度が遅いため、一般的に、同時に多数
のメモリセルに対してプログラムを行う。具体的に、一
つのワード線に接続されている一ページ分のメモリセル
全てに対して同時にプログラムを行う。

【０００３】書き込み後のメモリセルのしきい値電圧分
布のバラツキを抑えたいページプログラム動作において
は、細かいプログラムパルスを何回も与えて、かつメモ
リセル毎に書き込み後のしきい値電圧Ｖ_thを検証（ベリ
ファイ）し、書き込みペリファイしきい値電圧Ｖ_THに到
達次第プログラムパルスの印加を停止するように制御を
行う。

【０００４】図６は従来のメモリセル毎プログラムを行
うページプログラムの一例を示すフローチャートであ
る。図６に示すように、ページプログラム動作は、デー
タロード、プログラム、ベリファイ読み出し、判定結果
に応じて再プログラムなどの動作により構成されてい
る。以下、図６を参照しつつ、ページプログラム動作に
ついて説明する。

【０００５】まず、ステップＳＳ１に示すように、プロ
グラムの対象メモリセルに書き込む１ページ分のデータ
をプログラム制御装置、例えば、ＣＰＵからフラッシュ
ＥＥＰＲＯＭにロード（読み込み）し、各ビット線に設
けられたラッチ回路によりラッチする。データロード
後、次のステップＳＳ２に進む。

【０００６】ステップＳＳ２において、ロードしたデー
タに応じて書き込み動作を行う。即ち、最初のプログラ
ムパルスをロードしたデータに応じて、各メモリセルに
印加する。

【０００７】書き込みステップＳＳ２の後、ステップＳ
Ｓ３に示すベリファイ動作を行う。このステップにおい
て、メモリセル毎に書き込みベリファイしきい値電圧Ｖ
_THに達したか否かについて検証するため、ベリファイ読
み出しを行う。書き込みベリファイしきい値電圧Ｖ_THに
達すれば、ラッチ回路のデータは自動的に“１”に設定
され、その後のプログラムパルスの印加を止める。一
方、消去メモリセルにおいて、ラッチ回路のデータが最
初から“１”に設定されている。

【０００８】そして、ステップＳＳ４において、ラッチ
回路のデータが全て“１”になっているか否かについて
調べる。そうである場合にページプログラムは終了とな
る。そうでない場合は、ステップＳＳ５の動作に進み、
再びプログラムパルスを印加する。なお、この再プログ
ラム動作において、書き込み不足のメモリセルに対して
のみプログラムパルスを印加する。

【０００９】そして、ステップＳＳ５の再プログラム動
作の後、ステップＳＳ３の動作に戻り、ラッチ回路のデ
ータが全て“１”になるまでベリファイ読み出しとプロ
グラムパルスを印加する再プログラム動作を繰り返して
行う。

【００１０】このようなページプログラム動作により、
書き込み対象となる一ページのメモリセルが、消去メモ
リセルを除き、全て書き込みベリファイしきい値電圧Ｖ
_THに設定される。

【００１１】

【発明が解決しようとする課題】ところで、上述した従
来のページプログラムにおいては、ソース線寄生抵抗の
影響により、書き込み後メモリセルのしきい値電圧Ｖ_th
が書き込みベリファイしきい値電圧Ｖ_THに達しないこと
があり、書き込み後メモリセルのしきい値電圧にバラツ
キが生じるという問題がある。

【００１２】図７は書き込み後のベリファイ読み出し時
の状態を示す回路図である。図７において、Ｖ_rは読み
出し電圧、ＬＡＴ₁，ＬＡＴ₂，ＬＡＴ₃，…，ＬＡＴ
_nはラッチ回路、ＹＣ₁，ＹＣ₂，ＹＣ₃，…，ＹＣ_n
はカラム選択信号線、ＮＣ₁，ＮＣ₂，ＮＣ₃，…，Ｎ
Ｃ_nはカラム選択トランジスタ、ＢＬ₁，ＢＬ₂，ＢＬ
₃，…，ＢＬ_nはビット線、Ｍ₁，Ｍ₂，Ｍ₃，…，Ｍ
_nは書き込み対象となる一ページ分のメモリセル、ＷＬ
₁はワード線、Ｒ₁，Ｒ₂，Ｒ₃，…，Ｒ_nはソース線
寄生抵抗をそれぞれ示している。

【００１３】カラム選択信号線ＹＣ₁，ＹＣ₂，Ｙ
Ｃ₃，…，ＹＣ_nは図示しないカラムデータに接続さ
れ、ページ読み出し時に、選択されたページのカラム選
択信号線が全てハイレベル、例えば、電源電圧Ｖ_CCレベ
ルに保持される。選択されたページにある全てのメモリ
セルＭ₁，Ｍ₂，Ｍ₃，…，Ｍ_nの制御ゲートがワード
線ＷＬ₁に接続され、各メモリセルの一方の拡散層はそ
れぞれビット線ＢＬ₁，ＢＬ₂，ＢＬ₃，…，ＢＬ_nに
接続され、他方の拡散層はソース線ＳＬに接続されてい
る。

【００１４】なお、ビット線ＢＬ₁，ＢＬ₂，ＢＬ₃，
…，ＢＬ_nはそれぞれカラム選択トランジスタＮＣ₁，
ＮＣ₂，ＮＣ₃，…，ＮＣ_nを介して、ラッチ回路ＬＡ
Ｔ₁，ＬＡＴ₂，ＬＡＴ₃，…，ＬＡＴ_nに接続され、
これらのラッチ回路は、読み出し電圧Ｖ_rの供給端子Ｔ
_rに接続されている。ソース線ＳＬは、例えば、接地さ
れている。

【００１５】図７に示すように、メモリセルの拡散層と
接地電位間にソース線の寄生抵抗が存在する。このた
め、ベリファイ読み出し時に、ワード線ＷＬ₁に接続さ
れた一ページ分のメモリセルＭ₁，Ｍ₂，Ｍ₃，…，Ｍ
_nに対して、同時に読み出しを行い、消去メモリセルと
書き込み不足のメモリセルに読み出し電流が流れる。な
おここで、消去メモリセルのしきい値電圧が低い値に設
定され、書き込みメモリセルのしきい値電圧が高い値に
設定されると仮定する。

【００１６】ベリファイ読み出し時に、ワード線ＷＬ₁
に読み出し電圧が印加され、ワード線ＷＬ₁に接続され
た一ページ分のメモリセルＭ₁，Ｍ₂，Ｍ₃，…，Ｍ_n
の内、消去メモリセルと書き込み不足のメモリセルが導
通状態となり、それに読み出し電流が流れる。通常、一
ページのメモリセルの数は、６４〜２５６に設定されて
いるので、これらのメモリセルに生じた読み出し電流が
まとめて接続された同一のソース線ＳＬを介して、接地
点に流れ込む。

【００１７】このため、書き込み不足のメモリセルが存
在する一回目のベリファイ読み出し時と書き込み不足メ
モリセルが存在しない最終回のベリファイ読み出し時に
ソース線ＳＬに流れる電流の合計値が異なる。ソース線
ＳＬの寄生抵抗により、ソース線電位が浮き上がり、即
ち、ソース線電位が接地電位より高くなる。ソース線電
位の上昇分は寄生抵抗とソース線に流れる電流値との積
で決まるので、一回目のベリファイ読み出しと最終回の
ベリファイ読み出し時のソース線電位の上昇が異なる。

【００１８】最終のベリファイ読み出し時にソース線に
流れる電流の合計値が減少し、それに従ってソース線の
電位上昇分も低下する。このため、一回目のベリファイ
読み出し時に書き込みベリファイしきい値電圧Ｖ_THに達
したが、その後のプログラムパルス印加を止めたメモリ
セルのソース電位は最終回のベリファイ読み出し時に低
下しがちである。

【００１９】この場合、一回目のベリファイ読み出し時
のメモリセルのしきい値電圧Ｖ_thには基板バイアス効果
の大きいしきい値であり、最終回のベリファイ読み出し
時のメモリセルのしきい値電圧Ｖ_thには、基板バイアス
効果の小さいしきい値である。

【００２０】即ち、図８に示すように、一回目のベリフ
ァイ読み出し時にメモリセルのしきい値電圧Ｖ_TH1が書
き込みベリファイしきい値電圧Ｖ_THに達したと判定され
ても、最終回のベリファイ読み出し時に基板バイアス効
果が小さくなることにより、メモリセルのしきい値電圧
Ｖ_THNがベリファイしきい値電圧Ｖ_THを下回ることが起
きる。このため、従来のページプログラムでは、ソース
線の寄生抵抗の影響により、メモリセルのしきい値電圧
Ｖ_thが書き込みベリファイしきい値電圧Ｖ_THに達しない
ことがあり、書き込み後のメモリセルのしきい値電圧分
布にはバラツキが避けられない。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ベリファイ読み出し時にソース
線の寄生抵抗によるソース線電位上昇の影響を回避で
き、プログラム後メモリセルのしきい値分布のバラツキ
を抑制できる不揮発性半導体記憶装置を提供することに
ある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリセルが行列状に配置され、
プログラム動作は同一のワード線に接続された一ページ
分のメモリセルに対して行い、書き込みデータに応じた
書き込み動作の後、読み出しにより各メモリセルのしき
い値電圧が所定の基準しきい値に達したか否かを判定
し、全ての書き込みメモリセルのしきい値電圧が上記基
準しきい値に達するまで、書き込み動作を繰り返して行
う不揮発性半導体記憶装置であって、上記書き込みデー
タに応じた書き込み動作を終えた一ページ分のメモリセ
ルに対して、各書き込みメモリセルのしきい値電圧が上
記基準しきい値に達したか否かについて、読み出しによ
り再度検証を行い、全ての書き込みメモリセルのしきい
値電圧が上記基準しきい値に達するまで、上記書き込み
および読み出しによる検証を繰り返して行う制御手段を
有する。

【００２３】また、本発明では、上記書き込みデータを
保持するデータ保持手段を有し、上記書き込みおよび上
記検証開始時に、上記書き込みデータを上記データ保持
手段に格納させるデータ格納手段を有する。

【００２４】さらに、本発明では、上記制御手段は、上
記書き込み動作時に、上記データ保持手段に格納された
データに応じて、各メモリセルに書き込みパルスを印加
するか否かを決定し、上記読み出し結果に応じて、しき
い値電圧が上記基準しきい値に達した書き込みメモリセ
ルに対応する書き込みデータを改めて設定する。

【００２５】本発明によれば、プログラム対象となる一
ページ分のメモリセルに対して、書き込みデータに応じ
て書き込みが行われ、制御手段により書き込み結果が検
証され、書き込みメモリセルのしきい値電圧が所定の基
準しきい値に達するまで、書き込みおよび検証動作が繰
り返して行われる。

【００２６】そして、全ての書き込みメモリセルのしき
い値電圧が所定のしきい値に達したあと、読み出しによ
る検証動作が再度行われ、全ての書き込みメモリセルの
しきい値電圧が所定のしきい値に達するまで、再度書き
込みと検証動作が繰り返して行われる。これにより、ソ
ース線の寄生抵抗によるメモリセルしきい値電圧の誤判
断を回避でき、書き込みメモリセルのしきい値電圧分布
のバラツキを抑制できる。

【００２７】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示すブロック図である。図１
において、１０はアドレスバッファ、２０はロウデコー
ダ、３０はカラムデコーダ、４０はメモリセルアレイ、
５０は周辺回路、６０はプログラムステートマシン、１
００は入出力バッファをそれぞれ示している。

【００２８】アドレスバッファ１０は入力アドレスＡＤ
Ｒを保持し、保持したアドレスＡＤＲをロウデコーダ２
０およびカラムデコーダ３０に出力する。ロウデコーダ
２０は、アドレスバッファ１０からのアドレスＡＤＲ_R
に応じて、ワード線ＷＬの中から、ページプログラム対
象となる一ページ分に対応するワード線を選択する。カ
ラムデコーダ３０は、アドレスバッファ１０からのアド
レスＡＤＲ_Cに応じて、カラム選択信号線ＹＣの中か
ら、ページプログラム対象となる一ページ分に対応する
カラム選択信号線を選択する。

【００２９】メモリセルアレイ４０は行列状に配置され
たメモリセルにより構成され、各行のメモリセルは、同
一のワード線に接続され、各列のメモリセルは同一のビ
ット線に接続されている。そして、ページプログラム
は、同一ワード線に接続されている一ページ分のメモリ
セルに対して行われる。

【００３０】周辺回路５０は、例えば、カラムセレク
タ、ラッチ回路、センスアンプにより構成されている。
カラムセレクタは、カラム選択信号線ＹＣより入力され
たカラム選択信号に応じて、ページプログラムの対象と
なる一ページ分のメモリセルに対応するビット線を選択
する。ラッチ回路は、プログラムステートマシン６０か
らのデータをロードし、保持する。そして、プログラム
動作時に、ロードしたデータに応じて、メモリセルにプ
ログラムパルスを印加するか否かを制御する。そして、
ベリファイ読み出し時に、ベリファイしきい値電圧Ｖ_TH
に達したメモリセルに応じたデータを“１”に設定し、
次回の再プログラム動作において、データが“１”に設
定されているメモリセルにプログラムパルスの印加を止
める。

【００３１】プログラムステートマシン６０は、コマン
ドレジスタ７０、ループカウンタ８０およびプログラム
制御回路９０により構成されている。コマンドレジスタ
７０は、プログラム動作にかかるコマンドを格納し、プ
ログラム動作時に、格納したコマンドに対応する動作を
指示する。ループカウンタ８０は、プログラム動作の回
数をカウントし、カウント値Ｘをプログラム動作の制御
に用いる。プログラム制御回路９０は、コマンドレジス
タ７０、ループカウンタ８０からの情報に基づき、プロ
グラム動作を制御するための各信号を発生し、それぞれ
の部分回路に出力する。

【００３２】入出力バッファ１００は、外部からのプロ
グラムデータを受けて、それを保持して、プログラムス
テートマシン６０または周辺回路へ出力する。さらに、
プログラムステートマシン６０と周辺回路５０の間に転
送されたデータを一時保持して転送先へ出力する。

【００３３】プログラムステートマシン６０は、プログ
ラムにおける各動作およびそのタイミングを自動的に制
御する。プログラムステートマシン６０には、外部回路
から書き込みイネーブル信号／ＷＥ、チップイネーブル
信号／ＣＥおよび出力イネーブル信号／ＯＥが入力され
る。また、入出力バッファ１００を介して、外部からプ
ログラムコマンドを受けて、これらのコマンドをコマン
ドレジスタ７０に格納する。また、プログラムステート
マシン６０からプログラム動作状態を示す信号Ｒ／Ｂを
外部に出力される。Ｒ／Ｂ信号がハイレベルの場合、プ
ログラム動作が終了して、新しいコマンドを受けられる
状態を示し、Ｒ／Ｂ信号がローレベルの場合、プログラ
ム動作中であることを示す。

【００３４】プログラム動作時に、プログラムステート
マシン６０は、上述した外部信号の状態に応じて、コマ
ンドレジスタ７０に格納したコマンドに応じて、プログ
ラム動作を制御する。

【００３５】以下、上述した構成を有する不揮発性半導
体記憶装置におけるプログラム動作を、図２〜５を参照
しつつ、詳細に説明する。図２および図３は、プログラ
ム動作の第１の実施例を示し、図４および図５はプログ
ラム動作の第２の実施例を示す。

【００３６】実施例１図２はプログラム動作の実施例１におけるプログラム動
作時に、書き込みメモリセルに印加されるプログラムパ
ルスを示す波形図である。図示のように、プログラムに
おける各回の書き込み動作時に、書き込みメモリセルに
同レベルの書き込みパルスが印加される。これに応じ
て、書き込みメモリセルのしきい値電圧が高い値、例え
ば、電源電圧Ｖ_CC以上に設定される。

【００３７】そして、書き込み後、ベリファイ読み出し
により、書き込みメモリセルに対して、読み出しによる
書き込み結果の検証が行われる。検証の結果、全ての書
き込みメモリセルのしきい値電圧がベリファイしきい値
電圧Ｖ_THに達した場合、プログラム動作が終了するが、
そうでない場合、メモリセルに対して再プログラムが行
われる。

【００３８】プログラムデータに基づく書き込み、プロ
グラム結果の検証および再プログラム動作の制御は、図
１に示すプログラムステートマシン６０により制御さ
れ、その動作フローチャートは、図３に示している。図
３に示すように、本実施例のプログラム動作は、第１の
フローと第２フローからなる。以下、図３のフローチャ
ートを参照しつつ、本実施例におけるメモリセルのプロ
グラム動作について説明する。

【００３９】プログラム動作開始後、まず、ステップＳ
１に示すように、ループカウンタ８０のカウント値Ｘが
“０”に初期化される。そして、ステップＳ２に示すよ
うに、選択された一ページ分のメモリセルのプログラム
データがラッチ回路にロードされ、ラッチ回路により保
持される。

【００４０】ステップＳ３において、ラッチ回路にロー
ドされたデータに応じて、選択された一ページ分のメモ
リセルに対して、プログラム動作が行われる。ここで、
例えば、書き込みメモリセルに対応するロードデータが
“０”に設定され、消去メモリセルに対応するロードデ
ータが“１”に設定されている。プログラム時に、ロー
ドデータ“０”に対応するメモリセル、即ち、書き込み
メモリセルに図２に示す最初のプログラムパルスＰ₁が
印加され、ロードデータ“１”に対応するメモリセル、
即ち、消去メモリセルにプログラムパルスが印加されな
い。

【００４１】プログラム動作後、ステップＳ４に示すベ
リファイ読み出し動作が行われる。ベリファイ読み出し
時に、ステップＳ３でプログラムされた一ページ分のメ
モリセルに対して読み出しが行われる。読み出しの結
果、書き込みメモリセルのしきい値電圧がベリファイし
きい値電圧Ｖ_THに達すれば、それに応じたラッチ回路の
データが“１”に設定される。なお、消去メモリセルに
対応するラッチ回路のデータが、上述したように、ステ
ップＳ２のデータロードのとき、予め“１”に設定され
ている。

【００４２】ベリファイ読み出し動作後、ステップＳ５
に示す判定動作が行われる。判定動作において、ラッチ
回路のデータが全て“１”になっているか否かについて
判定を行う。ラッチデータが全て“１”になっている場
合、ステップＳ１０に示すようにループカウンタ８０の
カウント値Ｘに対して判定を行い、ループカウンタ８０
のカウント値Ｘが“０”であるとき、即ち、プログラム
動作が一回のみ行われ、全ての書き込みメモリセルのし
きい値電圧がベリファイしきい値電圧Ｖ_THに達した場
合、プログラム動作が成功したと判定し、プログラム動
作を終了させる。

【００４３】一方、ループカウンタ８０のカウント値Ｘ
が“０”ではない場合、即ち、プログラム動作が二回以
上が行われて、ラッチデータが全て“１”に達した場
合、図３に示すように、第２フローの動作に進む。

【００４４】なお、ステップＳ５の判定動作において、
ラッチ回路のデータが全て“１”に達していないと判定
されたとき、ステップＳ６に進み、ループカウンタ８０
のカウント値Ｘを一回カウントアップする。そして、ス
テップＳ７において、ループカウンタ８０のカウント値
Ｘが所定の値ｎになっているかどうかについて判定す
る。カウント値Ｘがｎに達したとき、メモリ装置に欠陥
があるとして、プログラムステートマシン６０により、
メモリ不良を示す情報が出力され、プログラム動作が終
了する。一方、カウント値Ｘがｎに達していないとき、
ステップＳ９に進み、選択された一ページ分のメモリセ
ルに対して、ラッチ回路のデータに基づき、再プログラ
ムが行われる。

【００４５】なお、ステップＳ７の判定時に用いられた
データｎは、プログラム時間の上限および酸化膜などの
デバイス欠陥により見積もられ、プログラム動作開始前
に、予めプログラムステートマシン６０に設定される。
ここで、ｎの値は、例えば、数１０から数１０００程度
に設定されることが望ましい。

【００４６】ステップＳ９の再プログラム動作後、ステ
ップＳ４に戻り、再プログラム後のメモリセルに対し
て、もう一度ベリファイ読み出しが行われる。そして、
前回のベリファイ読み出し動作と同様に、ベリファイ読
み出しの結果に応じて、ラッチ回路のデータが設定され
る。

【００４７】このように、ラッチ回路のデータが全て
“１”になるまで、上述した再プログラム動作が繰り返
して行われる。ラッチデータが全て“１”に達したと
き、第２フローに進む。

【００４８】第２フローにおいて、まず、ステップＳ１
１に示すように、ループカウンタ８０のカウント値Ｘが
クリアされ、“０”に設定される。そして、ステップＳ
１２に示すように、選択された一ページ分のメモリセル
のプログラムデータがラッチ回路にロードされ、ラッチ
回路に保持される。

【００４９】そして、ステップＳ１３に示すように、一
ページ分のメモリセルに対して、ベリファイ読み出しが
行われる。ベリファイ読み出しの結果に応じて、書き込
みメモリセルのしきい値電圧がベリファイしきい値電圧
Ｖ_THに達すれば、それに応じたラッチ回路のデータが
“１”に設定される。

【００５０】ベリファイ読み出し動作後、ステップＳ１
４に示す判定動作が行われる。ステップＳ１４におい
て、ラッチ回路のデータが全て“１”になっているか否
かについて判定を行う。ラッチデータが全て“１”にな
っている場合、ステップＳ１５に示すように、ループカ
ウンタ８０のカウント値Ｘに対して判定を行い、ループ
カウンタ８０のカウント値Ｘが所定の値ｍを越えていな
いとき、プログラムが成功したと判定し、プログラム動
作が終了する。一方、カウント値Ｘが値ｍを越えた場
合、第２フロー始めのステップＳ１１に戻り、ループカ
ウンタ８０のカウント値Ｘを“０”に設定して、再びデ
ータロード、ベリファイ読み出しおよびラッチ回路のデ
ータに対する判定動作が行われる。

【００５１】なお、上述したステップＳ１５に用いられ
ている値ｍは、例えば、０〜１０の範囲内に設定されて
いる。ｍの値が小さいほどベリファイ読み出しの回数が
少なくなり、ソース線の寄生抵抗で生じた電圧降下によ
るしきい値電圧変動の影響が小さく抑制される。

【００５２】ステップＳ１４において、ラッチ回路の全
てのデータが“１”に達していないと判定されたとき、
ステップＳ１６に示すように、カウント値Ｘが所定の値
ｎに達したかどうかについて判定し、カウント値Ｘが値
ｎに達したとき、メモリ装置が不良と判定され、ステッ
プＳ１７に示すように、プログラムステートマシン６０
により、メモリ不良を示す情報が出力され、プログラム
動作が終了する。一方、カウント値Ｘがｎに達していな
いとき、ステップＳ１８に進み、選択された一ページ分
のメモリセルに対して、ラッチ回路のデータに基づき、
再プログラムが行われる。なお、ステップＳ１６におけ
るカウント値Ｘの判定値ｎは、ステップＳ７で用いられ
ている値ｎと同様に設定されている。

【００５３】再プログラム動作の後、ステップＳ１９に
示すように、ループカウンタ８０のカウント値Ｘを一回
カウントアップした後、ステップＳ１３のベリファイ読
み出し動作に戻る。このように、ラッチ回路のデータが
全て“１”になるまで、再プログラムとベリファイ読み
出し動作が繰り返して行われる。ラッチ回路のデータが
全て“１”に達したとき、ステップＳ１５におけるカウ
ント値Ｘの判定結果により、プログラム動作が終了する
か、または、第２フローの始めに戻り、ラッチ回路のデ
ータロードおよびベリファイ読み出し、ラッチ回路デー
タの判定動作が再び行われる。

【００５４】以上説明したように、本実施例によれば、
第１と第２フローからなるプログラム動作を行い、プロ
グラム時に、同電圧のプログラムパルスを書き込みメモ
リセルに印加し、第１フローにおいて、選択された一ペ
ージ分のメモリセルに対するプログラムデータをラッチ
回路にロードした後、ロードデータに応じてプログラム
し、ベリファイ読み出しにより、書き込みメモリセルの
しきい値電圧を検証し、ベリファイしきい値電圧Ｖ_TH以
上に達した場合、それに対応するラッチ回路のデータを
“１”に設定する。ラッチ回路のデータが全て“１”に
達するまで、再プログラムおよびベリファイ読み出しを
繰り返して行い、ラッチ回路のデータが全て“１”に達
したとき、ループカウンタ８０のカウント値Ｘに応じ
て、プログラムを終了させ、または第２フローの動作に
進む。第２のフローにおいて、プログラムデータをもう
一度ラッチ回路にロードし、ベリファイ読み出しによ
り、ラッチ回路のデータを設定し、ラッチ回路のデータ
が全て“１”になるまで、再プログラムとベリファイ読
み出しが繰り返して行い、ラッチ回路のデータが全て
“１”に達したとき、ループカウンタ８０のカウント値
Ｘに応じて、第２フローの動作を始めからやり直し、ま
たはプログラム動作を終了させるので、ソース線寄生抵
抗に基づくソース電位の上昇によるしきい値電圧の誤判
断を回避でき、書き込みメモリセルのしきい値電圧分布
のバラツキを抑えることができる。

【００５５】実施例２図４および図５は本発明に係る不揮発性半導体記憶装置
の第２の実施例を示す図である。図４は、本実施例２に
おけるプログラム動作時に、書き込みメモリセルに印加
されるプログラムパルスを示す波形図である。図示のよ
うに、プログラムにおける各回の書き込み動作時に、書
き込みメモリセルに印加される書き込みパルスの電圧レ
ベルが段々高く設定される。例えば、一回目のプログラ
ムパルスの電圧が１５Ｖに設定され、ｐ回目のプログラ
ムパルスの電圧が２０Ｖに設定される。ｐ回目以降のパ
ルス電圧が全て２０Ｖに保持されている。即ち、ｐ回目
のプログラムまでに、書き込みメモリセルに階段状のプ
ログラムパルスが印加され、それ以降のプログラム動作
において、書き込みメモリセルに一定の電圧に保持され
たパルスが印加される。これは、プログラムパルスによ
るメモリセルのゲート破壊を防ぐため、プログラムパル
スの上限が設定されるからである。

【００５６】上述したプログラムパルスが書き込みメモ
リセルに印加されることにより、書き込みメモリセルの
しきい値電圧が高い値に設定される。そして、プログラ
ム動作後、ベリファイ読み出しにより、書き込みメモリ
セルのしきい値電圧に対して検証が行われる。検証の結
果、全ての書き込みメモリセルのしきい値電圧がベリフ
ァイしきい値電圧Ｖ_THに達した場合、プログラム動作が
終了するが、そうでない場合、メモリセルに対して再プ
ログラムが行われる。

【００５７】以下、図５のフローチャートを参照しつ
つ、本実施例におけるメモリセルのプログラム動作につ
いて説明する。図５に示すように、本実施例のプログラ
ム動作は第１フローと第２フローの２段階で行われる。

【００５８】第１フローにおいて、まず、プログラム動
作開始後、ループカウンタ８０のカウント値Ｘが初期値
“０”に設定され、そして、選択された一ページ分のメ
モリセルのプログラムデータがラッチ回路にロードされ
る。図示のように、ステップＳ１〜ステップＳ５までの
動作は、図３に示す第１の実施例と同様であるため、こ
れらの動作について詳細の説明を省略する。

【００５９】ステップＳ５において、ラッチ回路のデー
タが全て“１”に達したか否かについて判定する。判定
結果、ラッチ回路のデータが全て“１”に達したとき、
図示のように、第１フローの動作が完了し、第２フロー
の動作に進む。

【００６０】一方、判定の結果、ラッチ回路のデータが
全て“１”に達していないとき、ステップＳ６に示すよ
うに、ループカウンタ８０のカウント値Ｘを一回カウン
トアップして、即ち、カウント値Ｘに１を加算して、ス
テップＳＮ７に示すカウント値Ｘの判定動作に進む。

【００６１】ステップＳＮ７において、カウント値Ｘが
予め設定された値ｊに達したか否かについて判定を行
う。カウント値Ｘが値ｊに達した場合、メモリ装置に欠
陥があるとして、プログラムステートマシン６０によ
り、メモリ不良を示す情報が出力され、プログラム動作
が終了する。一方、カウント値Ｘがｊに達していないと
き、ステップＳ９に進み、選択された一ページ分のメモ
リセルに対して、ラッチ回路のデータに基づき、再プロ
グラムが行われる。

【００６２】なお、ステップＳＮ７の判定時に用いられ
たデータｊは、書き込みメモリセルに印加された階段状
のプログラムパルスの数、プログラム時間の上限および
酸化膜などのデバイス欠陥により見積もられ、プログラ
ム動作開始前に、予めプログラムステートマシン６０に
設定される。図４の波形図に示すように、プログラムパ
ルスの電圧が一定の電圧値、例えば２０Ｖに達するま
で、階段状のパルスが合計ｐ回印加されるとすると、ス
テップＳＮ７に用いられる判定の値ｊは、階段状パルス
数ｐより数回〜数１００回を加えた値とする。例えば、
ここで一例として、（ｊ＝ｐ＋５０）とする。

【００６３】ステップＳ９の再プログラム動作後、ステ
ップＳ４に戻り、再プログラム後のメモリセルに対し
て、もう一度ベリファイ読み出しが行われる。そして、
前回のベリファイ読み出し動作と同様に、ベリファイ読
み出しの結果に応じて、ラッチ回路のデータが設定され
る。

【００６４】このように、ラッチ回路のデータが全て
“１”になるまで、上述した再プログラム動作が繰り返
して行われる。ラッチデータが全て“１”に達したと
き、第２フローに進む。

【００６５】第２フローにおけるステップＳ１１〜Ｓ１
４までの動作は、図３に示す第１の実施例のステップＳ
１１〜Ｓ１４と同様であり、ここで、これらの動作につ
いて説明を省略する。ステップＳ１４において、ラッチ
回路のデータを判定する。そして、判定結果、ラッチ回
路のデータが全て“１”である場合、ステップＳＮ１５
に示すように、ループカウンタ８０のカウント値Ｘに対
して判定を行い、ループカウンタ８０のカウント値Ｘが
所定の値ｉを越えていないとき、プログラムが成功した
と判定し、プログラム動作が終了する。一方、カウント
値Ｘが値ｉを越えた場合、第２フロー始めのステップＳ
１１に戻り、ループカウンタ８０のカウント値Ｘを
“０”に設定して、再びデータロード、ベリファイ読み
出しおよびラッチ回路のデータに対して判定動作が行わ
れる。

【００６６】なお、上述したステップＳＮ１５に用いら
れている値ｉは、図４に示すプログラムパルスの内、階
段状のパルスの数ｐに基づき設定され、（ｐ＋１）〜
（ｐ＋１０）の範囲内に設定されている。ここで、一例
として、（ｉ＝ｐ＋５）とする。

【００６７】ステップＳ１４において、判定結果がラッ
チ回路の全てのデータが“１”に達していない場合、ス
テップＳＮ１６に示すように、カウント値Ｘが所定の値
ｊに達したかどうかについて判定し、カウント値Ｘが値
ｊに達したとき、メモリ装置が不良と判定され、ステッ
プＳ１７に示すように、プログラムステートマシン６０
により、メモリ不良を示す情報が出力され、プログラム
動作が終了する。一方、カウント値Ｘがｊに達していな
いとき、ステップＳ１８に進み、選択された一ページ分
のメモリセルに対して、ラッチ回路のデータに基づき、
再プログラムが行われる。なお、ステップＳＮ１６にお
けるカウント値Ｘの判定値ｊは、ステップＳＮ７で用い
られている値ｊと同様に設定されている。

【００６８】再プログラム動作の後、ステップＳ１９に
示すように、ループカウンタ８０のカウント値Ｘを一回
カウントアップした後、ステップＳ１３のベリファイ読
み出し動作に戻る。このように、ラッチ回路のデータが
全て“１”になるまで、再プログラムとベリファイ読み
出し動作が繰り返して行われる。ラッチ回路のデータが
全て“１”に達したとき、ステップＳＮ１５におけるカ
ウント値Ｘの判定結果により、プログラム動作が終了す
るか、または、第２フローの始めに戻り、ラッチ回路の
データロードおよびベリファイ読み出し、ラッチ回路デ
ータの判定動作が再び行われる。

【００６９】以上説明したように、本実施例によれば、
第１と第２フローからなるプログラム動作を行い、プロ
グラム時に、電圧レベルが階段状に設定されたプログラ
ムパルスを書き込みメモリセルに印加し、第１フローに
おいて、選択された一ページ分のメモリセルに対するプ
ログラムデータをラッチ回路にロードした後、ロードデ
ータに応じてプログラムし、ベリファイ読み出しによ
り、書き込みメモリセルのしきい値電圧を検証し、ベリ
ファイしきい値電圧Ｖ_TH以上に達した場合、それに対応
するラッチ回路のデータを“１”に設定する。ラッチ回
路のデータが全て“１”に達するまで、再プログラムお
よびベリファイ読み出しを繰り返して行い、ラッチ回路
のデータが全て“１”に達したとき、第２フローの動作
に進む。第２のフローにおいて、プログラムデータをも
う一度ラッチ回路にロードし、ベリファイ読み出しによ
り、ラッチ回路のデータを設定し、ラッチ回路のデータ
が全て“１”になるまで、再プログラムとベリファイ読
み出しが繰り返して行い、ラッチ回路のデータが全て
“１”に達したとき、ループカウンタ８０のカウント値
Ｘに応じて、第２フローの動作を始めからやり直し、ま
たはプログラム動作を終了させるので、ソース線寄生抵
抗に基づくソース電位の上昇による書き込みメモリセル
のしきい値電圧の誤判断を回避でき、メモリセルのしき
い値電圧分布のバラツキを抑えることができる。

【００７０】なお、以上においては、消去メモリセルの
しきい値電圧を低い値に設定し、書き込みメモリセルの
しきい値電圧を高い値に設定するものとして説明した
が、本発明はこれに限定されるものではなく、消去メモ
リセルのしきい値電圧を高い値に設定し、書き込みメモ
リセルのしきい値電圧を低い値に設定する場合において
も、本発明のプログラム動作が有効であることはいうま
でもない。

【００７１】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルの拡散層と接地電
位間の寄生抵抗によるソース線電位上昇の影響を回避で
き、書き込み後メモリセルしきい値電圧がベリファイし
きい値電圧に達しないことを防止でき、メモリセルのし
きい値電圧分布のバラツキを抑制できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示すブロック図である。

【図２】本発明の第１の実施例のプログラムパルス波形
図である。

【図３】第１の実施例のフローチャートである。

【図４】本発明の第２の実施例のプログラムパルス波形
図である。

【図５】第２の実施例のフローチャートである。

【図６】従来のプログラム動作のフローチャートであ
る。

【図７】ベリファイ読み出し回路の一例を示す回路図で
ある。

【図８】ベリファイ読み出し回数としきい値電圧の変化
を示すグラフである。

【符号の説明】

１０…アドレスバッファ、２０…ロウデコーダ、３０…
カラムデコーダ、４０…メモリセルアレイ、５０…周辺
回路、６０…プログラムステートマシン、７０…コマン
ドレジスタ、８０…ループカウンタ、９０…プログラム
制御回路、１００…入出力バッファ、Ｖ_CC…電源電圧、
ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが行列状に配置され、書
き込みデータに応じて、同一のワード線に接続された一
ページ分のメモリセルに対して、書き込みを行った後、
読み出しにより各メモリセルのしきい値電圧が所定の基
準しきい値に達したか否かを判定し、全ての書き込みメ
モリセルのしきい値電圧が上記基準しきい値に達するま
で、書き込み動作を繰り返して行う不揮発性半導体記憶
装置であって、上記書き込みデータに応じた書き込み動作を終えた一ペ
ージ分のメモリセルに対して、各書き込みメモリセルの
しきい値電圧が上記基準しきい値に達したか否かについ
て、読み出しにより再度検証を行い、全ての書き込みメ
モリセルのしきい値電圧が上記基準しきい値に達するま
で、上記書き込みおよび読み出しによる検証を繰り返し
て行う制御手段を有する不揮発性半導体記憶装置。
【請求項２】上記書き込みデータを保持するデータ保持
手段を有し、上記書き込みおよび上記検証開始時に、上
記書き込みデータを上記データ保持手段に格納させるデ
ータ格納手段を有する請求項１記載の不揮発性半導体記
憶装置。
【請求項３】上記制御手段は、上記書き込み動作時に、
上記データ保持手段に格納されたデータに応じて、各メ
モリセルに書き込みパルスを印加するか否かを決定する
請求項１記載の不揮発性半導体記憶装置。
【請求項４】上記制御手段は、上記書き込みメモリセル
に対応する書き込みデータを第１のデータに設定し、消
去メモリセルに対応する書き込みデータを第２のデータ
に設定する請求項１に記載の不揮発性半導体記憶装置。
【請求項５】上記制御手段は、上記読み出し結果に応じ
て、しきい値電圧が上記基準しきい値に達した書き込み
メモリセルに対応する書き込みデータを上記第２のデー
タに設定する請求項４記載の不揮発性半導体記憶装置。
【請求項６】上記制御手段は、上記書き込み動作時に、
上記第１のデータに対応するメモリセルのみに所定の電
圧レベルに保持された書き込みパルスを印加する請求項
４記載の不揮発性半導体記憶装置。
【請求項７】上記書き込みパルスの電圧レベルは、初回
の書き込みから徐々に高く設定され、一定の書き込み回
数に達したとき、当該書き込みパルスの電圧レベルが一
定に保持される請求項６記載の不揮発性半導体記憶装
置。
【請求項８】上記制御手段に、書き込み回数を計数する
カウンタを有し、書き込み開始時、上記カウンタの計数値を初期化する初
期化手段と、一回の書き込み毎に、上記カウンタの計数値を一回カウ
ントアップするカウントアップ手段とを有する請求項１
記載の不揮発性半導体記憶装置。
【請求項９】上記初期化手段は、上記検証動作開始時
に、上記カウンタの計数値を初期化する請求項８記載の
不揮発性半導体記憶装置。
【請求項１０】上記制御手段は、上記書き込みおよび上
記検証動作時に、上記カウンタの計数値が所定の値に達
したとき、書き込み対象に欠陥があると判断し、上記プ
ログラム動作を終了させる請求項８記載の不揮発性半導
体記憶装置。