JP2012133871A - 負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム - Google Patents

負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム Download PDF

Info

Publication number
JP2012133871A
JP2012133871A JP2011278033A JP2011278033A JP2012133871A JP 2012133871 A JP2012133871 A JP 2012133871A JP 2011278033 A JP2011278033 A JP 2011278033A JP 2011278033 A JP2011278033 A JP 2011278033A JP 2012133871 A JP2012133871 A JP 2012133871A
Authority
JP
Japan
Prior art keywords
voltage
negative
code
read
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011278033A
Other languages
English (en)
Other versions
JP2012133871A5 (ja
JP6075949B2 (ja
Inventor
Moo-Sung Kim
武星 金
Jae Woo Im
載禹 任
Jae-Deok Yoo
載悳 柳
Oh-Suk Kwon
五錫 権
Ki Tae Park
起台 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020110018584A external-priority patent/KR20120100004A/ko
Priority claimed from KR1020110030803A external-priority patent/KR20120089987A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012133871A publication Critical patent/JP2012133871A/ja
Publication of JP2012133871A5 publication Critical patent/JP2012133871A5/ja
Application granted granted Critical
Publication of JP6075949B2 publication Critical patent/JP6075949B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】負電圧を発生し、負電圧を利用してプログラム動作及び読出し動作を遂行できる負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステムを提供する。
【解決手段】ワードラインに負電圧を提供でき、ワードラインに負電圧が提供される時、負電圧を提供するための回路が形成されたウェルにも負電圧を提供する不揮発性メモリ装置。不揮発性メモリ装置は負電圧を発生し、負電圧を利用してプログラム動作及び読出し動作を遂行できる。
【選択図】図２

Description

本発明は負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステムに関する。
半導体メモリ装置は、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサーを基盤とした応用及びコンピューターのようなデジタルロジック設計の最も必須的なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。不揮発性半導体メモリ装置は電源が遮断されてもデータを格納できる。不揮発性メモリに格納されるデータはメモリ製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置はコンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードに格納のために使用される。
不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。最近になって、メモリ装置に対する高集積要求が増加することによって、１つのメモリセルにマルチビットを格納するマルチ−ビットメモリ装置が普遍化されている。
米国特許公開第２０１１−００５１５２０号公報 米国公開特許第２０１１−００９６６０２号公報 米国公開特許第２００７−０１４６０５２号公報 米国登録特許第７、６４９、７８５号公報 米国登録番号ＵＳ７、１３９、１９２号公報 米国登録特許第２００９−０３０６５８３号公報 米国登録特許第２０１０−００７８７０１号公報 米国登録特許第２０１０−０１１７１４１号公報 米国登録特許第２０１０−０１４０６８５号公報 米国登録特許第２０１０−２１３５５２７号公報 米国登録特許第２０１０−０２２４９２９号公報 米国登録特許第２０１０−０３１５８７５号公報 米国登録特許第２０１０−０３２２０００号公報 米国登録特許第２０１１−００１３４５８号公報 米国登録特許第２０１１−００１８０３６号公報 米国登録特許第７、２１２、４２６号公報 米国公開特許第２００９−０２５９８０３号公報 米国登録特許第２０１０−０２２９００１号公報 米国登録特許第２０１０−０２２９００７号公報 米国登録特許第２０１０−０２５９９８３号公報 米国登録特許第２０１０−００８２８９０号公報 米国登録特許第７、５０９、５８８号公報
本発明の目的は負電圧を提供するデコーダー、不揮発性メモリ装置及びメモリシステムを提供することである。
本発明の実施形態による負電圧発生器は、直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して負電圧を発生する電荷ポンプと、前記直流電圧を分配した分配電圧と前記基準電圧とを比較することによって前記負電圧を検出し、前記発振クロックに基づいて前記検出された負電圧に対応する前記ポンプクロックを発生する電圧検出器と、を含む。
実施形態において、前記電圧検出器は、負電圧活性化信号に応答して前記直流電圧を比較ノードに提供するか否かを決定する電源供給部と、前記比較ノードと前記負電圧とが提供される検出ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、前記検出ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記検出ノードの前記負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較して前記ポンプクロックを発生する比較部と、前記負電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性化の可否を決定する制御部と、を含む。
実施形態において、前記電源供給部は、前記直流電圧が提供される一端と前記負電圧活性化信号の反転信号が入力されるゲートとを有するＰＭＯＳトランジスターと、前記ＰＭＯＳトランジスターの他端と前記比較ノードとの間に連結される第１抵抗と、を含む。
実施形態において、前記電圧分配部は、前記検出ノードと前記比較ノードとの間に直列連結された複数の抵抗と、前記複数の抵抗の中で少なくとも１つの一端と他端との間に連結されたトランジスターと、トリムコードを受信して対応する電圧レベルを前記トランジスターのゲートへ入力するレベルシフタを含む。
実施形態において、前記レベルシフタは、電源端の電源電圧を伝達するための少なくとも１つのＰＭＯＳトランジスターと、ウェル電圧端のウェル電圧を伝達するための少なくとも１つのＮＭＯＳトランジスターと、を含む。
実施形態において、前記少なくとも１つのＰＭＯＳトランジスターは低電圧用トランジスターであり、前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである。
実施形態において、前記少なくとも１つのＰＭＯＳトランジスターは低電圧用トランジスターであり、前記少なくとも１つのＮＭＯＳトランジスターは低電圧用トランジスターである。
実施形態において、前記少なくとも１つのＰＭＯＳトランジスターは高電圧用トランジスターであり、前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである。
実施形態において、前記少なくとも１つのＮＭＯＳトランジスターのボディーは前記ウェル電圧端に連結される。
実施形態において、前記放電部は、前記検出ノードに連結された一端、前記接地端に連結された他端、及び前記負電圧活性化信号に対応する電圧レベルを受信するゲートを有する高電圧用ＮＭＯＳトランジスターを含む。
実施形態において、前記比較部は、前記基準電圧と前記比較ノードの電圧を比較する比較器と、前記比較器の出力、前記発振クロック、及び前記負電圧活性化信号をアンド演算してポンプクロックを発生する論理器と、を含む。
実施形態において、前記制御部は、前記負電圧活性化信号を反転する第１インバータと、前記第１インバータの出力を反転する第２インバータと、前記負電圧活性化信号に対応する電圧レベルに変換し、前記変換された電圧レベルを前記電流パス形成部へ出力するレベルシフタと、を含む。
実施形態において、前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器をさらに含む。
実施形態において、前記電荷ポンプから出力された前記負電圧は前記ワードライン用負電圧が提供される回路が形成されるウェルに提供される。
実施形態において、前記ワードライン用負電圧発生器は、比較ノードの電圧前記基準電圧の比較結果にしたがって、前記直流電圧を提供するか否かを決定する電源供給部と、前記比較ノードと前記ワードライン用負電圧を出力する出力ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、前記出力ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記出力ノードの前記ワードライン用負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較する比較部と、前記負電圧活性化信号を受信して前記放電部の活性の可否を決定する制御部と、を含む。
実施形態において、前記放電部は、前記比較ノードと前記接地端との間に連結され、前記負電圧活性化信号に対応する電圧を受信するゲートを有する高電圧用ＮＭＯＳトランジスターを含む。
本発明の実施形態による不揮発性メモリ装置は、高電圧を発生する高電圧発生器及び負電圧とウェル電圧を発生する負電圧発生器を含む電圧発生回路と、前記負電圧が提供されるワードラインに対応するラインに前記負電圧を提供するために活性化信号に応答して前記高電圧及び前記ウェル電圧の中でいずれか１つを出力する少なくとも１つのスイッチングを有する少なくとも１つの回路と、を含み、前記高電圧発生器及び前記負電圧発生器は独立的な発振クロックによって動作される。
実施形態において、前記高電圧発生器は、高電圧用基準電圧を発生する高電圧用基準電圧発生器と、高電圧用クロックを発振する高電圧用発振器と、高電圧用ポンプクロックに応答してターゲット高電圧を発生する少なくとも１つの電荷ポンプと、前記高電圧用基準電圧及び前記高電圧用クロックに基づいて前記ターゲット高電圧を検出し、前記検出されたターゲット高電圧に対応する前記ポンプクロックを発生する少なくとも１つの電圧検出器と、を含む。
実施形態において、前記少なくとも１つの電圧検出器は、電源端と前記ターゲット高電圧とが提供される高電圧用検出ノードの間に連結され、高電圧活性化信号に応答して電源電圧を提供するか否かを決定する高電圧用電源供給部と、前記高電圧用検出ノードと高電圧用比較ノードとの間に連結され、前記ターゲット高電圧を分配する高電圧用電圧分配部と、前記高電圧用比較ノードと接地端との間に連結され、前記高電圧活性化信号に応答して電流パスを形成する高電圧用電流パス形成部と、前記高電圧用基準電圧と前記高電圧用比較ノードの電圧とを比較し、前記比較結果に対応する前記高電圧用ポンプクロックを発生する高電圧用比較部と、前記高電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性の可否を決定する高電圧用制御部と、を含む。
実施形態において、前記電圧発生回路は、低電圧用比較ノードの電圧と低電圧用基準電圧との比較結果にしたがって、ペリ電圧用ポンプ電圧の供給の可否を決定する低電圧用電源供給部と、前記ペリ電圧を出力する低電圧用出力ノードと前記低電圧用比較ノードとの間に連結され、前記ペリ電圧用ポンプ電圧を分配する低電圧用電圧分配部と、前記低電圧用比較ノードと前記接地端との間に連結されるバイアス部と、前記低電圧用比較ノードの電圧と前記低電圧用基準電圧とを比較する低電圧用比較部を含む低電圧発生器と、をさらに含む。
実施形態において、前記負電圧発生器は、直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して前記負電圧を発生する電荷ポンプと、前記直流電圧、前記基準電圧、前記発振クロックに基づいて前記負電圧を検出し、対応する前記ポンプクロックを発生する電圧検出器と、前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器と、を含む。
実施形態において、前記少なくとも１つの回路は、前記低電圧発生器で発生されたペリ電圧及び前記負電圧発生器で発生された負電圧の中でいずれか１つを読出し検証電圧に選択する読出し検証電圧選択スイッチ回路を含む。
実施形態において、前記少なくとも１つの回路は、前記高電圧発生器で発生されたプログラム電圧及び前記読出し検証選択スイッチ回路で選択された前記読出し検証電圧の中でいずれか１つを選択されたワードラインのワードライン電圧に選択するワードライン電圧選択スイッチ回路をさらに含む。
実施形態において、前記不揮発性メモリ装置はプログラム動作の時、２ステップ検証動作を遂行する。
実施形態において、前記高電圧発生器から出力される読出しパス電圧或いはパス電圧、前記ワードライン電圧選択スイッチ回路で選択された前記ワードライン電圧の中でいずれか１つを対応する選択ラインに提供する少なくとも１つの選択ラインドライバー回路をさらに含む。
実施形態において、第１ウェルに形成され、第１選択ラインに提供された電圧に対応するワードラインを動作する第１ローデコーダーと、第２ウェルに形成され、第２選択ラインに提供された電圧に対応するワードラインを動作する第２ローデコーダーと、をさらに含む。
実施形態において、前記少なくとも１つのスイッチ回路は、前記選択ラインドライバーの複数の選択ラインを前記第１選択ラインに連結するか、或いは前記第２選択ラインに連結するかを選択する選択ライン選択スイッチ回路を含む。
実施形態において、前記少なくとも１つのスイッチ回路は、前記ウェル電圧を前記第１ウェルに提供するか、或いは前記第２ウェルに提供するかを選択するウェル電圧選択スイッチ回路を含む。
実施形態において、前記不揮発性メモリ装置は２ビットデータを格納するための閾値電圧分布を有し、前記閾値電圧分布は１つの消去状態及び３つのプログラム状態を具備し、前記プログラム状態の中で少なくとも１つは負電圧で検証する。
実施形態において、前記消去状態の下限制限値は−４Ｖである。
本発明の実施形態によるデコーダーは、ブロックワードラインと、電圧伝送活性化信号に応答して高電圧を前記ブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、前記ブロックワードラインの電圧に基づいて複数の選択ラインを複数のワードラインに連結する電圧伝送回路と、を含み、前記プルアップ回路及び前記プルダウン回路は、Ｐ形ウェルの内に形成された少なくとも１つのＮ形アクティブ領域で具現され、前記Ｐ形ウェルは深いＮ形ウェルの内に包含される。
実施形態において、前記プルダウン回路は、前記ブロックワードラインと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードに連結され、前記電圧伝送活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記電圧伝送活性化信号の反転信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含み、ワードラインに負電圧が提供される時、前記ウェル電圧は前記負電圧である。
実施形態において、前記レベルシフタは、前記電圧伝送活性化信号に応答して前記電源端の電圧を前記遮断ノードに提供するための少なくとも１つのＰＭＯＳトランジスターと、前記電圧伝送活性化信号に応答して前記ウェル電圧端の電圧を前記遮断ノードに提供するための少なくとも１つのＮＭＯＳトランジスターと、を含み、前記デプレショントランジスター及び前記少なくとも１つのＮＭＯＳトランジスターのウェルは前記ウェル電圧端に連結される。
実施形態において、前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである。
実施形態において、前記少なくとも１つのＮＭＯＳトランジスターは低電圧用トランジスターである。
実施形態において、前記少なくとも１つのＰＭＯＳトランジスターは高電圧用トランジスターであり、前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである。
本発明の実施形態による不揮発性メモリ装置は、正電圧を第１ラインに提供するための少なくとも１つの第１電圧提供パス回路と、負電圧を第２ラインに提供するための少なくとも１つの第２電圧提供パス回路と、を含み、前記第２ラインに前記負電圧が提供される時、前記少なくとも１つの第２電圧提供パス回路が形成されたウェルに前記負電圧が提供される。
実施形態において、前記少なくとも１つの第２電圧提供パス回路は、前記負電圧が提供されるラインと前記第２ラインとの間に連結された選択トランジスターと、活性化信号に応答して前記選択トランジスターのゲートに高電圧或いはウェル電圧を提供する選択スイッチングを含み、前記第２ラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である。
実施形態において、前記選択スイッチングは、前記活性化信号に応答して前記高電圧を前記選択トランジスターのゲートに提供するプルアップ回路と、前記活性化信号に応答して前記選択トランジスターのゲートとシャットオフされ、前記活性化信号の反転信号に応答して前記選択トランジスターのゲートに前記ウェル電圧を提供するプルダウン回路と、を含む。
実施形態において、前記プルダウン回路は、前記選択トランジスターのゲートと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードとに連結され、前記活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記活性化信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含む。
本発明の実施形態によるその他の不揮発性メモリ装置は、第１トリムコードには応答して低電圧を発生する低電圧発生器と、第２トリムコードには応答して負電圧を発生する負電圧発生器と、入力された読出しコードの前記第１トリムコード及び前記第２トリムコードの中でいずれか１つに変換するコード変換機と、前記読出しコードの発生するコード発生器と、を含む。
実施形態において、前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの前記第２トリムコードで出力する。
実施形態において、前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの利用して前記第２トリムコードの発生する。
実施形態において、前記コード発生器は前記不揮発性メモリ装置の温度にしたがって、前記読出しコードの補正する。
実施形態において、前記コード発生器は、前記温度に相関無しでデフォルト読出しコードの格納するデフォルトコードレジスターをさらに含む。
実施形態において、前記コード発生器は、読出し動作の失敗の時、前記読出しコードの補正するための読出しオフセットコードの格納する再試行オフセットレジスターをさらに含む。
実施形態において、前記コード発生器は、温度コードには対応する温度オフセットを格納する温度オフセットレジスターと、前記温度オフセットと前記デフォルトコードとを加減算する加減算器と、をさらに含む。
実施形態において、前記コード発生器は、前記温度コードの発生する温度コード発生器をさらに含む。
実施形態において、前記温度コード発生器は、基準電圧及び複数の直流電圧を発生する温度コード基準電圧発生器と、前記基準電圧と前記温度に対応する電圧とを比較して温度電圧を発生する温度検出器と、前記温度電圧と前記複数の直流電圧を比較することによって、前記温度コードの発生するアナログデジタル変換機と、を含む。
実施形態において、前記アナログデジタル変換機は、前記温度電圧と前記複数の直流電圧とを各々比較することによって、比較結果値を出力する比較ユニットと、前記比較結果値をエンコーディングして前記温度コードの発生するエンコーダーと、を含む。
実施形態において、前記温度オフセットレジスターは、前記温度コードには応答して前記温度オフセットを出力する複数のオフセットレジスターユニットを含む。
実施形態において、前記複数のオフセットレジスターユニットの各々は、前記温度オフセットに対応するデータをラッチするラッチと、前記温度コードにしたがって前記ラッチの出力値を反転することによって、前記温度オフセットを出力するインバータと、を含む。
実施形態において、前記不揮発性メモリ装置の温度が基準値以上である時の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される。
実施形態において、前記不揮発性メモリ装置の高温データリテンションテストを遂行した後の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧に補正される。
本発明の実施形態による不揮発性メモリ装置の読出し電圧発生方法は、温度に対応する温度コードの発生する段階と、前記温度コードの利用して読出しコードの補正する段階と、前記補正された読出しコードの低電圧トリムコード及び負電圧トリムコードの中でいずれか１つに変換する段階と、前記変換された読出しコードには応答して読出し電圧を発生する段階と、を含む。
実施形態において、前記温度コードの発生する段階は、前記不揮発性メモリ装置の温度領域の電圧を感知する段階と、前記感知された電圧を基準電圧と比較する段階と、ををさらに含む。
実施形態において、前記読出しコードの変換する段階は、前記読出しコードを基準値より低い時、前記読出しコードの前記負電圧トリムコードに変換する段階と、前記読出しコードを基準値以上である時、前記読出しコードの前記低電圧トリムコードに変換する段階をさらに含む。
実施形態において、前記読出しコードの補正する段階は、前記温度コードには対応する第１オフセットコードをデフォルト読出しコードから、又はデフォルト読出しコードに加減算する段階を含む。
実施形態において、前記読出しコードの補正する段階は、前記第１オフセットコード及び第２オフセットコードを前記デフォルト読出しコードから、又は前記デフォルト読出しコードに加減算する段階をさらに含み、前記第２オフセットコードの値は、読出し失敗の時、読出し電圧を補正するための電圧に対応する値である。
実施形態において、前記読出しコードの変換する段階は、前記変換された読出しコードにしたがって、低電圧発生器及び負電圧発生器の中でいずれか１つが活性化される。
本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御器と、を含み、前記不揮発性メモリ装置は、負電圧を発生する負電圧発生器と、少なくとも１つのローデコーダーと、を含み、前記少なくとも１つのローデコーダーは、電圧伝送活性化信号に応答して高電圧をブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路とを含み、前記プルアップ回路及び前記プルダウン回路は、Ｐ形ウェルの内に形成された少なくとも１つのＮ形アクティブ領域で具現され、前記Ｐ形ウェルは深いＮ形ウェルの内に含まれ、少なくとも１つのワードラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である。
本発明の実施形態による不揮発性メモリ装置のプログラム方法は、選択されたメモリセルから第１ページデータを読み出す段階と、前記読み出された第１ページデータを参照して、前記選択されたメモリセルに第２ページデータをプログラムする段階と、を含み、前記読み出す段階で第１負のプログラム状態に対応する閾値電圧を有するメモリセルの中で少なくとも１つは、前記プログラムする段階で第２負のプログラム状態にプログラムされる。
実施形態において、前記読み出す段階で前記メモリセルを読み出すための読出し電圧の中では少なくとも１つの負の電圧が包含される。
実施形態において、前記プログラムする段階は、前記少なくとも１つのメモリセルを第２プログラム状態にプログラムするためにプログラム電圧を提供するプログラム実行段階と、前記少なくとも１つのメモリセルが前記第２プログラム状態にプログラムされたか否かを検証する段階と、を含み、前記検証段階で使用される少なくとも１つの検証電圧は負の電圧である。
実施形態において、前記第２ページデータをプログラムする以前に少なくとも１つの負の電圧を含む検証読出し電圧を使用して前記メモリセルを読み出す段階をさらに含む。
実施形態において、前記メモリセルの中で前記検証読出し電圧によって第２負のプログラム状態に既にプログラムされたセルは前記プログラム段階でプログラム禁止される。
実施形態において、前記読み出す段階で第１負のプログラム状態に対応する閾値電圧を有するメモリセルの中でその他の１つは、前記プログラムする段階で正のプログラム状態にプログラムされる。
実施形態において、前記メモリセルの消去状態と０Ｖとの間には前記第１負のプログラム状態或いは前記第２負のプログラム状態を収容できる電圧区間が提供される。
本発明の実施形態による不揮発性メモリ装置は、複数のワードラインと複数のビットラインとの交差領域に配置される複数のメモリセルを含むセルアレイと、前記複数のワードラインにワードライン電圧を提供する電圧発生回路と、前記複数のビットラインに連結され、選択されたメモリセルにデータを格納するか、或いは読み出す入出力回路と、そして前記複数のメモリセルの中で選択されたメモリセルを第１負のプログラム状態で第２負のプログラム状態にプログラムするように前記電圧発生回路又は前記入出力回路を制御する制御ロジックと、を含む。
実施形態において、前記電圧発生回路は前記第１負のプログラム状態又は前記第２負のプログラム状態に対する検証読出し動作のための負の検証読出し電圧を発生する。
実施形態において、前記電圧発生回路は前記第１負のプログラム状態に対応するメモリセルの中で少なくとも１つを正のプログラム状態にプログラムするための第１正の検証電圧を発生する。
上述したように本発明による不揮発性メモリ装置は負電圧を発生し、負電圧を利用してプログラム動作及び読出し動作を遂行できる。
図１は本発明の実施形態による不揮発性メモリ装置の閾値電圧分布を例示的に示す図面である。 本発明の実施形態による不揮発性メモリ装置に対する第１実施形態を示す図面である。 図２に図示された高電圧発生器を例示的に示す図面である。 図３に図示されたプログラム電圧用電圧検出器を例示的に示す図面である。 図２に図示された低電圧発生器を例示的に示す図面である。 図５に図示された低電圧用発生器で使用されるトリムコードの発生するトリムコード発生器に対する第１実施形態を示す図面である。 図５に図示された低電圧用発生器で使用されるトリムコード発生器に対する第２実施形態を示す図面である。 図５に図示された第１トリムスイッチングを例示的に示す図面である。 図２に図示された負電圧発生器に対する第１実施形態を示す図面である。 図９に図示された電圧検出器を例示的に示す図面である。 図１０に図示された第１レベルシフタを例示的に示す図面である。 図９に図示されたワードライン用負電圧発生器を例示的に示す図面である。 図２に図示された負電圧発生器に対する第２実施形態を示す図面である。 図２に図示された読出し検証電圧選択スイッチ回路を例示的に示す図面である。 図１４に図示された読出し検証電圧選択スイッチ回路を例示的に示す図面である。 図２に図示されたワードライン電圧選択スイッチ回路を例示的に示す図面である。 図１６に図示されたワードライン電圧選択スイッチ回路のワードライン電圧選択動作と関連された例示的なタイミング図である。 図１７に図示された２ステップ検証動作を説明するための図面である。 図１６に図示されたワードライン電圧選択スイッチ回路のワードライン電圧選択動作と関連されたその他の例示的なタイミング図である。 図２に図示された選択ラインドライバー回路を例示的に示す図面である。 図２に図示された選択ライン選択スイッチ回路を例示的に示す図面である。 図２に図示されたウェル電圧選択スイッチ回路を例示的に示す図面である。 図２に図示されたローデコーダーに対する第１実施形態を示す図面である。 本発明によるローデコーダーの工程断面図を例示的に示す図面である。 負電圧提供ウェル電圧可変方法に対する実施形態を示す図面である。 負電圧提供ウェル電圧可変方法に対する実施形態を示す図面である。 負電圧提供ウェル電圧可変方法に対する実施形態を示す図面である。 負電圧提供ウェル電圧可変方法に対する実施形態を示す図面である。 本発明の実施形態によるローデコーダーに対する第２実施形態を示す図面である。 本発明の実施形態によるローデコーダーに対する第３実施形態を示す図面である。 本発明の実施形態によるプログラム方法に対する第１実施形態を示すフローチャートである。 本発明によるプログラム方法に対する第２実施形態を示すフローチャートである。 ２ステップ検証動作を遂行するプログラムループにしたがう電圧パルスを例示的に示す図面である。 消去状態に対する検証動作を遂行するプログラムループにしたがう電圧パルスを例示的に示すその他の図面である。 本発明の実施形態による不揮発性メモリ装置の読出し方法を例示的に示すフローチャートである。 本発明の実施形態による不揮発性メモリ装置を例示的に示す図面である。 図３６に図示されたコード変換機を例示的に示す図面である。 図３７に図示された温度コード発生器を例示的に示す図面である。 図３８に図示されたアナログデジタル変換機を例示的に示す図面である。 図３７に図示された温度オフセットレジスターを例示的に示す図面である。 図４０に図示されたオフセットレジスターユニットを例示的に示す図面である。 本発明の実施形態による温度補正を利用する読出し電圧発生方法を示すフローチャートである。 温度にしたがって読出し電圧が正電圧から負電圧に変更されることを示す閾値電圧分布である。 ＨＴＤＲ前後にしたがって読出し電圧が正電圧から負電圧に変更されることを示す閾値電圧分布である。 本発明の実施形態による不揮発性メモリ装置の第２実施形態を示すブロック図である。 図４５に図示されたメモリセルアレイを具体的に示すブロック図である。 図４５に図示された不揮発性メモリ装置のプログラム方法に対する第１実施形態を示す図面である。 図４７のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。 図４５に図示された不揮発性メモリ装置のプログラム方法に対する第２実施形態を示す図面である。 図５０は図４９のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。 図４５に図示された不揮発性メモリ装置のプログラム方法に対する第３実施形態を示す図面である。 図５１のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。 図４５に図示された不揮発性メモリ装置のプログラム方法を簡略に示す順序図である。 本発明の実施形態による不揮発性メモリ装置に対する第３実施形態を示す図面である。 本発明の実施形態による不揮発性メモリ装置に対する第４実施形態を示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が適用可能した多様な閾値電圧分布を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。 本発明が応用される装置を例示的に示す図面である。
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付されたの図面を参照して説明する。
本発明の実施形態による不揮発性メモリ装置はＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直形ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピントランスファートルクＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等であり得る。以下では説明を簡単にするために不揮発性メモリ装置がＮＡＮＤフラッシュメモリ装置と称する。
図１は本発明の実施形態による不揮発性メモリ装置の閾値電圧分布を例示的に示す図面である。図１を参照すれば、閾値電圧分布は消去状態Ｅ及びプログラム状態Ｐ１、Ｐ２、Ｐ３を含む。消去状態Ｅ及びプログラム状態Ｐ１、Ｐ２、Ｐ３の各々は２ビットのデータを格納するのに利用される。例えば、消去状態Ｅは‘１１’を格納するのに利用され、第１プログラム状態Ｐ１は‘０１’を格納するのに利用され、第２プログラム状態Ｐ２は‘００’を格納するのに利用され、第３プログラム状態Ｐ３は‘１０’を格納するのに利用される。しかし、各状態Ｅ、Ｐ１、Ｐ２、Ｐ３が必ず上述したデータに対応する必要はないことは当業者に広く知られている。
不揮発性メモリ装置の読出し／書込み速度、信頼性、及び寿命を決定する主要パラメーターは、閾値電圧ウインドー、閾値電圧の間の距離及び読出しパス電圧の大きさである。ここで、閾値電圧の間の距離は以前プログラム状態の上限制限値（ｕｐｐｅｒ ｌｉｍｉｔ）と隣接するプログラム状態の下限制限値（ｌｏｗｅｒ ｌｉｍｉｔ）との間の差異である。一方、読出しパス電圧の大きさは最も大きい閾値電圧分布を有するプログラム（例えば、Ｐ３）の閾値電圧の上限制限値（ｕｐｐｅｒ ｌｉｍｉｔ）より大きくて読出し攪乱（ｒｅａｄ ｄｉｓｔｕｒｂ）を最小化する値である。
本発明ではプログラム状態の一部閾値電圧を０Ｖの下に分布するようにすることによって、閾値電圧の間の距離を十分に確保して感知マージン減少が防止される。また、読出しパス電圧を低く維持できるので、読出し攪乱が最小化になる。図１に示したように、第１プログラム状態Ｐ１の一部が０Ｖの下に分布する。即ち、第１プログラム状態Ｐ１の検証電圧は負電圧である。実施形態において、消去状態Ｅの下限制限値は−４Ｖであり得る。一方、消去状態Ｅの下限制限値が−４Ｖに限定されないことは当業者に広く知られている。
図１に図示された閾値電圧分布は第１プログラム状態Ｐ１の一部が０Ｖの下に分布する。しかし、本発明の閾値電圧分布が必ずここに限定される必要がないことは当業者に広く知られている。本発明の実施形態による閾値電圧分布は少なくとも１つのプログラム状態の一部、或いは全てが０Ｖの下に分布することができる。
一方、ワードラインに負電圧を提供する不揮発性メモリ装置に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献１で説明される。
図２は本発明の実施形態による不揮発性メモリ装置１００を例示的に示す図面である。図２を参照すれば、不揮発性メモリ装置１００は第１及び第２マット（或いは、‘メモリセルアレイ’）１０１、１０２、電圧発生回路１０３、読出し検証電圧選択スイッチ回路１０４、ワードライン電圧選択スイッチ回路１０５、選択ラインドライバー１０６、選択ライン選択スイッチ回路１０７、ウェル電圧選択スイッチ回路１０８、第１及び第２ローデコーダー１０９、１１０、及び制御ロジック１１１を含む。
第１及び第２マット１０１、１０２の各々は複数のメモリブロック（図示せず）を含む。複数のメモリブロックの各々は、複数のメモリセルを含む。ここで複数のメモリセルの各々は２ビット以上のデータを格納できる。以下では説明を簡単にするために複数のメモリセルの各々が２ビットのデータを格納すると仮定する。
電圧発生回路１０３は不揮発性メモリ装置１００の動作に必要である電圧を発生する。電圧発生回路１０３は高電圧発生器１２１、低電圧発生器１２２、負電圧発生器１５３を含む。
高電圧発生器１２１は高電圧ＶＰＰ、消去電圧ＶＥＲＳ、プログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、読出しパス電圧ＶＲＥＡＤを発生する。
低電圧発生器１２２はペリ電圧ＶＲＶを発生する。ここでペリ電圧ＶＲＶは０Ｖより大きく、読出しパス電圧ＶＲＥＡＤより低い電圧である。
負電圧発生器１２３は選択されたワードラインに提供される負電圧ＮＷＬ及び負電圧ＮＷＬが提供される回路のウェルに提供されるウェル電圧用負電圧ＮＷＥＬＬを発生する。
読出し検証電圧選択スイッチ回路１０４はペリ電圧ＶＬＶ及び負電圧ＮＷＬの中でいずれか１つを読出し検証電圧ＶＲＶとして選択する。ここで、読出し検証電圧ＶＲＶは読出し動作と関連された電圧として、読出し電圧や検証電圧である。
実施形態において、読出し検証電圧選択スイッチ回路１０４に負電圧ＮＷＬが入力される時、読出し検証電圧選択スイッチ回路１０４のウェルは負電圧ＮＷＥＬＬを受信するように具現される。一方、読出し検証電圧選択スイッチ回路１０４へ正電圧が入力される時、読出し検証電圧選択スイッチ回路１０４のウェルは接地電圧（例えば、０Ｖ）を受信するように具現され得る。
ワードライン電圧選択スイッチ回路１０５はプログラム電圧ＶＰＧＭ、及び読出し検証電圧ＶＲＶの中でいずれか１つをワードライン電圧ＶＷＬとして選択する。実施形態において、読出し検証電圧ＶＲＶが負電圧である時、ワードライン電圧選択スイッチ回路１０５を含むウェルは負電圧ＮＷＥＬＬを受信するように具現される。即ち、読出し電圧が負電圧であるか、或いは検証電圧が負電圧である時、ワードライン電圧選択スイッチ回路１０５のウェルは負電圧ＮＷＥＬＬを受信する。
選択ラインドライバー１０６はパス電圧ＶＰＡＳＳ及び読出しパス電圧ＶＲＥＡＤの中でいずれか１つ或いはワードライン電圧ＶＷＬを受信して対応する選択ラインＳＩ＜ｍ：０＞（ここでｍは自然数）に提供する。実施形態において、ワードライン電圧ＶＷＬが負電圧である時、選択ラインドライバー１０６のウェルは負電圧ＮＷＥＬＬを提供する。
選択ライン選択スイッチ回路１０７は高電圧ＶＰＰを受信し、入力されたアドレスに応答して複数の選択ラインＳｌ＜ｍ：０＞を第１選択ラインＳｌ＿１＜ｍ：０＞及び第２選択ラインＳｌ＿２＜ｍ：０＞の中でいずれか１つに連結するかを選択する。実施形態において、複数の選択ラインＳｌ＜ｍ：０＞の中で少なくとも１つに負電圧が提供される時、選択ライン選択スイッチ回路１０７のウェルは負電圧ＮＷＥＬＬを受信する。
ウェル電圧選択スイッチ回路１０８は高電圧ＶＰＰ及び負電圧ＮＷＥＬＬを受信し、ウェル電圧選択信号ＷＳ１、ＷＳ２に応答して入力された負電圧ＮＷＥＬＬを第１ローデコーダー１０９のウェル及び第２ローデコーダー１１０のウェルの中でいずれか１つに提供するかを選択する。ここで第１ローデコーダー１０９のウェルに提供される電圧は第１ウェル電圧ＶＷＥＬＬ１であり、第２ローデコーダー１１０のウェルに提供される電圧は第２ウェルＶＷＥＬＬ２である。
第１及び第２ローデコーダー１０９、１１０の各々は、入力されたアドレスに応答して第１及び第２マット１０１、１０２の中で対応するマットに含まれた複数のメモリブロックの中でいずれか１つを選択する。
第１ローデコーダー１０９は複数の第１選択ラインＳＩ＿１＜ｍ：０＞からバイアス電圧を受信し、入力されたバイアス電圧を第１マット１０１の選択されたメモリブロックで対応するワードラインへ伝達する。ここで、バイアス電圧はプログラム電圧（Ｐｒｏｇｒａｍ Ｖｏｌｔａｇｅ；以下、‘ＶＰＧＭ’と略称する）、読出し電圧（Ｒｅａｄ Ｖｏｌｔａｇｅ；以下、‘ＶＲ’と略称する）、検証電圧（Ｖｅｒｉｆｉｃａｔｉｏｎ Ｖｏｌｔａｇｅ；以下、‘ＶＦ’と略称する）、パス電圧（Ｐａｓｓ Ｖｏｌｔａｇｅ；以下、‘ＶＰＡＳＳ’と略称する）、読出しパス電圧（Ｒｅａｄ Ｐａｓｓ Ｖｏｌｔａｇｅ；以下、‘ＶＲＥＡＤ’と略称する）、消去電圧（Ｅｒａｓｅ Ｖｏｌｔａｇｅ；以下、‘ＶＥＲＳ’と略称する）等を含む。
第２ローデコーダー１１０は複数の第２選択ラインＳＩ＿２＜ｍ：０＞からバイアス電圧を受信し、受信されたバイアス電圧を第２マット１０２の選択されたメモリブロックで対応するワードラインへ伝達する。
実施形態において、第１ローデコーダー１０９のウェル（図示せず）と第２ローデコーダー１１０のウェル（図示せず）とは互に分離されている。第１ローデコーダー１０９のウェルは第１ウェル電圧ＶＷＥＬＬ１を受信し、第２ローデコーダー１１０のウェルは第２ウェル電圧ＶＷＥＬＬ２を受信する。
実施形態において、バイアス電圧の中でいずれか１つが負電圧である時、第１及び第２ウェル電圧ＶＷＥＬＬ１、ＶＷＥＬＬ２の中で対応するウェル電圧は負電圧である。例えば、第１マット１０１の選択されたメモリブロックから入力されたアドレスによって選択されたワードラインに負電圧が提供される時、第１ウェル電圧ＶＷＥＬＬ１は負電圧であり得る。
一方、図１に図示された第１及び第２ローデコーダー１０９、１１０は第１マット１０１と第２マット１０２との間に配置される。しかし、本発明のローデコーダーの位置が必ずここに限定される必要がないことは当業者に広く知られている。一方、ローデコーダーの配置に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献２で説明される。
制御ロジック１１１は不揮発性メモリ装置１００の全般的な動作を制御する。制御ロジック１１１は外部から提供される制御信号及び命令語を解釈し、解釈結果に応答して電圧発生回路１０３、読出し検証電圧選択スイッチ回路１０４、ワードライン電圧選択スイッチ回路１０５、選択ラインドライバー１０６、選択ライン選択スイッチ回路１０７、及びウェル電圧選択スイッチ回路１０８を制御する。
本発明の実施形態による不揮発性メモリ装置１００は負電圧発生器１２３の負電圧ＮＷＬを制御ロジック１１１の制御の下に読出し検証電圧選択スイッチ回路１０４、ワードライン電圧選択スイッチ回路１０５、及び選択ラインドライバー１０６を通じて選択されたワードラインに提供する。また、本発明の実施形態による不揮発性メモリ装置１００は負電圧ＮＷＬが提供される回路が形成されるウェルにも負電圧ＮＷＥＬＬを提供する。
（高電圧発生器）
図３は図２に図示された高電圧発生器１２１を例示的に示す図面である。図３を参照すれば、高電圧発生器１２１は高電圧用基準電圧発生器１３１、高電圧用発振器１３２、プログラム電圧検出器１３３、プログラム電圧ポンプ１３４、パス電圧検出器１３５、パス電圧ポンプ１３６、ペリ電圧検出器１３７、ペリ電圧ポンプ１３８、高電圧検出器１３９、高電圧ポンプ１４０、読出しパス電圧検出器１４１、読出しパス電圧ポンプ１４２、消去電圧検出器１４３及び消去電圧ポンプ１４４を含む。
高電圧用基準電圧発生器１３１は高電圧用基準電圧Ｖｒｅｆ＿ＨＶを発生する。
高電圧用発振器１３２は高電圧用クロックＣＬＫ＿ＨＶを発振する。
プログラム電圧検出器１３３は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、プログラム電圧ＶＰＧＭを感知してプログラム電圧用クロックＣＬＫ＿ＰＧＭＰを発生する。
プログラム電圧ポンプ１３４はプログラム電圧用クロックＣＬＫ＿ＰＧＭＰを受信して昇圧回路を動作することによって、プログラム電圧ＶＰＧＭを発生する。
パス電圧検出器１３５は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、パス電圧ＶＰＡＳＳを感知してパス電圧用クロックＣＬＫ＿ＰＡＳＳＰを発生する。
パス電圧ポンプ１３６はパス電圧用クロックＣＬＫ＿ＰＡＳＳＰを受信してパス電圧用ポンプ電圧Ｖｐｕｍｐ＿ＰＡＳＳを発生する。
ペリ電圧検出器１３７は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、ペリ電圧用ポンプ電圧ＶＬＶＰを感知してペリ電圧用クロックＣＬＫ＿ＬＶＰを発生する。
ペリ電圧ポンプ１３８はペリ電圧用クロックＣＬＫ＿ＬＶＰを受信してペリ電圧用ポンプ電圧ＶＬＶＰを発生する。
高電圧検出器１３９は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、高電圧ＶＰＰを感知して高電圧用クロックＣＬＫ＿ＰＰＰを発生する。
高電圧ポンプ１４０は高電圧用クロックＣＬＫ＿ＰＰＰを受信して高電圧ＶＰＰを発生する。
読出しパス電圧検出器１４１は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、読出しパス電圧ＶＲＥＡＤを感知して読出しパス電圧用クロックＣＬＫ＿ＲＥＡＤＰを発生する。
読出しパス電圧ポンプ１４２は読出しパス電圧用クロックＣＬＫ＿ＲＥＡＤＰを受信して読出しパス電圧ＶＲＥＡＤを発生する。
消去電圧検出器１４３は高電圧用基準電圧Ｖｒｅｆ＿ＨＶ及び高電圧用クロックＣＬＫ＿ＨＶを受信し、消去電圧ＶＥＲＳを感知して消去電圧電圧用クロックＣＬＫ＿ＥＲＳＰを発生する。
消去電圧ポンプ１４４は消去電圧用クロックＣＬＫ＿ＥＲＳＰを受信して消去電圧ＶＥＲＳを発生する。
上述したように、高電圧発生器１２１は６つの電荷ポンプ１３４、１３６、１３８、１４０、１４２、１４４を包含できる。電荷ポンプ１３４、１３６、１３９、１４０、１４２、１４４の各々は、以前端から入力された電圧と現在端とで発生された電圧の合計を昇圧結果として出力する複数の昇圧回路（図示せず）を包含できる。
ここで、各々の昇圧回路はクロックに応答して電圧を発生するキャパシター（図示せず）及びキャパシターから発生された電圧と以前端から入力された電圧とを次の端へ伝送する電荷伝達素子（図示せず）を包含できる。高電圧発生器１２１を構成する各々の電圧ポンプ及び電圧感知器は制御ロジック１１１の制御に応答して各々該当する動作条件で活性化されることによって、その動作に必要とする電圧を発生する。
一方、電荷ポンプに対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献３で説明される。一方、高電圧発生器に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献４で説明される。
（高電圧用電圧検出器）
図４は図３に図示されたプログラム電圧用電圧検出器１３３を例示的に示す図面である。図４を参照すれば、プログラム電圧用電圧検出器１３３は、電源供給部１５１、電圧分配部１５２、電流パス形成部１５３、比較部１５４、及び制御部１５５を含む。
電源供給部１５１はプログラム電圧活性化信号ＰＧＭ＿ＥＮに応答して電源電圧ＶＤＤとプログラム電圧ＶＰＧＭとの連結を遮断する。電源供給部１５１は直列連結されたＰＭＯＳトランジスターＰＭ＿Ｈ、第１及び第２デプレショントランジスターＤＭ１＿Ｈ、ＤＭ２＿Ｈを含む。ＰＭＯＳトランジスターＰＭ＿Ｈのゲートはプログラム電圧活性化信号ＰＧＭ＿ＥＮが入力される。第１デプレショントランジスターＤＭ１＿Ｈのゲートはプログラム電圧活性化信号ＰＧＭ＿ＥＮの反転信号が入力される。第２デプレショントランジスターＤＭ２＿Ｈのゲートは電源端ＶＤＤに連結される。第１及び第２デプレショントランジスターＤＭ１＿Ｈ、ＤＭ２＿Ｈはプログラム電圧ＶＰＧＭのため、ＰＭＯＳトランジスターＰＭ＿Ｈが破壊されることを防止する。
電圧分配部１５２は検出ノードＮＤ＿Ｈと比較ノードＮＣ＿Ｈとの間に連結され、プログラム電圧ポンプ（図３参照）１３４から提供されたプログラム電圧ＶＰＧＭを直列連結された複数の抵抗Ｒ２＿Ｈ〜Ｒ５＿Ｈを利用して分配する。電圧分配部１５２は複数の抵抗Ｒ２＿Ｈ〜Ｒ５＿Ｈ、高電圧用トランジスターＨＭ０＿Ｈ〜ＨＭ２＿Ｈ、スイッチＳＷ０＿Ｈ〜ＳＷ２＿Ｈ及びデプレショントランジスターＤＭ３＿Ｈを含む。
複数の抵抗Ｒ２＿Ｈ〜Ｒ５＿Ｈは直列連結される。複数の抵抗Ｒ２＿Ｈ〜Ｒ５＿Ｈの中で３つＲ３＿Ｈ、Ｒ４＿Ｈ、Ｒ５＿Ｈは対応するトリムコードにしたがって短絡されることによって、プログラム電圧ＶＰＧＭが分配される。図４に図示されたトリムコードＴＲＭ０＿Ｈ〜ＴＲＭ２＿Ｈにしたがって短絡され得る抵抗Ｒ３＿Ｈ、Ｒ４＿Ｈ、Ｒ５＿Ｈは３つである。しかし、本発明がここに限定される必要がないことは当業者に広く知られている。本発明は少なくとも１つのトリムコードにしたがって短絡され得る少なくとも１つの抵抗を包含できる。
高電圧用トランジスターＨＭ０＿Ｈは抵抗Ｒ５＿Ｈの間に連結され、高電圧用トランジスターＨＭ１＿Ｈは抵抗Ｒ４＿Ｈの間に連結され、高電圧用トランジスターＨＭ２＿Ｈは抵抗Ｒ３＿Ｈの間に連結される。
スイッチＳＷ０＿Ｈは高電圧用トランジスターＨＭ０＿Ｈのゲートに連結され、スイッチＳＷ１＿Ｈは高電圧用トランジスターＨＭ１＿Ｈのゲートに連結され、スイッチＳＷ２＿Ｈは高電圧用トランジスターＨＭ２＿Ｈのゲートに連結される。
スイッチＳＷ０＿Ｈ〜ＳＷ２＿Ｈの各々はトリムコードＴＲＭ０＿Ｈ〜ＴＲＭ２＿Ｈと高電圧ＶＰＰとを受信し、入力されたトリムコードＴＲＭ０＿Ｈ〜ＴＲＭ２＿Ｈに応答して対応する高電圧用トランジスターのゲートに対応する電圧を伝達する。
デプレショントランジスターＤＭ３＿Ｈは抵抗Ｒ２＿Ｈと比較ノードＮＣ＿Ｈとの間に連結される。デプレショントランジスターＤＭ３＿Ｈはプログラム電圧ＶＰＧＭによって比較部１５４の少なくとも１つの低電圧用トランジスター（図示せず）が破壊されることを防止する。
電流パス形成部１５３は比較ノードＮＣ＿Ｈと接地端との間に連結され、プログラム電圧用活性化信号ＰＧＭ＿ＥＮに応答してアクティブ電流パスを形成する。電流パス形成部１５３は抵抗Ｒ１＿Ｈ及びＮＭＯＳトランジスターＮＭ＿Ｈを含む。ここで、抵抗Ｒ１＿Ｈの一端は比較ノードＮＣ＿Ｈに連結される。ＮＭＯＳトランジスターＮＭ＿Ｈは抵抗Ｒ１＿Ｈ１の他端と接地端との間に連結され、プログラム電圧用活性化信号ＰＧＭ＿ＥＮに対応する電圧を受信するゲートを有する。
比較部１５４は入力された高電圧用基準電圧Ｖｒｅｆ＿ＨＶと比較ノードＮＣ＿Ｈとの電圧を比較してプログラム電圧用クロックＣＬＫ＿ＰＧＭＰを発生する。比較部１５４は比較器１５６及び論理演算器１５７を含む。比較器１５６は高電圧用基準電圧Ｖｒｅｆ＿ＨＶを受信する正入力端と比較ノードＮＣ＿Ｈとの電圧を受信する負入力端を含む。実施形態において、比較器１５６は差動増幅器で具現され得る。論理演算器１５７は高電圧用クロックＣＬＫ＿ＨＶ、比較器１５６の出力、及びプログラム用活性化信号ＰＧＭ＿ＥＮをアンド演算してプログラム電圧用クロックＣＬＫ＿ＰＧＭＰを発生できる。
制御部１５５はプログラム用活性化信号ＰＧＭ＿ＥＮに応答して電源供給部１５１の活性の可否及び電流パス形成部１５３の活性の可否を決定する。制御部１５５は第１インバータ１５８及び第２インバータ１５９を含む。第１インバータ１５８はプログラム用活性化信号ＰＧＭ＿ＥＮを受信して反転する。第１インバータ１５８の出力は電源供給部１５１の第１デプレショントランジスターＤＭ１＿Ｈのゲートに入力される。第２インバータ１５９は第１インバータ１５８の出力を受信して反転する。第２インバータ１５９の出力は電流パス形成部１５３のＮＭＯＳトランジスターＮＭ＿Ｈのゲートに入力される。
図４ではプログラム電圧用電圧検出器１３３に対してのみに説明したが、高電圧発生器１２１でその以外の電圧検出器１３３、１３５、１３７、１３９、１４１、１４３も類似に具現され得る。
（低電圧発生器）
図５は図２に図示された低電圧発生器１２２を例示的に示す図面である。図５を参照すれば、低電圧発生器１２２は電源供給部１６１、電圧分配部１６２、バイアス電流部１６３、比較部１６４を含む。
電源供給部１６１は高電圧発生器（図２参照）１２１から提供されるペリ電圧用ポンプ電圧ＶＬＶＰの供給の可否を決定する。電源供給部１６１はＰＭＯＳトランジスターＰＭ＿Ｌを含む。
電圧分配部１６２は出力ノードＮＯ＿Ｌ及び比較ノードＮＣ＿Ｌの間に連結され、トリムコードにしたがってペリ電圧用ポンプ電圧ＶＬＶＰを分配することによって、出力ノードＮＯ＿Ｌへペリ電圧ＶＬＶを出力する。
電圧分配部１６２は直列連結された複数の抵抗Ｒ２＿Ｌ〜Ｒ４＿Ｌ、複数の抵抗Ｒ２＿Ｌ〜Ｒ４＿Ｌの各々の間に連結されるトランジスターＭ０＿Ｌ〜Ｍ２＿Ｌ、トランジスターＭＯ＿Ｌ〜Ｍ２＿Ｌの各々のゲートに連結されるスイッチＳＷ０＿Ｌ〜ＳＷ２＿Ｌを含む。複数の抵抗Ｒ２＿Ｌ〜Ｒ４＿Ｌの各々はトリムコードＴＲＭ０＿Ｌ〜ＴＲＭ２＿Ｌにしたがって短絡され得る。図５に図示されたトリムコードにしたがって短絡され得る抵抗Ｒ２＿Ｌ〜Ｒ４＿Ｌは３つであるが、本発明がここに限定される必要がないことは当業者に広く知られている。本発明の電圧分配部は少なくとも１つのトリムコードにしたがって短絡され得る少なくとも１つの抵抗を包含できる。
スイッチＳＷ０＿Ｌ〜ＳＷ２＿Ｌの各々は対応するトリムコードＴＲＭ０＿Ｌ〜ＴＲＭ２＿Ｌの中でいずれか１つ及びペリ電圧用ポンプ電圧ＶＬＶＰを受信し、トリムコードには対応する電圧を対応するトランジスターのゲートへ入力する。
バイアス電流部１６３は比較ノードＮＣ＿Ｌと接地端との間に連結され、低電圧発生器１２２の活性化の時に一定な電流を流れるようにする。バイアス電流部１６３は抵抗Ｒ１＿Ｌを含む。
比較部１６４は比較ノードＮＣ＿Ｌの電圧を低電圧用基準電圧Ｖｒｅｆ＿ＬＶと比較して電源供給部１６１の活性の可否を決定する。例えば、比較部１６４は比較ノードＮＣ＿Ｌの電圧が低電圧用基準電圧Ｖｒｅｆ＿ＬＶと同一でない時に続いて電源供給部１６１を活性化させる。比較部１６４は比較ノードＮＣ＿Ｌの電圧を受信する正入力端と低電圧用基準電圧Ｖｒｅｆ＿ＬＶを受信する負入力端とを含む。
（トリムコード発生器）
図６は図５に図示された低電圧用発生器１２２で使用されるトリムコードの発生するトリムコード発生器に対する第１実施形態を示す図面である。図６を参照すれば、トリムコード発生器１６５は第１データラッチ１６６及び第２データラッチ１６７を含む。
説明を簡単にするために第１データラッチ１６６は読出し電圧に対するデータをラッチし、第２データラッチ１６７は検証電圧に対するデータをラッチしていると仮定する。低電圧発生器１２２（図５参照）が読出し電圧を発生するために、第１データラッチ１６６は第１トリムコード活性化信号ＴＥＮ１に応答してラッチされたデータをｉ（ｉは０以上の整数）番目トリムコードＴＲＭｉ＿Ｌとして出力する。反対に、低電圧発生器１２２が検証電圧を発生するために、第２データラッチ１６７は第２トリムコード活性化信号ＴＥＮ２に応答してラッチされたデータをｉ番目トリムコードＴＲＭｉ＿Ｌとして出力する。
図７は図５に図示された低電圧用発生器１２２で使用されるトリムコード発生器に対する第２実施形態を示す図面である。図７を参照すれば、トリムコード発生器１６８は第１Ｅ−ヒューズ１６９、第２Ｅ−ヒューズ１７０及びスイッチ１７１を含む。
説明を簡単にするために、第１Ｅ−ヒューズ１６９は読出し電圧に対応するＥ−ヒューズ値を格納し、第２Ｅ−ヒューズ１７０は検証電圧に対応するＥ−ヒューズ値を格納していると仮定する。低電圧発生器１２２（図５参照）が読出し電圧を発生するために、スイッチ１７１は第１Ｅ−ヒューズ１６９のＥ−ヒューズ値にしたがってターンオンの可否を決定し、対応するデータをｉ（ｉは０以上の整数）番目トリムコードＴＲＭｉ＿Ｌとして出力する。反対に、低電圧発生器１２２が検証電圧を発生するために、スイッチ１７１は第２Ｅ−ヒューズ１７０のＥ−ヒューズ値にしたがってターンオンの可否を決定し、対応するデータをｉ番目トリムコードＴＲＭｉ＿Ｌとして出力する。
（トリムスイッチ）
図８は図５に図示されたスイッチＳＷ０＿Ｌを例示的に示す図面である。図８を参照すれば、トリムスイッチＳＷ０＿Ｌは第１及び第２ＰＭＯＳトランジスターＰＭ１、ＰＭ２、第１及び第２ＮＭＯＳトランジスターＮＭ１、ＮＭ２及び第１及び第２インバータＩＮＶ１、ＩＮＶ２を含む。実施形態においてトリムスイッチＳＷ０＿ＬはトリムコードＴＲＭ０＿１のレベルをペリ電圧用ポンプ電圧ＶＬＶＰのレベルに変換するレベルシフタであり得る。ここで、トリムコードＴＲＭ０＿Ｌは電源電圧ＶＤＤのレベルを有し、電源電圧ＶＤＤのレベルはペリ電圧用ポンプ電圧ＶＬＶＰのレベルより小さい。図５に図示された第２及び第３スイッチＳＷ１＿Ｌ、ＳＷ２＿Ｌも第１スイッチＳＷ０＿Ｌと同一な構成或いは動作を有するように具現される。
（負電圧発生器の第１実施形態）
図９は図２に図示された負電圧発生器１２３に対する第１実施形態を示す図面である。図９を参照すれば、負電圧発生器１２３は直流電圧発生器１８１、基準電圧発生器１８２、発振器１８３、負電圧検出器１８４、負電圧ポンプ１８５及びワードライン用負電圧発生器１８６を含む。
直流電圧発生器１８１は直流電圧ＶＤＣ＿ＮＥＧを発生する。ここで、直流電圧ＶＤＣ＿ＮＥＧは電圧分配を通じて目標とする負電圧ＮＷＥＬＬを発生するためのソース電圧である。即ち、ソース電圧である直流電圧ＶＤＣ＿ＮＥＧを電圧分配することによって、負電圧ＮＷＥＬＬが発生される。
基準電圧発生器１８２は基準電圧Ｖｒｅｆ＿ＮＥＧを発生する。ここで、基準電圧Ｖｒｅｆ＿ＮＥＧは負電圧ポンプ用クロックＣＬＫ＿ＮＥＧＰの発生の可否を決定するのに利用される。
発振器１８３は負電圧用クロックＣＬＫ＿ＮＥＧを発振させる。実施形態において、負電圧用クロックＣＬＫ＿ＮＥＧは３０ｎｓであり得る。ここで、発振器１８３は、図３に図示された高電圧発生器１２１の発振器１３２と独立的な構成である。他の実施形態において、発振器１８３は、図３に図示された高電圧発生器１２１の発振器１３２であり得る。
負電圧検出器１８４は直流電圧ＶＤＣ＿ＮＥＧ、基準電圧Ｖｒｅｆ＿ＮＥＧ、負電圧用クロックＣＬＫ＿ＮＥＧを受信し、ウェル電圧用負電圧ＮＷＥＬＬを検出して対応する負電圧ポンプ用クロックＣＬＫ＿ＮＥＧＰを発生する。即ち、負電圧検出器１８４は直流電圧ＶＤＣ＿ＮＥＧを分配した分配電圧（図９で、ノードＮＣ）の電圧）と基準電圧Ｖｒｅｆ＿ＮＥＧとを比較することによって、負電圧ＮＷＥＬＬを検出し、負電圧用クロックＣＬＫ＿ＮＥＧに基づいて検出された負電圧ＮＷＥＬＬに対応するポンプ用クロックＣＬＫ＿ＮＥＧＰを発生する。
負電圧ポンプ１８５は負電圧ポンプ用クロックＣＬＫ＿ＮＥＧＰに応答してウェル電圧用負電圧ＮＷＥＬＬを発生する。一方、ウェル電圧用負電圧ＮＷＥＬＬは外部的な要素によって、変動され易いし、特にウェルのキャパシタンスに影響を多く受けることができる。これにワードラインに安定的な負電圧が提供される必要がある。
ワードライン用負電圧発生器１８６は負電圧ポンプ１８５からウェル電圧用負電圧ＮＷＥＬＬ、直流電圧ＶＤＣ＿ＮＥＧ、基準電圧Ｖｒｅｆ＿ＮＥＧを受信し、ワードラインに提供される負電圧ＮＷＬを発生する。ここで、ウェル電圧用負電圧ＮＷＥＬＬは負電圧が提供される回路（図示せず）を具備するウェルへ提供され、負電圧ＮＷＬは少なくとも１つのワードライン及び少なくとも１つのワードラインに対応する少なくとも１つのライン（例えば、選択ライン）へ提供される。
（負電圧検出器）
図１０は図９に図示された負電圧検出器１８４を例示的に示す図面である。図１０を参照すれば、負電圧検出器１８４は電源供給部１９１、電圧分配部１９２、放電部１９３、比較部１９４及び制御部１９５を含む。
電源供給部１９１は負電圧活性化信号ＮＶ＿ＥＮに応答して直流電圧ＶＤＣ＿ＮＥＧの供給の可否を決定する。電源供給部１９１はＰＭＯＳトランジスターＰＭ及び抵抗Ｒ１を含む。ＰＭＯＳトランジスターＰＭのゲートは負電圧活性化信号ＮＶ＿ＥＮの反転信号が入力される。抵抗Ｒ１はＰＭＯＳトランジスターＰＭの一端と比較ノードＮＣとの間に連結され、電源供給部１９１が活性化される時、直流電圧ＶＤＣ＿ＮＥＧと比較ノードＶＣとの電圧差異に対応する電流をアクティブ電流パスへ流させる。
電圧分配部１９２は直列連結された複数の抵抗Ｒ２〜Ｒ５を利用して直流電圧ＶＤＣ＿ＮＥＧを分配する。電圧分配部１９２は複数の抵抗Ｒ２〜Ｒ５、高電圧用トランジスターＨＭ０〜ＨＭ２、及びレベルシフタＬＳ０〜ＬＳ２を含む。
複数の抵抗Ｒ２〜Ｒ５は直列連結される。複数の抵抗Ｒ２〜Ｒ５の中で３つＲ２、Ｒ３、Ｒ４は対応するトリムコードＴＲＭ０〜ＴＲＭ２、ｎＴＲＭ０〜ｎＴＲＭ２にしたがって短絡され得る。図１０ではトリムコードにしたがって短絡され得る抵抗Ｒ２、Ｒ３、Ｒ４が３つであるが、本発明がここに限定される必要はない。本発明は少なくとも１つのトリムコードにしたがって短絡され得る少なくとも１つの抵抗を包含できる。
第１高電圧用トランジスターＨＭ０は抵抗Ｒ４の間に連結され、第２高電圧用トランジスターＨＭ１は抵抗Ｒ３の間に連結され、第３高電圧用トランジスターＨＭ２は抵抗Ｒ２の間に連結される。第１乃至第３高電圧用トランジスターＨＭ０〜ＨＭ２の各々のウェルはウェル電圧用負電圧ＮＷＥＬＬを受信する。
第１レベルシフタＬＳ０はトリムコードＴＲＭ０を受信する正入力端Ｉｎ、トリムコードＴＲＭ０の反転信号ｎＴＲＭ０を受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧入力端Ｖｎｅｇ、及びトリムコードＴＲＭ０に対応するレベルを出力する出力端Ｏｕｔを含む。第１レベルシフタＬＳ０の出力端Ｏｕｔは第１高電圧用トランジスターＨＭＯのゲートに連結される。一方、第２及び第３レベルシフタＬＳ１、ＬＳ２は第１レベルシフタＬＳ０と同一な構成を含む。
放電部１９３は負電圧活性化信号ＮＶ＿ＥＮの反転信号に応答して検出ノードＮＤの負電圧ＮＷＥＬＬを放電させる。放電部１９３は検出ノードＮＤと接地端との間に連結される。実施形態において、放電部１９３はＮＭＯＳトランジスターＨＮＭを含む。ここで、ＮＭＯＳトランジスターＨＮＭは高電圧用トランジスターであり得る。ＮＭＯＳトランジスターＨＮＭのボディーは検出ノードＮＤに連結される。
比較部１９４は入力された負電圧用基準電圧Ｖｒｅｆ＿ＮＶと比較ノードＮＣとの電圧を比較して負電圧用ポンプクロックＣＬＫ＿ＮＥＧＰを発生する。比較部１９４は比較器１９６及び論理演算器１９７を含む。比較器１９６は負電圧用基準電圧Ｖｒｅｆ＿ＮＥＧを受信する正入力端と比較ノードＮＣとの電圧を受信する負入力端を含む。実施形態において比較器１９６は差動増幅器で具現され得る。論理演算器１９７は負電圧用クロックＣＬＫ＿ＮＥＧ、比較器１９６の出力、及び負電圧活性化信号ＮＶ＿ＥＮをアンド演算して負電圧用ポンプクロックＣＬＫ＿ＮＥＧＰを発生する。
制御部１９５は負電圧活性化信号ＮＶ＿ＥＮに応答して電源供給部１９１及び放電部１９３の活性の可否を決定する。制御部１９５は第１インバータ１９８、第２インバータ１９９及びレベルシフタＬＳを含む。第１インバータ１９８は負電圧活性化信号ＮＶ＿ＥＮを受信して反転する。第１インバータ１９８の出力は電源供給部１９１のＰＭＯＳトランジスターＰＭのゲートへ入力される。第２インバータ１９９は第１インバータ１９８の出力を受信して反転する。レベルシフタＬＳは第２インバータ１９９の出力レベルを高電圧用レベルに変換させる。高電圧用レベルに変換された第２インバータ１９９の出力は放電部１９３のＮＭＯＳトランジスターＨＮＭ）のゲートへ入力される。
レベルシフタＬＳは第２インバータ１９９の出力を受信する正入力端Ｉｎ、第１インバータ１９８の出力を受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧入力端Ｖｎｅｇ、及び出力端Ｏｕｔを含む。レベルシフタＬＳは電圧分配部１９２の第１レベルシフタＬＳ０と同様に具現され得る。
（レベルシフタ）
図１１は図１０に図示された第１レベルシフタＬＳ０を例示的に示す図面である。図１１を参照すれば、第１レベルシフタＬＳ０は低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２、ＮＭＯＳトランジスターＮＬ及び高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３を含む。
第１低電圧用ＰＭＯＳトランジスターＰＬ１と第１高電圧用ＮＭＯＳトランジスターＮＨ１とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結され、第２低電圧用ＰＭＯＳトランジスターＰＬ２と第２高電圧用ＮＭＯＳトランジスターＮＨ２とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結され、ＮＭＯＳトランジスターＮＬと第３高電圧用ＮＭＯＳトランジスターＮＨ３とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結される。
第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートは負入力端ｎＩｎに連結され、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートは正入力端Ｉｎに連結され、低電圧用ＮＭＯＳトランジスターＮＬ３のゲートは第１ノードＮ１に連結される。第１及び第２低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２の各々のボディーは対応するソースに連結される。ＮＭＯＳトランジスターＮＬのボディーは対応するソースに連結される。実施形態において、ＮＭＯＳトランジスターＮＬは高電圧用トランジスターであり得る。
第１高電圧用ＮＭＯＳトランジスターＮＨ１のゲートは第２ノードＮ２に連結され、第２高電圧用ＮＭＯＳトランジスターＮＨ２のゲートは第１ノードＮ１に連結され、第３高電圧用ＮＭＯＳトランジスターＮＨ３のゲートは第２ノードＮ２に連結される。第１、第２及び第３高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３の各々のボディーは対応するソースに連結される。即ち、第１、第２及び第３高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３の各々のボディーはウェル電圧端Ｖｎｅｇに連結される。
以下では第１レベルシフタＬＳ０の動作を説明する。
先ず、正入力端Ｉｎに‘１’に対応する電源電圧ＶＤＤが入力され、負入力端ｎＩｎに‘０’に対応する０Ｖが入力され、ウェル電圧端Ｖｎｅｇに−２Ｖ（ウェル電圧用負電圧ＮＷＥＬＬ）が入力されると仮定する。
第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートに０Ｖが入力されるので、第１低電圧用ＰＭＯＳトランジスターＰＬ１はターンオン状態であり、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートに電源電圧ＶＤＤが入力されるので、第２低電圧用ＰＭＯＳトランジスターＰＬ２はターンオフ状態である。これに第１ノードＮ１は電源電圧ＶＤＤになる。第１ノードＮ１が電源電圧ＶＤＤであるので、ＮＭＯＳトランジスターＮＬがターンオンされる。したがって、出力端Ｏｕｔの電圧は電源電圧ＶＤＤになる。
反対に正入力端Ｉｎに‘０’に対応する０Ｖが入力され、負入力端ｎＩｎに‘１’に対応する電源電圧ＶＤＤが入力され、ウェル電圧端Ｖｎｅｇに−２Ｖが入力されると仮定する。第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートに電源電圧ＶＤＤが入力されるので、第１低電圧用ＰＭＯＳトランジスターＰＬ１はターンオフ状態であり、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートに０Ｖが入力されるので、第２低電圧用ＰＭＯＳトランジスターＰＬ２はターンオン状態である。これに第２ノードＮ１は電源電圧ＶＤＤになる。第２ノードＮ２が電源電圧ＶＤＤであるので、第３高電圧用ＮＭＯＳトランジスターＮＨ３がターンオンされる。したがって、出力端Ｏｕｔの電圧は−２Ｖである。
図１１で、レベルシフタＬＳ０は低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２で具現されたプルアップ回路を含む。しかし、本発明の実施形態によるレベルシフタが必ず低電圧用ＰＭＯＳトランジスターに具現されたプルアップ回路に限定されないことは当業者に広く知られている。本発明の実施形態によるレベルシフタのプルアップ回路は少なくとも１つの低電圧用トランジスター或いは少なくとも１つの高電圧用トランジスターを利用して多様に具現され得る。
図１１で、レベルシフタＬＳ０は高電圧用ＮＭＯＳトランジスターＮＨ１〜ＮＨ３で具現されたプルダウン回路を含む。しかし、本発明の実施形態によるレベルシフタＬＳ０が必ず高電圧用トランジスターで具現されたプルダウン回路に限定されないことは当業者に広く知られている。本発明の実施形態によるレベルシフタのプルダウン回路は少なくとも１つの低電圧用トランジスター或いは少なくとも１つの高電圧用トランジスターを利用して多様に具現され得る。
（ワードライン用負電圧発生器）
図１２は図９に図示されたワードライン用負電圧発生器１８６を例示的に示す図面である。図１２を参照すれば、ワードライン用負電圧発生器１８６は電源供給部２０１、電圧分配部２０２、放電部２０３、比較部２０４、制御部２０５、及び高電圧用トランジスターＨＮＭを含む。
電源供給部２０１は負電圧活性化信号ＮＶ＿ＥＮに応答して電源供給部２０１の活性の可否を決定する。電源供給部２０１はＰＭＯＳトランジスターＰＭ＿Ｗ及び抵抗Ｒ１＿Ｗを含む。ＰＭＯＳトランジスターＰＭ＿Ｗのゲートは直流電圧ＶＤＣ＿ＮＥＧ供給の可否を決定する信号を受信する。ここで、入力される信号は負電圧活性化信号ＮＶ＿ＥＮが反転された信号である。抵抗Ｒ１＿ＷはＰＭＯＳトランジスターＰＭ＿Ｗの一端と比較ノードＮＣ＿Ｗとの間に連結され、電源供給部２０１が活性化される時、直流電圧ＶＤＣ＿ＮＥＧと比較ノードＶＣ＿Ｗとの電圧差異に対応する電流がアクティブ電流パスに流れる。この時、流れる電流は一定に維持される。
電圧分配部２０２は比較ノードＮＣ＿Ｗと出力ノードＮ０＿Ｗとの間に直列連結された複数の抵抗Ｒ２＿Ｗ〜Ｒ５＿Ｗを利用して直流電圧ＶＤＣ＿ＮＥＧを分配する。電圧分配部２０２は複数の抵抗Ｒ２＿Ｗ〜Ｒ５＿Ｗ、高電圧用トランジスターＨＭ０＿Ｗ〜ＨＭ２＿Ｗ、及びレベルシフタＬＳ０＿Ｗ〜ＬＳ２＿Ｗを含む。
複数の抵抗Ｒ２＿Ｗ〜Ｒ５＿Ｗは直列連結される。複数の抵抗ＮＲ２〜ＮＲ５の中で３つのＲ２＿Ｗ、Ｒ３＿Ｗ、Ｒ４＿Ｗは対応するトリムコードＴＲＭ０＿Ｗ〜ＴＲＭ２＿Ｗにしたがって短絡され得る。図１２ではトリムコードにしたがって短絡され得る抵抗Ｒ２＿Ｗ、Ｒ３＿Ｗ、Ｒ４＿Ｗが３つであるが、本発明がここに限定される必要はない当業者に広く知られている。本発明の実施形態によるワードライン用負電圧発生器は少なくとも１つのトリムコードにしたがって短絡され得る少なくとも１つの抵抗を包含する。
第１高電圧用トランジスターＨＭ０＿Ｗは抵抗Ｒ４＿Ｗの間に連結され、第２高電圧用トランジスターＨＭ１＿Ｗは抵抗Ｒ３＿Ｗの間に連結され、第３高電圧用トランジスターＨＭ２＿Ｗは抵抗Ｒ２＿Ｗの間に連結される。第１乃至第３高電圧用トランジスターＨＭ０＿Ｗ〜ＨＭ２＿Ｗの各々のウェルはウェル電圧用負電圧ＮＷＥＬＬを受信する。
第１レベルシフタＬＳ０＿ＷはトリムコードＴＲＭ０＿Ｗを受信する正入力端Ｉｎ、トリムコードＴＲＭ０＿Ｗの反転信号ｎＴＲＭ０＿Ｗを受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧入力端Ｖｎｅｇ、及びトリムコードＴＲＭ０＿Ｗに対応するレベルを変換して出力する出力端Ｏｕｔを含む。第１レベルシフタＬＳ０＿Ｗの出力端Ｏｕｔは第１高電圧用トランジスターＨＭＯ＿Ｗのゲートに連結される。第１レベルシフタＬＳ０＿Ｗは図１１で図示された第１レベルシフタＬＳ０と同様に具現され得る。一方、第２及び第３レベルシフタＬＳ１＿Ｗ、ＬＳ２＿Ｗは第１レベルシフタＬＳ０＿Ｗと同一な構成或いは動作を包含する。
放電部２０３は負電圧活性化信号ＮＶ＿ＥＮの反転信号に応答して出力ノードＮＯ＿Ｗの負電圧ＮＷＬを放電させる。放電部２０３は出力ノードＮ０＿Ｗと接地端との間に連結される。実施形態において、放電部２０３はＮＭＯＳトランジスターＨＮＭ＿Ｗを含む。ここで、ＮＭＯＳトランジスターＨＮＭ＿Ｗは高電圧用トランジスターであり得る。ＮＭＯＳトランジスターＨＮＭ＿Ｗのボディーは負電圧ポンプ用電圧ＮＷＥＬＬを受信する。
比較部２０４は入力された負電圧用基準電圧Ｖｒｅｆ＿ＮＶと比較ノードＮＣ＿Ｗとの電圧を比較し、その結果値ＣＯＭＰを高電圧用ＰＭＯＳトランジスターＨＶＭのゲートへ入力する。比較部２０４は負電圧用基準電圧Ｖｒｅｆ＿ＮＥＧを受信する正入力端と比較ノードＮＣ＿Ｗとの電圧を受信する負入力端を含む。実施形態において、比較部２０４は差動増幅器で具現され得る。
制御部２０５は負電圧活性化信号ＮＶ＿ＥＮに応答して放電部２０３の活性の可否を決定する。制御部２０５は第１インバータ２０６、第２インバータ２０７及びレベルシフタＬＳ＿Ｗを含む。第１インバータ２０６は負電圧活性化信号ＮＶ＿ＥＮを受信して反転する。第２インバータ２０７は第１インバータ２０６の出力を受信して反転する。レベルシフタＬＳ＿Ｗは第２インバータ２０６の出力レベルを高電圧用ＮＭＯＳトランジスターを動作させるレベルに変換させる。高電圧用レベルに変換された第２インバータ２０６の出力は放電部２０３のＮＭＯＳトランジスターＨＮＭ＿Ｗのゲートへ入力される。
レベルシフタＬＳ＿Ｗは第２インバータ２０７の出力を受信する正入力端Ｉｎ、第１インバータ２０６の出力を受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧入力端Ｖｎｅｇ、及び出力端Ｏｕｔを含む。レベルシフタＬＳ＿Ｗは電圧分配部２０２の第１レベルシフタＬＳ０＿Ｗと同一な構成を有する。
高電圧トランジスターＨＮＭは負電圧ポンプ用電圧ＮＷＥＬＬと負電圧ＮＷＬとの間に連結される。高電圧トランジスターＨＮＭは比較部２０４の比較値ＣＯＭＰにしたがって負電圧ポンプ用電圧ＮＷＥＬＬと負電圧ＮＷＬとを電気的連結する。
本発明の実施形態によるワードライン用負電圧発生器１８６は直流電圧ＶＤＣ＿ＮＥＧを電圧分配することによって、負電圧ＮＷＬを発生する。
（負電圧発生器の第２実施形態）
上述した本発明による負電圧発生器１８６は、図９に示したように負電圧発生器１２３はワードラインに提供される負電圧ＮＷＬを発生するワードライン用負電圧発生器１８６を含む。しかし、本発明による負電圧発生器１２３が必ずワードライン用負電圧発生器１８６を包含する必要が無い。
図１３は図２に図示された負電圧発生器１２３に対する第２実施形態を示す図面である。図１３を参照すれば、負電圧発生器１２３＿１は直流電圧発生器１８１、基準電圧発生器１８２、発振器１８３、負電圧検出器１８４、及び負電圧ポンプ１８５を含む。負電圧発生器１２３＿１は図９に図示された負電圧発生器１２３と比較してワードライン用負電圧発生器（図９の１８６）が除去された構造である。即ち、負電圧ポンプ１８５の出力電圧がウェルとワードラインに共通に提供される。
（読出し検証電圧選択スイッチ回路）
図１４は図２に図示された読出し検証電圧選択スイッチ回路１０４を例示的に示す図面である。図１４を参照すれば、読出し検証電圧選択スイッチ回路１０４はペリ電圧選択トランジスター２１１、負電圧選択トランジスター２１２、ペリ電圧選択スイッチ２１３、及び負電圧選択スイッチ２１４を含む。
ペリ電圧選択トランジスター２１１はペリ電圧ＶＬＶが提供されるライン２１５と読出し検証電圧ＶＲＶが提供されるライン２１６の間に連結される。ペリ電圧選択トランジスター２１１は第１活性化信号ＥＮ１＿ＶＲＶに応答してターンオンの可否が決定される。ここで、ペリ電圧選択トランジスター２１１のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
負電圧選択トランジスター２１２は負電圧ＮＷＬが提供されるライン２１７と読出し検証電圧ＶＲＶが提供されるライン２１６の間に連結される。負電圧選択トランジスター２１２は第２活性化信号ＥＮ２＿ＶＲＶに応答してターンオンの可否が決定される。負電圧選択トランジスター２１２のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
ペリ電圧選択スイッチ２１３は第１活性化信号ＥＮ１＿ＶＲＶに応答してペリ電圧選択トランジスター２１１のターンオンの可否を決定する。ペリ電圧選択スイッチ２１３は高電圧ＶＰＰを受信する高電圧端ＶＰＰ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端、活性化信号ＥＮ１＿ＶＲＶを受信する活性化端ＥＮ及び活性化信号ＥＮ１＿ＶＲＶに対応する信号を出力する出力端Ｏｕｔを含む。
負電圧選択スイッチ２１４は第２活性化信号ＥＮ２＿ＶＲＶに応答して負電圧選択トランジスター２１２のターンオンの可否を決定する。負電圧選択スイッチ２１４は高電圧ＶＰＰを受信する高電圧端ＶＰＰ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端、活性化信号ＥＮ１＿ＶＲＶを受信する活性化端ＥＮ及び活性化信号ＥＮ１＿ＶＲＶに対応する信号を出力する出力端Ｏｕｔを含む。負電圧選択スイッチ２１４はペリ電圧選択スイッチ２１３と同一な構成或いは動作を包含する。
本発明の実施形態による読出し検証電圧選択スイッチ回路１０４は活性化信号ＥＮ１＿ＶＲＶ、ＥＮ２＿ＶＲＶに応答してペリ電圧ＶＬＶ及び負電圧ＮＷＬの中でいずれか１つを読出し検証電圧ＶＲＶとして選択し、選択された読出し検証電圧ＶＲＶを対応するラインＶＲＶとして提供する。
（ペリ電圧選択スイッチ回路）
図１５は図１４に図示されたペリ電圧選択スイッチ２１３を例示的に示す図面である。図１５を参照すれば、ペリ電圧選択スイッチ２１３はプルアップ回路２１８及びプルダウン回路２１９を含む。
プルアップ回路２１４は活性化端ＥＮへ入力された活性化信号ＥＮ１＿ＶＲＶに応答して高電圧端ＶＰＰの高電圧ＶＰＰを出力端Ｏｕｔへ出力する。プルアップ回路２１４はデプレショントランジスターＮＨＤ１、高電圧用ＰＭＯＳトランジスターＰＨ、及び第１インバータＩＮＶ１を含む。デプレショントランジスターＮＨＤ１は高電圧端ＶＰＰに連結されたドレーン及び出力端Ｏｕｔに連結されたゲートを含む。高電圧用ＰＭＯＳトランジスターＰＨはデプレショントランジスターＮＨＤ１のソースに連結されたソース、出力端Ｏｕｔに連結されたドレーン、及び第１活性化信号ＥＮ１＿ＶＲＶが反転された信号が入力されるゲートを含む。第１インバータＩＮＶ１は活性化端ＥＮへ入力された第１活性化信号ＥＮ１＿ＶＲＶを反転する。
プルアップ回路２１８はハイレベルの第１活性化信号ＥＮ１＿ＶＲＶに応答して出力端Ｏｕｔへ高電圧ＶＰＰを提供する。
以下では出力端Ｏｕｔへ高電圧ＶＰＰが出力される過程を説明する。
ハイレベルの第１活性化信号ＥＮ１＿ＶＲＶが入力されれば、第１インバータＩＮＶ１はローレベルの信号を出力する。出力されたローレベルの信号に応答して高電圧用ＰＭＯＳトランジスターＰＨはターンオンされる。この時、出力端Ｏｕｔの初期レベルが０Ｖであると仮定すれば、デプレショントランジスターＮＨＤ１は０Ｖのゲート電圧に応答してデプレショントランジスターの閾値電圧（例えば、およそ２Ｖ）を出力端Ｏｕｔへ提供する。したがって、出力端Ｏｕｔの電圧が上昇される。同時に上昇された出力端Ｏｕｔの電圧はフィードバックされてデプレショントランジスターＮＨＤ１のゲートへ入力される。続いて、デプレショントランジスターＮＨＤ１はフィードバックされた電圧に応答して出力端Ｏｕｔの電圧を上昇させる。デプレショントランジスターＮＨＤ１は出力端Ｏｕｔの電圧急激に上昇されることを防止する。上述した過程が反復されることによって、出力端Ｏｕｔの電圧は高電圧ＶＰＰまで上昇される。
反面に、ローレベルの第１活性化信号ＥＮ１＿ＶＲＶが入力されれば、インバータＩＮＶ１はハイレベルの信号を出力する。出力されたハイレベルの信号に応答して高電圧用ＰＭＯＳトランジスターＰＨはターンオフされる。プルダウン回路２１９は活性化端ＥＮへ入力された第１活性化信号ＥＮ１＿ＶＲＶに応答してウェル電圧端Ｖｎｅｇへ入力されたウェル電圧用負電圧ＮＷＥＬＬを出力端Ｏｕｔへ出力する。また、プルダウン回路２１９は第１活性化信号ＥＮ１＿ＶＲＶに応答して出力端Ｏｕｔへ高電圧ＶＰＰが提供される時、出力端Ｏｕｔを第１読出し検証電圧選択スイッチ回路１６３のウェルから電気的に遮断させる。
プルダウン回路２１９は第１及び第２インバータＩＮＶ１、ＩＮＶ２、第２デプレショントランジスターＮＨＤ２、及びレベルシフタ２２０を含む。第１インバータＩＮＶ１は活性化端ＥＮへ入力される第１活性化信号ＥＮ１＿ＶＲＶを反転させる。第２インバータＩＮＶ２は第１インバータＩＮＶ１の出力を反転させる。第２デプレショントランジスターＮＨＤ２は出力端Ｏｕｔ及び遮断ノードＮＦＤの間に連結される。第２デプレショントランジスターＮＨＤ２はハイレベルの第１活性化信号ＥＮ１＿ＶＲＶに応答してプルダウン回路２１９を出力端Ｏｕｔからシャットオフさせることによって、電気的に遮断させる。
第２デプレショントランジスターＮＨＤ２がハイレベルの第１活性化信号ＥＮ１＿ＶＲＶに応答して出力端Ｏｕｔからプルダウン回路２１９を電気的に遮断させる過程は次の通りである。第１インバータＩＮＶ１はハイレベルの第１活性化信号ＥＮ１＿ＶＲＶに応答してローレベルの信号を出力する。第１低電圧用ＰＭＯＳトランジスターＰＬ１は第１インバータＩＮＶ１から出力されたローレベルの信号に応答してターンオンされる。第１低電圧用ＰＭＯＳトランジスターＰＬ１のターンオンにしたがって電源端ＶＤＤの電源電圧ＶＤＤが第３高電圧用ＮＭＯＳトランジスターＮＨ３のゲートへ入力される。したがって、第３高電圧用ＮＭＯＳトランジスターＮＨ３がターンオンされる。これに遮断ノードＮＦＤへ電源電圧ＶＤＤが提供される。この時、第２デプレショントランジスターＮＨＤ２の閾値電圧程度遮断ノードＮＦＤの電圧がさらに上昇すれば、第２デプレショントランジスターＮＨＤ２はシャットオフされる。上述したように、プルダウン回路２１９がハイレベルの第１活性化信号ＥＮ１＿ＶＲＶに応答して出力端Ｏｕｔから電気的に遮断される。
レベルシフタ２２０は活性化端ＥＮへ入力される第１活性化信号ＥＮ１＿ＶＲＶに応答して遮断ノードＮＦＤへ電源電圧ＶＤＤを提供するか、或いはウェル電圧端Ｖｎｅｇへ入力されるウェル電圧用負電圧ＮＷＥＬＬを提供するかを決定する。レベルシフタ２２０は低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２及び高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３、ＮＨ４を含む。
第１低電圧用ＰＭＯＳトランジスターＰＬ１と第１高電圧用ＮＭＯＳトランジスターＮＨ１とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結され、第２低電圧用ＰＭＯＳトランジスターＰＬ２と第２高電圧用ＮＭＯＳトランジスターＮＨ２とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結され、第４高電圧用ＮＭＯＳトランジスターＮＨ４と第３高電圧用ＮＭＯＳトランジスターＮＨ３とは電源端ＶＤＤとウェル電圧端Ｖｎｅｇとの間に直列連結される。
第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートは第１インバータＩＮＶ１の出力端に連結され、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートは第２インバータＩＮＶ２の出力端に連結され、第３高電圧用ＮＭＯＳトランジスターＮＨ４のゲートは第１ノードＮ１に連結される。第１及び第２低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２の各々のボディーは対応するソースに連結される。第４高電圧用ＮＭＯＳトランジスターＮＨ４のボディーは対応するソースに連結される。
第１高電圧用ＮＭＯＳトランジスターＮＨ１のゲートは第２ノードＮ２に連結され、第２高電圧用ＮＭＯＳトランジスターＮＨ２のゲートは第１ノードＮ１に連結され、第３高電圧用ＮＭＯＳトランジスターＮＨ３のゲートは第２ノードＮ２に連結される。第１、第２及び第３高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３の各々のボディーは対応するソースに連結される。即ち、第１、第２及び第３高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３の各々のボディーはウェル電圧端Ｖｎｅｇに連結される。
以下ではレベルシフタ２２０の動作を説明する。
活性化端ＥＮへ入力される第１活性化信号ＥＮ１＿ＶＲＶがハイレベルである時、第１インバータＩＮＶ１はローレベルの信号を出力し、第２インバータＩＮＶ２はハイレベルの信号を出力する。第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートへローレベルの信号が入力されるので、第１低電圧用ＰＭＯＳトランジスターＰＬ１はターンオン状態であり、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートへハイレベルの信号が入力されるので、第２低電圧用ＰＭＯＳトランジスターＰＬ２はターンオフ状態である。これに第１ノードＮ１は電源電圧ＶＤＤになる。第１ノードＮ１が電源電圧ＶＤＤであるので、第４高電圧用ＮＭＯＳトランジスターＮＨ４はターンオンされる。したがって、遮断ノードＮＦＤの電圧は電源電圧ＶＤＤになる。
反対に、活性化端ＥＮへ入力される第１活性化信号ＥＮ１＿ＶＲＶがローレベルである時、第１インバータＩＮＶ１はハイレベルの信号を出力し、第２インバータＩＮＶ２はローレベルの信号を出力する。第１低電圧用ＰＭＯＳトランジスターＰＬ１のゲートへハイレベルの信号が入力されるので、第１低電圧用ＰＭＯＳトランジスターＰＬ１はターンオフ状態であり、第２低電圧用ＰＭＯＳトランジスターＰＬ２のゲートへローレベルの信号が入力されるので、第２低電圧用ＰＭＯＳトランジスターＰＬ２はターンオン状態である。これに第２ノードＮ２は電源電圧ＶＤＤになる。第２ノードＮ１が電源電圧ＶＤＤであるので、第３高電圧用ＮＭＯＳトランジスターＮＨ２はターンオンされる。したがって、遮断ノードＮＦＤの電圧はウェル電圧端Ｖｎｅｇへ入力されるウェル電圧用負電圧ＮＷＥＬＬになる。
本発明のレベルシフタ２２０は図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
本発明の実施形態によるペリ電圧選択スイッチ２１３はペリ電圧選択トランジスター（図１４参照）２１１のゲートへ高電圧ＶＰＰ或いはウェル電圧用負電圧ＮＷＥＬＬを提供できる。
（ワードライン電圧選択スイッチ回路）
図１６は図２に図示されたワードライン電圧選択スイッチ回路１０５を例示的に示す図面である。図１６を参照すれば、ワードライン電圧選択スイッチ回路１０５は読出し電圧選択トランジスター２２１、プログラム電圧選択トランジスター２２２、放電選択トランジスター２２３、読出し検証電圧選択スイッチ２２４、プログラム電圧選択スイッチ２２５、及びレベルシフタ２２６を含む。
読出し電圧選択トランジスター２２１は読出し検証電圧ＶＲＶが提供されるライン２１６とワードライン電圧ＶＷＬが提供されるライン２２７の間に連結される。ここで、読出し検証電圧ＶＲＶは読出し電圧或いは検証電圧である。読出し電圧選択トランジスター２２１は第１活性化信号ＥＮ１に応答してターンオンされる。読出し電圧選択トランジスター２２１のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
プログラム電圧選択トランジスター２２２はプログラム電圧ＶＰＧＭが提供されるライン２２８とワードライン電圧ＶＷＬが提供されるライン２２７との間に連結される。プログラム電圧選択トランジスター２２２は第２活性化信号ＥＮ２に応答してターンオンされる。プログラム電圧選択トランジスター２２２のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
放電選択トランジスター２２３は第３活性化信号ＥＮ３に応答してワードライン電圧ＶＷＬが提供されるライン２２７の放電の可否を決定する。放電選択トランジスター２２３はライン２２７と接地端との間に連結される。放電選択トランジスター２２３のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
読出し検証電圧選択スイッチ２２４は第１活性化信号ＥＮ１に応答して読出し検証電圧選択トランジスター２２１のターンオンの可否を決定する。読出し検証電圧選択スイッチ２２４は高電圧ＶＰＰを受信する高電圧端ＶＰＰ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端、活性化信号ＥＮ１を受信する活性化端ＥＮ及び活性化信号ＥＮ１に対応する信号を出力する出力端Ｏｕｔを含む。読出し検証電圧選択スイッチ２２４は、図２１に図示されたペリ電圧選択スイッチ２１３と同様に具現され得る。
プログラム電圧選択スイッチ２２５は第２活性化信号ＥＮ１に応答してプログラム電圧選択トランジスター２２２のターンオンの可否を決定する。プログラム電圧選択スイッチ２２５は高電圧ＶＰＰを受信する高電圧端ＶＰＰ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端、活性化信号ＥＮ１を受信する活性化端ＥＮ及び活性化信号ＥＮ１に対応する信号を出力する出力端Ｏｕｔを含む。プログラム電圧選択スイッチ２２５は、図２１に図示されたペリ電圧選択スイッチ２１３と同様に具現され得る。
レベルシフタ２２６は第３活性化信号ＥＮ３のレベルを変換して放電選択トランジスター２２３のゲートへ入力する。レベルシフタ２２６は第３活性化信号ＥＮ３を受信する正入力端Ｉｎ、第３活性化信号ＥＮ３の反転信号ｎＥＮ３を受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端Ｖｎｅｇ、及び第３活性化信号ＥＮ３に対応する変換されたレベルを出力する出力端Ｏｕｔを含む。レベルシフタ２２６は、図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
本発明の実施形態によるワードライン電圧選択スイッチ回路１０５は活性化信号ＥＮ１〜ＥＮ３、ｎＥＮ３に応答して読出し検証電圧ＶＲＶ及びプログラム電圧ＶＰＧＭの中でいずれか１つをワードライン電圧ＶＷＬとして選択し、選択されたワードライン電圧ＶＷＬを対応するライン２２７へ提供する。
（ワードライン電圧選択動作）
図１７はプログラム動作の時、図１６に図示されたワードライン電圧選択スイッチ回路１０５のワードライン電圧選択動作と関連された例示的なタイミング図である。図１６及び図１７を参照すれば、ワードライン電圧選択スイッチ回路１０５のワードライン電圧選択動作は次の通りである。以下では図１７に図示されたプログラム動作は２ステップ検証動作に進行されると仮定する。一方、２ステップ検証動作に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献１で説明される。
プログラム動作命令８０ｈへ入力された後、データを書き込むためのページに対応するアドレスＡＤＤＲ及び書き込むデータがローディングされる。データローディングが完了された後、ページプログラム動作命令１０ｈが入力される。ページプログラム動作命令１０ｈに応答して高電圧発生器（図２参照）１２１は活性化される。したがって、高電圧設定区間で、高電圧発生器１２１は高電圧ＶＰＰ、プログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、読出しパス電圧ＶＲＥＡＤを発生する。また、高電圧発生器１２１は読出しパス電圧ＶＲＥＡＤをページプログラム動作命令１０ｈの後、検証読出し区間の前に発生できる。
ビットライン設定区間で、第１番目プログラムループでは入出力回路（図示せず）は入力されたデータにしたがってビットラインプログラム電圧（例えば、接地電圧）又は、ビットライン禁止電圧（例えば、電源電圧）をビットラインに提供する。第２番目プログラムループからはビットラインプログラム電圧と、ビットライン禁止電圧と、前に遂行された２ステップ検証結果にしたがってビットラインフォーシング（ｆｏｒｃｉｎｇ）電圧（例えば、１Ｖ）とを提供する。ここで、ビットラインフォーシング電圧は２ステップ検証動作の時、プリ検証動作がパスされ、２ステップ検証区間でフェイルされたメモリセルに対応するビットラインに提供される。
プログラム実行区間で、ワードライン電圧選択スイッチ回路１０５は第１活性化信号ＥＮ１に応答してプログラム電圧ＶＰＧＭをワードライン電圧ＶＷＬとして選択する。選択されたワードライン電圧ＶＷＬは入力されたアドレスＡＤＤＲに対応するワードラインに入力される。
放電区間で、ワードライン電圧選択スイッチ回路１０５は第３活性化信号ＥＮ３に応答して選択されたワードラインに対応する少なくとも１つのライン（図１６参照）２２７のワードライン電圧ＶＷＬを放電させる。以後、検証読出し動作が遂行される。
検証読出し区間で、第１ワードライン電圧選択スイッチ回路１０５は第２活性化信号ＥＮ２に応答して読出し検証電圧ＶＲＶをワードライン電圧ＶＷＬとして選択する。ここで、読出し検証電圧ＶＲＶは負電圧であるか、或いは低電圧であり得る。
図１７に図示された検証読出し区間は、第１検証電圧Ｖ１を検証するための第１検証区間ＴＶ１、第２検証電圧Ｖ２を検証するための第２検証区間ＴＶ２、及び第３検証電圧Ｖ３を検証するための第３検証区間ＴＶ３を含む。
第１検証区間ＴＶ１は第１プリ検証電圧ＰＶ１で検証する１ステップ検証区間及び第１検証電圧Ｖ１で検証する２ステップ検証区間を含む。第１検証区間で、第１プリ検証電圧ＰＶ１と第１検証電圧Ｖ１とは負電圧である。第１検証区間ＴＶ１で、負電圧発生器（図２参照）１２３は活性化され、ウェル電圧用負電圧ＮＷＥＬＬを発生する。
第２検証区間ＴＶ２は第２プリ検証電圧ＰＶ２で検証する１ステップ検証区間及び第２検証電圧Ｖ２で検証する２ステップ検証区間を含み、第３検証区間ＴＶ３は第３プリ検証電圧ＰＶ３で検証する１ステップ検証区間及び第２検証電圧Ｖ３で検証する２ステップ検証区間を含む。第２検証区間ＴＶ２及び第３検証区間ＴＶ３で、低電圧発生器（図２参照）１２２は読出し検証電圧ＶＲＶとして電圧ＰＶ２、Ｖ２、ＰＶ３、Ｖ３を発生する。
実施形態において、第１検証区間ＴＶ１、第２検証区間ＴＶ２、及び第３検証区間ＴＶ３は同一な時間の間に進行され得る。
他の実施形態において、第１検証区間ＴＶ１、第２検証区間ＴＶ２、及び第３検証区間ＴＶ３の中で少なくとも１つは他の時間の間に進行され得る。一方、プログラム区間の可変に対する詳細な説明は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献５で説明される。
全て２ステップ検証動作が完了されれば、検証動作結果にしたがうパスフェイルがチェックされる。検証動作が失敗すれば、プログラム電圧ポンプ（図３参照）１３４はプログラム電圧ＶＰＧＭを所定の値程度上昇させたプログラム電圧ＶＰＧＭを発生する。また、各２ステップ検証動作でプリ検証区間でパスし、２ステップ検証区間でフェイルされたメモリセルに対応するビットラインにはビットラインフォーシング電圧を提供させた後、プログラム実行を再び開始する。検証動作が成功すれば、全般的なラインの電圧が放電される。
本発明の実施形態によるプログラム方法は、負のレベルＰＶ１、Ｖ１で２ステップ検証動作を遂行する。
図１８は図１７に図示された２ステップ検証動作を説明するための図面である。図１８を参照すれば、閾値電圧が目標プログラム状態Ｐに隣接する所定の区間内に属さないメモリセルＡはビットラインフォーシングが遂行されず、閾値電圧が目標プログラム状態Ｐに隣接する所定の区間内に属するメモリセルＢはビットラインフォーシングが遂行される。
本発明のプログラム動作が増加形パルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）と仮定する時、ワードライン電圧ＶＷＬはプログラムループが増加されることによって、所定の増加分ΔＩＳＰＰ程度増加されたプログラム電圧ＩＳＰＰを有する。ここで、ワードライン電圧ＶＷＬは所定の区間内に属さない複数のメモリセルＡ及び所定の区間内に属する複数のメモリセルＢに連結された選択ワードラインに提供される。
ビットライン電圧ＶＢＬはプログラム動作の時、ビットラインプログラム電圧ＢＬＰＶ（例えば、接地電圧）、ビットラインフォーシング電圧ＢＬＦＶ、及びビットラインプログラム禁止電圧（Ｂｉｔｌｉｎｅ Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ Ｖｏｌｔａｇｅ、例えば、電源電圧）の中でいずれか１つである。ここで、ビットラインフォーシング電圧ＢＬＦＶはビットラインプログラム電圧ＢＬＰＶより高く、ビットラインプログラム禁止電圧（例えば、電源電圧）より低い。
ビットラインプログラム電圧ＢＬＰＶが提供されるビットラインに連結されるメモリセル及びビットラインフォーシング電圧ＢＬＦＶが提供されるビットラインに連結されるメモリセルはプログラムされるセルであり、ビットラインプログラム禁止電圧が提供されるビットラインに連結されたメモリセルはプログラムされないセルである。
図１８を再び参照すれば、プログラム動作の時、ビットラインプログラム電圧ＢＬＰＶは所定の区間内に属さない複数のメモリセルＡに連結されたビットラインに提供され、ビットラインフォーシング電圧ＢＬＦＶは所定の区間内に属するメモリセルＢに連結されたビットラインに提供される。即ち、メモリセルＡに対応するビットラインにはプログラム電圧が提供され、メモリセルＢに対応するビットラインにはビットラインフォーシング電圧が提供される。
プログラムループが増加することにしたがうプログラム動作の時、プログラム速度が遅いメモリセルＡはワードライン電圧ＩＳＰＰを経験し、反面にプログラム速度が速いメモリセルＢはワードライン電圧ＩＳＰＰでビットラインフォーシング電圧ＢＬＦＶを引いた値ＩＳＰＰ−ＢＬＦＶを経験する。
これに、プログラム速度が遅いセルＡは、プログラム動作の時、プログラム速度が速いセルＢと比較してビットラインフォーシング電圧ＢＬＦＶ程度の電圧をさらに経験する。その結果として、プログラム速度が遅いセルＡはビットラインフォーシング電圧ＢＬＦＶに対応する電圧増加分程度のループ回数を減らし得る。
例えば、ビットラインプログラム電圧ＢＬＰＶが０Ｖであり、ビットラインフォーシング電圧ＢＬＦＶが１Ｖであると仮定すれば、プログラム速度が速いセルＢの場合、プログラム動作の時、ワードラインにプログラム電圧が提供され、ビットラインに１Ｖのビットラインフォーシング電圧ＢＬＦＶが提供される。反面に、プログラム速度が遅いセルＡの場合、プログラム動作の時、ワードラインにプログラム電圧が提供され、ビットラインに０Ｖが提供される。これを見る時、プログラム速度が遅いセルＡは、プログラム動作の時、プログラム速度が速いセルＢと比較しておよそ１Ｖをさらに受信する。プログラムループが増加することによって、０．３Ｖが増加すると仮定する時、およそ３〜４回のプログラムループの減少が予想される。
実施形態において、次にプログラムループでプログラム速度が遅いメモリセルＡが所定の区間内に進入しても、目標プログラム状態Ｐに到達する時までメモリセルＡにビットラインフォーシングが遂行されない。しかし、本発明は必ずここに制限される必要がない。他の実施形態において、次にプログラムループで所定の区間内に進入する時、メモリセルＡにビットラインフォーシングが遂行できる。
本発明の実施形態による不揮発性メモリ装置はプログラム動作の時、プログラム速度が遅いメモリセルＡに対してビットラインフォーシングを遂行しないことによって、ループ回数を減らし得る。
一方、プログラム速度が遅いセルＡとプログラム速度が速いセルＢとの判別動作、即ち、メモリセルのビットラインフォーシングの可否の決定はプリ検証と２ステップ検証区間から判別され得る。例えば、プリ検証動作結果として、パスされ、２ステップ検証区間でフェイルされたメモリセルはプログラム速度が速いセルＢによって判別される。プリ検証動作結果がフェイルであれば、メモリセルはプログラム速度が遅いセルＡとして判別され得る。
本発明によるプログラム動作は必ず２ステップ検証動作で進行される必要がない。本発明によるプログラム動作は２ステップ検証動作或いは１ステップ検証動作で進行され得る。
図１９は図１８に図示されたワードライン電圧選択スイッチ回路１０５のワードライン電圧選択動作と関連されたその他のタイミング図である。図１９に図示されたプログラム動作は１ステップ検証動作で進行される。
プログラム動作命令８０ｈに入力された後、データを書き込むためのページに対応するアドレスＡＤＤＲ及び書き込むデータがローディングされる。データローディングが完了された後、ページプログラム動作命令１０ｈが入力される。ページプログラム動作命令１０ｈに応答して高電圧発生器（図２参照）１２１は活性化される。したがって、高電圧設定区間で、高電圧発生器１２１は高電圧ＶＰＰ、プログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、読出しパス電圧ＶＲＥＡＤを発生する。
ビットライン設定区間で、入出力回路（図示せず）は第１番目プログラムループの間は入力されたデータ、第２番目プログラムループからは検証読出し結果にしたがってビットラインプログラム電圧（例えば、接地電圧）及びビットライン禁止電圧（例えば、電源電圧）の中でいずれか１つを提供する。
プログラム実行区間で、ワードライン電圧選択スイッチ回路１０５は第１活性化信号ＥＮ１に応答してプログラム電圧ＶＰＧＭをワードライン電圧ＶＷＬとして選択する。選択されたワードライン電圧ＶＷＬは入力されたアドレスＡＤＤＲに対応するワードラインに提供される。
放電区間で、ワードライン電圧選択スイッチ回路１０５は第３活性化信号ＥＮ３に応答して選択されたワードラインに対応する少なくとも１つのライン（図２２参照）２２７のワードライン電圧ＶＷＬを放電させる。以後検証読出し動作が遂行される。
検証読出し区間で、第１ワードライン電圧選択スイッチ回路１０５は第２活性化信号ＥＮ２に応答して読出し検証電圧ＶＲＶをワードライン電圧ＶＷＬとして選択する。ここで、読出し検証電圧ＶＲＶは負電圧であるか、或いは低電圧であり得る。
図１９に図示された検証読出し区間は、第１検証電圧Ｖ１を検証するための第１検証区間ＴＶ１、第２検証電圧Ｖ２を検証するための第２検証区間ＴＶ２、及び第３検証電圧Ｖ３を検証するための第３検証区間ＴＶ３を含む。
第１検証区間ＴＶ１で、第１検証電圧Ｖ１は負電圧である。第１検証区間ＴＶ１で、負電圧発生器（図２参照）１２３は活性化され、ウェル電圧用負電圧ＮＷＥＬＬを発生する。
第２検証区間ＴＶ２及び第３検証区間ＴＶ３で、低電圧発生器（図２参照）１７２は読出し検証電圧ＶＲＶを発生する。
２ステップ検証動作が完了されれば、検証動作結果にしたがうパスフェイルがチェックされる。検証動作が失敗すれば、プログラム電圧ポンプ（図３参照）１３４はプログラム電圧ＶＰＧＭを所定の値程度上昇させたプログラム電圧ＶＰＧＭを発生する。この時、発生されたプログラム電圧ＶＰＧＭは新しいプログラム電圧ＶＰＧＭである。検証動作が成功すれば、全般的なラインの電圧が放電される。
本発明の実施形態によるプログラム方法は、負のレベルＶ１で１ステップ検証動作を遂行する。
（選択ラインドライバー回路）
図２０は図２に図示された選択ラインドライバー回路１０６を例示的に示す図面である。図２０を参照すれば、選択ラインドライバー回路１０６はワードライン電圧選択トランジスター２３１、読出しパス電圧選択トランジスター２３２、パス電圧選択トランジスター２３３、放電選択トランジスター２３４、ワードライン電圧選択スイッチ２３５、読出しパス電圧選択スイッチ２３６、パス電圧選択スイッチ２３７、及びレベルシフタ２３８を含む。
ワードライン電圧選択トランジスター２３１はワードライン電圧ＶＷＬが提供されるライン２２７と選択ラインＳｌ＜Ｎ＞との間に連結される。ここで、選択ラインＳｌ＜Ｎ＞はＮ番目選択ラインである。ここで、Ｎは０より大きい整数である。ワードライン電圧選択トランジスター２３１は活性化信号ＥＮ１＿Ｓに応答してターンオンされる。ここで、活性化信号ＥＮ１＿Ｓはプログラム実行区間でハイレベルであり得る。ワードライン電圧選択トランジスター２３１のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
読出しパス電圧選択トランジスター２３２は読出しパス電圧ＶＲＥＡＤが提供されるライン２２８と選択ラインＳＩ＜Ｎ＞との間に連結される。読出しパス電圧選択トランジスター２３２は活性化信号ＥＮ２＿Ｓに応答してターンオンされる。ここで、活性化信号ＥＮ２＿Ｓは読出し動作区間或いは検証読出し区間でハイレベルであり得る。読出しパス電圧選択トランジスター２３２のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
パス電圧選択トランジスター２３３はパス電圧ＶＰＡＳＳが提供されるライン２２９と選択ラインＳｌ＜Ｎ＞との間に連結される。パス電圧選択トランジスター２３３は活性化信号ＥＮ３＿Ｓに応答してターンオンされる。ここで、活性化信号ＥＮ３＿Ｓはプログラム実行区間でハイレベルであり得る。パス電圧選択トランジスター２３３のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
放電選択トランジスター２３４は活性化信号ＥＮ４＿Ｓに応答して選択ラインＳｌ＜Ｎ＞放電の可否を決定する。放電選択トランジスター２３４は選択ラインＳｌ＜Ｎ＞と接地端との間に連結される。放電選択トランジスター２３４のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
一方、ワードライン電圧選択スイッチ２３５、読出しパス電圧選択スイッチ２３６、パス電圧選択スイッチ２３７は、図１５に図示された選択スイッチ回路２１３と同様に具現され得る。
レベルシフタ２３８は活性化信号ＥＮ４＿Ｓのレベルを変換して放電選択トランジスター２３４のゲートへ入力する。レベルシフタ２３８は活性化信号ＥＮ４＿Ｓを受信する正入力端Ｉｎ、活性化信号ＥＮ４＿Ｓの反転信号ｎＥＮ４＿Ｓを受信する負入力端ｎＩｎ、ウェル電圧用負電圧ＮＷＥＬＬを受信するウェル電圧端Ｖｎｅｇ、及び活性化信号ＥＮ４＿Ｓに対応する変換されたレベルを出力する出力端Ｏｕｔを含む。一方、レベルシフタ２３８は、図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
説明を簡単にするために、図２０では１つの選択ラインドライバーを示し、図２の選択ラインドライバー回路１０６には１つのメモリブロックに含まれるワードラインの個数に対応する個数程度の選択ラインドライバーを包含できる。
本発明の実施形態による選択ラインドライバー回路１０６は活性化信号ＥＮ１＿Ｓ〜ＥＮ４＿Ｓ、ｎＥＮ４＿Ｓに応答してワードライン電圧ＶＷＬ、読出しパス電圧ＶＲＥＡＤ、及びパス電圧ＶＰＡＳＳの中でいずれか１つを対応する選択ラインＳＩ＜Ｎ＞に提供する。
（選択ライン選択スイッチ回路）
図２１は図２に図示された選択ライン選択スイッチ回路１０７の１つを例示的に示す図面である。図２１を参照すれば、選択ライン選択スイッチ回路１０７は第１及び２電源電圧選択トランジスター２４１、２４４、第１及び第２選択ライン選択トランジスター２４２、２４５、第１及び２放電選択トランジスター２４３、２４６、第１及び２電源電圧選択スイッチ２４７、２５０、第１及び第２選択ライン選択スイッチ２４８、２５１、及び第１及び第２レベルシフタ２５０、２５２を含む。
第１電源電圧選択トランジスター２４１は活性化信号ＥＮ１＿ＳＳに応答して第１選択ラインＳｌ＿１＜Ｎ＞に電源電圧ＶＤＤを提供する。第１電源電圧選択トランジスター２４１のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第１選択ライン選択トランジスター２４２は活性化信号ＥＮ２＿ＳＳに応答して選択ラインＳｌ＜Ｎ＞を第１選択ラインＳｌ＿１＜Ｎ＞に連結する。第１選択ライン選択トランジスター２４２のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第１放電選択トランジスター２４３は活性化信号ＥＮ３＿ＳＳに応答して第１選択ラインＳｌ＿１＜Ｎ＞放電の可否を決定する。放電選択トランジスター２４３は第１選択ラインＳｌ＿１＜Ｎ＞と接地端との間に連結される。放電選択トランジスター２４３のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第２電源電圧選択トランジスター２４４は活性化信号ＥＮ４＿ＳＳに応答して第２選択ラインＳｌ＿２＜Ｎ＞に電源電圧ＶＤＤを提供する。第２電源電圧選択トランジスター２４４のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第２選択ライン選択トランジスター２４５は活性化信号ＥＮ５＿ＳＳに応答して選択ラインＳｌ＜Ｎ＞を第２選択ラインＳｌ＿２＜Ｎ＞に連結する。第２選択ライン選択トランジスター２４５のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第２放電選択トランジスター２４６は活性化信号ＥＮ６＿ＳＳに応答して第２選択ラインＳｌ＿２＜Ｎ＞放電の可否を決定する。第２放電選択トランジスター２４６は第１選択ラインＳｌ＿１＜Ｎ＞と接地端との間に連結される。放電選択トランジスター２４３のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
一方、選択スイッチ２４７、２４８、２５０、２５１は、図１５に図示された選択スイッチ２１３と同様に具現され得る。
一方、レベルシフタ２５０、２５２は、図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
本発明の実施形態による選択スイッチ回路１０７は活性化信号ＥＮ１＿ＳＳ〜ＥＮ６＿ＳＳ、ｎＥＮ３＿ＳＳ、ｎＥＮ６＿ＳＳに応答して選択ラインＳＩ＜Ｎ＞を第１選択ラインＳＩ＿１＜Ｎ＞及び第２選択ラインＳＩ＿２＜Ｎ＞の中でいずれか１つに電気的に連結する。
（ウェル電圧選択スイッチ回路）
図２２は図２に図示されたウェル電圧選択スイッチ回路１０８を例示的に示す図面である。図２２を参照すれば、ウェル電圧選択スイッチ回路１０８は第１及び第２ウェル電圧選択トランジスター２６１、２６２、第１及び第２抵抗２６３、２６４、第１及び２放電選択トランジスター２６５、２６６、第１及び第２ウェル電圧選択スイッチ２６７、２６８、第１及び第２レベルシフタ２６９、２７０を含む。
第１ウェル電圧選択トランジスター２６１は活性化信号ＥＮ１＿Ｗに応答してウェル電圧用負電圧ＮＷＥＬＬが提供されるライン２７１と第１ウェル電圧ＶＷＥＬＬ１が提供されるライン２７３を電気的に連結する。第１ウェル電圧選択トランジスター２６１のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第２ウェル電圧選択トランジスター２６２は活性化信号ＥＮ２＿Ｗに応答してウェル電圧用負電圧ＮＷＥＬＬが提供されるライン２７１と第２ウェル電圧ＶＷＥＬＬ２が提供されるライン２７４とを電気的に連結する。第２ウェル電圧選択トランジスター２６２のウェルは、深いｎ形ウェルの内に具備されたｐ形ウェルであり、ウェル電圧用負電圧ＮＷＥＬＬを受信する。
第１抵抗２６３は第１ウェル電圧ＶＷＥＬＬ１が提供されるライン２７３に連結された一端を有する。第１抵抗２６３は、放電動作の時、瞬間的に多い電流が流れないようにする。その理由は高電圧（例えば、２０Ｖ以上）が瞬間的に０Ｖに放電される時、スナップバック（ｓｎａｐ ｂａｃｋ）現象が発生されるトランジスターの異常動作が発生されるためである。
第２抵抗２６４は第２ウェル電圧ＶＷＥＬＬ２が提供されるライン２７４に連結された一端を有する。第２抵抗２６４は、放電動作の時、瞬間的に多い電流が流れないようにする。
第１放電選択トランジスター２６５は第１抵抗２６３の他端と接地端との間に連結され、活性化信号ＥＮ３＿Ｗに応答して第１ウェル電圧ＶＷＥＬＬ１が提供されるライン２７３の放電の可否を決定する。
第２放電選択トランジスター２６６は第２抵抗２６４の他端と接地端との間に連結され、活性化信号ＥＮ４＿Ｗに応答して第２ウェル電圧ＶＷＥＬＬ２が提供されるライン２７４の放電の可否を決定する。
一方、第１及び第２ウェル電圧選択スイッチ２６７、２６８は、図１５に図示された選択スイッチ２１３と同様に具現され得る。
一方、第１及び第２レベルシフタ２６７、２６８は、図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
本発明の実施形態によるウェル電圧選択スイッチ回路１０８は活性化信号ＥＮ１＿Ｗ〜ＥＮ４＿Ｗ、ｎＥＮ３＿Ｗ、ｎＥＮ４＿Ｗに応答してウェル電圧用負電圧ＮＷＥＬＬを第１ウェル電圧ＶＷＥＬＬ１及び第２ウェル電圧ＶＷＥＬＬ２の中でいずれか１つに利用する。
（ローデコーダーの第１実施形態）
図２３は図２に図示されたローデコーダー１０９に対する第１実施形態を示す図面である。図２３を参照すれば、ローデコーダー１０９はプルアップ回路２８１、プルダウン回路２８２、及び電圧伝送回路２８３を含む。図２３では説明を簡単にするために１つのローデコーダーを図示した。しかし、発明の実施形態による不揮発性メモリ装置は複数のメモリブロックに対応する複数のローデコーダーを含むことは当業者に広く知られている。
プルアップ回路２８１は高電圧ＶＰＰとブロックワードラインＢＷＬとの間に連結され、電圧伝送活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰを提供する。ここで、活性化信号ＥＮは入力されたアドレスＡＤＤＲにしたがって決定される電圧伝送活性化信号及び放電信号の組合で決定され得る。
プルアップ回路２８１は第１デプレショントランジスターＮＨＤ１、ＰＭＯＳトランジスターＰＨ、及び第１インバータＩＮＶ１を含む。第１デプレショントランジスターＮＨＤ１は高電圧ＶＰＰに連結されたドレーン及びブロックワードラインＢＷＬに連結されたゲートを包含する。高電圧用ＰＭＯＳトランジスターＰＨはデプレショントランジスターＮＨＤ１のソースに連結されたソース、ブロックワードラインＢＷＬに連結されたドレーン、及び電圧伝送活性化信号ＥＮが反転された信号が入力されるゲートを含む。ここで、電圧伝送活性化信号ＥＮの反転信号は第１インバータＩＮＶ１の出力である。プルアップ回路２８１はハイレベルの電圧伝送活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰを提供する。ブロックワードラインＢＷＬに高電圧ＶＰＰが提供される過程は次の通りである。
ハイレベルの電圧伝送活性化信号ＥＮが入力されれば、第１インバータＩＮＶ１はローレベルの信号を出力する。出力されたローレベルの信号に応答して高電圧用ＰＭＯＳトランジスターＰＨはターンオンされる。この時、ブロックワードラインＢＷＬの初期レベルが０Ｖであると仮定する。したがって、第１デプレショントランジスターＮＨＤ１はＯＶのゲート電圧に応答して第１デプレショントランジスターＮＨＤ１の閾値電圧（例えば、およそ２Ｖ）をブロックワードラインＢＷＬに提供する。したがって、ブロックワードラインＢＷＬの電圧が上昇される。同時に上昇されたブロックワードラインＢＷＬの電圧はフィードバックされて第１デプレショントランジスターＮＨＤ１のゲートへ入力される。第１デプレショントランジスターＮＨＤ１はフィードバックされた電圧に応答してブロックワードラインＢＷＬの電圧を上昇させる。第１デプレショントランジスターＮＨＤ１はブロックワードラインＢＷＬの電圧が急激に上昇されることを防止する。このような過程が反復されることによって、ブロックワードラインＢＷＬの電圧は高電圧ＶＰＰまで上昇される。
反面に、ローレベルの電圧伝送活性化信号ＥＮが入力されれば、第１インバータＩＮＶ１はハイレベルの信号を出力する。出力されたハイレベルの信号に応答して高電圧用ＰＭＯＳトランジスターＰＨはターンオフされる。
プルダウン回路２８２は電圧伝送活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰが提供される時、ブロックワードラインＢＷＬをローデコーダー１０９のウェルに提供される電圧から電気的に遮断させる。また、プルダウン回路２８２は電圧伝送活性化信号ＥＮの反転信号に応答してローデコーダー１２のウェルをブロックワードラインＢＷＬに電気的に連結させる。即ち、プルダウン回路２８２は電圧伝送活性化信号ＥＮの反転信号に応答してブロックワードラインＢＷＬにローデコーダーのウェルに提供するウェル電圧を提供する。
プルダウン回路２８２は第２デプレショントランジスターＮＨＤ２、低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２、高電圧用ＮＭＯＳトランジスターＮＨ１〜ＮＨ４、及び第１及び第２インバータＩＮＶ１、ＩＮＶ２を含む。
第２デプレショントランジスターＮＨＤ２はブロックワードラインＢＷＬ及び遮断ノードＮＦＤの間に連結され、ハイレベルの電圧伝送活性化信号ＥＮに応答してプルダウン回路２８２をブロックワードラインＢＷＬから電気的に遮断させ、ローレベルの電圧伝送活性化信号ＥＮに応答してプルダウン回路２８２をブロックワードラインＢＷＬから電気的に連結する。
ハイレベルの電圧伝送活性化信号ＥＮに応答してプルダウン回路２８２がブロックワードラインＢＷＬから電気的に遮断される過程は次の通りである。第１インバータＩＮＶ１はハイレベルの電圧伝送活性化信号ＥＮに応答してローレベルの信号を出力する。ローレベルの信号に応答してＰＭＯＳトランジスターＰＬ１がターンオンされる。低電圧用ＰＭＯＳトランジスターＰＬ１のターンオンにしたがって電源電圧ＶＤＤが第３高電圧用ＮＭＯＳトランジスターＮＨ３のゲートへ入力される。したがって、第３高電圧用ＮＭＯＳトランジスターＮＨ３がターンオンされる。これに遮断ノードＮＦＤに電源電圧ＶＤＤが提供される。この時、第２デプレショントランジスターＮＨＤ２の閾値電圧程度遮断ノードＮＦＤの電圧がさらに上昇すれば、第２デプレショントランジスターＮＨＤ２はシャットオフされる。したがって、プルダウン回路２８２はハイレベルのブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬから電気的に遮断される。
一方、第２デプレショントランジスターＮＨＤ２は放電動作の時、ブロックワードラインＢＷＬの高電圧ＶＰＰが急激に放電されることを防止する。
次に、ローレベルの電圧伝送活性化信号ＥＮに応答してプルダウン回路２８２がブロックワードラインＢＷＬから電気的に連結される過程は次の通りである。ローレベルの電圧伝送活性化信号ＥＮが入力されれば、第１インバータＩＮＶ１はハイレベルの信号を出力し、第２インバータＩＮＶ２は第１インバータＩＮＶ１から出力されたハイレベルの信号を受信してローレベルの信号を出力する。第２インバータＩＮＶ２から出力されたローレベルの信号に応答して第２低電圧用ＰＭＯＳトランジスターＰＬ２がターンオンされ、ターンオンされたＰＭＯＳトランジスターＰＬ２にしたがって電源電圧ＶＤＤは高電圧用ＮＭＯＳトランジスターＮＨ４のゲートに提供される。したがって、高電圧用ＮＭＯＳトランジスターＮＨ４がターンオンされる。したがって、遮断ノードＮＦＤに第１ウェル電圧ＶＷＥＬＬ１が提供される。第１遮断ノードＮＦＤの第１ウェル電圧ＶＷＥＬＬ１は第２デプレショントランジスターＮＨＤ２を通じてブロック選択ラインＢＷＬに提供される。
一方、ブロックワードラインＢＷＬの電圧が０Ｖであれば、遮断ノードＮＦＤの第１ウェル電圧ＶＷＥＬＬ１は第２デプレショントランジスターＮＨＤ２によってブロックワードラインＢＷＬに提供される。反面に、ブロックワードラインＢＷＬの電圧が高電圧ＶＰＰであれば、第２デプレショントランジスターＮＨＤ２はブロックワードラインＢＷＬの高電圧ＶＰＰを放電させる。結局、ブロックワードラインＢＷＬの電圧は第１ウェル電圧ＶＷＥＬＬ１になる。
電圧伝送回路２８３はブロックワードラインＢＷＬに提供される高電圧ＶＰＰに応答して選択ラインＳ０〜Ｓ６３、ストリングラインＳＳ、及び接地ラインＧＳの各々をワードラインＷＬ０〜ＷＬ６３、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに連結する。説明を簡単にするためにワードラインの個数を６４個に限定した。しかし、本発明のワードラインの個数がここに限定されない。
第１マット（図２参照）１０１の複数のメモリブロックは選択ラインＳＯ〜Ｓ６３を共有する。プログラム／読出し／消去動作の時電圧発生器（図２を参照）１０３で発生された電圧（例えば、プログラム電圧、パス電圧、読出し電圧、検証電圧）は選択ラインＳ０〜Ｓ６３に提供される。また、複数のメモリブロックはストリングラインＳＳと接地ラインＧＳとも共有する。
電圧伝送回路２８３は複数のブロック選択トランジスターＢＴＳ、ＢＴ０〜ＢＴ６３、ＢＴＧを含む。ブロック選択トランジスターＢＴＳ、ＢＴ０〜ＢＴ６３、ＢＴＧのゲート全てがブロックワードラインＢＷＬに連結される。ブロック選択トランジスターＢＴＳ、ＢＴ０〜ＢＴ６３、ＢＴＧのウェルは第１ウェル電圧ＶＷＥＬＬ１が提供されるように具現される。
一方、第１及び第２低電圧用ＰＭＯＳトランジスターＰＬ１、ＰＬ２及び第１乃至第４高電圧用ＮＭＯＳトランジスターＮＨ１、ＮＨ２、ＮＨ３、ＮＨ４はレベルシフタ２８４を構成する。ここで、レベルシフタ２８４は、図１１に図示されたレベルシフタＬＳ０と同様に具現され得る。
図２４は本発明によるローデコーダーの工程断面図を例示的に示す図面である。図２４を参照すれば、巨大な１つのウェル３０１にマット３１０、ローデコーダー３２０、及びロジック回路３３０が形成される。マット３１０及びローデコーダー３２０の間を絶縁させるための分離膜３０２、ローデコーダー３２０、及びロジック回路３３０を絶縁させるための分離膜３０３、３０４が形成される。
マット３１０の場合には、Ｐ形ウェル３０１内に深いＮ形ウェル３１２が形成され、このようなＮ形ウェル３１２内にＰ形ウェル３１４が形成される。ここで、Ｐ形ウェル３１４上にＮ形アクティブ層３１６を利用するメモリセルが形成され得る。
ローデコーダー３２０の場合には、Ｐ形ウェル３０１内に深いＮ形ウェル３２２が形成され、このようなＮ形ウェル３２２内にＰ形ウェル３２４が形成される。ここで、Ｐ形ウェル３２４の上に、Ｎ形アクティブ層３２８を利用する回路（例えば、図２３に図示されたローデコーダー１０９）が形成され得る。
上述したローデコーダー３２０のウェルはＰ形ウェル３２４を意味する。Ｐ形ウェル３２４にウェル電圧ＶＷＥＬＬ１が提供され、Ｎ形アクティブ層３２８に高電圧ＶＰＰが提供される。図示されていないが、コンタクトを通じてＰ形ウェル３２４にウェル電圧ＶＷＥＬＬ１が提供され得る。
Ｎ形ウェル３２２のバイアス条件は、０Ｖ或いは電源電圧ＶＤＤが提供される。Ｎ形ウェル３２２はＰ形ウェル３２４との逆バイアス条件を満足させることによって、ＰＮジャンクションで順電流（ｆｏｒｗａｒｄ ｃｕｒｒｅｎｔ）が流れることを防止する。
Ｐ形ウェル３２４のバイアス条件は、ワードラインに負電圧が伝送される時には負電圧が提供され、負電圧の非使用のときには０Ｖが提供される。
図２４に図示された工程断面図で分かるようにＰ形ウェル３２４とＮ形アクティブ層３２８との間に形成されたＰ−Ｎジャンクションが形成される。仮に、高電圧ＶＰＰが提供されるトランジスターでＰ形ウェル３２４に提供されるウェル電圧ＶＷＥＬＬ１が負電圧である時、Ｐ−Ｎジャンクションに掛かられる電圧は、高電圧ＶＰＰに負電圧の絶対値を加えた値である。これによって、Ｐ形ウェル３２４に負電圧が提供され、高電圧ＶＰＰが提供されるトランジスターのＰ−Ｎジャンクションは破壊される可能性がある。このようなＰ−Ｎジャンクションの破壊を防止するために、Ｐ形ウェル３２４に負電圧が提供される時、高電圧ＶＰＰの電圧レベルが可変され得る。例えば、Ｐ形ウェル３２４に負電圧が提供される時、高電圧ＶＰＰの電圧レベルが低くなる。
（高電圧可変方法）
下の図２５乃至図２８では高電圧可変方法に対して説明する。
図２５は図２に図示された不揮発性メモリ装置１００のプログラム動作の時、電圧制御方法に対する実施形態を概略的に示す図面である。図２５を参照すれば、プログラム動作の時電圧制御方法は次のように進行される。
先ず、入力アドレスＡＤＤＲによって選択されたメモリブロックの場合に、活性化信号ＥＮはハイレベルを有する。第１プログラムループ０のプログラム実行区間で制御ロジック（図２参照）１１１は０Ｖのウェル電圧ＶＷＥＬＬを提供し、第１レベルＶＰＰＨを有する高電圧ＶＰＰが発生されるように高電圧発生器（図２参照）１２１を制御する。この時、ローデコーダー（図２参照）１０９、１１０はハイレベルの活性化信号ＥＮに応答して選択されたブロックワードラインＢＷＬに第１レベルＶＰＰＨを有する高電圧ＶＰＰを提供する。
以後、第１プログラムループ０の検証読出し区間で制御ロジック１１１は負のレベルＮＷＶを有するウェル電圧ＶＷＥＬＬが発生されるように負電圧発生器（図２参照）１２３を制御し、第２レベルＶＰＰＬを有する高電圧ＶＰＰが発生されるように高電圧発生器１２１を制御する。ここで、第２レベルＶＰＰＬは第１レベルＶＰＰＨより低い。また、第２レベルＶＰＰＬと負のレベルＮＷＶの差異はデプレショントランジスター（図２４参照）ＮＨＤ２のジャンクション破壊電圧（例えば、３０Ｖ）より大きくない。この時、ローデコーダー１０９、１１０はハイレベルの活性化信号ＥＮに応答して選択されたブロックワードラインＳｅｌ．ＢＷＬに第２レベルＶＰＰＬを有する電圧を提供する。
一方、入力アドレスＡＤＤＲによって非選択されたメモリブロックの場合に、活性化信号ＥＮはローレベルを有する。第１プログラムループ０のプログラム実行区間で、ローレベルの活性化信号ＥＮに応答して非選択されたブロックワードラインＵｎｓｅｌ．ＢＷＬｓに０Ｖのウェル電圧ＶＷＥＬＬが提供される。
以後、第１プログラムループ０の検証読出し区間で、ローレベルの活性化信号ＥＮに応答して非選択されたブロックワードラインＵｎｓｅｌ．ＢＷＬｓに負のレベルＮＷＶを有するウェル電圧ＶＷＥＬＬが提供される。
第１プログラムループ０で上述した過程は、次にプログラムループ１、２、…に同様に適用される。
上述したように、不揮発性メモリ装置１００は検証区間で負のレベルを有するウェル電圧提供される時高電圧ＶＰＰのレベルを低くする。
図２６はプログラム動作の時、ウェル電圧と高電圧との制御方法を示す第１実施形態である。図２６を参照すれば、第１検証読出し動作がパスされる時まで、第１検証区間でウェル電圧ＶＷＥＬＬは第１負のレベルＮＷＶ１を有し、高電圧ＶＰＰはレベルＶＰＰＬ１を有する。第１検証読出し動作がパスされた後には、第１検証区間でウェル電圧ＶＷＥＬＬは０Ｖを有し、高電圧ＶＰＰはレベルＶＰＰＨを有する。
第２検証読出し動作がパスされる時まで、第２検証区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＶ２を有し、高電圧ＶＰＰはレベルＶＰＰＬ２を有する。ここで、第２負のレベルＮＷＶ２は第１負のレベルＮＶＷ１より高く、レベルＶＰＰＬ２はレベルＶＰＰＬ１より高い。第２検証読出し動作がパスされた後には、第２検証区間でウェル電圧ＶＷＥＬＬは０Ｖを有し、高電圧ＶＰＰはレベルＶＰＰＨを有する。
一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図２６に示したように点線の第１検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。
上述したように、第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは０Ｖである。しかし、第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは必ず０Ｖである必要がない。第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＬ２より高いレベルを有する。
図２７はプログラム動作の時、ウェル電圧と高電圧の制御方法を示す第２実施形態である。図２７を参照すれば、第１検証読出し動作がパスされる時まで、高電圧ＶＰＰは第１レベルＶＰＰ１を有する。この時、第１検証区間でウェル電圧ＶＷＥＬＬは第１負のレベルＮＷＶ１を有し、第２検証区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＶ２を有する。第１検証読出し動作がパスされた後から第２検証読出し動作がパスされる時まで、高電圧ＶＰＰは第２レベルＶＰＰ２を有する。この時、第２検証区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＶ２を有する。第２検証読出し動作がパスされた後から第３検証読出し動作がパスされる時まで、高電圧ＶＰＰは第３レベルＶＰＰ３を有する。
一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図２７に示したように点線の第１検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。
上述したように、第１検証読出し動作がパスされる時まで第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは０Ｖであり、第２検証読出し動作がパスされる時まで第２検証区間外の区間でウェル電圧ＶＷＥＬＬは０Ｖである。しかし、第１検証読出し動作がパスされる時まで第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは０Ｖであり、第２検証読出し動作がパスされる時まで第２検証区間外の区間でウェル電圧ＶＷＥＬＬは０Ｖである必要がない。第１検証読出し動作がパスされる時まで第１或いは第２検証区間外の区間及び第２検証読出し動作がパスされる時まで第２検証区間外の区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＬ２より高いレベルを有する。第１或いは第２検証区間外の区間でウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＬ２より高いレベルを有する。
図２８はプログラム動作の時、ウェル電圧と高電圧の制御方法を示す第３実施形態である。図２８を参照すれば、第１検証読出し動作がパスされる時まで、高電圧ＶＰＰは第１レベルＶＰＰ１を有し、ウェル電圧ＶＷＥＬＬは第１負のレベルＮＷＶ１を有する。第１検証読出し動作がパスされた後から第２検証読出し動作がパスされる時まで、高電圧ＶＰＰは第２レベルＶＰＰ２を有し、ウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＶ２を有する。第２検証読出し動作がパスされた後から第３検証読出し動作がパスされる時まで、高電圧ＶＰＰは第３レベルＶＰＰ３を有する。
一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図２８に示したように点線の第１検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。
上述したように、第２検証読出し動作がパスされた後には、ウェル電圧ＶＷＥＬＬは０Ｖである。しかし、第２検証読出し動作がパスされた後に、ウェル電圧ＶＷＥＬＬは必ず０Ｖである必要がない。第２検証読出し動作がパスされた後に、ウェル電圧ＶＷＥＬＬは第２負のレベルＮＷＬ２より高いレベルを有する。
一方、プログラム動作の時ウェル電圧可変に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献１で説明される。
（ローデコーダーの他の実施形態）
図２３に図示されたローデコーダー１０９はプルダウン回路２８２で高電圧用ＮＭＯＳトランジスターＮＨ１〜ＮＨ４を利用した。しかし、本発明が必ずここに限定される必要はない。本発明のローデコーダーは低電圧用ＮＭＯＳトランジスターを利用することもできる。図２９は本発明によるローデコーダーに対する第２実施形態を示す図面である。図２９を参照すれば、ローデコーダー１０５＿１は、図２３に図示されたローデコーダー１０９と比較して高電圧用ＮＭＯＳトランジスターを利用しなくて低電圧用ＮＭＯＳトランジスターＮＬ１〜ＮＬ４を利用して具現されたプルダウン回路を含む。
図２３に図示されたローデコーダー１０９はプルダウン回路２８２で低電圧用ＰＭＯＳトランジスターＰＬ１〜ＰＬ２を利用した。しかし、本発明が必ずここに限定される必要はない。本発明のローデコーダーは高電圧用ＰＭＯＳトランジスターを利用することもできる。図３０は本発明によるローデコーダーに対する第３実施形態を示す図面である。図３０を参照すれば、ローデコーダー１０５＿２は、図２３に図示されたローデコーダー１０９と比較して低電圧用ＰＭＯＳトランジスターを利用しなくて高電圧用ＰＭＯＳトランジスターＰＨ１〜ＰＨ２を利用して具現されたプルダウン回路を含む。
（プログラム方法）
図３１は本発明によるプログラム方法に対する第１実施形態を示すフローチャートである。図３１を参照すれば、プログラム方法は次のように進行される。説明を簡単にするために、不揮発性メモリ装置が図２に図示された不揮発性メモリ装置１００であると仮定する。
プログラム動作の時、プログラムされるデータが入出力回路（図示せず）の各ページバッファ（図示せず）にローディングされる（Ｓ１０１）。制御ロジック（図２参照）１１１は第１プログラムループを進行させる（Ｓ１０９）。
制御ロジック１１１はプログラム動作に必要である高電圧ＶＰＰ、プログラム電圧ＶＰＧＭ、プログラムパス電圧ＶＰＡＳＳ、ペリ電圧ＶＬＶ、読出し検証電圧ＶＲＶ等を発生するように電圧発生回路（図２参照）１０３を制御する（Ｓ１１０）。
制御ロジック１１１はページバッファにローディングされたデータにしたがってビットラインを設定する（Ｓ１２０）。例えば、プログラムデータ（例えば、‘０’）に対応するビットラインには０Ｖが提供され、プログラム禁止データ（例えば、‘１’）に対応するビットラインには電源電圧ＶＤＤが提供され得る。また、検証動作が２ステップ検証動作に進行される時、１ステップ検証が完了されたメモリセルに対応するビットラインにはビットラインフォーシング電圧（例えば、１Ｖ）が提供される。
以後、非選択されたワードラインにパス電圧ＶＰＡＳＳが提供され、選択されたワードラインにプログラム電圧ＶＰＧＭが提供される（Ｓ１３０）。ここで、プログラム電圧ＶＰＧＭの電圧レベルはプログラムループの回数にしたがって所定の値程度増加される。
実施形態において、プログラム電圧ＶＰＧＭが提供される前に選択されたワードラインに所定の時間の間にパス電圧が提供され得る。以後、プログラムリカバリ動作が遂行される。このようなプログラムリカバリ動作では、ワードラインＷＬ０〜ＷＬＭ及びストリング選択ラインＳＳＬに提供されたバイアス電圧が放電され、ビットラインＢＬ０〜ＢＬｎ−１に提供された電圧が放電される。
以後、制御ロジック１１１は検証動作を開始し、検証動作に負電圧が必要であるか否かを判別する（Ｓ１４０）。仮に、検証動作に負電圧が必要としなければ、Ｓ１６０段階が進入される。反面に、検証動作に負電圧が必要であれば、制御ロジック１１１は負電圧発生器１２３を活性化させて必要である負電圧ＮＷＬ及びウェル電圧用負電圧ＮＷＥＬＬを発生させる（Ｓ１５０）。
制御ロジック１１１の制御にしたがって検証動作が遂行され、検証動作が成功したか、或いは失敗したかが判別される（Ｓ１６０）。ここで、検証動作は２ステップ検証に進行され得る。
検証動作が失敗すれば、制御ロジック１１１はプログラムループが最大であるか否かを判別する（Ｓ１７０）。仮に、プログラムループが最大であれば、プログラム失敗であると処理される。
反面に、プログラムループが最大でなければ、プログラムループの回数が１程度増加される。以後、Ｓ１３０段階に再び進入される（Ｓ１８０）。
上述したように本発明のプログラム方法は、各プログラムループで負電圧が必要であるか否かを判別し、判別結果にしたがって負電圧発生器１２３を活性化させる。しかし、本発明のプログラム方法は必ず各プログラムループで負電圧発生の可否を判別する必要がない。
図３２は本発明によるプログラム方法に対する第２実施形態を示すフローチャートである。図３２を参照すれば、プログラム方法は、図３１に図示されたプログラム方法でＳ１２０及びＳ１３０段階が除去され、Ｓ１１５段階で高電圧、低電圧及び負電圧を設定することに差異点がある。
図３３は図３２のプログラム方法の中で２ステップ検証動作にしたがうプログラムループの電圧パルスを例示的に示す図面である。図３３を参照すれば、プログラムループが増加することによって、プログラム電圧ＶＰＧＭは△ＩＳＰＰ程度増加され、各プログラムループは３つの検証区間ＴＶ１、ＴＶ２、ＴＶ３を有する。ここで、第１検証区間ＴＶ１で、第１プリ検証電圧ＰＶ１及び第１検証電圧Ｖ１は負電圧であり、第２及び第３検証区間ＴＶ２、ＴＶ３でプリ検証電圧ＰＶ２、ＰＶ３及び検証電圧Ｖ２、Ｖ３は正電圧である。
図３３で各プログラムループでプログラムパルスの個数は１つである。しかし、本発明は必ずここに限定される必要がないことは当業者に広く知られている。本発明の実施形態による各プログラムループは少なくとも１つのプログラムパルスを包含できる。
本発明は消去状態Ｅ（図１参照）に対する検証動作を遂行できる。図３４は消去状態に対する検証動作を遂行するプログラムループにしたがう電圧パルスを例示的に示す図面である。図３４を参照すれば、各プログラムループは４つの検証電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３に基づいて検証動作を遂行する。ここで、検証電圧Ｖ０、Ｖ１は負電圧であり、検証電圧Ｖ２、Ｖ３は正電圧である。
（読出し方法）
図３５は本発明による読出し方法を例示的に示すフローチャートである。図３５を参照すれば、読出し方法は次の通りである。説明を簡単にするために、読出し電圧は第１読出し電圧ＶＲ１、第２読出し電圧ＶＲ２、第３読出し電圧ＶＲ３を含み、第１読出し電圧ＶＲ１は負電圧であり、第２及び第３読出し電圧ＶＲ２、ＶＲ３は正電圧であると仮定する。
読出し命令が入力される（Ｓ３１０）。以後、読出し動作に必要であるバイアス電圧が発生される。例えば、読出し電圧ＶＲ１、ＶＲ２、ＶＲ３、読出しパス電圧ＶＰＡＳＳ、高電圧ＶＰＰが発生される。負電圧発生器１２３は第１読出し電圧ＶＲ１及びウェル電圧用負電圧ＮＷＥＬＬを発生し、低電圧発生器１２２は第２読出し電圧ＶＲ２、ＶＲ３を発生し、高電圧発生器１２１は読出しパス電圧ＶＰＡＳＳ及び高電圧ＶＰＰを発生する。第１読出し電圧ＶＲ１に読出し動作を遂行する時、負電圧が提供される回路を具備する全てウェルにはウェル専用負電圧ＮＷＥＬＬが提供され、第２及び第３読出し電圧ＶＲ２、ＶＲ３に読出し動作を遂行する時、ウェルには接地電圧が提供される（Ｓ３２０）。
第１乃至第３読出し電圧に対する読出し動作が次のように遂行される。選択されたワードラインに読出し電圧が提供され、非選択されたワードラインには読出しパス電圧が提供され、ビットラインはプリチャージされる（Ｓ３３０）。以後、メモリセルに連結されたビットラインの電圧変化を感知してデータを読出し、読み出されたデータがラッチされ、出力される（Ｓ３４０）。
以後、不揮発性メモリ装置１００と連結されたメモリ制御器（図示せず）で出力されたデータに対するエラーの可否が判別される。エラーがなければ、読出し動作が完了され、エラーがあれば、エラーが訂正される。エラーが訂正されない場合、読出し電圧ＶＲ１、ＶＲ２、ＶＲ３を変更して読出し動作が再試行され得る。
（不揮発性メモリ装置の他の実施形態）
図３６は本発明の実施形態による不揮発性メモリ装置４００に対する第２実施形態を示す図面である。図３６を参照すれば、不揮発性メモリ装置４００は２に図示された不揮発性メモリ装置１００と比較してコード発生器１１２及びコード変換機１１３をさらに含む。
コード発生器１１２はプログラム動作の時、検証電圧或いは読出し動作の時読出し電圧に対応する読出しコードＣ＿ＲＤＶＦＹを発生する。即ち、読出しコードＣ＿ＲＤＶＦＹに対応する検証電圧或いは読出し電圧が発生される。図３６では説明を簡単にするために検証電圧或いは読出し電圧に対応する読出しコードＣ＿ＲＤＶＦＹが図示されたが、コード発生器１１２は高電圧発生器１２１で発生される電圧（例えば、高電圧、プログラム電圧、プログラムパス電圧、読出しパス電圧等）を発生するためのトリムコード（図４参照）ＴＲＭ０＿Ｈ〜ＴＲＭ２＿Ｈも発生できる。
コード変換機１１３は読出しコードＣ＿ＲＤＶＦＹを低電圧トリムコードＴＲＭ＿Ｌ（図５参照）、ＴＲＭ０＿Ｌ〜ＴＲＭ２＿Ｌ及び負電圧トリムコードＴＲＭ＿Ｎ（図１０参照）、ＴＲＭ０〜ＴＲＭ２、ｎＴＲＭ０〜ｎＴＲＭ２の中でいずれか１つに変換する。
実施形態において、コード変換機１１３は読出しコードＣ＿ＲＤＶＦＹの値にしたがってコード変換動作を実行するように具現され得る。例えば、読出しコードＣ＿ＲＤＶＦＹの値が所定の値以上である時、読出しコードＣ＿ＲＤＶＦＹは低電圧トリムコードＴＲＭ＿Ｌに変換され、読出しコードＣ＿ＲＤＶＦＹの値が所定の値未満である時、読出しコードＣ＿ＲＤＶＦＹは負電圧トリムコードＴＲＭ＿Ｎに変換され得る。
実施形態において、読出しコードＣ＿ＲＤＶＦＹの値が所定の値以上である時、コード変換機１１３は低電圧発生器１２２を活性化させ、読出しコードＣ＿ＲＤＶＦＹの値が所定の値未満である時、コード変換機１１３は負電圧発生器１２３を活性化させ得る。
他の実施形態において、コード変換機１１３は読出しコードＣ＿ＲＤＶＦＹの値にしたがって低電圧発生器１２２及び負電圧発生器１２３の中でいずれか１つに読出しコードＣ＿ＲＤＶＦＹを出力するように具現され得る。この時、出力されるコードＣ＿ＲＤＶＲＹが低電圧トリムコードＴＲＭ＿Ｌ及び負電圧トリムコードＴＲＭ＿Ｎの中でいずれか１つである。
一方、コード発生器１１２及びコード変換機１１３を通称してトリムコード発生器（図６及び図７参照）と称する。
低電圧発生器１２２は低電圧トリムコードＴＲＭ＿Ｌに対応する低電圧ＶＬＶを発生する。低電圧発生器１２２に対する詳細な説明は図５で説明したので、ここでは省略する。
負電圧発生器１２２は負電圧トリムコードＴＲＭ＿Ｎに対応する負電圧ＮＷＬ或いはウェル電圧ＮＷＥＬＬを発生する。負電圧発生器１１２に対する詳細な説明は図９乃至図１３で説明したので、ここでは省略する。
検証電圧或いは読出し電圧は、外部的な要素（温度、プログラム状態、Ｐ／Ｅ回数等）にしたがって正電圧から負電圧に変更／調節され得る。本発明の実施形態による不揮発性メモリ装置４００はこのような変更に適合な構造で具現される。例えば、コード発生器１１２は変更された読出しコードＣ＿ＲＤＶＦＹを発生し、コード変換機１１３はコードＣ＿ＲＤＶＲＹを低電圧トリムコードＴＲＭ＿Ｌ或いは負電圧トリムコードＴＲＭ＿Ｎに自動的に変換する。
図３７は図３６に図示されたコード変換機１１２を例示的に示す図面である。図３７を参照すれば、コード変換機１１２はデフォルトコードレジスター４０１、温度コード発生器４０２、温度オフセットレジスター４０３、再試行オフセットレジスター４０４、及び加減算器４０５を含む。
デフォルトコードレジスター４０１はプログラム動作の時、検証電圧或いは読出し動作の時読出し電圧に対応するデフォルトコードＣ＿ＤＦＬＴ＜ｉ：０＞（ｉは負でない整数）を出力する。例えば、ｉが８であれば、デフォルトコードレジスター４０１は８ビットのデフォルトコードＣ＿ＤＦＬＴ＜７：０＞を出力する。実施形態において、デフォルトコードＣ＿ＤＦＬＴ＜ｉ：０＞は制御ロジック（図１参照）１１１によって設定される。
温度コード発生器４０２は不揮発性メモリ装置１００の温度に対応するｋビットの温度コードＴＣＯＤＥ＜ｋ：０＞（ｋは負でない整数）を発生する。ここで、不揮発性メモリ装置１００の温度は駆動されるメモリセルを有するページの温度、駆動されるメモリセルを有するメモリブロックの温度、駆動されるメモリセルを有するマットの温度の中で１つであり得る。実施形態において、温度コードＴＣＯＤＥ＜ｋ：０＞は−４０℃から９０℃の間で所定の間隔に対応する値を有することができる。ここで、所定の間隔は１０℃であり得る。
温度オフセットレジスター４０３は温度コードＴＣＯＤＥ＜ｋ：０＞に対応するｊビットの第１オフセットコードＯＳ１＜ｊ：０＞（ｊは負でない整数）を出力する。実施形態において、ｊは４であり得る。
実施形態において、第１オフセットコードＯＳ１＜ｊ：０＞は読出し電圧に関係なく一定である。例えば、消去状態（図１の参照）Ｅと第１プログラム状態Ｐ１状態とを区分するための第１読出し電圧Ｒ１の第１オフセットコードＯＳ１＜ｊ：０＞と、第１プログラム状態Ｐ１と第２プログラム状態Ｐ２とを区分するための第２読出し電圧Ｒ２の第１オフセットコードＯＳ１＜ｊ：０＞と、第２プログラム状態Ｐ２と第３プログラム状態Ｐ３とを区分するための第３読出し電圧Ｒ３の第１オフセットコードＯＳ１＜ｊ：０＞は同一である。
再試行オフセットレジスター４０４は検証動作或いは読出し動作を再試行する時、ｊビットの第２オフセットコードＯＳ２＜ｊ：０＞を出力する。実施形態において、第２オフセットコードＯＳ２＜ｊ：０＞は読出し電圧にしたがって異なり得る。例えば、第１読出し電圧Ｒ１の第２オフセットコードＯＳ２＜ｊ：０＞と、第２読出し電圧Ｒ２の第２オフセットコードＯＳ２＜ｊ：０＞と、第３読出し電圧Ｒ３の第２オフセットコードＯＳ２＜ｊ：０＞とは互に異なる。
他の実施形態において、第２オフセットコードＯＳ２＜ｊ：０＞は読出し電圧にしたがって同一であることもあり得る。
実施形態において、第２オフセットコードＯＳ２＜ｊ：０＞は制御ロジック１１１によって設定されるか、或いは不揮発性メモリ装置４００を制御する外部のメモリ制御器（図示せず）によって設定され得る。
本発明の実施形態による不揮発性メモリ装置４００は選択されたワードラインに温度にしたがって負のワードライン電圧及び正のワードライン電圧の中でいずれか１つを提供できる。
図３７で第１オフセットコードＯＳ１＜ｊ：０＞と第２オフセットコードＯＳ２＜ｊ：０＞とは全てｊビットのデータである。しかし、第１オフセットコードＯＳ１＜ｊ：０＞と第２オフセットコードＯＳ２＜ｊ：０＞とが全てｊビットのデータである必要はない。第１オフセットコードが少なくとも１つのビットを有するデータであるか、或いは、第２オフセットコードが少なくとも１つのビットを有するデータであり得る。
加減算器４０５はｉビットのデフォルトコードＣ＿ＤＦＬＴ＜ｉ：０＞、ｊビットの第１及び第２オフセットコードＯＳ１＜ｊ：０＞、ＯＳ２＜ｊ：０＞を加算或いは減算して読出しコードＣ＿ＲＤＶＦＹを出力する。
本発明の実施形態によるコード発生器１１２は温度にしたがって或いは再試行にしたがって読出しコードＣ＿ＲＤＶＦＹを変更／調節することができる。
図３８は図３７に図示された温度コード発生器４０２を例示的に示す図面である。図３８を参照すれば、温度コード発生器４０２は温度基準電圧発生器４１１、温度検出器４１２、及びアナログデジタル変換機４１３を含む。
温度基準電圧発生器４１１は温度検出に必要である基準電圧Ｖｒｅｆ＿ｔｅｍｐ及び温度コード発生のための直流電圧ＶＤＣ＜Ｍ：０＞（Ｍは負でない整数）を発生する。
温度検出器４１２は基準電圧Ｖｒｅｆ＿ｔｅｍｐと駆動されるメモリセルに関連する温度領域（以下、‘温度領域’）の電圧を比較して温度電圧Ｖｔｅｍｐを検出する。ここで、温度電圧Ｖｔｅｍｐは温度に反比例することができる。即ち、温度が増加すれば増加するほど、温度電圧Ｖｔｅｍｐは減少することができる。一方、温度電圧Ｖｔｅｍｐと温度の反比例比率（例えば、勾配）とは抵抗を利用する電圧分配で決定され得る。
アナログデジタル変換機４１３は温度電圧Ｖｔｅｍｐを直流電圧ＶＤＣ＜Ｍ：０＞と比較することによって、ｋビットの温度コードＴＣＯＤＥ＜ｋ：０＞を出力する。
本発明の実施形態による温度コード発生器４０２は温度領域の温度にしたがって、対応する温度コードＴＣＯＤＥ＜ｋ：０＞を発生する。
図３９は図３８に図示されたアナログデジタル変換機４１３を例示的に示す図面である。図３９を参照すれば、アナログデジタル変換機４１３は複数の比較ユニット４２１〜４２Ｍ及びエンコーダー４２３を含む。
複数の比較ユニット４１２〜４２Ｍの各々は活性化信号ＥＮ＿ＡＤＣに応答して対応する温度電圧Ｖｔｅｍｐと直流電圧ＶＤＣ＜Ｍ：０＞を比較し、その比較結果値ＣＲ＜Ｍ：０＞を出力する。
エンコーダー４２３は複数の比較結果値ＣＲ＜Ｍ：０＞をエンコーディングしてｋビットの温度コードＴＣＯＤＥ＜ｋ：０＞として出力する。
本発明の実施形態によるアナログデジタル変換機４１３は温度電圧Ｖｔｅｍｐをｋビットの温度コードＴＣＯＤＥ＜ｋ：０＞に変換する。
図４０は図３７に図示された温度オフセットレジスター４０３を例示的に示す図面である。図４０を参照すれば、温度オフセットレジスター４０３は複数のオフセットレジスターユニット４３１〜４３ｋを含む。
複数のオフセットレジスターユニット４３１〜４３ｋの各々は、オフセットトリム値を有するデータＤＩ＜ｊ：０＞、それの反転データｎＤＩ＜ｊ：０＞、対応するレジスターアドレスＡＤＤ＜ｋ：０＞、対応する温度コードＴＣＯＤＥ＜ｋ：０＞を受信して第１オフセットコードＯＳ１＜ｊ：０＞を出力する。ここで、レジスターアドレスＡＤＤ＜ｋ：０＞の各々は対応するオフセットレジスター４３１〜４３ｋの活性化の可否を決定する。
一方、データＤＩ＜ｊ：０＞、反転データｎＤＩ＜ｊ：０＞、レジスターアドレスＡＤＤ＜ｋ：０＞は制御ロジック（図２参照）１１１或いは不揮発性メモリ装置４００のメモリ制御器（図示せず）から出力され得る。
結果的に、温度オフセットレジスター４０３は制御ロジック１１１或いはメモリ制御器の制御にしたがって複数のオフセットレジスターユニット４３１〜４３ｋを利用することによって、温度コードＴＣＯＤＥ＜ｋ：０＞に対応する第１オフセットコードＯＳ１＜ｊ：０＞を出力する。
図４０では温度オフセットレジスター４０３の実施形態を図示した。図示されていないが、再試行オフセットレジスター４０４及びデフォルトコードレジスター４０１も図４０に図示された温度オフセットレジスター４０３と類似に具現され得る。
図４１は図４０に図示されたオフセットレジスターユニットを例示的に示す図面である。以下では説明を簡単にするために１つの第１オフセットレジスターユニット４３１を説明する。図４１を参照すれば、オフセットレジスターユニット４３１は複数のラッチ回路４４１〜４４ｊを含む。
複数のラッチ回路４４１〜４４ｊの各々はレジスターアドレスＡＤＤ＜０＞に応答して対応するデータＤＩ＜ｊ：０＞及び反転データＤＩ＜ｊ：０＞にしたがうデータをラッチし、温度コードＴＣＯＤＥ＜０＞に応答して第１オフセットコードＯＳ１＜ｊ：０＞を出力する。
以下では説明を簡単にするために第１ラッチ回路４４１のみを説明する。第１ラッチ回路４４１は、ＮＭＯＳトランジスターＲＮＭ１〜ＲＮＭ３及び複数のインバータＲＩＮＶ１〜ＲＩＮＶ３を含む。ＮＭＯＳトランジスターＲＮＭ３はレジスターアドレスＡＤＤ＜０＞に応答してターンオンされ、インバータＲＩＮＶ３は温度コードＴＣＯＤＥ＜０＞にしたがって活性される。例えば、ＡＤＤ＜０＞が第１であり、ＴＣＯＤＥ＜０＞が第１であり、ＤＩ＜０＞が‘０’であり、ｎＤＩ＜０＞が‘１’である時、トランジスターＲＮＭ１、ＲＮＭ３はターンオンされ、インバータＲＩＮＶ３は活性化される。したがって、ＤＩ＜０＞に対応する‘０’がオフセットコードＯＳ１＜０＞として出力される。
説明されていないが、残りのラッチ回路も第１ラッチ回路４４１と同様に具現される。
一般的に不揮発性メモリ装置は温度にしたがって閾値電圧分布が変更できる。これにしたがって、読出し電圧が温度にしたがって変更される必要がある。
図４２は本発明による温度補正を利用する読出し電圧発生方法を示すフローチャートである。図３６乃至図４２を参照すれば、読出し電圧発生方法は次の通りである。
不揮発性メモリ装置４００の温度領域の電圧が感知されることによって、温度コードＴＣＯＤＥ＜ｋ：０＞が発生される（Ｓ４１０）。温度コードＴＣＯＤＥ＜ｋ：０＞にしたがって読出し読出しコードＣ＿ＲＤＶＦＹが補正される（Ｓ４２０）。補正された読出し読出しコードＣ＿ＲＤＶＦＹは負電圧トリムコードＴＲＭ＿Ｎ或いは低電圧トリムコードＴＲＭ＿Ｌの中でいずれか１つに変更される（Ｓ４３０）。変更された読出しコードにしたがって読出し電圧が発生される（Ｓ４４０）。
本発明の実施形態による読出し電圧発生方法は、温度にしたがって負電圧を発生するか、或いは低電圧を発生できる。
図４３は温度にしたがって読出し電圧が正電圧から負電圧に変更されることを例示的に示す閾値電圧分布である。図４３を参照すれば、高い温度での閾値電圧分布は、低い温度でのそれより全体的に所定の値程度下がることになる。これにしたがって、高い温度で読出し電圧Ｒ１’、Ｒ２’、Ｒ３’は、低い温度での読出し電圧Ｒ１、Ｒ２、Ｒ３より低く設定される必要がある。この時、低い温度での第１読出し電圧Ｒ１は正電圧であり、高い温度での第１読出し電圧Ｒ１’は負電圧であり得る。
本発明の実施形態による不揮発性メモリ装置（図３６参照）４００は温度にしたがって正電圧から負電圧に変更される読出し電圧を有することができる。
一般的に不揮発性メモリ装置は一定な時間が経過すれば、電荷格納層の電荷がディスチャージされることよって閾値電圧が変更できる。これにしたがって、読出し電圧が時間にしたがって変更される必要がある。データ信頼性を測定するために高温データリテンション（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ、以下、‘ＨＴＤＲ’）テストが遂行できる。
図４４はＨＴＤＲ前後にしたがって読出し電圧が正電圧から負電圧に変更されることを示す閾値電圧分布である。図４４を参照すれば、ＨＴＤＲが遂行された後の閾値電圧分布は、ＨＴＤＲが遂行される前のそれより分布の幅が広くなる。これにしたがって、ＨＴＤＲが遂行された後の読出し電圧Ｒ１’、Ｒ２’、Ｒ３’は、ＨＴＤＲが遂行される前の読出し電圧Ｒ１、Ｒ２、Ｒ３より低く設定される必要がある。この時、ＨＴＤＲが遂行される前の第１読出し電圧Ｒ１は正電圧であり、ＨＴＤＲが遂行された後の第１読出し電圧Ｒ１’は負電圧であり得る。
図４５は本発明の実施形態による不揮発性メモリ装置５００に対する第３実施形態を示すブロック図である。図４５を参照すれば、不揮発性メモリ装置５００はメモリセルアレイ５１０、ローデコーダー５２０、カラムデコーダー５３０、書込み／読出し回路（ｒｅａｄ／ｗｒｉｔｅ ｃｉｒｃｕｉｔ）５４０、電圧発生回路５５０、電圧選択スイッチ回路５６０、及び制御ロジック５７０を含む。
メモリセルアレイ５１０はワードラインＷＬを通じてローデコーダー５２０に連結され、ビットラインＢＬを通じて書込み／読出し回路５４０に連結され得る。メモリセルアレイ５１０は複数の行（又はワードライン）と複数の列（又はビットライン）に配列されたメモリセルを含む。メモリセルアレイ５１０に含まれた複数のメモリセルは複数のメモリブロック（Ｍｅｍｏｒｙ Ｂｌｏｃｋｓ）を構成することができる。メモリセルアレイ５１０に対する具体的な説明は後述する図４６で詳細に説明される。
ローデコーダー５２０は電圧選択回路５６０とメモリセルアレイ５１０との間に連結される。ローデコーダー５２０は制御ロジック５７０の制御によって動作するように構成される。ローデコーダー５２０は外部からローアドレスＸ−ＡＤＤＲを入力し、入力されたローアドレスＸ−ＡＤＤＲをデコーディングする。ローデコーダー１２０はローアドレスＸ−ＡＤＤＲのデコーディング結果に基づいてワードラインＷＬを選択する。ローデコーダー５２０は電圧選択スイッチ５６０の出力（例えば、電圧）を選択されたワードライン及び非選択されたワードラインへ伝達する機能を遂行する。
カラムデコーダー５３０は書込み／読出し回路５４０に連結される。カラムデコーダー５３０は制御ロジック５７０の制御に応答して動作するように構成される。カラムデコーダー５３０は外部から列アドレスＹ−ＡＤＤＲを入力し、入力された列アドレスＹ−ＡＤＤＲをデコーディングする。列アドレスＹ−ＡＤＤＲのデコーディング結果は書込み／読出し回路５４０に提供される。
書込み／読出し回路５４０は制御ロジック５７０によって制御され、動作モードにしたがって感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）として、又は書込みドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作する。例えば、検証／正常読出し動作の場合、書込み／読出し回路５４０はメモリセルアレイ５１０からデータを読み出すための感知増幅器として動作する。
正常読出し動作の時列選択回路５３０を通じて読み出されたデータＤＡＴＡは、不揮発性メモリ装置５００外部（例えば、メモリコントローラ又はホスト）に出力される。これと異なりに、検証読出し動作の時列選択回路５３０を通じて読み出されたデータは、不揮発性メモリ装置５００内部のパス／フェイル検証回路（図示せず）に提供されて、メモリセルのプログラム成功の可否を判断するのに利用され得る。
プログラム動作の場合、書込み／読出し回路５４０はメモリセルアレイ５１０に格納されるデータにしたがって、ビットラインＢＬ０〜ＢＬｎを駆動する書込みドライバーとして動作する。書込み／読出し回路５４０はプログラム動作の時、メモリセルアレイ５１０に書き込まれるデータＤＡＴＡをバッファ（図示せず）から受信し、入力されたデータＤＡＴＡにしたがってビットラインＢＬ０〜ＢＬｎを駆動する。このため、書込み／読出し回路５４０は列（又はビットライン）又は列対（又はビットライン対）の各々対応される複数のページバッファＰＢで構成され得る。各々のページバッファＰＢ内部には複数のラッチが具備され得る。複数のラッチはページバッファＰＢから感知されたデータをラッチする動作及び／又はプログラムされるデータをラッチする動作を遂行できる。
電圧発生回路５５０には高電圧発生器５５１、低電圧発生器５５３、及び負電圧発生器５５５が包含され得る。高電圧発生器５５１は制御ロジック５７０の制御にしたがって、不揮発性メモリ装置５００の駆動に必要である正の高電圧を発生できる。高電圧発生器５５１から発生された正の高電圧は、プログラム動作の時、プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ等として利用され得る。
低電圧発生器５５３は制御ロジック５７０の制御にしたがって、不揮発性メモリ装置５００の駆動に必要である正の低電圧を発生できる。低電圧発生器５５３から発生された正の低電圧は、プログラム又は読出し動作の時読出し電圧Ｖｒｄ、検証電圧Ｖｖｆｙ、デカップリング電圧、ブロッキング電圧等として利用され得る。
負電圧発生器５５５は制御ロジック５７０の制御にしたがって、不揮発性メモリ装置５００の駆動に必要である負電圧を発生できる。負電圧発生器５５５から発生された負電圧は、プログラム又は読出し動作の時読出し電圧Ｖｒｄ、検証電圧Ｖｖｆｙ、デカップリング電圧、ブロッキング電圧等として利用され得る。そして、負電圧発生器５５５から発生された負電圧はメモリセルが形成されたバルク（例えば、ウェル領域）に供給することもできる。
以下、本発明では不揮発性メモリ装置５００を駆動するためにワードラインに印加される電圧をワードライン電圧と称する。高電圧発生器５５１及び低電圧発生器５５３の出力は電圧選択スイッチ回路５６０へ伝達され得る。負電圧発生器５５５の出力は電圧選択スイッチ５６０及びローデコーダー５２０へ伝達され得る。
電圧選択スイッチ回路５６０は電圧発生回路５５０、ローデコーダー５２０、及び制御ロジック５７０に連結され得る。電圧選択スイッチ回路５６０は制御ロジック５７０の制御に応答して、電圧発生回路５５０から出力される電圧の中で１つを選択することができる。電圧選択スイッチ回路５６０で選択された電圧はローデコーダー５２０を通じて対応されるワードラインＷＬに提供され得る。
制御ロジック５７０の制御によって、負電圧発生器５５５の出力が選択された場合、電圧選択スイッチ回路５６０は負電圧発生器５５５から発生された負電圧をローデコーダー５２０へ伝達することができる。負電圧を電界効果トランジスターを通じてローデコーダー５２０へ伝達するために、電圧選択スイッチ回路５６０のウェル領域とローデコーダー５２０のウェル領域が負電圧発生器５５５から発生された負電圧によってバイアスされ得る。
負電圧発生器５５５が非活性化された場合、負電圧発生器５５５は制御ロジック５７０の制御に応答して接地電圧を発生できる。高電圧又は低電圧が電圧選択スイッチ回路５６０及びローデコーダー５２０を通じてワードラインＷＬへ伝達される時、電圧選択スイッチ回路５６０及びローデコーダー５２０のウェル領域は接地電圧にバイアスされ得る。負電圧発生器５５５は図９及び図１３に図示された負電圧発生器１２３、１２３＿１と同様に具現され得る。
制御ロジック５７０は不揮発性メモリ装置５００のプログラム、消去、及び読出し動作と関連された全体動作を制御する。電圧発生回路５５０は動作モードにしたがって、各々のワードラインに供給されるワードライン電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧を電圧を発生できる。電圧発生回路５５０の電圧発生動作は制御ロジック５７０の制御によって遂行できる。
図４６は図４５のメモリセルアレイを具体的に示すブロック図である。図４６を参照すれば、各々のメモリブロックには各々のメモリブロックにはビットラインＢＬ０〜ＢＬｎに各々連結された複数のセルストリング（又はＮＡＮＤストリング）５１１が包含され得る。
セルストリング５１１には少なくとも１つのストリング選択トランジスターＳＳＴと、複数のメモリセルＭＣ０〜ＭＣｎと、少なくとも１つの接地選択トランジスターＧＳＴとが包含され得る。各々のセルストリング５１１において、ストリング選択トランジスターＳＳＴのドレーンはビットラインに連結され、接地選択トランジスターＧＳＴのソースは共通ソースラインＣＳＬに連結される。そして、ストリング選択トランジスターＳＳＴのソースと接地選択トランジスターＧＳＴのドレーンとの間には複数のメモリセルＭＣ０〜ＭＣｎが直列に連結される。
メモリセルＭＣ０〜ＭＣｎ各々にはセル当りＮビット（Ｎは１より大きいか、或いは同一である）のデータ情報を格納するように構成され得る。メモリセルＭＣ０〜ＭＣｎは電荷格納層に電荷を注入して各々のビット情報を格納できる。
実施形態において、メモリセルＭＣ０〜ＭＣｎは絶縁膜で遮断された伝導性フローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）を電荷格納層として利用することができる。また、他の実施形態において、メモリセルＭＣ０〜ＭＣｎは既存の伝導性フローティングゲートの代わりにＳｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＳｉＯ等のような絶縁膜を電荷格納層として利用することもできる。Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＳｉＯ等のような絶縁膜を電荷格納層として利用する構造のフラッシュメモリをチャージトラップ形フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、“ＣＴＦ”と称する）メモリと称することもある。以下で説明される本発明の不揮発性メモリ装置５００の動作特性は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュにも全て適用できる。
また、本発明のメモリセルアレイ１１０は、複数のセルアレイが多層に積層されたスタックフラッシュ構造、ソース―ドレーンが無いフラッシュ構造、ピン―タイプフラッシュ構造、及び３次元フラッシュ構造の中でいずれか１つに構成され得る。
一方、図４６には本発明の不揮発性メモリ装置５００がＮＡＮＤ形フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）で構成される場合が例示的に図示されている。しかし、これは本発明が適用される一実施形態に過ぎないし、以下で説明される本発明の不揮発性メモリ装置５００の動作特性はＮＡＮＤフラッシュメモリのみでなく、ＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）、少なくとも２種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラが内装されたフラッシュメモリ等にも適用できる。
図４６に示したように、同一行に配列されたメモリセルの制御ゲートは対応されるワードラインＷＬ０−ＷＬｍと共通に連結される。ストリング選択トランジスターＳＳＴはストリング選択ラインＳＳＬを通じて印加される電圧によって制御され、接地選択トランジスターＧＳＴは接地選択ラインＧＳＬを通じて印加される電圧によって制御される。そして、メモリセルＭＣ０〜ＭＣｎは対応するワードラインＷＬ０〜ＷＬｍを通じて印加される電圧によって制御される。各々のワードラインＷＬ０〜ＷＬｍに接続されたメモリセルは１つのページ、１つのページより小さいサブページ、又は複数のページに該当されるデータを格納できる。ＮＡＮＤ形フラッシュメモリに格納されたデータを読み出す読出し動作と、ＮＡＮＤ形フラッシュメモリにデータを格納するプログラム動作は、１つ又は複数のページ単位に遂行され、場合によってはサブページ単位に遂行されることもできる。ＮＡＮＤ形フラッシュメモリに格納されているデータを消去する消去動作は、複数のページで構成されたブロック単位に遂行できる。
図４７は図４５に図示された不揮発性メモリ装置５００のプログラム方法に対する第１実施形態を示す図面である。図４７を参照すれば、本発明の第１実施形態で第１ページ（１ｓｔ ｐａｇｅ）のプログラム状態Ｐは第２ページ（２ｎｄ ｐａｇｅ）のプログラム状態Ｐ２、Ｐ３にプログラムされ得る。
選択されたメモリセルに第１ページ（１ｓｔ ｐａｇｅ又はＬＳＢ ｐａｇｅ）をプログラムすれば、メモリセルの各々は消去状態Ｅ又はプログラム状態Ｐの中でいずれか１つのデータ状態を有するようになる。ここで、プログラム状態Ｐに対応する閾値電圧分布は０Ｖより低い閾値電圧領域に分布することができる。
選択されたメモリセルに第２ページ（２ｎｄ ｐａｇｅ）をプログラムすれば、メモリセルの各々は消去状態Ｅ０と複数のプログラム状態Ｐ１、Ｐ２、Ｐ３との中でいずれか１つのデータ状態を有するようになる。ここで、消去状態Ｅ０とプログラム状態Ｐ１とは第２ページのプログラムによって消去状態Ｅからプログラムされた状態を意味する。そして、プログラム状態Ｐ２、Ｐ３はプログラム状態Ｐから第２ページ（２ｎｄ ｐａｇｅ）のプログラムによって形成される閾値電圧分布である。負の電圧領域に分布するプログラム状態Ｐから負の電圧領域に分布するプログラム状態Ｐ２にプログラムされ得る。
第２ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第１ページ（１ｓｔ ｐａｇｅ）データをラッチするためのイニシャル読出し（Ｉｎｉｔｉａｌ ｒｅａｄ）動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Ｖｒｄ０は負の電圧で提供される。選択されたメモリセルのワードラインに負の電圧で提供される読出し電圧Ｖｒｄ０によってメモリセルの各々に格納された第１ページのビット値が感知される。イニシャル読出し動作によって感知された第１ページデータはページバッファ（図示せず）に具備されるラッチに格納される。そして、第２ページ（２ｎｄ ｐａｇｅ）に対応するデータビットがページバッファに具備されるその他のラッチにロード（ｌｏａｄ）される。イニシャル読出しによってラッチされた第１ページのビット値と、書き込まれるデータに提供される第２ページのビット値にしたがってターゲット状態（ｔａｒｇｅｔ ｓｔａｔｅ）が決定される。
プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態Ｐ１、Ｐ２、Ｐ３に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３が順次的に印加され得る。ここで、検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は負の電圧で提供される。
以上で説明されたように、第２ページをプログラムした後に形成される電圧分布によれば、消去状態Ｅ０と０Ｖとの間には少なくとも２つのプログラム状態Ｐ１、Ｐ２が包含される。負のプログラム状態Ｐから他の負のプログラム状態Ｐ２にプログラムされるためには消去状態Ｅ０と０Ｖとの間には少なくとも２つのプログラム状態を収容するための負電圧ウインドー（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｗｉｎｄｏｗ：ＮＶＷ）が設定されなければならない。
図４８は図４７のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図４８を参照すれば、選択されたメモリセルに対するプログラム―検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作とでのワードライン電圧波形は省略された。
先ず、プログラム電圧Ｖｐｇｍ１が選択されたメモリセルのワードラインに提供される。この時、プログラム以前に検証読出し動作を実施する場合、選択されたメモリセルの中で論理‘１’が書き込まれるメモリセルはプログラム禁止（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ）される。反面、選択されたメモリセルの中でで論理‘０’が書き込まれるメモリセルの電荷格納層にはプログラム電圧Ｖｐｇｍ０による電荷注入が行われる。
プログラム電圧Ｖｐｇｍ１の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３が提供される。このようなプログラム−検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、不揮発性メモリ装置５００は増加形ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によってプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは、ＩＳＰＰ方式にしたがってΔＶｐ程度段階的に増加された電圧レベルを有する。
実施形態において、各々のプログラムループでは１回のプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮが印加される時毎に第１乃至第３検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３を利用する３回の検証読出し動作が遂行できる。ここで、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは正の高電圧で構成され得る。実施形態において、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは制御ロジック５７０の制御によって高電圧発生器５７１から発生され得る。
実施形態において、第１及び第２検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は負電圧で構成され得る。第２検証電圧Ｖｖｆｙ２は第１検証電圧Ｖｖｆｙ１より高いレベルの負の電圧で構成され得る。第１及び第２検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は全て制御ロジック５７０の制御によって負電圧発生器５５５から提供され得る。第３検証電圧Ｖｖｆｙ３は正の電圧で構成され得る。第３検証電圧Ｖｖｆｙ３は制御ロジック５７０の制御によって低電圧発生器５５３から提供され得る。
図４９は図４５に図示された不揮発性メモリ装置５００のプログラム方法に対する第２実施形態を示す図面である。図４９を参照すれば、本発明の第２実施形態で第２ページ（２ｎｄ ｐａｇｅ）のプログラム状態Ｐ１は第３ページ（３ｒｄ ｐａｇｅ）のプログラム状態Ｑ２、Ｑ３にプログラムされ得る。
選択されたメモリセルに第２ページ（２ｎｄ ｐａｇｅ）をプログラムすれば、メモリセルの各々は消去状態Ｅ０と複数のプログラム状態Ｐ１、Ｐ２、Ｐ３との中でいずれか１つのデータ状態を有するようになる。ここで、プログラム状態Ｐ１に対応する閾値電圧分布は０Ｖより低い閾値電圧領域に分布することができる。
選択されたメモリセルを第３ページ（３ｒｄ ｐａｇｅ）データにプログラムすれば、メモリセルの各々は消去状態Ｅ０と複数のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７との中でいずれか１つのデータ状態を有するようになる。ここで、消去状態Ｅ０とプログラム状態Ｑ１とは第３ページのプログラムによって消去状態Ｅ０からプログラムされた状態を意味する。そして、プログラム状態Ｑ２、Ｑ３はプログラム状態Ｐ１から第３ページ（３ｒｄ ｐａｇｅ）のプログラムによって形成される閾値電圧分布である。本発明の実施形態によれば、メモリセルは負の電圧領域に分布するプログラム状態Ｐ１から負の電圧領域に分布するプログラム状態Ｑ２にプログラムされ得る。
第３ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第１ページ（１ｓｔ ｐａｇｅ）データをラッチするためのイニシャル読出し（Ｉｎｉｔｉａｌ ｒｅａｄ）動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Ｖｒｄ１は負の電圧に提供される。読出し電圧Ｖｒｄ２はＯＶ、又はそれより若干低い負の電圧に提供されることもあり得る。そして、読出し電圧Ｖｒｄ３は正の電圧に提供され得る。
選択されたメモリセルのワードラインに提供される読出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３によってメモリセルの各々に格納された第２ページのビット値が感知される。イニシャル読出し動作によって感知された第２ページデータはページバッファ（図示せず）に具備されるラッチに格納される。そして、第３ページ（３ｒｄ ｐａｇｅ）に対応するデータビットがページバッファに具備されるその他のラッチにロード（ｌｏａｄ）される。イニシャル読出しによってラッチされた第２ページのビット値と、書き込まれるデータに提供される第３ページのビット値にしたがってターゲット状態（ｔａｒｇｅｔ ｓｔａｔｅ）が決定される。
プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７が順次的に印加され得る。ここで、検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は負の電圧に提供される。
以上で説明されたように、第３ページをプログラムした後に形成される電圧分布によれば、消去状態Ｅ０と０Ｖとの間には少なくとも２つのプログラム状態Ｑ１、Ｑ２が包含される。負のプログラム状態Ｐ１から他の負のプログラム状態Ｑ２にプログラムされるためには消去状態Ｅ０と０Ｖとの間には少なくとも２つのプログラム状態を収容するための負電圧ウインドー（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｗｉｎｄｏｗ：ＮＶＷ）が設定されなければならない。
図５０は図４９のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図５０を参照すれば、選択されたメモリセルに対するプログラム―検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作でのワードライン電圧波形は省略される。
先ず、プログラム電圧Ｖｐｇｍ１が選択されたメモリセルのワードラインに提供される。この時、プログラム以前に検証読出し動作を実施する場合、選択されたメモリセルの中で論理第１が書き込まれるメモリセルはプログラム禁止（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ）される。反面、選択されたメモリセルの中で論理‘０’が書き込まれるメモリセルの電荷格納層にはプログラム電圧Ｖｐｇｍ１による電荷注入が行われる。
プログラム電圧Ｖｐｇｍ１の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７が提供される。このようなプログラム―検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、増加形ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によってメモリセルがプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは、ＩＳＰＰ方式にしたがってΔＶｐ程度段階的に増加された電圧レベルを有する。
実施形態において、各々のプログラムループでは１回のプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮが印加される時毎に第１乃至第３検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７を利用する７回の検証読出し動作が遂行できる。ここで、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは正の高電圧で構成され得る。実施形態において、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは制御ロジック５７０の制御によって高電圧発生器５７１から発生され得る。
実施形態において、第１及び第２検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は負電圧で構成され得る。第２検証電圧Ｖｖｆｙ２は第１検証電圧Ｖｖｆｙ１より高いレベルの負の電圧で構成され得る。第１及び第２検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２は全て制御ロジック５７０の制御によって負電圧発生器５５５から提供され得る。第３検証電圧Ｖｖｆｙ３は正の電圧で構成され得る。第３検証電圧Ｖｖｆｙ３は制御ロジック５７０の制御によって低電圧発生器５５３から提供され得る。
図５１は図４５に図示された不揮発性メモリ装置５００のプログラム方法に対する第３実施形態を示す図面である。図５１を参照すれば、本発明の第３実施形態で第ｎページ（ｎ−ｔｈ ｐａｇｅ）のプログラム状態Ｐ１は第ｎ＋１ページ（ｎ＋１−ｔｈ ｐａｇｅ）のプログラム状態Ｑ２、Ｑ３にプログラムされ得る。そして、第ｎページ（ｎ−ｔｈ ｐａｇｅ）のプログラム状態Ｐ２は第ｎ＋１ページ（ｎ＋１−ｔｈ ｐａｇｅ）のプログラム状態Ｑ４、Ｑ５にプログラムされ得る。ここで、第ｎ＋１ページをプログラムする時のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４は各々負の閾値電圧領域に分布する。そして、これらの中で、プログラム状態Ｐ２、Ｐ３、Ｐ４はプログラム状態Ｐ１、Ｐ２からデータのプログラムによって移動された状態である。
選択されたメモリセルを第ｎ＋１ページにプログラムすれば、メモリセルの各々は消去状態Ｅ０と複数のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、…との中でいずれか１つのデータ状態を有するようになる。ここで、消去状態Ｅ０とプログラム状態Ｑ１とは第ｎ＋１ページのプログラムによって消去状態Ｅ０からプログラムされた状態を意味する。そして、プログラム状態Ｐ２、Ｐ３、Ｐ４はプログラム状態Ｐ１、Ｐ２から第ｎ＋１ページのプログラムによって形成される閾値電圧分布である。本発明の実施形態によれば、メモリセルは負の電圧領域に分布するプログラム状態Ｐ１、Ｐ２から負の電圧領域に分布するプログラム状態Ｑ２、Ｑ３、Ｑ４にプログラムされ得る。
第ｎ＋１ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第ｎページ（１ｓｔ ｐａｇｅ）データをラッチするためのイニシャル読出し（Ｉｎｉｔｉａｌ ｒｅａｄ）動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Ｖｒｄ１、Ｖｒｄ２は負の電圧に提供される。読出し電圧Ｖｒｄ３はＯＶ、又はそれより若干低い負の電圧に提供されることもあり得る。そして、読出し電圧Ｖｒｄ４は正の電圧に提供され得る。
選択されたメモリセルのワードラインに提供される読出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、…によってメモリセルの各々に格納された第ｎページのビット値が感知される。イニシャル読出し動作によって感知された第ｎページデータはページバッファ（図示せず）に具備されるラッチに格納される。そして、第ｎ＋１ページに対応するデータビットがページバッファに具備されるその他のラッチにロード（ｌｏａｄ）される。イニシャル読出しによってラッチされた第ｎページのビット値と、書き込まれるデータに提供される第ｎ＋１ページのビット値とにしたがってターゲット状態（ｔａｒｇｅｔ ｓｔａｔｅ）が決定される。
プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、…に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７、…が順次的に印加され得る。ここで、検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４は負の電圧に提供される。
以上で説明されたように、第ｎ＋１ページをプログラムした後に形成される電圧分布によれば、消去状態Ｅ０と０Ｖとの間には複数のプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４が包含される。負のプログラム状態Ｐ１、Ｐ２から他の負のプログラム状態Ｑ２、Ｑ３、Ｑ４にプログラムされるためには消去状態Ｅ０と０Ｖとの間には少なくとも２つのプログラム状態Ｑ１、Ｑ２、Ｑ３、Ｑ４を収容するための負電圧ウインドー（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｗｉｎｄｏｗ：ＮＶＷ）が設定されなければならない。
図５２は図５１のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図５２を参照すれば、選択されたメモリセルに対するプログラム−検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作とでのワードライン電圧波形は省略される。
先ず、プログラム電圧Ｖｐｇｍ１が選択されたメモリセルのワードラインに提供される。プログラム電圧Ｖｐｇｍ１の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７、…、ＶｖｆｙＮが提供される。このようなプログラム−検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、増加形ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によってメモリセルがプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは、ＩＳＰＰ方式にしたがって、△Ｖｐ程度段階的に増加された電圧レベルを有する。
実施形態において、各々のプログラムループでは１回のプログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮが印加される時毎に第１乃至第３検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４、Ｖｖｆｙ５、Ｖｖｆｙ６、Ｖｖｆｙ７、…、ＶｖｆｙＮを利用する７回の検証読出し動作が遂行できる。ここで、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは正の高電圧で構成され得る。実施形態において、プログラム電圧Ｖｐｇｍ１〜ＶｐｇｍＮは制御ロジック５７０の制御によって高電圧発生器５７１から発生され得る。
実施形態において、第１乃至４検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４は負の電圧に構成され得る。第２検証電圧Ｖｖｆｙ２は第１検証電圧Ｖｖｆｙ１より高いレベルの負の電圧で構成され得る。第３検証電圧Ｖｖｆｙ３は第２検証電圧Ｖｖｆｙ２より高いレベルの負の電圧で構成され得る。第４検証電圧Ｖｖｆｙ４は第３検証電圧Ｖｖｆｙ３より高いレベルの負の電圧で構成され得る。第１乃至第４検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３、Ｖｖｆｙ４は全て制御ロジック５７０の制御によって負電圧発生器５５５から提供され得る。第５検証電圧Ｖｖｆｙ５以上は正の電圧で構成され得る。第５検証電圧Ｖｖｆｙ５及びそれより高い検証電圧Ｖｖｆｙ６、Ｖｖｆｙ７、…は制御ロジック５７０の制御によって低電圧発生器５５３から提供され得る。
図５３は図４５に図示された不揮発性メモリ装置５００のプログラム方法を簡略に示す順序図である。図５３を参照すれば、プログラムループを実施する以前にイニシャル読出し動作や、検証読出し動作が実施できる。
マルチビットデータを以前にメモリセルに対するイニシャル読出し動作が実施される（Ｓ４１０）。この時、各々のメモリセルに格納されたデータが感知されて対応するページバッファのラッチに格納される。そして、プログラムされるデータがページバッファのその他のラッチにロードされる。
選択されたメモリセルに対する検証読出しが実施できる（Ｓ４２０）。この時、検証読出し電圧は負の電圧領域に含まれる検証読出し電圧（例えば、図４９のＶｖｆｙ１、Ｖｖｆｙ２）に提供され得る。検証読出し動作によって、メモリセルのビットラインはプログラム禁止（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔｅｄ）になるようにバイアスされるか、或いは、０Ｖにバイアスされ得る。
選択されたメモリセルのワードラインにプログラム電圧が印加されるプログラム実行（Ｐｒｏｇｒａｍ ｅｘｅｃｕｔｉｏｎ）動作が実施される（Ｓ４３０）。最初プログラムループでのプログラム電圧Ｖｐｇｍ０は最も低い高電圧に提供され、以後に提供されるプログラム電圧は次第に高くなるＩＳＰＰ方式にプログラム電圧が提供され得る。
プログラム電圧Ｖｐｇｍが印加されたメモリセルは複数の検証読出し電圧Ｖｖｆｙ１、Ｖｖｆｙ２、…、ＶｖｆｙＮによって感知される（Ｓ４４０）。検証読出し電圧Ｖｖｆｙ１、Ｖｖｆｙ２、…、 ＶｖｆｙＮによって選択されたメモリセルがターゲット状態にプログラムされたかを検出される。ターゲット状態にプログラムされたメモリセルはページバッファによってプログラム禁止（Ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）なるように設定される。
全て選択されたメモリセルがプログラムされたかを検出される（Ｓ４５０）。もし、全てメモリセルがプログラム完了されたことと検出されれば（Ｙｅｓ）、選択されたメモリセルに対するプログラム手続は終了される。反面、相変わらずターゲット状態にプログラムされなかったメモリセルが存在することと検出されれば（Ｎｏ）、手続はプログラム電圧をステップ電圧△Ｖｐ程度上昇させるＳ４６０段階に移動する。
以前ループでより増加されたプログラム電圧が発生される（Ｓ４６０）。そして、手続は増加されたプログラム電圧を選択されたメモリセルへ印加するためのＳ４３０段階に帰還する。Ｓ４３０乃至Ｓ４６０段階は１つのプログラムループを構成し、選択されたメモリセルがプログラム完了されるまで反複される。
以上で説明された本発明の実施形態によるプログラム方法によると、選択されたメモリセルの中で一部の閾値電圧は、負の電圧領域に存在するプログラム状態からその他の負の電圧領域に存在するプログラム状態にプログラムされ得る。ここで、Ｓ４２０段階は選択的に遂行されるか、或いは遂行されないこともあり得る。
図５４は本発明の実施形態による不揮発性メモリ装置６００に対する第４実施形態を示す図面である。図５４を参照すれば、不揮発性メモリ装置６００は、正電圧ＰＶを第１ライン６１２に提供するための第１電圧提供パス回路６１０及び負電圧ＮＶを第２ライン６２２に提供するための第２電圧提供パス回路６２０を含む。ここで、第１ライン６１２及び第２ライン６１２はワードラインに対応するラインである。
第１電圧提供パス回路６１０は選択トランジスターＰＳＴ及び正電圧選択スイッチ６１３を含む。選択トランジスターＰＳＴは正電圧ＰＶが提供されるライン６１１と正電圧選択スイッチ６１３の制御にしたがって正電圧ＰＶが提供されるライン６１２との間に連結される。正電圧選択スイッチ６１３は正電圧用活性化信号ＥＮＰに応答して選択トランジスターＰＳＴのゲートに高電圧ＶＰＰ及び接地電圧の中でいずれか１つを提供するかを決定する。正電圧選択スイッチ６１３は第１及び第２インバータＩＮＶ１Ｐ、ＩＮＶ２Ｐ、第１及び第２デプレショントランジスターＮＨＤ１Ｐ、ＮＨＤ２Ｐ、高電圧用ＰＭＯＳトランジスターＰＨＰ及び低電圧用ＮＭＯＳトランジスターＮＬＰを含む。
第２電圧提供パス回路６２０は、選択トランジスターＮＳＴ及び負電圧選択スイッチ６２３を含む。選択トランジスターＮＳＴは負電圧ＮＶが提供されるライン６２１と負電圧選択スイッチ６２３の制御にしたがって負電圧ＮＶが提供されるライン６１２との間に連結される。負電圧選択スイッチ６２３は図１５に図示されたスイッチ２１３と同一な構成或いは動作を包含する。一方、ライン６２１に負電圧ＮＶが提供される時、第２電圧提供パス回路６２０が形成されたウェルに提供されるウェル電圧ＮＷＥＬＬは負電圧ＮＶであり得る。
図５４に図示された不揮発性メモリ装置６００は１つの第１電圧提供パス回路６１０及び１つの第２電圧提供パス回路６２０を含む。しかし本発明がここに限定される必要はない。本発明による不揮発性メモリ装置は少なくとも１つの第１電圧提供パス回路及び少なくとも１つの第２電圧提供パス回路を包含するように具現され得る。
図２に図示された不揮発性メモリ装置１００は３つの電圧発生器１２１、１２２、１２３を含む。しかし、本発明の電圧発生器がここに限定される必要はない。
図５５は本発明の実施形態による不揮発性メモリ装置７００に対する第５実施形態を示す図面である。図５５を参照すれば、不揮発性メモリ装置７００は、図２に図示された不揮発性メモリ装置１００と比較して低電圧発生器及び読出し検証電圧スイッチングが除去された構造である。
電圧発生器７０３は正電圧発生器７２１及び負電圧発生器７２３を含む。ワードライン電圧選択スイッチ回路７０５はプログラム電圧ＶＰＧＭ、消去電圧ＶＥＲＳ、ペリ電圧ＶＬＶ、負電圧ＮＷＬを受信していずれか１つをワードライン電圧として選択する。制御ロジック７１１は不揮発性メモリ装置７００の全般的な動作を制御する。
（多様な閾値電圧の応用例）
図５６は消去状態を検証する閾値電圧分布を例示的に示す図面である。図５６を参照すれば、消去状態Ｅの検証電圧Ｖ０は負電圧であり、残り検証電圧Ｖ１、Ｖ２、Ｖ３は正電圧である。したがって、負電圧で消去状態Ｅを検証することによって、消去状態Ｅのメモリセルの分布を狭くすることができる。即ち、プログラム実行後のカップリングによる消去電圧の閾値電圧分布の広がりが負電圧の検証電圧Ｖ０を利用して防止され得る。
図５７は消去状態を検証する閾値電圧分布を例示的に示すその他の図面である。図５７を参照すれば、消去状態Ｅの検証電圧Ｖ０及び第１プログラム状態Ｐ１の検証電圧Ｖ１は負電圧であり、残り検証電圧Ｖ２、Ｖ３は正電圧である。即ち、消去状態Ｅのみでなく第１プログラム状態Ｐ１の一部が負電圧領域に位置し、消去状態Ｅ及び第１プログラム状態Ｐ１の検証電圧Ｖ０、Ｖ１として負電圧が利用される。
図５８は本発明による不揮発性メモリ装置の閾値電圧分布を例示的に示すその他の図面である。図５８を参照すれば、消去状態Ｅ及び第１プログラム状態Ｐ１は負電圧領域に含まれ、第２及び第３プログラム状態Ｐ２、Ｐ３は正電圧領域に包含される。即ち、消去状態Ｅ及び第１プログラム状態Ｐ１と、第２及び第３プログラム状態Ｐ２、Ｐ３との分布が対称的に形成される。
図５９は本発明による不揮発性メモリ装置の閾値電圧分布を例示的に示すその他の図面である。図５９を参照すれば、第２プログラム状態Ｐ２の一部が負電圧領域に包含される。
本発明は３ビットマルチレベルセル不揮発性メモリ装置にも適用できる。
図６０は本発明による３ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第１実施形態を示す図面である。図６０を参照すれば、閾値電圧分布は１つの消去状態Ｅ及び７つのプログラム状態Ｑ１〜Ｑ７を含み、第２プログラム状態Ｑ２の一部が負電圧領域に包含される。
図６１は本発明による３ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第２実施形態を示す図面である。図６１を参照すれば、第３プログラム状態Ｑ３の一部が負電圧領域に包含される。
図６２は本発明による３ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第３実施形態を示す図面である。図６２を参照すれば、消去状態Ｅ及び第１乃至第３プログラム状態Ｑ１〜Ｑ３は負電圧領域に含まれ、第４乃至第７プログラム状態Ｑ４〜Ｑ７は正電圧領域に包含される。
本発明は４ビットマルチレベルセル不揮発性メモリ装置にも適用できる。
図６３は本発明による４ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布を例示的に示す図面である。図６３を参照すれば、消去状態Ｅ及び第１乃至第７プログラム状態ＳＴ１〜ＳＴ７は負電圧領域に含まれ、第８乃至第１５プログラム状態ＳＴ８〜ＳＴ１５は正電圧領域に包含される。
図６４は図６０に図示された閾値電圧分布にしたがうプログラム動作を例示的に示す図面である。１つのメモリセルに３ビットを格納する場合、ロービットは第１ページデータ、中間ビットは第２ページデータ、上位ビットは第３ページデータに定義する。図６４を参照すれば、第１ページデータプログラム動作の時、プログラム状態Ｐの一部が負電圧領域に包含される。
第２ページＭＳＢプログラム動作の時、第１ページデータプログラム動作の消去状態Ｅは消去状態Ｅ或いは第１プログラムＰ１状態にプログラムされ、第１ページデータプログラム動作のプログラム状態Ｐは第２プログラム状態Ｐ２或いは第３プログラム状態Ｐ３にプログラムされる。
第３ページデータプログラム動作の時、第２ページデータプログラム動作の消去状態Ｅは消去状態Ｅ或いは第１プログラム状態Ｑ１にプログラムされ、第２ページデータプログラム動作の第１プログラム状態Ｐ１はプログラム状態Ｑ２或いはプログラム状態Ｑ３にプログラムされ、第２ページデータプログラム動作の第２プログラム状態Ｐ２はプログラム状態Ｑ４或いはプログラム状態Ｑ５にプログラムされ、第２ページデータプログラム動作の第３プログラム状態Ｐ３はプログラム状態Ｑ６或いはプログラム状態Ｑ７にプログラムされる。
（多様な応用例）
本発明は垂直形（ｖｅｒｔｉｃａｌ）不揮発性メモリ装置にも適用できる。
図６５は本発明の実施形態による垂直形不揮発性メモリ装置を例示的に示す図面である。図６５を参照すれば、不揮発性メモリ装置８００はメモリセルアレイ８１０、ドライバー８２０、入出力回路８３０、及び制御ロジック８４０を含む。
メモリセルアレイ８１０は複数のメモリブロックＢＬＫ１〜ＢＬｚ（ｚは２以上の整数）を含む。メモリブロックＢＬＫ１〜ＢＬＫｚの各々は複数のメモリセルを含む。メモリブロックＢＬＫ１〜ＢＬＫｚの各々は垂直構造（或いは３次元構造）を有する。
実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は第１乃至第３方向に沿って伸張された構造物を含む。また、実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は第２方向に沿って伸張された複数の垂直ストリングＮＳを含む。また、実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は第１及び第３方向に沿って複数の垂直ストリングＮＳを含む。
垂直ストリングＮＳのの各々は１つのビットラインＢＬ、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、１つのワードラインＷＬ、及び１つの共通ソースラインＣＳＬに連結される。即ち、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び複数の共通ソースラインＣＳＬに連結される。
ドライバー８２０は複数のワードラインＷＬを通じてメモリセルアレイ２１０に連結される。ドライバー８２０は制御ロジック８４０の制御に応答して動作するように具現される。ドライバー８２０は外部からアドレスＡＤＤＲを受信する。
ドライバー８２０は入力されたアドレスＡＤＤＲをデコーディングするように具現される。デコーディングされたアドレスを利用して、ドライバー８２０は複数のワードラインＷＬの中で１つを選択する。ドライバー８２０は選択及び非選択されたワードラインに電圧を提供するように具現される。実施形態において、プログラム動作、読出し動作、或いは消去動作の時、ドライバー８２０はプログラム動作と連関されたプログラム電圧、読出し動作と連関された読出し電圧、或いは消去動作と連関された消去電圧をワードラインＷＬに提供するように具現される。実施形態において、ドライバー８２０はワードラインを選択及び動作するワードラインドライバー８２１を含む。
また、ドライバー８２０は複数の選択ラインＳＬを選択及び動作するように具現される。実施形態において、ドライバー８２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬをさらに選択及び動作するように具現され得る。実施形態において、ドライバー８２０は選択ラインを選択及び動作するように構成される選択ラインドライバー８２２を包含できる。
また、ドライバー８２０は共通ソースラインＣＳＬを動作するように構成される。実施形態において、ドライバー８２０は共通ソースラインＣＳＬを動作するように構成される共通ソースラインドライバー８２３を含む。
入出力回路８３０は複数のビットラインＢＬを通じてメモリセルアレイ８１０に連結される。入出力回路８３０は制御ロジック８４０の制御に応答して動作する。入出力回路８３０は複数のビットラインＢＬを選択するように具現される。
実施形態において、入出力回路８３０は外部からデータＤＡＴＡを受信し、入力されたデータＤＡＴＡをメモリセルアレイ８１０に格納する。入出力回路８３０はメモリセルアレイ８１０からデータＤＡＴＡを読出し、読み出されたデータＤＡＴＡを外部へ伝達する。
また、入出力回路８３０はメモリセルアレイ８１０の第１格納領域からデータを読出し、読み出されたデータをメモリセルアレイ８１０の第２格納領域に格納できる。実施形態において、入出力回路８３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を実行するように具現される。
実施形態において、入出力回路８３０はページバッファ（或いはページレジスター）、列選択回路、データバッファ等のように広く公知された構成要素を包含できる。他の実施形態において、入出力回路８３０は感知増幅器、書込みドライバー、列選択回路、データバッファ等のように広く公知された構成要素を包含できる。
制御ロジック８４０は不揮発性メモリ装置８００の全体動作を制御するように具現される。制御ロジック８４０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。
一方、垂直形半導体メモリ装置に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献６、特許文献７、特許文献８、特許文献９、特許文献１０、特許文献１１、特許文献１２、特許文献１３、特許文献１４、特許文献１５で説明される。
図６６は図６５に図示されたメモリブロックの中でいずれか１つのメモリブロックＢＬＫｉに対する等価回路を示す回路図である。図６５及び図６６を参照すれば、第１ビットラインＢＬ１及び共通ソースラインＣＳＬの間に垂直ストリングＮＳ１１〜ＮＳ３１が存在する。第１ビットラインＢＬ１は第３方向に伸張された導電物質に対応する。第２ビットラインＢＬ２及び共通ソースラインＣＳＬの間に垂直ストリングＮＳ１２、ＮＳ２２、ＮＳ３２が存在する。第２ビットラインＢＬ２は第３方向に伸張された導電物質に対応する。第３ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、垂直ストリングＮＳ１３、ＮＳ２３、ＮＳ３３が存在する。第３ビットラインＢＬ３は第３方向に伸張された導電物質に対応する。
各垂直ストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬと連結される。各垂直ストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬと連結される。各垂直ストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリセルＭＣが存在する。
以下では、行及び列単位に垂直ストリングＮＳを定義する。１つのビットラインに共通に連結された垂直ストリングＮＳは１つの列を形成する。実施形態において、第１ビットラインＢＬ１に連結された垂直ストリングＮＳ１１〜ＮＳ３１は第１行に対応する。第２ビットラインＢＬ２に連結された垂直ストリングＮＳ１２〜ＮＳ３２は第２行に対応する。第３ビットラインＢＬ３に連結された垂直ストリングＮＳ１３〜ＮＳ３３は第３行に対応する。
１つのストリング選択ラインＳＳＬに連結される垂直ストリングＮＳは１つの行を形成する。実施形態において、第１ストリング選択ラインＳＳＬ１に連結された垂直ストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結された垂直ストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結された垂直ストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
各垂直ストリングＮＳで、高さが定義される。実施形態において、各垂直ストリングＮＳで、接地選択トランジスターＧＳＴに隣接するメモリセルＭＣ１の高さは１である。各垂直ストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接するほど、メモリセルの高さは増加する。各垂直ストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接するメモリセルＭＣ７の高さは７である。
同一な行の垂直ストリングＮＳはストリング選択ラインＳＳＬを共有する。相異なる行の垂直ストリングＮＳは相異なるストリング選択ラインＳＳＬに連結される。同一な行の垂直ストリングＮＳの同一な高さのメモリセルはワードラインを共有する。同一な高さで、相異なる行の垂直ストリングＮＳのワードラインＷＬは共通に連結される。実施形態において、ワードラインＷＬは第１方向に伸張される導電物質が提供される層で共通に連結され得る。実施形態において、第１方向に伸張される導電物質はコンタクトを通じて上部層に連結され得る。上部層で第１方向に伸張される導電物質が共通に連結され得る。
同一な行の垂直ストリングＮＳは接地選択ラインＧＳＬを共有する。相異なる行の垂直ストリングＮＳは相異なる接地選択ラインＧＳＬに連結される。
共通ソースラインＣＳＬは垂直ストリングＮＳに共通に連結される。実施形態において、基板の上の活性領域で、第１乃至第４ドーピング領域が連結され得る。実施形態において、第１乃至第４ドーピング領域はコンタクトを通じて上部層に連結され得る。上部層で第１乃至第４ドーピング領域が共通に連結され得る。
図６６に示したように、同一深さのワードラインＷＬは共通に連結される。したがって、特定ワードラインＷＬが選択される時、特定ワードラインＷＬに連結された全て垂直ストリングＮＳが選択される。相異なる行の垂直ストリングＮＳは相異なるストリング選択ラインＳＳＬに連結される。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、同一ワードラインＷＬに連結された垂直ストリングＮＳの中で非選択行の垂直ストリングＮＳがビットラインＢＬ１〜ＢＬ３から分離され得る。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、垂直ストリングＮＳの行が選択され得る。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行の垂直ストリングＮＳが列単位に選択され得る。
一方、メモリブロックＢＬＫｉに対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献１２で説明される。
図６７は本発明の実施形態によるメモリシステムを示すブロック図である。図６７を参照すれば、メモリシステム１０００は少なくとも１つの不揮発性メモリ装置１１００及びメモリ制御器１２００を含む。
少なくとも１つの不揮発性メモリ装置１１００は、図２に図示された不揮発性メモリ装置１００、図３６に図示された不揮発性メモリ装置４００、図４５に図示された不揮発性メモリ装置５００、図５４に図示された不揮発性メモリ装置６００、図５５に図示された不揮発性メモリ装置７００、及び図６５に図示された不揮発性メモリ装置８００の中でいずれか１つと同一な構成或いは動作を包含する。図示されていないが、少なくとも１つの不揮発性メモリ装置１１００は外部から電源電圧より高い高電圧を受信できる。
メモリ制御器１２００は外部（例えば、ホスト）の要請にしたがって不揮発性メモリ装置１１００を制御する。実施形態において、メモリ制御器１２００は不揮発性メモリ装置１１００の読出し、書込み、及び消去動作を制御する。メモリ制御器１２００は不揮発性メモリ装置１１００及びホストの間にインターフェイスを提供する。メモリ制御器１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を動作する。メモリ制御器１２００は少なくとも１つの中央処理装置１２１０、バッファ１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェイス１２５０、及びメモリインターフェイス１２６０を含む。
少なくとも１つの中央処理装置１２１０はメモリ制御器１２００の全般的な動作を制御する。
バッファ１２２０は中央処理装置１２１０の動作メモリとして利用される。ホストの書込み要請の時、ホストから入力されたデータはバッファ１２２０に臨時的に格納される。また、ホストの読出し要請の時、不揮発性メモリ装置１１００から読み出されたデータはバッファ１２２０に臨時的に格納される。
エラー訂正回路１２３０は書込み要請の時バッファ１２２０に格納されたデータをエラー訂正コードにはよってエンコーディングする。この時、エンコーディングされたデータ及び利用されたエラー訂正コード値は不揮発性メモリ装置１１００に格納される。一方、エラー訂正回路１２３０は読出し要請の時不揮発性メモリ装置１２００から読み出されたデータをエラー訂正コード値を利用して復元させる。ここで、エラー訂正コード値は読み出されたデータに包含される。
ＲＯＭ１２４０はメモリ制御器１２００を動作させるために必要であるデータを格納する。
ホストインターフェイス１２５０はホスト及びメモリ制御器１２００の間のデータ交換を遂行するためのプロトコルを含む。実施形態において、メモリ制御器１２００はＰＰＮ（Ｐｅｒｆｅｃｔ Ｐａｇｅ Ｎｅｗ）プロトコル、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で１つを通じて外部（ホスト）と通信するように具現される。
メモリインターフェイス１２６０は不揮発性メモリ装置１１００とメモリ制御器１２００との間のインターフェイシングする。
本発明の実施形態によるメモリシステム１０００はプログラム動作の時プログラム状態の中で一部が負電圧領域を利用する不揮発性メモリ装置１１００を包含することによって、データの信頼性及び寿命を大きく向上させ得る。
図示されていないが、本発明の実施形態によるメモリシステム１１００はホストへ入力されたデータＤＡＴＡをランダム化させて不揮発性メモリ装置１１００に格納するか、或いは、不揮発性メモリ装置１１００に格納されたランダム化されたデータをデランダム化させてホストへ出力するランダム化回路をさらに包含できる。このようなランダム化回路は不揮発性メモリ装置１１００或いはメモリ制御器１２００の中でいずれか１つに包含され得る。一方、ランダム化回路に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献１６、特許文献１７、特許文献１８、特許文献１９、特許文献２０で説明される。
一方、メモリシステムにに対するより詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献２１で説明される。
図６８は本発明の実施形態によるメモリカードに対するブロック図である。図６８を参照すれば、メモリカード２０００は少なくとも１つのフラッシュメモリ装置２１００、バッファメモリ装置２２００及びそれを制御するメモリ制御器２３００を含む。
フラッシュメモリ装置２１００は図２に図示された不揮発性メモリ装置１００、図３６に図示された不揮発性メモリ装置４００、図４５に図示された不揮発性メモリ装置５００、図５４に図示された不揮発性メモリ装置６００、図５５に図示された不揮発性メモリ装置７００、及び図６５に図示された不揮発性メモリ装置８００の中でいずれか１つと同一な構成或いは動作を包含する。
バッファメモリ装置２２００はメモリカード２０００の動作の中で発生されるデータを臨時的に格納するための装置である。バッファメモリ装置２２００はＤＲＡＭ或いはＳＲＡＭ等で具現され得る。
メモリ制御器２３００はホスト及びフラッシュメモリ装置２１００の間に連結される。ホストからの要請に応答して、メモリ制御器２３００はフラッシュメモリ装置２１００をアクセスする。
メモリ制御器２３００は少なくとも１つのマイクロプロセッサー２３１０、ホストインターフェイス２３２０、及びフラッシュインターフェイス２３３０を含む。
マイクロプロセッサー２３１０はファームウェア（ｆｉｒｍｗａｒｅ）を動作するように具現される。ホストインターフェイス２３２０はホストとフラッシュインターフェイス２３３０との間にデータ交換を遂行するためのカード（例えば、ＭＭＣ）プロトコルを通じてホストとインターフェイシングする。
このようなメモリカード２０００はマルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｉｔｙ Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、スマートメディア（ＳｍａｒｔＭｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用できる。
本発明によるメモリカード２０００は少なくとも１つのプログラム状態が負電圧領域に包含されることによって、その程度閾値電圧マージンを増加させ得る。その結果として、本発明のメモリカード２０００は劣化特性に優れ、データの信頼性を向上させ得る。
一方、メモリカード２０００に対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献６で説明される。
図６９は本発明の実施形態によるｍｏｖｉＮＡＮＤに対するブロック図である。図６９を参照すれば、ｍｏｖｉＮＡＮＤ３０００は少なくとも１つのＮＡＮＤフラッシュメモリ装置３１００及び制御器３２００を包含できる。ｍｏｖｉＮＡＮＤ３０００はＭＭＣ４．４（ｅＭＭＣと称する）規格を支援する。
ＮＡＮＤフラッシュメモリ装置３１００は図２に図示された不揮発性メモリ装置１００、図３６に図示された不揮発性メモリ装置４００、図４５に図示された不揮発性メモリ装置５００、図５４に図示された不揮発性メモリ装置６００、図５５に図示された不揮発性メモリ装置７００、及び図６５に図示された不揮発性メモリ装置８００の中でいずれか１つと同様に具現される。
実施形態において、ＮＡＮＤフラッシュメモリ装置３１００は単品のＮＡＮＤフラッシュメモリ装置が１つのパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ−ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に積層されることによって具現され得る。
制御器３２００は少なくとも１つの制御器コア３２１０、ホストインターフェイス３２２０、及びＮＡＮＤインターフェイス３２３０を含む。制御器コア３２１０はｍｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。ホストインターフェイス３２２０は制御器３２１０とホストのＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）インターフェイシングを遂行する。ＮＡＮＤインターフェイス３２３０はＮＡＮＤフラッシュメモリ装置３１００と制御器３２００のインターフェイシングを遂行する。
ｍｏｖｉＮＡＮＤ３０００はホストから電源電圧Ｖｃｃ、Ｖｃｃｑを受信する。ここで、電源電圧（Ｖｃｃ：３．３Ｖ）はＮＡＮＤフラッシュメモリ装置３１００及びＮＡＮＤインターフェイス３２３０に供給され、電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は制御器３２００に供給される。
本発明の実施形態によるｍｏｖｉＮＡＮＤ３０００は負電圧領域に少なくとも２つのデータビットを格納できることによって、制限された技術で格納できるデータビットの個数を増加させ得る。その結果として、本発明によるｍｏｖｉＮＡＮＤ３０００は大容量のデータを格納するのに有利である。本発明によるｍｏｖｉＮＡＮＤ３０００は小型及び低電力が要求されるモバイル製品（例えば、ギャラクシＳ、アイフォン等）に応用できる。
一方、本発明はソリッドステートドライバー（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：以下、‘ＳＳＤ’と称する）に適用できる。
図７０は本発明の実施形態によるＳＳＤに対するブロック図である。図７０を参照すれば、ＳＳＤ４０００は複数のフラッシュメモリ装置４１００及びＳＳＤ制御器４２００を含む。
フラッシュメモリ装置４１００の各々は、図２に図示された不揮発性メモリ装置１００、図３６に図示された不揮発性メモリ装置４００、図４５に図示された不揮発性メモリ装置５００、図５４に図示された不揮発性メモリ装置６００、図５５に図示された不揮発性メモリ装置７００、及び図６５に図示された不揮発性メモリ装置８００の中でいずれか１つと同様に具現される。
ＳＳＤ制御器４２００は複数のフラッシュメモリ装置４１００を制御する。ＳＳＤ制御器４２００は少なくとも１つの中央処理装置４２１０、ホストインターフェイス４２２０、バッファ４２３０、及びフラッシュインターフェイス４２４０を含む。
ホストインターフェイス４２２０は中央処理装置４２１０の制御にしたがってホストとＡＴＡプロトコル方式にデータを交換することができる。ここで、ホストインターフェイス４２２０はＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＥＳＡＴＡ（Ｅｘｔｅｒｎａｌ ＳＡＴＡ）インターフェイス等の中でいずれか１つである。ホストインターフェイス４２２０を通じてホストから入力されるデータやホストへ伝送されるデータは中央処理装置４２１０の制御にしたがってＣＰＵバスを経由しなくてバッファ４２３０を通じて伝達される。
一方、ホストインターフェイス４２２０がＡＴＡプロトコル方式でないプロトコル方式であり得ることは当業者に広く知られている。本発明のホストインターフェイス４２２０は直列データ通信或いは並列データ通信を遂行するためのいずれの種類のプロトコル方式を利用することができる。
バッファ４２３０は外部とフラッシュメモリ装置４１００の間の移動データを臨時的に格納する。また、バッファ４２３０は中央処理装置４２１０によって運用されるプログラムを格納するのにも使用される。バッファ４２３０は一種のバッファメモリとして見做し、ＳＲＡＭで具現され得る。図７０でバッファ４２３０はＳＳＤ制御器４２００内部に包含されるが、本発明が必ずここに限定される必要はないことは当業者に広く知られている。本発明の実施形態によるバッファはＳＳＤ制御器４２００の外部に包含され得る。
フラッシュインターフェイス４２４０は格納装置に使用されるフラッシュメモリ装置４１００とＳＳＤ制御器４２００の間のインターフェイシングを遂行する。フラッシュインターフェイス４２４０はＮＡＮＤフラッシュメモリ、Ｏｎｅ−ＮＡＮＤフラッシュメモリ、マルチレベルフラッシュメモリ、シングルレベルフラッシュメモリを支援するように構成され得る。
本発明の実施形態によるＳＳＤ４０００は負電圧領域にプログラム状態を格納できることによって、閾値電圧マージンを向上させる。その結果として、本発明のＳＳＤ４０００は格納されたデータの信頼性を向上させ得る。
一方、ＳＳＤ４０００に対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献２１で説明される。
図７１は図７０に図示されたＳＳＤ４０００を有するコンピューティングシステムにに対するブロック図である。図７１を参照すれば、コンピューティングシステム５０００は、少なくとも１つの中央処理装置５１００、不揮発性メモリ装置５２００、ＲＡＭ５３００、入出力装置５４００、及び、ＳＳＤ５５００を含む。
少なくとも１つの中央処理装置５１００はシステムバスに連結される。不揮発性メモリ装置５２００はコンピューティングシステム５０００を動作するのに必要であるデータを格納する。このようなデータには開始命令シーケンス、或いは基本的な入／出力動作システム（例えば、ＢＩＯＳ）シーケンス等である。ＲＡＭ５３００は中央処理装置５１００が実行される時、発生されるデータが臨時的に格納される。
入出力装置５４００は、実施形態において、キーボード、ポインティング装置（マウス）、モニター、モデム、等が入出力装置インターフェイスを通じてシステムバスに連結される。
ＳＳＤ５５００は読出し可能した格納装置として、図７０に図示されたＳＳＤ４０００と同一な構成或いは動作を包含する。
図７２は図７０に図示されたＳＳＤ４０００を有する電子機器に対するブロック図である。図７２を参照すれば、電子機器６０００は、少なくとも１つのプロセッサー６１００、不揮発性メモリ装置６２００、ＲＡＭ６３００、及びフラッシュインターフェイス６４００、及びＳＳＤ６５００を含む。
少なくとも１つのプロセッサー６１００はファームウェアコード或いは任意のコードの実行するためにＲＡＭ６３００をアクセスする。また、少なくとも１つのプロセッサー６１００は開始命令シーケンス或いは基本入出力動作システムシーケンスのような固定命令シーケンスを実行するためにＲＯＭ６２００にアクセスする。フラッシュインターフェイス６４００は電子機器６０００とＳＳＤ６５００との間のインターフェイシングを遂行する。
ＳＳＤ６５００は電子機器６０００に着脱できる。ＳＳＤ６５００は、図７０に図示されたＳＳＤ４０００と同一な構成或いは動作を包含する。
本発明の電子機器６０００は携帯電話、個人デジタル補助器（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ：ＰＤＡｓ）、デジタルカメラ、カムコーダー、及び携帯用オーディオ再生装置（例えば、ＭＰ３、ＰＭＰ）であり得る。
図７３は図７０に図示されたＳＳＤ４０００を利用するサーバーシステムに対するブロック図である。図７３を参照すれば、サーバーシステム７０００はサーバー７１００、及びサーバー７１００を動作するのに必要であるデータを格納する少なくとも１つのＳＳＤ７２００を含む。ここで、ＳＳＤ７２００は、図７０に図示されたＳＳＤ４０００と同一な構成及び同一な動作に具現される。
サーバー７１００は応用通信モジュール７１１０、データ処理モジュール７１２０、アップグレードモジュール７１３０、スケジューリングセンター７１４０、ローカルリソースモジュール７１５０、及びリペア情報モジュール７１６０を含む。
応用通信モジュール７１１０はサーバー７１００とネットワークに連結されたコンピューティングシステムと通信するか、或いはサーバー７１００とＳＳＤ７２００が通信するように具現される。応用通信モジュール７１１０は使用者インターフェイスを通じて提供されたデータ或いは情報をデータ処理モジュール７１２０へ伝送する。
データ処理モジュール７１２０はローカルリソースモジュール７１５０にリンクされる。ここで、ローカルリソースモジュール７１５０はサーバー７１００に入力されたデータ或いは情報に基づいて使用者にリペアショップ（ｒｅｐａｉｒ ｓｈｏｐｓ）／ディーラー（ｄｅａｌｅｒｓ）／技術的な情報の目録を提供する。
アップグレードモジュール７１３０はデータ処理モジュール７１２０とインターフェイシングする。アップグレードモジュール７１３０はＳＳＤ７２００から伝送されたデータ或いは情報に基づいてファームウェア、リセットコード、診断システムアップグレード或いは他の情報を電子機器（ａｐｐｌｉａｎｃｅ）にアップグレードする。
スケジューリングセンター７１４０はサーバー７１００に入力されたデータ或いは情報に基づいて使用者に実時間のオプションを許容する。
リペア情報モジュール７１６０はデータ処理モジュール７１２０とインターフェイシングする。リペア情報モジュール７１６０は使用者にリペア関連情報（例えば、オーディオ、ビデオ、或いは文書ファイル）を提供するのに利用される。データ処理モジュール７１２０はＳＳＤ７２００から伝達された情報に基づいて関連された情報をパッケイジングする。その後、このような情報はＳＳＤ７２００に伝送されるか、或いは使用者にディスプレイされる。
本発明による不揮発性メモリ装置はタブレット（ｔａｂｌｅｔ）製品（例えば、ギャラクシタブ、アイパッド等）にも適用できる。
図７４は本発明による携帯用電子装置８０００を例示的に示す図面である。図７４を参照すれば、携帯用電子装置８０００は一般的に少なくとも１つのコンピューター読出し可能媒体８０２０、処理システム８０４０、入出力サブシステム８０６０、無線周波数回路８０８０及びオーディオ回路８１００を含む。各構成要素は少なくとも１つの通信バス或いは信号線８０３０で連結され得る。携帯用電子装置８０００は、限定されないハンドヘルドコンピューター（ｈａｎｄｈｅｌｄ ｃｏｍｐｕｔｅｒ）、タブレットコンピューター、移動電話、メディアプレーヤー、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）等とこれらアイテムの中で２つ以上の組合を含む任意の携帯用電子装置であり得る。ここで、少なくとも１つのコンピューター読出し可能媒体８０２０は図２に図示された不揮発性メモリ装置１００、図３６に図示された不揮発性メモリ装置４００、図４５に図示された不揮発性メモリ装置５００、図５４に図示された不揮発性メモリ装置６００、図５５に図示された不揮発性メモリ装置７００、及び図６５に図示された不揮発性メモリ装置８００の中で少なくとも１つを包含する。
図７４に示した多様な構成要素は少なくとも１つの信号処理及び／或いはアプリケーション専用集積回路を含んでハードウェア、ソフトウェア或いはハードウェアとソフトウェアとの組合で具現され得る。
無線周波数回路８０８０は少なくとも１つの他の装置に無線リンク或いはネットワークを通じて情報を送受信し、アンテナシステム、無線周波数送受信器、少なくとも１つの増幅器、チューナー、少なくとも１つのオシレータ、デジタル信号処理器、コーデックチップセット、メモリ等を含んでこのような機能を遂行する。例えば、無線周波数回路８０８０はＴＤＭＡ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ（登録商標） Ｅｎｖｉｒｏｎｍｅｎｔ）、ＷＣＤＭＡ（ｗｉｄｅｂａｎｄ ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、Ｗｉ−Ｆｉ（例えば、ＩＥＥＥ８０２．１１ａ、ＩＥＥＥ８０２．１１ｂ、ＩＥＥＥ８０２．１１ｇ及び／或いはＩＥＥＥ８０２．１１ｎ等）、ブルートゥース、Ｗｉ−ＭＡＸ、ＶｏＩＰ（ｖｏｉｃｅ ｏｖｅｒ Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）、電子メール用プロトコル、インスタントメッセージング及び／或いは短文メッセージサービスＳＭＳ或いは何らかの他の任意の適切な通信プロトコル或いはまた開発されない通信プロトコルを包含できる。
無線周波数回路８０８０及びオーディオ回路８１００は周辺装置８１６０を通じて処理システム８０４０に連結される。
インターフェイス８１６０は周辺装置と処理システム８０４０の間の通信を確立し、維持するために多様な構成要素を含む。
オーディオ回路８１００はオーディオスピーカー８５００及びマイクロフォン８５２０に連結されインターフェイス８１６０から入力した音声信号を処理して使用者が他の使用者と実時間に通信できるようにする回路を含む。実施形態において、オーディオ回路８１００はヘッドフォンジャック（図示せず）を含む。
無線周波数回路８０８０及びオーディオ回路８１００が入力する音声及びデータ情報（例えば、音声認識或いは音声命令アプリケーションで）が周辺インターフェイス８１６０を通じて少なくとも１つの処理器８１８０に送られる。少なくとも１つの処理器８１８０は媒体８０２０に格納されている少なくとも１つのアプリケーションプログラム８０３に対する多様なデータフォーマットを処理する。
“データ”とは用語はテキスト、グラフィック、ウェブページ、ＪＡＶＡ（登録商標）アプレット、ウィジェット、電子メール、インスタントメッセージ、音声、デジタルメッセージ或いはビデオ、ウィジェット、ＭＰ３等、コンピューター読出し可能媒体８０２０に格納されている少なくとも１つのアプリケーションプログラム８３００（ウェブブラウザー、電子メール等）によって使用可能したことを含む。
実施形態において、携帯用電子装置８０００は無線ネットワーク或いは外部ポート８３６０を通じてインターネットから多様なデータを、例えば、ファイル、音楽、デジタルイメージ、ビデオ、電子メール、ウィジェット、インスタントメッセージ等をアップロード及びダウンロードすることができる。
周辺インターフェイス８１６０は装置の入力及び出力周辺装置を処理器８１８０及びコンピューター読出し可能媒体８０２０に連結させる。少なくとも１つの処理器８１８０は制御器８２００を通じて少なくとも１つのコンピューター読出し可能媒体８０２０と通信する。
コンピューター読出し可能媒体８０２０は少なくとも１つの処理器８１８０によって使用されるコード及び／或いはデータを格納できる任意の装置或いは媒体であり得る。コンピューター読出し可能媒体８０２０はキャッシュ、主メモリ及び２次メモリを含む。しかし、コンピューター読出し可能媒体８０２０が必ずここに限定される必要はない。コンピューター読出し可能媒体８０２０は多様なメモリ階層を包含できる。ここで、メモリ階層はＲＡＭ（例えば、ＳＲＡＭ、ＤＲＡＭ、ＤＤＲＡＭ）、ＲＯＭ、ＦＬＡＳＨ、磁気及び／或いは光格納装置、例えばディスクドライブ、磁気テープ、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）及びＤＶＤ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄｉｓｋ）の任意の組合を使用して具現され得る。
コンピューター読出し可能媒体８０２０はコンピューター命令語或いはデータ示す情報含む信号を搬送するための伝送媒体を包含できる。例えば、伝送媒体はインターネット（またＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂと称する）、イントラネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＬＡＮ（Ｗｉｄｅ ＬＡＮ）、ＳＡＮ（Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）等を包含するが、これに限定されない通信ネットワークを包含できる。
少なくとも１つの処理器８１８０はコンピューター読出し可能媒体８０２０に格納されている多様なソフトウェア構成要素を実行して装置８０００のための様々な機能を遂行する。実施形態において、ソフトウェア構成要素はオペレーティングシステム８２２０、通信モジュール８２４０、接触／モーションモジュール８２６０、グラフィックモジュール８２８０、少なくとも１つのアプリケーション８３００、タイマーモジュール８３８０及び再構成モジュール８４００を含む。
オペレーティングシステム８２２０（例えば、Ｄａｒｗｉｎ、ＲＴＸＣ、ＬＩＮＵＸ（登録商標）、ＵＮＩＸ（登録商標）、ＯＳ Ｘ ＷＩＮＤＯＷＳ（登録商標）或いはＶｘＷｏｒｋｓのような内装形オペレーティングシステム）は多様な過程、命令語セット、ソフトウェア構成要素及び／或いは一般的なシステムタスク（ｔａｓｋ）を制御及び管理（例えば、メモリ管理、格納装置制御、パワー管理等）するためのドライバーを含み多様なハードウェアとソフトウェア構成要素との間の通信を促進させる。
通信モジュール８２４０は少なくとも１つの外部ポート８３６０或いはＲＦ回路８０８０を通じて他の装置との通信を促進し、ＲＦ回路８０８０及び／或いは外部ポート８３６０から入力されるデータを処理するための多様なソフトウェア構成要素を含む。外部ポート８３６０（例えば、ＵＳＢ、ＦｉｒｅＷｉｒｅＴＭ等）は他の装置に直接連結させるか、又はネットワーク（インターネット、無線ＬＡＮ等）を通じて間接的に連結され得る。
グラフィックモジュール８２８０はタッチ感知ディスプレイシステム８１２０のディスプレイ面上にグラフィック客体をレンダリング（ｒｅｎｄｅｒｉｎｇ）、アニメーティング（ａｎｉｍａｔｉｎｇ）及び表示するための周知の多様なソフトウェアを含む。“グラフィック客体”とは用語はテキスト、ウェブページ、アイコン、デジタルイメージ、アニメーション等を制限無く含むことであって、使用者に表示可能した任意の客体を含む。
少なくとも１つのアプリケーション８３００は、ブラウザー、住所録、接触リスト、電子メール、インスタントメッセージング、ワードプロセシング、キーボードエミュレーション（ｋｅｙｂｏａｒｄ ｅｍｕｌａｔｉｏｎ）、ウィジェット、ＪＡＶＡ（登録商標）支援アプリケーション、暗号化（ｅｎｃｒｙｐｔｉｏｎ）、デジタル著作権管理、音声認識、音声複製、位置判断機能（例えば、ＧＰＳによって提供される）、音楽プレーヤー（ＭＰ３或いはＡＡＣファイルとように少なくとも１つのファイルい格納された記録音楽を再生する）等を制限無しで含む、携帯用電子装置８０００に設置されている任意のアプリケーションを包含できる。
実施形態において、携帯用電子装置８０００はＭＰ３プレーヤーの機能を包含できる。したがって、携帯用電子装置８０００は３６ピンコネクターを含む。実施形態において、携帯用電子装置８０００はアプリケーションをイメージ化する時、使用される少なくとも１つの光センサー（図示せず）、例えばＣＭＯＳ或いはＣＣＤイメージセンサーを選択的に包含できる。
接触／モーションモジュール８２６０はタッチ感知ディスプレイシステム８１２０に関連する多様なタスクを遂行するための様々なソフトウェア構成要素を含む。
タイマーモジュール８３８０はインターフェイス再構成処理に使用されるソフトウェアタイマーである。タイマーモジュール８３８０はハードウェアで具現され得る。
再構成モジュール８４００はアイコン効果モジュール（或いは命令語セット）を包含できる。アイコン効果モジュール８４２０はインターフェイス再構成モードの間にアイコン用アニメーションを包含できる。実施形態において、アイコン効果モジュール８４２０はグラフィックモジュール８２８０に包含され得る。
Ｉ／Ｏサブシステム８０６０は、多様な機能、例えば、パワー制御、スピーカーボリューム制御、入力音の大きさ（ｒｉｎｇ ｔｏｎｅ ｌｏｕｄｎｅｓｓ）、キーボード入力、スクローリング（ｓｃｒｏｌｌｉｎｇ）、ホールド（ｈｏｌｄ）、メニュー、スクリーンロック（ｓｃｒｅｅｎ ｌｏｃｋ）、通信クリアリング（ｃｌｅａｒｉｎｇ）及び終了（ｅｎｄｉｎｇ）を遂行し制御するためのタッチ感知ディスプレイシステム８１２０及び少なくとも１つの他の物理的な制御装置８１４０（例えば、押しボタン、スイッチ、ダイアル、ＬＥＤ等）に連結されている。タッチ感知ディスプレイ８１２０はタッチ感知スクリーン制御器８３２０を通じて処理システム８０４０と通信し、使用者入力［例えば、ハードウェアスキャニング（ｓｃａｎｎｉｎｇ）］を処理するための多様な構成要素を含む。少なくとも１つの入力制御器８３４０はその他の入力装置或いは制御装置８１４０と電気信号を送受信する。その他の入力／制御装置８１４０は物理的なボタン（例えば、押しボタン、ロッカ（ｒｏｃｋｅｒ）ボタン）、ダイヤル、スライダースイッチ（ｓｌｉｄｅｒ ｓｗｉｔｃｈ）、スティック（ｓｔｉｃｋ）等を包含できる。
タッチ感知ディスプレイ８１２０はＧＵＩで使用者に視覚的な出力を表示する。視覚的な出力はテキスト、グラフィック、及びこれらの組合を包含できる。視覚的な出力の一部或いは全部は使用者インターフェイス客体に該当することができる。
タッチ感知ディスプレイ８１２０はハプティック（ｈａｐｔｉｃ）及び／或いは触覚（ｔａｃｔｉｌｅ）接触に基づいて使用者からの入力を受信する。タッチ感知ディスプレイ８１２０は使用者入力を受信するタッチ感知面を形成する。タッチ感知ディスプレイ８１２０とタッチスクリーン制御器８３２０はタッチ感知ディスプレイ８１２０上の接触（及び接触の移動或いはレリーズ）を検出し、検出された接触を接触があった時、タッチスクリーンの上に表示される少なくとも１つのソフトキーのような使用者インターフェイス客体との相互作用で変換する。実施形態において、タッチ感知ディスプレイ８１２０と使用者との間の接触地点は使用者の少なくとも１つの指（ｄｉｇｉｔ）に対応する。タッチ感知ディスプレイ８１２０は他の実施形態において、他の技術を使用できるが、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）技術或いはＬＰＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｐｏｌｙｍｅｒ ｄｉｓｐｌａｙ）技術を使用することができる。
タッチ感知ディスプレイ８１２０とタッチスクリーン制御器８３２０とは容量形（ｃａｐａｃｉｔｉｖｅ）、抵抗形（ｒｅｓｉｓｔｉｖｅ）、赤外線形（ｉｎｆｒａｒｅｄ）及び表面音波技術とような複数のタッチ感知技術のみでなく近接感知器アレイ（ｐｒｏｘｉｍｉｔｙ ｓｅｎｓｏｒ ａｒｒａｙ）或いはタッチ感知ディスプレイ８１２０との接触地点を決定するための他の要素を利用して、接触と移動或いはレリーズを検出することができる。
タッチ感知ディスプレイ８１２０はマルチタッチ感知タブレットと類似であり、各々は参考としてここに編入される。しかし、タッチスクリーンは携帯用装置からの視覚的な出力を表示する反面、タッチ感知タブレットは視覚的な出力を提供しない。タッチ感知ディスプレイ８１２０は１００ｄｐｉを超える解像度を有することができる。実施形態において、タッチ感知ディスプレイ８１２０は約１６８ｄｐｉの解像度を有することができる。使用者はスタイラス（ｓｔｙｌｕｓ）、ペン、指等のような適当な事物や付属物を利用してタッチ感知ディスプレイ８１２０と接触することができる。
実施形態において、携帯用電子装置８０００はタッチスクリーン以外に特定機能を活性化或いは非活性化させるタッチパッド（図示せず）を包含できる。実施形態において、タッチパッドはタッチスクリーンとは異なりに視覚的な出力を表示しない装置のタッチ感知領域である。タッチパッドはタッチ感知ディスプレイ８１２０と分離されるタッチ感知面或いはタッチ感知ディスプレイ８１２０が形成するタッチ感知面の拡張であり得る。
携帯用電子装置８０００は多様なハードウェア構成要素に電力を供給する電力システム８４４０をまた含む。電力システム８４４０は電力管理システム、少なくとも１つの電源（例えば、バッテリー、交流電源）、充電システム、電力エラー検出回路、電力コンバーター（ｃｏｎｖｅｒｔｅｒ）或いはインバータ（ｉｎｖｅｒｔｅｒ）、電力状態表示機（例えば、発光ダイオード）、及び携帯装置で通常の電力発生、管理及び分配と関連されたその他の構成要素を包含できる。
実施形態において、周辺インターフェイス８１６０、少なくとも１つの処理器８１８０及びメモリ制御器８２００は処理システム８０４０とような単一チップの上で具現され得る。他の実施形態において、これらは別個のチップに具現され得る。
一方、携帯用電子装置８０００に対するさらに詳細はこの出願の参考文献として組み込まれた特許文献２２で説明される。
本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定まれてはならないし、後述する特許請求の範囲のみでなくが発明の特許請求の範囲と均等なことによって定まれなければならない。
１００、６００、７００、８００・・・不揮発性メモリ装置
１０１、１０２・・・マット
１０３ ・・・電圧発生器
１０４ ・・・読出し検証電圧選択スイッチ回路
１０５ ・・・ワードライン電圧選択スイッチ回路
１０６ ・・・選択ラインドライバー
１０７ ・・・選択ライン選択スイッチ回路
１０８ ・・・ウェル電圧選択スイッチ回路
１０９、１１０・・・ローデコーダー
１１１ ・・・制御ロジック

Claims (71)

  1. 直流電圧を発生する直流電圧発生器と、
    基準電圧を発生する基準電圧発生器と、
    発振クロックを発振する発振器と、
    ポンプクロックに応答して負電圧を発生する電荷ポンプと、
    前記直流電圧を分配した分配電圧と前記基準電圧とを比較することによって前記負電圧を検出し、前記発振クロックに基づいて前記検出された負電圧に対応する前記ポンプクロックを発生する電圧検出器と、を含む負電圧発生器。
  2. 前記電圧検出器は、
    負電圧活性化信号に応答して前記直流電圧を比較ノードに提供するか否かを決定する電源供給部と、
    前記比較ノードと前記負電圧とが提供される検出ノードの間に連結され、前記直流電圧を分配する電圧分配部と、
    前記検出ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記検出ノードの前記負電圧を放電する放電部と、
    前記比較ノードの電圧と前記基準電圧とを比較して前記ポンプクロックを発生する比較部と、
    前記負電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性化の可否を決定する制御部と、を含む請求項１に記載の負電圧発生器。
  3. 前記電源供給部は、
    前記直流電圧が提供される一端と前記負電圧活性化信号の反転信号が入力されるゲートとを有するＰＭＯＳトランジスターと、
    前記ＰＭＯＳトランジスターの他端と前記比較ノードとの間に連結される第１抵抗と、を含む請求項２に記載の負電圧発生器。
  4. 前記電圧分配部は、
    前記検出ノードと前記比較ノードとの間に直列連結された複数の抵抗と、
    前記複数の抵抗の中で少なくとも１つの一端と他端との間に連結されたトランジスターと、
    トリムコードを受信して対応する電圧レベルを前記トランジスターのゲートへ入力するレベルシフタと、を含む請求項２に記載の負電圧発生器。
  5. 前記レベルシフタは、
    電源端の電源電圧を伝達するための少なくとも１つのＰＭＯＳトランジスターと、
    ウェル電圧端のウェル電圧を伝達するための少なくとも１つのＮＭＯＳトランジスターと、を含む請求項４に記載の負電圧発生器。
  6. 前記少なくとも１つのＰＭＯＳトランジスターは低電圧用トランジスターであり、
    前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである請求項５に記載の負電圧発生器。
  7. 前記少なくとも１つのＰＭＯＳトランジスターは低電圧用トランジスターであり、
    前記少なくとも１つのＮＭＯＳトランジスターは低電圧用トランジスターである請求項５に記載の負電圧発生器。
  8. 前記少なくとも１つのＰＭＯＳトランジスターは高電圧用トランジスターであり、
    前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである請求項５に記載の負電圧発生器。
  9. 前記少なくとも１つのＮＭＯＳトランジスターのボディーは前記ウェル電圧端に連結される請求項５に記載の負電圧発生器。
  10. 前記放電部は、
    前記検出ノードに連結された一端、前記接地端に連結された他端、及び前記負電圧活性化信号に対応する電圧レベルを受信するゲートを有する高電圧用ＮＭＯＳトランジスターを含む請求項２に記載の負電圧発生器。
  11. 前記比較部は、
    前記基準電圧と前記比較ノードの電圧を比較する比較器と、
    前記比較器の出力、前記発振クロック、及び前記負電圧活性化信号をアンド演算してポンプクロックを発生する論理器と、を含む請求項２に記載の負電圧発生器。
  12. 前記制御部は、
    前記負電圧活性化信号を反転する第１インバータと、
    前記第１インバータの出力を反転する第２インバータと、
    前記負電圧活性化信号に対応する電圧レベルに変換し、前記変換された電圧レベルを前記電流パス形成部へ出力するレベルシフタと、を含む請求項２に記載の負電圧発生器。
  13. 前記直流電圧、前記基準電圧、及び前記負電圧を受信し前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器をさらに含む請求項１に記載の負電圧発生器。
  14. 前記電荷ポンプから出力された前記負電圧は前記ワードライン用負電圧が提供される回路が形成されるウェルに提供される請求項１３に記載の負電圧発生器。
  15. 前記ワードライン用負電圧発生器は、
    比較ノードの電圧前記基準電圧の比較結果にしたがって、前記直流電圧を提供するか否かを決定する電源供給部と、
    前記比較ノードと前記ワードライン用負電圧を出力する出力ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、
    前記出力ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記出力ノードの前記ワードライン用負電圧を放電する放電部と、
    前記比較ノードの電圧と前記基準電圧とを比較する比較部と、
    前記負電圧活性化信号を受信して前記放電部の活性の可否を決定する制御部と、を含む請求項１３に記載の負電圧発生器。
  16. 前記放電部は、
    前記比較ノードと前記接地端との間に連結され、前記負電圧活性化信号に対応する電圧を受信するゲートを有する高電圧用ＮＭＯＳトランジスターを含む請求項１５に記載の負電圧発生器。
  17. 高電圧を発生する高電圧発生器及び負電圧とウェル電圧とを発生する負電圧発生器を含む電圧発生回路と、
    前記負電圧が提供されるワードラインに対応するラインに前記負電圧を提供するために活性化信号に応答して前記高電圧及び前記ウェル電圧の中でいずれか１つを出力する少なくとも１つのスイッチングを有する少なくとも１つの回路と、を含み、
    前記高電圧発生器及び前記負電圧発生器は独立的な発振クロックによって動作される不揮発性メモリ装置。
  18. 前記高電圧発生器は、
    高電圧用基準電圧を発生する高電圧用基準電圧発生器と、
    高電圧用クロックを発振する高電圧用発振器と、
    高電圧用ポンプクロックに応答してターゲット高電圧を発生する少なくとも１つの電荷ポンプと、
    前記高電圧用基準電圧及び前記高電圧用クロックに基づいて前記ターゲット高電圧を検出し、前記検出されたターゲット高電圧に対応する前記ポンプクロックを発生する少なくとも１つの電圧検出器と、を含む請求項１７に記載の不揮発性メモリ装置。
  19. 前記少なくとも１つの電圧検出器は、
    電源端と前記ターゲット高電圧とが提供される高電圧用検出ノードの間に連結され、高電圧活性化信号に応答して電源電圧を提供するか否かを決定する高電圧用電源供給部と、
    前記高電圧用検出ノードと高電圧用比較ノードとの間に連結され、前記ターゲット高電圧を分配する高電圧用電圧分配部と、
    前記高電圧用比較ノードと接地端との間に連結され、前記高電圧活性化信号に応答して電流パスを形成する高電圧用電流パス形成部と、
    前記高電圧用基準電圧と前記高電圧用比較ノードの電圧とを比較し、前記比較結果に対応する前記高電圧用ポンプクロックを発生する高電圧用比較部と、
    前記高電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性の可否を決定する高電圧用制御部と、を含む請求項１８に記載の不揮発性メモリ装置。
  20. 前記電圧発生回路は
    低電圧用比較ノードの電圧と低電圧用基準電圧との比較結果にしたがって、ペリ電圧用ポンプ電圧の供給の可否を決定する低電圧用電源供給部と、
    前記ペリ電圧を出力する低電圧用出力ノードと前記低電圧用比較ノードとの間に連結され、前記ペリ電圧用ポンプ電圧を分配する低電圧用電圧分配部と、
    前記低電圧用比較ノードと前記接地端との間に連結されるバイアス部と、
    前記低電圧用比較ノードの電圧と前記低電圧用基準電圧とを比較する低電圧用比較部を含む低電圧発生器と、をさらに含む請求項１８に記載の不揮発性メモリ装置。
  21. 前記負電圧発生器は、
    直流電圧を発生する直流電圧発生器と、
    基準電圧を発生する基準電圧発生器と、
    発振クロックを発振する発振器と、
    ポンプクロックに応答して前記負電圧を発生する電荷ポンプと、
    前記直流電圧、前記基準電圧、前記発振クロックに基づいて前記負電圧を検出し、対応する前記ポンプクロックを発生する電圧検出器と、
    前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器と、を含む請求項１７に記載の不揮発性メモリ装置。
  22. 前記少なくとも１つの回路は、
    前記低電圧発生器で発生されたペリ電圧及び前記負電圧発生器で発生された負電圧の中でいずれか１つを読出し検証電圧に選択する読出し検証電圧選択スイッチ回路を含む請求項１７に記載の不揮発性メモリ装置。
  23. 前記少なくとも１つの回路は、
    前記高電圧発生器で発生されたプログラム電圧及び前記読出し検証選択スイッチ回路で選択された前記読出し検証電圧の中でいずれか１つを選択されたワードラインのワードライン電圧に選択するワードライン電圧選択スイッチ回路をさらに含む請求項２２に記載の不揮発性メモリ装置。
  24. 前記不揮発性メモリ装置はプログラム動作の時、２ステップ検証動作を遂行する請求項２３に記載の不揮発性メモリ装置。
  25. 前記高電圧発生器から出力される読出しパス電圧或いはパス電圧、前記ワードライン電圧選択スイッチ回路で選択された前記ワードライン電圧の中でいずれか１つを対応する選択ラインに提供する少なくとも１つの選択ラインドライバー回路をさらに含む請求項２３に記載の不揮発性メモリ装置。
  26. 第１ウェルに形成され、第１選択ラインに提供された電圧に対応するワードラインを動作する第１ローデコーダーと、
    第２ウェルに形成され、第２選択ラインに提供された電圧にに対応するワードラインを動作する第２ローデコーダーと、をさらに含む請求項２５に記載の不揮発性メモリ装置。
  27. 前記少なくとも１つのスイッチ回路は、
    前記選択ラインドライバーの複数の選択ラインを前記第１選択ラインに連結するか、或いは前記第２選択ラインに連結するかを選択する選択ライン選択スイッチ回路を含む請求項２６に記載の不揮発性メモリ装置。
  28. 前記少なくとも１つのスイッチ回路は、
    前記ウェル電圧を前記第１ウェルに提供するか、或いは前記第２ウェルに提供するかを選択するウェル電圧選択スイッチ回路を含む請求項２６に記載の不揮発性メモリ装置。
  29. 前記不揮発性メモリ装置は２ビットデータを格納するための閾値電圧分布を有し、
    前記閾値電圧分布は１つの消去状態及び３つのプログラム状態を具備し、前記プログラム状態の中で少なくとも１つは負電圧で検証する請求項１７に記載の不揮発性メモリ装置。
  30. 消去状態の下限制限値は−４Ｖである請求項２９に記載の不揮発性メモリ装置。
  31. ブロックワードラインと、
    電圧伝送活性化信号に応答して高電圧を前記ブロックワードラインに提供するプルアップ回路と、
    前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、
    前記ブロックワードラインの電圧に基づいて複数の選択ラインを複数のワードラインに連結する電圧伝送回路と、を含み、
    前記プルアップ回路及び前記プルダウン回路は、Ｐ形ウェルの内に形成された少なくとも１つのＮ形アクティブ領域で具現され、前記Ｐ形ウェルは深いＮ形ウェルの内に含まれるローデコーダー。
  32. 前記プルダウン回路は、
    前記ブロックワードラインと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、
    前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードに連結され、前記電圧伝送活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記電圧伝送活性化信号の反転信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含み、
    ワードラインに負電圧が提供される時、前記ウェル電圧は前記負電圧である請求項３１に記載のローデコーダー。
  33. 前記レベルシフタは、
    前記電圧伝送活性化信号に応答して前記電源端の電圧を前記遮断ノードに提供するための少なくとも１つのＰＭＯＳトランジスターと、
    前記電圧伝送活性化信号に応答して前記ウェル電圧端の電圧を前記遮断ノードに提供するための少なくとも１つのＮＭＯＳトランジスターと、を含み、
    前記デプレショントランジスター及び前記少なくとも１つのＮＭＯＳトランジスターのウェルは前記ウェル電圧端に連結される請求項３２に記載のローデコーダー。
  34. 前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである請求項３３に記載のローデコーダー。
  35. 前記少なくとも１つのＮＭＯＳトランジスターは低電圧用トランジスターである請求項３３に記載のローデコーダー。
  36. 前記少なくとも１つのＰＭＯＳトランジスターは高電圧用トランジスターであり、
    前記少なくとも１つのＮＭＯＳトランジスターは高電圧用トランジスターである請求項３３に記載のローデコーダー。
  37. 正電圧を第１ラインに提供するための少なくとも１つの第１電圧提供パス回路と、
    負電圧を第２ラインに提供するための少なくとも１つの第２電圧提供パス回路と、を含み、
    前記第２ラインに前記負電圧が提供される時、前記少なくとも１つの第２電圧提供パス回路が形成されたウェルに前記負電圧が提供される不揮発性メモリ装置。
  38. 前記少なくとも１つの第２電圧提供パス回路は、
    前記負電圧が提供されるラインと前記第２ラインとの間に連結された選択トランジスターと、
    活性化信号に応答して前記選択トランジスターのゲートに高電圧或いはウェル電圧を提供する選択スイッチングと、を含み、
    前記第２ラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である請求項３７に記載の不揮発性メモリ装置。
  39. 前記選択スイッチングは、
    前記活性化信号に応答して前記高電圧を前記選択トランジスターのゲートに提供するプルアップ回路と、前記活性化信号に応答して前記選択トランジスターのゲートとシャットオフされ、前記活性化信号の反転信号に応答して前記選択トランジスターのゲートに前記ウェル電圧を提供するプルダウン回路と、を含む請求項３８に記載の不揮発性メモリ装置。
  40. 前記プルダウン回路は、
    前記選択トランジスターのゲートと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、
    前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードとに連結され、前記活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記活性化信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含む請求項３９に記載の不揮発性メモリ装置。
  41. 第１トリムコードには応答して低電圧を発生する低電圧発生器と、
    第２トリムコードには応答して負電圧を発生する負電圧発生器と、
    入力された読出しコードの前記第１トリムコード及び前記第２トリムコードの中でいずれか１つに変換するコード変換機と、
    前記読出しコードの発生するコード発生器と、を含む不揮発性メモリ装置。
  42. 前記コード変換機は、
    前記読出しコードを基準値より低ければ、前記読出しコードの前記第２トリムコードで出力する請求項４１に記載の不揮発性メモリ装置。
  43. 前記コード変換機は、
    前記読出しコードを基準値より低ければ、前記読出しコードの利用して前記第２トリムコードの発生する請求項４１に記載の不揮発性メモリ装置。
  44. 前記コード発生器は前記不揮発性メモリ装置の温度にしたがって、前記読出しコードの補正する請求項４１に記載の不揮発性メモリ装置。
  45. 前記コード発生器は、
    前記温度に相関無しでデフォルト読出しコードの格納するデフォルトコードレジスターをさらに含む請求項４４に記載の不揮発性メモリ装置。
  46. 前記コード発生器は、
    読出し動作失敗の時、前記読出しコードの補正するための読出しオフセットコードの格納する再試行オフセットレジスターをさらに含む請求項４５に記載の不揮発性メモリ装置。
  47. 前記コード発生器は、
    温度コードには対応する温度オフセットを格納する温度オフセットレジスターと、
    前記温度オフセットと前記デフォルトコードの加減算する加減算器と、をさらに含む請求項４５に記載の不揮発性メモリ装置。
  48. 前記コード発生器は、
    前記温度コードの発生する温度コード発生器をさらに含む請求項４７に記載の不揮発性メモリ装置。
  49. 前記温度コード発生器は、
    基準電圧及び複数の直流電圧を発生する温度コード基準電圧発生器と、
    前記基準電圧と前記温度に対応する電圧を比較して温度電圧を発生する温度検出器と、
    前記温度電圧と前記複数の直流電圧とを比較することによって、前記温度コードの発生するアナログデジタル変換機と、を含む請求項４８に記載の不揮発性メモリ装置。
  50. 前記アナログデジタル変換機は、
    前記温度電圧と前記複数の直流電圧とを各々比較することによって、比較結果値を出力する比較ユニットと、
    前記比較結果値をエンコーディングして前記温度コードの発生するエンコーダーと、を含む請求項４９に記載の不揮発性メモリ装置。
  51. 前記温度オフセットレジスターは、
    前記温度コードには応答して前記温度オフセットを出力する複数のオフセットレジスターユニットを含む請求項４７に記載の不揮発性メモリ装置。
  52. 前記複数のオフセットレジスターユニットの各々は、
    前記温度オフセットに対応するデータをラッチするラッチと、
    前記温度コードにしたがって前記ラッチの出力値を反転することによって、前記温度オフセットを出力するインバータと、を含む請求項５１に記載の不揮発性メモリ装置。
  53. 前記不揮発性メモリ装置の温度が基準値以上である時の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される請求項４１に記載の不揮発性メモリ装置。
  54. 前記不揮発性メモリ装置の高温データリテンションテストを遂行した後の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される請求項４１に記載の不揮発性メモリ装置。
  55. 温度に対応する温度コードの発生する段階と、
    前記温度コードの利用して読出しコードの補正する段階と、
    前記補正された読出しコードの低電圧トリムコード及び負電圧トリムコードの中でいずれか１つに変換する段階と、
    前記変換された読出しコードには応答して読出し電圧を発生する段階と、を含む不揮発性メモリ装置の読出し電圧発生方法。
  56. 前記温度コードの発生する段階は、前記不揮発性メモリ装置の温度領域の電圧を感知する段階と、
    前記感知された電圧を基準電圧と比較する段階と、をさらに含む請求項５５に記載の不揮発性メモリ装置の読出し電圧発生方法。
  57. 前記読出しコードの変換する段階は、
    前記読出しコードを基準値より低い時、前記読出しコードの前記負電圧トリムコードに変換する段階と、
    前記読出しコードを基準値以上である時、前記読出しコードの前記低電圧トリムコードに変換する段階と、をさらに含む請求項５５に記載の不揮発性メモリ装置の読出し電圧発生方法。
  58. 前記読出しコードの補正する段階は、
    前記温度コードには対応する第１オフセットコードをデフォルト読出しコードから、又はデフォルト読出しコードに加減算する段階を含む請求項５５に記載の不揮発性メモリ装置の読出し電圧発生方法。
  59. 前記読出しコードの補正する段階は、
    前記第１オフセットコード及び第２オフセットコードを前記デフォルト読出しコードから、又は前記デフォルト読出しコードに加減算する段階をさらに含み、
    前記第２オフセットコードの値は、読出し失敗の時、読出し電圧を補正するための電圧に対応する値である請求項５８に記載の不揮発性メモリ装置の読出し電圧発生方法。
  60. 前記読出しコードの変換する段階は、
    前記変換された読出しコードにしたがって、低電圧発生器及び負電圧発生器の中でいずれか１つが活性化される請求項５５に記載の不揮発性メモリ装置の読出し電圧発生方法。
  61. 不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御するメモリ制御器と、を含み、
    前記不揮発性メモリ装置は、
    負電圧を発生する負電圧発生器と、
    少なくとも１つのローデコーダーと、を含み、
    前記少なくとも１つのローデコーダーは、電圧伝送活性化信号に応答して高電圧をブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、を含み、
    前記プルアップ回路及び前記プルダウン回路は、Ｐ形ウェルの内に形成された少なくとも１つのＮ形アクティブ領域で具現され、前記Ｐ形ウェルは深いＮ形ウェルの内に含まれ、
    少なくとも１つのワードラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧であるメモリシステム。
  62. 不揮発性メモリ装置のプログラム方法において、
    選択されたメモリセルから第１ページデータを読み出す段階と、
    前記読み出された第１ページデータを参照して前記選択されたメモリセルに第２ページデータをプログラムする段階と、を含み、
    前記読み出す段階で第１負のプログラム状態に対応する閾値電圧を有するメモリセルの中で少なくとも１つは、前記プログラムする段階で第２負のプログラム状態にプログラムされるプログラム方法。
  63. 前記読み出す段階で前記メモリセルを読み出すための読出し電圧の中では少なくとも１つの負の電圧が含まれる請求項６２に記載のプログラム方法。
  64. 前記プログラムする段階は、
    前記少なくとも１つのメモリセルを第２プログラム状態にプログラムするためにプログラム電圧を提供するプログラム実行段階と、
    前記少なくとも１つのメモリセルが前記第２プログラム状態にプログラムされたか否かを検証する段階と、を含み、
    前記検証段階で使用される少なくとも１つの検証電圧は負の電圧である請求項６３に記載のプログラム方法。
  65. 前記第２ページデータをプログラムする以前に少なくとも１つの負の電圧を含む検証読出し電圧を使用して前記メモリセルを読み出す段階をさらに含む請求項６２に記載のプログラム方法。
  66. 前記メモリセルの中で前記検証読出し電圧によって、第２負のプログラム状態に既にプログラムされたセルは前記プログラム段階でプログラム禁止される請求項６５に記載のプログラム方法。
  67. 前記読み出す段階で第１負のプログラム状態に対応する閾値電圧を有するメモリセルの中でその他の１つは、前記プログラムする段階で正のプログラム状態にプログラムされる請求項６２に記載のプログラム方法。
  68. 前記メモリセルの消去状態と０Ｖとの間には前記第１負のプログラム状態或いは前記第２負のプログラム状態を収容できる電圧区間が提供される請求項６２に記載のプログラム方法。
  69. 複数のワードラインと複数のビットラインとの交差領域に配置される複数のメモリセルを含むセルアレイと、
    前記複数のワードラインにワードライン電圧を提供する電圧発生回路と、
    前記複数のビットラインに連結され、選択されたメモリセルにデータを格納するか、或いは読み出す入出力回路と、
    前記複数のメモリセルの中で選択されたメモリセルを第１負のプログラム状態で第２負のプログラム状態にプログラムするように前記電圧発生回路又は前記入出力回路を制御する制御ロジックと、を含む不揮発性メモリ装置。
  70. 前記電圧発生回路は前記第１負のプログラム状態又は前記第２負のプログラム状態に対する検証読出し動作のための負の検証読出し電圧を発生する請求項６９に記載の不揮発性メモリ装置。
  71. 前記電圧発生回路は前記第１負のプログラム状態に対応するメモリセルの中で少なくとも１つを正のプログラム状態にプログラムするための第１正の検証電圧を発生する請求項７０に記載の不揮発性メモリ装置。


JP2011278033A 2010-12-20 2011-12-20 負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム Active JP6075949B2 (ja)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
KR10-2010-0130812 2010-12-20
KR20100130812 2010-12-20
KR1020110018584A KR20120100004A (ko) 2011-03-02 2011-03-02 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR10-2011-0018584 2011-03-02
US201161448695P 2011-03-03 2011-03-03
US61/448,695 2011-03-03
KR10-2011-0030803 2011-04-04
KR1020110030803A KR20120089987A (ko) 2010-12-20 2011-04-04 음전압 발생기, 음전압을 이용하는 디코더, 비휘발성 메모리 장치 및 메모리 시스템

Publications (3)

Publication Number Publication Date
JP2012133871A true JP2012133871A (ja) 2012-07-12
JP2012133871A5 JP2012133871A5 (ja) 2015-01-29
JP6075949B2 JP6075949B2 (ja) 2017-02-08

Family

ID=46235809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011278033A Active JP6075949B2 (ja) 2010-12-20 2011-12-20 負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム

Country Status (4)

Country Link
US (1) US8705273B2 (ja)
JP (1) JP6075949B2 (ja)
CN (1) CN102543186B (ja)
DE (1) DE102011056141A1 (ja)

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8413155B2 (en) 2004-03-13 2013-04-02 Adaptive Computing Enterprises, Inc. System and method for a self-optimizing reservation in time of compute resources
US8782654B2 (en) 2004-03-13 2014-07-15 Adaptive Computing Enterprises, Inc. Co-allocating a reservation spanning different compute resources types
US20070266388A1 (en) 2004-06-18 2007-11-15 Cluster Resources, Inc. System and method for providing advanced reservations in a compute environment
US8176490B1 (en) 2004-08-20 2012-05-08 Adaptive Computing Enterprises, Inc. System and method of interfacing a workload manager and scheduler with an identity manager
WO2006053093A2 (en) 2004-11-08 2006-05-18 Cluster Resources, Inc. System and method of providing system jobs within a compute environment
US8863143B2 (en) 2006-03-16 2014-10-14 Adaptive Computing Enterprises, Inc. System and method for managing a hybrid compute environment
WO2006107531A2 (en) 2005-03-16 2006-10-12 Cluster Resources, Inc. Simple integration of an on-demand compute environment
US9231886B2 (en) 2005-03-16 2016-01-05 Adaptive Computing Enterprises, Inc. Simple integration of an on-demand compute environment
CA2603577A1 (en) 2005-04-07 2006-10-12 Cluster Resources, Inc. On-demand access to compute resources
US8041773B2 (en) 2007-09-24 2011-10-18 The Research Foundation Of State University Of New York Automatic clustering for self-organizing grids
US20130107444A1 (en) 2011-10-28 2013-05-02 Calxeda, Inc. System and method for flexible storage and networking provisioning in large scalable processor installations
US8599863B2 (en) 2009-10-30 2013-12-03 Calxeda, Inc. System and method for using a multi-protocol fabric module across a distributed server interconnect fabric
US9465771B2 (en) 2009-09-24 2016-10-11 Iii Holdings 2, Llc Server on a chip and node cards comprising one or more of same
US9069929B2 (en) * 2011-10-31 2015-06-30 Iii Holdings 2, Llc Arbitrating usage of serial port in node card of scalable and modular servers
US9054990B2 (en) 2009-10-30 2015-06-09 Iii Holdings 2, Llc System and method for data center security enhancements leveraging server SOCs or server fabrics
US9077654B2 (en) 2009-10-30 2015-07-07 Iii Holdings 2, Llc System and method for data center security enhancements leveraging managed server SOCs
US9876735B2 (en) 2009-10-30 2018-01-23 Iii Holdings 2, Llc Performance and power optimized computer system architectures and methods leveraging power optimized tree fabric interconnect
US20110103391A1 (en) 2009-10-30 2011-05-05 Smooth-Stone, Inc. C/O Barry Evans System and method for high-performance, low-power data center interconnect fabric
US11720290B2 (en) 2009-10-30 2023-08-08 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
US9648102B1 (en) 2012-12-27 2017-05-09 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
US9680770B2 (en) 2009-10-30 2017-06-13 Iii Holdings 2, Llc System and method for using a multi-protocol fabric module across a distributed server interconnect fabric
US9311269B2 (en) 2009-10-30 2016-04-12 Iii Holdings 2, Llc Network proxy for high-performance, low-power data center interconnect fabric
US10877695B2 (en) 2009-10-30 2020-12-29 Iii Holdings 2, Llc Memcached server functionality in a cluster of data processing nodes
KR101666942B1 (ko) 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR101933645B1 (ko) * 2011-08-31 2018-12-31 삼성전자주식회사 상변화 메모리 장치, 그 동작 전압 생성 방법 및 이를 포함하는 메모리 시스템
US9305605B2 (en) 2011-09-01 2016-04-05 Chengdu Haicun Ip Technology Llc Discrete three-dimensional vertical memory
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
US9559082B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory comprising dice with different interconnect levels
US9666300B2 (en) 2011-09-01 2017-05-30 XiaMen HaiCun IP Technology LLC Three-dimensional one-time-programmable memory comprising off-die address/data-translator
US9305604B2 (en) 2011-09-01 2016-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die address/data-translator
US9558842B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional one-time-programmable memory
US9299390B2 (en) 2011-09-01 2016-03-29 HangZhou HaiCun Informationa Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die voltage generator
US9508395B2 (en) 2011-09-01 2016-11-29 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator
US9123393B2 (en) 2011-09-01 2015-09-01 HangZhou KiCun nformation Technology Co. Ltd. Discrete three-dimensional vertical memory
JP5908803B2 (ja) * 2012-06-29 2016-04-26 株式会社フローディア 不揮発性半導体記憶装置
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
JP2014126947A (ja) * 2012-12-25 2014-07-07 Toshiba Corp 半導体装置
KR102115427B1 (ko) 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9208892B2 (en) * 2013-07-16 2015-12-08 Macronix International Co., Ltd. Operation method of multi-level memory
CN104299641B (zh) * 2013-07-16 2017-05-03 旺宏电子股份有限公司 多阶存储器的操作方法
KR102116983B1 (ko) 2013-08-14 2020-05-29 삼성전자 주식회사 메모리 장치 및 메모리 시스템의 동작 방법.
KR102170857B1 (ko) * 2013-08-19 2020-10-29 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
CN105518795B (zh) * 2013-09-13 2019-08-13 东芝存储器株式会社 半导体存储装置以及存储系统
KR102154620B1 (ko) * 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102048230B1 (ko) * 2014-01-28 2019-11-25 에스케이하이닉스 주식회사 온도센서
JP5882397B2 (ja) 2014-06-05 2016-03-09 力晶科技股▲ふん▼有限公司 負基準電圧発生回路及び負基準電圧発生システム
KR20160000626A (ko) * 2014-06-25 2016-01-05 에스케이하이닉스 주식회사 메모리 장치
CN105427884B (zh) * 2014-09-12 2019-06-28 上海华虹宏力半导体制造有限公司 一种新的x译码器电路
CN104362847A (zh) * 2014-11-10 2015-02-18 无锡普雅半导体有限公司 一种数字控制上升时间和斜率的电荷泵电路
JP5883494B1 (ja) * 2014-11-19 2016-03-15 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP5911614B1 (ja) 2015-01-19 2016-04-27 力晶科技股▲ふん▼有限公司 負基準電圧発生回路
TWI574268B (zh) * 2015-02-04 2017-03-11 華邦電子股份有限公司 非揮發性半導體記憶裝置
KR102337044B1 (ko) * 2015-07-27 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9928920B2 (en) * 2015-09-10 2018-03-27 Toshiba Memory Corporation Memory controller, storage device, and read retry method
FR3041807B1 (fr) 2015-09-24 2017-12-08 Stmicroelectronics Rousset Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant
KR102417976B1 (ko) * 2015-10-21 2022-07-07 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102401254B1 (ko) * 2015-11-12 2022-05-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102373545B1 (ko) 2015-11-23 2022-03-11 삼성전자주식회사 온도 계수에 기초하여 기준 전압을 생성하는 회로 및 방법
US9466347B1 (en) * 2015-12-16 2016-10-11 Stmicroelectronics International N.V. Row decoder for non-volatile memory devices and related methods
KR102444946B1 (ko) * 2016-01-15 2022-09-21 에스케이하이닉스 주식회사 반도체장치
CN107086050A (zh) * 2016-02-16 2017-08-22 中芯国际集成电路制造(上海)有限公司 一种用于多时间程序存储器的泵体结构及电子装置
US9728242B1 (en) * 2016-03-04 2017-08-08 Kabushiki Kaisha Toshiba Memory device
US9792998B1 (en) * 2016-03-29 2017-10-17 Sandisk Technologies Llc System and method for erase detection before programming of a storage device
US9953697B2 (en) * 2016-04-25 2018-04-24 Sandisk Technologies Llc Volatile memory device employing a resistive memory element
WO2017201353A1 (en) * 2016-05-18 2017-11-23 The Regents Of The University Of California Stabilized voltage and current reference generator and circuits
US10056138B1 (en) * 2016-06-02 2018-08-21 SK Hynix Inc. Electronic device
CN107481760B (zh) * 2016-06-08 2020-06-02 中芯国际集成电路制造（天津）有限公司 负压输出电路
CN107527657B (zh) * 2016-06-20 2021-02-05 中芯国际集成电路制造(上海)有限公司 用于eeprom的高压斜率反馈控制电路和方法
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
CN109032233A (zh) * 2016-08-18 2018-12-18 华为技术有限公司 一种电压产生装置及半导体芯片
KR102659596B1 (ko) * 2016-08-26 2024-04-19 삼성전자주식회사 비휘발성 메모리 장치
US10192871B2 (en) * 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107945831B (zh) * 2016-10-12 2020-09-18 北京兆易创新科技股份有限公司 减小nand闪存编程建立时间的电路和nand闪存
KR102682857B1 (ko) * 2017-02-07 2024-07-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN107070201A (zh) * 2017-04-14 2017-08-18 中国电力科学研究院 一种随线馈电光纤复合架空地线用高压直流转换电源系统及方法
US10839912B2 (en) 2017-07-10 2020-11-17 SK Hynix Inc. Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof
KR20190006327A (ko) * 2017-07-10 2019-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10475493B2 (en) * 2017-08-22 2019-11-12 Sandisk Technologies Llc Word-line pre-charging in power-on read operation to reduce programming voltage leakage
US10388382B2 (en) * 2017-08-31 2019-08-20 Micron Technology, Inc. Methods and apparatus for programming memory
KR102506440B1 (ko) * 2017-09-13 2023-03-06 삼성전자주식회사 빔 스캐닝 장치 및 이를 포함하는 광학 장치
KR102685713B1 (ko) * 2017-10-19 2024-07-16 웨이퍼 엘엘씨 고분자 분산형/전단 정렬형 위상 변조기 장치
KR20190102596A (ko) * 2018-02-26 2019-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2019164858A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 メモリシステム
CN109164863B (zh) * 2018-08-28 2020-06-09 上海华虹宏力半导体制造有限公司 Sonos栅端控制电压产生电路
TWI666647B (zh) * 2018-09-03 2019-07-21 瑞昱半導體股份有限公司 記憶體裝置
US10741242B2 (en) 2018-09-07 2020-08-11 Samsung Electronics Co., Ltd. Memory devices including voltage generation circuit for performing background calibration
US10832766B2 (en) * 2018-09-28 2020-11-10 Intel Corporation Program verification time reduction in non-volatile memory devices
KR102467312B1 (ko) * 2018-10-15 2022-11-14 삼성전자주식회사 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치
JP2020095766A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 半導体記憶装置
US11158390B2 (en) * 2019-10-02 2021-10-26 Silicon Motion, Inc. Method and apparatus for performing automatic power control in a memory device with aid of associated detection during initialization phase
CN110708058B (zh) * 2019-10-24 2023-05-30 大连东软信息学院 一种基于全自旋逻辑器件的2-4线译码器及其控制方法
WO2021207965A1 (en) * 2020-04-15 2021-10-21 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
CN111725991B (zh) * 2020-06-22 2023-10-27 西安电子科技大学 一种高精度低纹波的负电压产生电路
KR20210158223A (ko) * 2020-06-23 2021-12-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20220055023A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11380419B1 (en) * 2020-12-17 2022-07-05 Micron Technology, Inc. Methods to limit power during stress test and other limited supplies environment
US11404123B1 (en) * 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
KR20220145470A (ko) * 2021-04-21 2022-10-31 삼성전자주식회사 메모리 장치 및 그의 동작 방법
KR102624193B1 (ko) * 2021-05-14 2024-01-11 한양대학교 산학협력단 3차원 플래시 메모리의 개선된 프로그램 동작 방법
CN114067892B (zh) * 2021-10-09 2022-09-27 北京得瑞领新科技有限公司 固态硬盘跨温数据读取方法、存储介质及ssd设备
KR20230098341A (ko) 2021-10-30 2023-07-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 프로그램 동작
US20230146885A1 (en) 2021-11-11 2023-05-11 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, and operating method thereof
US11626864B1 (en) 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit
JP2023141465A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置
US12119065B2 (en) * 2022-03-31 2024-10-15 SanDisk Technoloiges LLC Non-volatile memory with zoned control for limiting programming for different groups of non-volatile memory cells
KR20230167575A (ko) * 2022-06-02 2023-12-11 삼성전자주식회사 반도체 장치
CN117594000A (zh) * 2022-08-19 2024-02-23 华为技术有限公司 一种源驱动芯片及显示装置
US11894094B1 (en) * 2022-10-14 2024-02-06 Nanya Technology Corporation Electronic device and method of controlling the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255491A (ja) * 1994-11-29 1996-10-01 Mitsubishi Electric Corp 正または負の高電圧のリセット回路
JP2010503944A (ja) * 2006-09-13 2010-02-04 モサイド・テクノロジーズ・インコーポレーテッド フラッシュのマルチレベル閾値分布方式
JP2011253608A (ja) * 2010-05-31 2011-12-15 Samsung Electronics Co Ltd ダイナミック検証モード選択を有する不揮発性メモリー装置とその動作方法、駆動方法、並びにプログラミング方法、メモリーシステム、メモリーカード及びソリッドステートドライバー

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240033B1 (en) * 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
JP2002184192A (ja) 2000-12-19 2002-06-28 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその書き換え方法
JP4067908B2 (ja) * 2002-08-08 2008-03-26 スパンション エルエルシー 半導体記憶装置の制御方法、および該半導体記憶装置
US6882567B1 (en) 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
KR100528482B1 (ko) 2003-12-31 2005-11-15 삼성전자주식회사 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템
US7572242B2 (en) 2004-03-22 2009-08-11 Alcon, Inc. Method of operating an ultrasound handpiece
JP4426361B2 (ja) * 2004-03-31 2010-03-03 パナソニック株式会社 不揮発性半導体記憶装置
JP4427382B2 (ja) 2004-04-28 2010-03-03 株式会社東芝 不揮発性半導体記憶装置
JP5065594B2 (ja) * 2005-12-23 2012-11-07 株式会社東芝 半導体記憶装置
KR100673022B1 (ko) 2005-12-26 2007-01-24 삼성전자주식회사 챠지 펌프
US7509588B2 (en) 2005-12-30 2009-03-24 Apple Inc. Portable electronic device with interface reconfiguration mode
KR100769255B1 (ko) 2006-05-24 2007-10-22 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
KR100909362B1 (ko) * 2006-11-21 2009-07-24 삼성전자주식회사 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것을 포함한 스마트 카드
EP1936390A1 (en) 2006-12-20 2008-06-25 Ecole Polytechnique Federale De Lausanne Epfl - Sti - Imm - Lmis3 Semiconductor device for measuring ultra small electrical currents and small voltages
KR100908527B1 (ko) 2007-04-25 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 전압 발생장치
US7545678B2 (en) 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
WO2009006275A1 (en) 2007-06-29 2009-01-08 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
KR101517185B1 (ko) 2008-04-15 2015-05-04 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US8327066B2 (en) 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
KR101504339B1 (ko) * 2008-11-03 2015-03-24 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101504340B1 (ko) 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US20100117141A1 (en) 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR20100099961A (ko) 2009-03-04 2010-09-15 삼성전자주식회사 불휘발성 메모리 장치 및 그 동작 방법
KR101504338B1 (ko) 2009-03-04 2015-03-23 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
KR20100111990A (ko) 2009-04-08 2010-10-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법
KR101624969B1 (ko) 2009-05-26 2016-05-31 삼성전자주식회사 메모리 시스템 및 그것의 배드 블록 관리 방법
KR20100130812A (ko) 2009-06-04 2010-12-14 김주일 음료수 캔의 취출구 형성방법
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101682662B1 (ko) 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101199891B1 (ko) 2009-08-18 2012-11-09 제일모직주식회사 내스크래치성 및 내열성이 우수한 항균성 열가소성 수지 조성물
KR101642819B1 (ko) 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101322153B1 (ko) 2009-09-18 2013-10-25 (주)엘지하우시스 다공질 세라믹 구조체, 그 제조방법 및 이를 포함하는 가습장치
KR101596826B1 (ko) 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
KR101772582B1 (ko) * 2011-07-06 2017-08-30 삼성전자주식회사 음전압을 제공하는 비휘발성 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255491A (ja) * 1994-11-29 1996-10-01 Mitsubishi Electric Corp 正または負の高電圧のリセット回路
JP2010503944A (ja) * 2006-09-13 2010-02-04 モサイド・テクノロジーズ・インコーポレーテッド フラッシュのマルチレベル閾値分布方式
JP2011253608A (ja) * 2010-05-31 2011-12-15 Samsung Electronics Co Ltd ダイナミック検証モード選択を有する不揮発性メモリー装置とその動作方法、駆動方法、並びにプログラミング方法、メモリーシステム、メモリーカード及びソリッドステートドライバー

Also Published As

Publication number Publication date
US8705273B2 (en) 2014-04-22
US20120155168A1 (en) 2012-06-21
CN102543186B (zh) 2016-02-03
JP6075949B2 (ja) 2017-02-08
DE102011056141A1 (de) 2012-06-21
CN102543186A (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
JP6075949B2 (ja) 負電圧発生器、負電圧を利用するデコーダー、不揮発性メモリ装置及びメモリシステム
KR101642819B1 (ko) 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
US8154927B2 (en) Nonvolatile memory device and nonvolatile memory system employing same
KR101617641B1 (ko) 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
KR101857529B1 (ko) 비휘발성 메모리 장치 및 그것의 구동 방법
US8081508B2 (en) Flash memory device and memory system including the same
KR101787612B1 (ko) 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법
KR102294127B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
US9864544B2 (en) Methods of operating memory systems for sub-block erase operation
KR101596826B1 (ko) 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
US9715341B2 (en) Operating a memory device using a program order stamp to control a read voltage
KR101984796B1 (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US20140153339A1 (en) Nonvolatile memory device having selectable sensing modes, memory system having the same and programming method thereof
CN106910524B (zh) 感测控制信号发生电路和包括其的半导体存储器件
KR20110131648A (ko) 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
US20160124642A1 (en) Memory device, memory system, method of operating the memory device, and method of operating the memory system
KR102645731B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102121331B1 (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US10795607B2 (en) Memory device, a memory controller, a storage device including the memory device and the memory controller and operating method thereof
KR20160124575A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법
KR20160016037A (ko) 비휘발성 메모리 장치의 동작 방법
KR20120089987A (ko) 음전압 발생기, 음전압을 이용하는 디코더, 비휘발성 메모리 장치 및 메모리 시스템
US11423986B2 (en) Semiconductor memory device and method of operating the semiconductor memory device
US11842773B2 (en) Page buffer, semiconductor memory device with page buffer, and method of operating semiconductor memory device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141210

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170110

R150 Certificate of patent or registration of utility model

Ref document number: 6075949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250