CN105427884A - 一种新的x译码器电路 - Google Patents

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Abstract

本发明公开了一种新的x译码器电路，在电平位移器的PMOS管(PM3)漏极和NMOS管(NM5)漏极间串联一隔离电路，并增加一下拉电路与该NMOS管(NM5)并联，该隔离电路用于将该PMOS管(PM3)的漏极输出和该NMOS管(NM5)漏极输出隔离以保证在该下拉电路导通时该PMOS管(PM3)的输出不对该译码器的反相输出节点产生不良影响，该下拉电路用于在该x译码器的同相输出节点上升时及时将该反相输出节点下拉以减少两输出节点同为高的时间，通过本发明，消除了同相输出节点与反相输出节点之间的延迟，减少了字线的充电时间，提高了闪存读的速度，同时，通过消除延时避免了额外的负载，减少了闪存的功耗。

Description

一种新的x译码器电路
技术领域
本发明涉及一种译码器，特别是涉及一种新的x译码器电路。
背景技术
图1为现有技术中一种X译码器的结构示意图。现有技术的x译码器中的电平位移器(LevelShift)是完全对称的，PMOS管PM0、NMOS管NM0与PMOS管PM1、NMOS管NM1形成交叉耦合锁存结构，NMOS管NM2和NM3为反相电路，PMOS管PM2、NMOS管NM4和PMOS管PM3、NMOS管NM5为输出电路；PMOS管PM5、NMOS管NM7和NMOS管NM8组成字线WL充放电电路，其受电平位移器输出SEL和SELb控制对字线WL进行充放电，SE为选择信号，其经过反相器INV得到反相选择信号SE1。
PMOS管PM0-PM3接电源VDD，NMOS管NM0-NM5、NM8源极接地，NMOS管NM2的漏极与PMOS管PM0和NMOS管NM0的漏极、PMOS管PM1和NMOS管NM1的栅极、PMOS管PM3和NMOS管NM5的栅极相接形成节点B，NMOS管NM3的漏极与PMOS管PM1和NMOS管NM1的漏极、PMOS管PM0和NMOS管NM0的栅极、PMOS管PM2和NMOS管NM4的栅极相接形成节点A，PMOS管PM3和NMOS管NM5的漏极相接形成电平位移器的反相输出节点SELb，PMOS管PM2和NMOS管NM4的漏极相接形成电平位移器的同相输出节点SEL，PMOS管PM5、NMOS管NM8的栅极接电平位移器的反相输出节点SELb，NMOS管NM7的栅极接电平位移器的同相输出节点SEL，PMOS管PM5的源极和NMOS管NM7的漏极接电荷泵输出高压XPZ，PMOS管PM5、NMOS管NM8的漏极和NMOS管NM7的源极相接组成字线节点WL。
目前，X译码器(Xdecoder)电路通常用来选择字线WL(Wordline)。选择信号SE为低电平时，X译码器的电平位移器(LevelShift)输出SEL为高、SELb为低，PMOS管PM5和NMOS管NM7开启，XPZ通过PMOS管PM5和NMOS管NM7给字线WL充电。
然而，现有技术(图1)中因为电平位移器(LevelShift)很慢，SEL上升与SELb下降之间有一个较大的延时，导致SELb和SEL同时为高，Selb为高导致NMOS管NM8开启，开启的NMOS管NM8会阻止字线WL电压上升。当系统对字线WL电压上升时间有严格要求时，这个延时是不可以容忍的。
而且SEL和SELb同时为高，在电荷泵输出高压XPZ上会有一个很大的到地的电流，会增加高压电荷泵(ChargePump)的负担(Loading)，增加IP的功耗。
图2为现有技术中x译码器的仿真结果图，可见，SEL变高到SELb变低之间有较长时间二者均为高，此延时约有1.3nS，其所引起的XPZ电压上的交叉电流高达250uA，字线WL上升时间也较长，达到2.7nS。
发明内容
为克服上述现有技术存在的不足，本发明之一目的在于提供一种新的x译码器电路，其消除了同相输出节点SEL与反相输出节点SELb之间的延迟，减少了字线WL的充电时间，提高了闪存读的速度，同时，通过消除延时避免了额外的负载(loading)，减少了闪存(flash)的功耗。
为达上述及其它目的，本发明提出一种新的x译码器电路，在现有x译码器电路的电平位移器的PMOS管(PM3)漏极和NMOS管(NM5)漏极间串联一隔离电路，并增加一下拉电路与该NMOS管(NM5)并联，该隔离电路用于将该PMOS管(PM3)的漏极输出和该NMOS管(NM5)漏极输出隔离以保证在该下拉电路导通时该PMOS管(PM3)的输出不对该译码器的反相输出节点产生不良影响，该下拉电路用于在该x译码器的同相输出节点上升时及时将该反相输出节点下拉以减少两输出节点同为高的时间。
进一步地，该隔离电路包括一PMOS管(PM4)，该PMOS管(PM4)源极与该PMOS管(PM3)漏极相连，该PMOS管(PM4)漏极与该NMOS管(NM5)漏极相连构成该x译码器的反相输出节点，该PMOS管(PM4)栅极接至该x译码器的电平位移器的反相器的输出节点。
进一步地，该下拉电路包括一NMOS管(NM6)，该NMOS管(NM6)源极接地，漏极与该NMOS管(NM5)漏极以及该PMOS管(PM4)漏极相接组成该x译码器的反相输出节点，该NMOS管(NM6)的栅极连接至该反相器的输出节点。
进一步地，当该反相器的输入端的选择信号为低时，其输出节点的反相选择信号为高，该反相选择信号经过该电平位移器的NMOS管(NM3)和PMOS管(PM2)两次反相后将该同相输出节点拉高，另一路，该NMOS管(NM6)因其栅极电压为高而开启，开启的NMOS管(NM6)直接把该反相输出节点拉低，使该同相输出节点的上升和该反相输出节点的下降没有延时。
与现有技术相比，本发明一种新的x译码器，其通过在现有x译码器的电平位移器的PMOS管PM3漏极和NMOS管NM5漏极间串联一隔离电路，并增加一下拉电路与NMOS管NM5并联，消除了同相输出节点SEL与反相输出节点SELb之间延迟，减少了字线WL的充电时间，提高了闪存(flash)读的速度，同时，延时的消除避免了额外的负载(loading)，减少了闪存(flash)的功耗。
附图说明
图1为现有技术中一种X译码器的结构示意图；
图2为现有技术中x译码器的仿真结果图；
图3为本发明一种新的x译码器电路的电路结构图；
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种新的x译码器电路的电路结构图。如图3所示，本发明一种新的x译码器电路，在现有电平位移器基础上，在PMOS管PM3漏极和NMOS管NM5漏极间串联一隔离电路301，并增加一下拉电路302与NMOS管NM5并联，该隔离电路301用于将PMOS管PM3的漏极输出和NMOS管NM5漏极输出隔离以保证在该下拉电路302导通时PMOS管PM3的输出不对该译码器的反相输出节点SELb产生不良影响；该下拉电路302用于在同相输出节点SEL上升时及时将反相输出节点SELb下拉以减少两输出节点同为高的时间。
在本发明较佳实施例中，该隔离电路301包括PMOS管PM4，该PMOS管PM4串联在PMOS管PM3漏极和NMOS管NM5漏极之间，即，PMOS管PM4源极与PMOS管PM3漏极相连，PMOS管PM4漏极与NMOS管NM5漏极相连构成该x译码器的电平位移器的反相输出节点SELb，PMOS管PM4栅极接至反相器INV的输出节点SE1；下拉电路301包括一NMOS管NM6，该NMOS管NM6与NMOS管NM5并联，即该NMOS管NM6源极接地，漏极与NMOS管NM5漏极以及PMOS管PM4漏极相接组成该x译码器的电平位移器的反相输出节点SELb，该NMOS管NM6的栅极连接至该反相器INV的输出节点SE1。
当选择信号SE为低时，反相选择信号SE1为高，SE1经过NMOS管NM3和PMOS管PM2两次反相后将同相输出节点SEL拉高，另一路，NMOS管NM6因其栅极电压为高而开启，开启的NMOS管NM6直接把反相输出节点SELb拉低，因为都是单向过程，不存在反馈故SEL上升和SELb下降基本没有延时，如果所有MOS管延时相同，理论上SEL上升比SELb下降略晚。本发明中，延时的消除减少了字线WL的充电时间，提高了闪存(flash)读的速度，同时，延时的消除避免了额外的负载(loading)，减少了闪存(flash)的功耗。
可见，本发明一种新的x译码器，其通过在现有x译码器的电平位移器的PMOS管PM3漏极和NMOS管NM5漏极间串联一隔离电路，并增加一下拉电路与NMOS管NM5并联，消除了同相输出节点SEL与反相输出节点SELb之间延迟，减少了字线WL的充电时间，提高了闪存(flash)读的速度，同时，延时的消除避免了额外的负载(loading)，减少了闪存(flash)的功耗。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (4)

1.一种新的x译码器电路，其特征在于：在现有x译码器电路的电平位移器的PMOS管(PM3)漏极和NMOS管(NM5)漏极间串联一隔离电路，并增加一下拉电路与该NMOS管(NM5)并联，该隔离电路用于将该PMOS管(PM3)的漏极输出和该NMOS管(NM5)漏极输出隔离以保证在该下拉电路导通时该PMOS管(PM3)的输出不对该译码器的反相输出节点产生不良影响，该下拉电路用于在该x译码器的同相输出节点上升时及时将该反相输出节点下拉以减少两输出节点同为高的时间。
2.如权利要求1所述的一种新的x译码器电路，其特征在于：该隔离电路包括一PMOS管(PM4)，该PMOS管(PM4)源极与该PMOS管(PM3)漏极相连，该PMOS管(PM4)漏极与该NMOS管(NM5)漏极相连构成该x译码器的反相输出节点，该PMOS管(PM4)栅极接至该x译码器的电平位移器的反相器的输出节点。
3.如权利要求2所述的一种新的x译码器电路，其特征在于：该下拉电路包括一NMOS管(NM6)，该NMOS管(NM6)源极接地，漏极与该NMOS管(NM5)漏极以及该PMOS管(PM4)漏极相接组成该x译码器的反相输出节点，该NMOS管(NM6)的栅极连接至该反相器的输出节点。
4.如权利要求3所述的一种新的x译码器电路，其特征在于：当该反相器的输入端的选择信号为低时，其输出节点的反相选择信号为高，该反相选择信号经过该电平位移器的NMOS管(NM3)和PMOS管(PM2)两次反相后将该同相输出节点拉高，另一路，该NMOS管(NM6)因其栅极电压为高而开启，开启的NMOS管(NM6)直接把该反相输出节点拉低，使该同相输出节点的上升和该反相输出节点的下降没有延时。
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