CN106941010A - 高压开关电路 - Google Patents

Abstract

一种高压开关电路，第一PMOS管的源极和衬底、第二PMOS管的源极和衬底均适于接收高压信号，第一PMOS管的栅极连接第二PMOS管的漏极、第二NMOS管的漏极和第一输出端，第一PMOS管的漏极连接第二PMOS管的栅极、第一NMOS管的漏极和第二输出端；第一NMOS管的栅极连接第一与非门的输出端，第一NMOS管的源极连接第二NMOS管的源极和第一反相器的输出端，所述第一NMOS管的衬底接收第一电压；所述第二NMOS管的栅极连接所述第二与非门的输出端和第一与非门的第一输入端，所述第二NMOS管的衬底接收所述第一电压；所述第一与非门的第二输入端连接第一与非门的第二输入端、第一反相器的输入端和控制电路的输出端；控制电路适于根据高压信号和预设电压，通过控制电路的输出端输出控制信号。

Description

高压开关电路

技术领域

本发明涉及电子领域，尤其涉及一种高压开关电路。

背景技术

在非易失存储器(NVM)的设计中，高压开关是用于控制高压信号的很重要的部分。

图1为一种现有高压开关的电路结构示意图。第一NMOS管NM1、第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2均为高压晶体管。

下面以逻辑低电平为地电压VSS相等为例，对现有高压开关的工作过程进行说明。

当第一输入端IN输入逻辑高电平且第二输入端INb输入逻辑低电平时，第一NMOS管NM1导通，而第二NMOS管NM2截至；第二输出端OUTb变为逻辑低电平，这使得第二PMOS管PM2导通，第一输出端OUT变为与高压信号HV电压值相等，而第一PMOS管PM1截止。在该情况下，第一PMOS管PM1的源、漏极之间的电压差与高压信号HV电压值相等，第二NMOS管NM2的源、漏极之间的电压差也与高压信号HV电压值相等。

当第一输入端IN输入逻辑低电平且第二输入端INb输入逻辑高电平时，第二NMOS管NM2导通，而第一NMOS管NM1截至截止；第一输出端OUT变为逻辑低电平，使得第一PMOS管PM1导通，第二输出端OUTb变为与高压信号HV电压值相等，而第二PMOS管PM2截止。在该情况下，第二PMOS管PM2的源、漏极之间的电压差与高压信号HV电压值相等，第一NMOS管NM1的源、漏极之间的电压差也与高压信号HV电压值相等。

在上述工作过程中，高压晶体管的源、漏极之间的击穿电压会限制高压信号的电压值，若提高高压晶体管的源、漏极之间的击穿电压，势必会增大其阈值电压以及尺寸。

发明内容

本发明解决的问题是现有高压开关中晶体管的阈值电压较高且尺寸较大。

为解决上述问题，本发明提供一种高压开关电路，包括：反相电路、第一与非门、第二与非门、第一反相器和控制电路；所述反相电路包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一输出端和第二输出端；所述第一PMOS管的源极、第一PMOS管的衬底、第二PMOS管的源极和第二PMOS管的衬底均适于接收高压信号，所述第一PMOS管的栅极连接第二PMOS管的漏极、第二NMOS管的漏极和所述反相电路的第一输出端，所述第一PMOS管的漏极连接第二PMOS管的栅极、第一NMOS管的漏极和所述反相电路的第二输出端；所述第一NMOS管的栅极连接所述第一与非门的输出端，所述第一NMOS管的源极连接所述第二NMOS管的源极和第一反相器的输出端，所述第一NMOS管的衬底适于接收第一电压，所述第一电压的电压值小于所述高压信号的电压值；所述第二NMOS管的栅极连接所述第二与非门的输出端和第一与非门的第一输入端，所述第二NMOS管的衬底适于接收所述第一电压；所述第一与非门的第二输入端连接所述第一与非门的第二输入端、第一反相器的输入端和所述控制电路的输出端；所述控制电路适于根据所述高压信号和预设电压，通过所述控制电路的输出端输出控制信号，所述高压信号的电压值大于或等于所述预设电压时所述控制信号为第一逻辑低电平信号，所述高压信号的电压值小于所述预设电压时所述控制信号为第一逻辑高电平信号，所述第一逻辑高电平信号的电压值小于所述高压信号的电压值且大于所述第一逻辑低电平信号的电压值。

可选的，所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管均为高压晶体管。

可选的，所述控制电路包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和反相器链，所述反相器链包括奇数个串联的反相器；所述第三PMOS管的栅极适于接收第二电压，所述第二电压与所述预设电压相关，所述第二电压的电压值大于所述第一电压的电压值且小于所述高压信号的电压值，所述第三PMOS管的源极适于接收所述高压信号，所述第三PMOS管的衬底适于接收所述高压信号，所述第三PMOS管的漏极 连接所述第三NMOS管的漏极和第四NMOS管的栅极；所述第三NMOS管的源极和所述第三NMOS管的衬底均适于接收所述第一电压；所述第四NMOS管的漏极连接所述第四PMOS管的漏极，所述第四NMOS管的源极连接所述第五NMOS管的漏极和和所述反相器链的输入端，所述第四NMOS管的衬底适于接收所述第一电压；所述第五NMOS管的栅极适于接收所述第二电压，所述第五NMOS管的源极和所述第五NMOS管的衬底均适于接收所述第一电压；所述第四PMOS管的栅极适于接收所述第一电压，所述第四PMOS管的源极和所述第四PMOS管的衬底均适于接收所述第二电压；所述反相器链的输出端连接所述控制电路的输出端。

可选的，所述第二电压与所述预设电压的差值与所述第三PMOS管的阈值电压相等。

可选的，所述控制电路还包括：分压电路；所述第三PMOS管的源极通过所述分压电路接收所述高压信号；所述分压电路包括：第五PMOS管、第六PMOS管和第七PMOS管；所述第五PMOS管的源极、第五PMOS管的衬底、第六PMOS管的衬底和第七PMOS管的衬底均适于接收所述高压信号，所述第五PMOS管的栅极连接第五PMOS管的漏极、第六PMOS管的栅极、第六PMOS管的源极、第六PMOS管的漏极和第七PMOS管的源极；所述第七PMOS管的栅极连接所述第七PMOS管的漏极和第三PMOS管的源极。

可选的，所述控制电路还包括：第一电容；所述第一电容的第一端适于接收所述第二电压，所述第一电容的第二端连接所述第四NMOS管的栅极。

可选的，所述第二电压为所述高压开关电路的电源电压。

可选的，所述第二电压的电压值为1.8V。

可选的，所述第一电压为地电压。

可选的，所述高压信号的最大电压值为12V。

与现有技术相比，本发明的技术方案可以在高压信号的电压值增大到大于或等于预设电压时，减小反相电路中高压晶体管的源、漏极之间的电压差，这样就无需增大高压晶体管的击穿电压值，也不会引起阈值电压的升高和尺寸的增大。

附图说明

图1是现有高压开关的电路结构示意图；

图2是本发明实施例的高压开关电路结构示意图；

图3是本发明实施例的控制电路结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2，本发明实施例的高压开关电路包括：反相电路10、第一与非门11、第二与非门12、第一反相器21和控制电路22。

所述反相电路10包括：第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、第一输出端OUT和第二输出端OUTb。

所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管构成了反相电路，所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管均为高压晶体管。

所述第一PMOS管PM1的源极、第一PMOS管PM1的衬底、第二PMOS管PM2的源极和第二PMOS管PM2的衬底均适于接收高压信号HV。所述第一PMOS管PM1的栅极连接第二PMOS管PM2的漏极、第二NMOS管NM2的漏极和所述反相电路10的第一输出端OUT。所述第一PMOS管PM1的漏极连接第二PMOS管PM2的栅极、第一NMOS管NM1的漏极和所述反相电路10的第二输出端OUTb。所述高压信号HV的最大电压值可以为12V。

所述第一NMOS管NM1的栅极连接所述第一与非门11的输出端，所述第一NMOS管NM1的源极连接所述第二NMOS管NM2的源极和第一反相器21的输出端。所述第一NMOS管NMN1的衬底适于接收第一电压VSS，所述第一电压VSS的电压值小于所述高压信号HV的电压值。所述第一电压VSS可以为地电压。

所述第二NMOS管NM2的栅极INb连接所述第二与非门12的输出端和第一与非门11的第一输入端，所述第二NMOS管NM2的衬底适于接收所述 第一电压VSS。

所述第一与非门11的第二输入端连接所述第一与非门12的第二输入端、第一反相器21的输入端和所述控制电路22的输出端。

所述控制电路22适于根据所述高压信号HV和预设电压，通过所述控制电路22的输出端输出控制信号HVDET，所述高压信号HV的电压值大于或等于所述预设电压时所述控制信号HVDET为第一逻辑低电平信号，所述高压信号HV的电压值小于所述预设电压时所述控制信号HVDET为第一逻辑高电平信号。

所述第一逻辑高电平信号的电压值小于所述高压信号HV的电压值且大于所述第一逻辑低电平信号的电压值。所述第一逻辑高电平信号的电压值可以与所述高压开关电路的电源电压的电压值相等。所述第一逻辑低电平信号的电压值可以与第一电压VSS的电压值相等，例如地电压。

下面以第一逻辑高电平信号的电压值为1.8V、第一逻辑低电平信号的电压值为0V为例，对本实施例的高压开关电路工作过程进行说明：

当第二与非门12的第一输入端IN接收第一逻辑低电平信号且高压信号HV的电压值小于预设电压时，控制电路22输出的控制信号HVDET为第一逻辑高电平信号。第一NMOS管NM1的源极和第二NMOS管NM2的源极均接收逻辑低电平信号，即电压为0V。第一与非门11的第一输入端和第二NMOS管NM2的栅极均接收第一逻辑高电平信号，即电压为1.8V。而第一NMOS管NM1的栅极接收第一逻辑低电平信号，即电压为0V。这使得第一NMOS管NM1截止，而第二NMOS管NM2导通。导通的第二NMOS管NM2使第一输出端OUT电压变为0V，继而第一PMOS管PM1导通，第二输出端OUTb的电压变为与高压信号HV电压相等。

也就是说，当第二与非门12的第一输入端IN接收第一逻辑低电平信号且高压信号HV的电压值小于预设电压时，反相电路10的第一输出端OUT输出电压值为0V的第二逻辑低电平信号，反相电路10的第二输出端OUTb输出电压值与高压信号HV电压值相等的第二逻辑高电平信号。

因此，在第二与非门12的第一输入端IN接收第一逻辑低电平信号且高 压信号HV的电压值小于预设电压时时，第二PMOS管PM2的源、漏极之间的电压差与高压信号HV电压值相等，第一NMOS管NM1的源、漏极之间的电压差也与高压信号HV电压值相等。由于高压信号HV的电压值小于预设电压，所以，第二PMOS管PM2的源、漏极之间的电压差，以及第一NMOS管NM1的源、漏极之间的电压差不会超过预设电压。通过对预设电压的设置，可以将第二PMOS管PM2的源、漏极之间的电压差，以及第一NMOS管NM1的源、漏极之间的电压差控制在预定范围内。

随着高压信号HV的电压值逐渐增大，当高压信号HV的电压值增大到大于或等于预设电压时，控制电路22输出的控制信号HVDET变为第一逻辑低电平信号。所以，第一NMOS管NM1的源极和第二NMOS管NM2的源极均接收第一逻辑高电平信号，即电压为1.8V。第一NMOS管NM1的栅极和第二NMOS管NM2的栅极也均接收第一逻辑高电平信号，即电压为1.8V。因此，第一NMOS管NM1和第二NMOS管NM2均导通。

导通的第二NMOS管NM2使得第一输出端OUT电压变为1.8V。第一NMOS管NM1由于其漏极电压与高压信号HV电压相等，而源极电压为小于高压信号HV的电压值1.8V，所以，第二输出端OUTb的电压依然维持与高压信号HV的电压相等。

也就是说，当第二与非门12的第一输入端IN接收第一逻辑低电平信号且高压信号HV的电压值大于或等于预设电压时，反相电路10的第一输出端OUT输出电压值为1.8V的第二逻辑低电平信号，反相电路10的第二输出端OUTb输出电压值与高压信号HV电压值相等的第二逻辑高电平信号。

因此，在第二与非门12的第一输入端IN接收第一逻辑低电平信号且高压信号HV的电压值增大到大于或等于预设电压时，第一NMOS管NM1的源、漏极之间的电压差和高压信号HV与1.8V的差值相等。相似的，第二PMOS管PM2的源、漏极之间的电压差也和高压信号HV与1.8V差值相等。由此可以看出，即便高压信号HV增大到较高电压值，也不易超过第一NMOS管NM1和第二PMOS管PM2的源、漏极之间的击穿电压，这样就无需增大其击穿电压值，也不会引起阈值电压的升高和尺寸的增大。

与上述过程类似的，当第二与非门12的第一输入端IN接收第一逻辑高电平信号且高压信号HV的电压值小于预设电压时，控制电路22输出的控制信号HVDET为第一逻辑高电平信号。第一NMOS管NM1的源极和第二NMOS管NM2的源极均接收逻辑低电平信号，即电压为0V。第一与非门11的第一输入端和第二NMOS管NM2的栅极均接收第一逻辑低电平信号，即电压为0V。而第一NMOS管NM1的栅极接收第一逻辑高电平信号，即电压1.8V。这使得第一NMOS管NM1导通，而第二NMOS管NM2截止。导通的第一NMOS管NM1使第二输出端OUTb电压变为0V，继而第二PMOS管PM2导通，第一输出端OUT的电压变与高压信号HV电压相等。

也即是说，当第二与非门12的第一输入端IN接收第一逻辑高电平信号且高压信号HV的电压值小于预设电压时，反相电路10的第一输出端OUT输出电压值与高压信号HV电压值相等的第二逻辑高电平信号，反相电路10的第二输出端OUTb输出电压值为0V的第二逻辑低电平信号。

因此，在第二与非门12的第一输入端IN接收第一逻辑高电平信号且高压信号HV的电压值小于预设电压时，第一PMOS管PM1的源、漏极之间的电压差与高压信号HV电压值相等，第二NMOS管NM2的源、漏极之间的电压差也与高压信号HV电压值相等。由于高压信号HV的电压值小于预设电压，所以，第一PMOS管PM1的源、漏极之间的电压差，以及第二NMOS管NM2的源、漏极之间的电压差不会超过预设电压。通过对预设电压的设置，可以将第一PMOS管PM1的源、漏极之间的电压差，以及第二NMOS管NM2的源、漏极之间的电压差控制在预定范围内。

随着高压信号HV的电压值逐渐增大，当高压信号HV的电压值增大到大于或等于预设电压时，控制电路22输出的控制信号HVDET变为第一逻辑低电平信号。所以，第一NMOS管NM1的源极和第二NMOS管NM2的源极均接收第一逻辑高电平信号，即电压为1.8V。第一NMOS管NM1的栅极和第二NMOS管NM2的栅极也均接收第一逻辑高电平信号，即电压为1.8V。因此，第一NMOS管NM1和第二NMOS管NM2均导通。

导通的第一NMOS管NM1使得第二输出端OUTb电压变为1.8V。第二NMOS管NM2由于其漏极电压与高压信号HV电压相等，而源极电压为小于 高压信号HV的电压值1.8V，所以，第一输出端OUT的电压依然维持与高压信号HV的电压相等。

也即是说，当第二与非门12的第一输入端IN接收第一逻辑高电平信号且高压信号HV的电压值大于或等于预设电压时，反相电路10的第一输出端OUT输出电压值与高压信号HV电压值相等的第二逻辑高电平信号，反相电路10的第二输出端OUTb输出电压值为1.8V的第二逻辑低电平信号。

因此，在第二与非门12的第一输入端IN接收第一逻辑高电平信号且高压信号HV的电压值增大到大于或等于预设电压时，第二NMOS管NM2的源、漏极之间的电压差和高压信号HV与1.8V差值相等。相似的，第一PMOS管PM1的源、漏极之间的电压差也和高压信号HV与1.8V差值相等。由此可以看出，即便高压信号HV增大到较高电压值，也不易超过第二NMOS管NM2和第一PMOS管PM1的源、漏极之间的击穿电压，这样就无需增大其击穿电压值，也不会引起阈值电压的升高和尺寸的增大。

如图3所示，所述控制电路包括：第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5和反相器链222。所述反相器链222包括奇数个串联的反相器。

所述第三PMOS管PM3的栅极适于接收第二电压VDD，所述第二电压VDD与所述预设电压相关。所述第二电压VDD的电压值大于所述第一电压VSS的电压值且小于所述高压信号HV的电压值。所述第三PMOS管PM3的源极适于接收所述高压信号HV。所述第三PMOS管PM3的衬底适于接收所述高压信号HV。所述第三PMOS管PM3的漏极连接所述第三NMOS管NM3的漏极和第四NMOS管NM4的栅极。

所述第三NMOS管NM3的源极和所述第三NMOS管NM3的衬底均适于接收所述第一电压VSS。

所述第四NMOS管NM4的漏极连接所述第四PMOS管PM4的漏极，所述第四NMOS管NM4的源极连接所述第五NMOS管NM5的漏极和所述反相器链222的输入端，所述第四NMOS管NM4的衬底适于接收所述第一电压VSS。

所述第五NMOS管NM5的栅极适于接收所述第二电压VDD，所述第五NMOS管NM5的源极和所述第五NMOS管NM5的衬底均适于接收所述第一电压VSS。

所述第四PMOS管PM4的栅极适于接收所述第一电压VSS，所述第四PMOS管PM4的源极和所述第四PMOS管PM4的衬底均适于接收所述第二电压VDD；

所述反相器链222的输出端连接所述控制电路的输出端。

在本实施例中，所述控制电路还可以包括：分压电路221。所述第三PMOS管PM3的源极通过所述分压电路221接收所述高压信号HV。所述分压电路221可以包括：第五PMOS管PM5、第六PMOS管PM6和第七PMOS管PM7。

所述第五PMOS管PM5的源极、第五PMOS管PM5的衬底、第六PMOS管PM6的衬底和第七PMOS管PM7的衬底均适于接收所述高压信号HV。所述第五PMOS管PM5的栅极连接第五PMOS管PM5的漏极、第六PMOS管PM6的栅极、第六PMOS管PM6的源极、第六PMOS管PM6的漏极和第七PMOS管PM7的源极。所述第七PMOS管PM7的栅极连接所述第七PMOS管PM7的漏极和第三PMOS管PM3的源极。

所述第二电压VDD与所述预设电压的差值可以与所述第三PMOS管PM3的阈值电压相等。所述第二电压VDD可以与第一逻辑高电平的电压值相等，如1.8V。

所述第三NMOS管NM3的栅极可以用于接收使能信号EN。

下面对本实施例的控制电路工作过程进行说明：

当使能信号EN为逻辑高电平，且高压信号HV和第二电压VDD的电压差值小于第三PMOS管PM3的阈值电压时，第三PMOS管PM3截止，第三NMOS管NM3导通，第四NMOS管截止，第五NMOS管导通。所以，第四NMOS管NM4的源极电压接近第一电压VSS，反相器链222输出的控制信号HVDET为第一逻辑高电平信号。

当使能信号EN为逻辑高电平，且高压信号HV的电压值逐渐增大至与第 二电压VDD的电压差值大于或等于第三PMOS管PM3的阈值电压时，第三PMOS管PM3导通，第三NMOS管导通，第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7均导通。导通的第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第三PMOS管PM3、第三NMOS管对高压信号HV进行分压，使得第四NMOS管NM4导通。导通的第五NMOS管NM5、第四PMOS管PM4和第四NMOS管NM4对第二电压VDD进行分压，第四NMOS管NM4的源极电压升高，反相器链222输出的控制信号HVDET变为第一逻辑低电平信号。

继续参考图3，所述控制电路还可以包括：第一电容223。所述第一电容223的第一端适于接收所述第二电压VDD，所述第一电容223的第二端连接所述第四NMOS管NM4的栅极。所述第一电容223可以稳定所述第四NMOS管NM4的栅极电压。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种高压开关电路，其特征在于，包括：反相电路、第一与非门、第二与非门、第一反相器和控制电路；

所述反相电路包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一输出端和第二输出端；

所述第一PMOS管的源极、第一PMOS管的衬底、第二PMOS管的源极和第二PMOS管的衬底均适于接收高压信号，所述第一PMOS管的栅极连接第二PMOS管的漏极、第二NMOS管的漏极和所述反相电路的第一输出端，所述第一PMOS管的漏极连接第二PMOS管的栅极、第一NMOS管的漏极和所述反相电路的第二输出端；

所述第一NMOS管的栅极连接所述第一与非门的输出端，所述第一NMOS管的源极连接所述第二NMOS管的源极和第一反相器的输出端，所述第一NMOS管的衬底适于接收第一电压，所述第一电压的电压值小于所述高压信号的电压值；

所述第二NMOS管的栅极连接所述第二与非门的输出端和第一与非门的第一输入端，所述第二NMOS管的衬底适于接收所述第一电压；

所述第一与非门的第二输入端连接所述第一与非门的第二输入端、第一反相器的输入端和所述控制电路的输出端；

所述控制电路适于根据所述高压信号和预设电压，通过所述控制电路的输出端输出控制信号，所述高压信号的电压值大于或等于所述预设电压时所述控制信号为第一逻辑低电平信号，所述高压信号的电压值小于所述预设电压时所述控制信号为第一逻辑高电平信号，所述第一逻辑高电平信号的电压值小于所述高压信号的电压值且大于所述第一逻辑低电平信号的电压值。

2.如权利要求1所述的高压开关电路，其特征在于，所述第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管均为高压晶体管。

3.如权利要求1所述的高压开关电路，其特征在于，所述控制电路包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和反相器链，所述反相器链包括奇数个串联的反相器；

所述第三PMOS管的栅极适于接收第二电压，所述第二电压与所述预设电压相关，所述第二电压的电压值大于所述第一电压的电压值且小于所述高压信号的电压值，所述第三PMOS管的源极适于接收所述高压信号，所述第三PMOS管的衬底适于接收所述高压信号，所述第三PMOS管的漏极连接所述第三NMOS管的漏极和第四NMOS管的栅极；

所述第三NMOS管的源极和所述第三NMOS管的衬底均适于接收所述第一电压；

所述第四NMOS管的漏极连接所述第四PMOS管的漏极，所述第四NMOS管的源极连接所述第五NMOS管的漏极和所述反相器链的输入端，所述第四NMOS管的衬底适于接收所述第一电压；

所述第五NMOS管的栅极适于接收所述第二电压，所述第五NMOS管的源极和所述第五NMOS管的衬底均适于接收所述第一电压；

所述第四PMOS管的栅极适于接收所述第一电压，所述第四PMOS管的源极和所述第四PMOS管的衬底均适于接收所述第二电压；

所述反相器链的输出端连接所述控制电路的输出端。

4.如权利要求3所述的高压开关电路，其特征在于，所述第二电压与所述预设电压的差值与所述第三PMOS管的阈值电压相等。

5.如权利要求3所述的高压开关电路，其特征在于，所述控制电路还包括：分压电路；

所述第三PMOS管的源极通过所述分压电路接收所述高压信号；

所述分压电路包括：第五PMOS管、第六PMOS管和第七PMOS管；

所述第五PMOS管的源极、第五PMOS管的衬底、第六PMOS管的衬底和第七PMOS管的衬底均适于接收所述高压信号，所述第五PMOS管的栅极连接第五PMOS管的漏极、第六PMOS管的栅极、第六PMOS管的源极、第六PMOS管的漏极和第七PMOS管的源极；

所述第七PMOS管的栅极连接所述第七PMOS管的漏极和第三PMOS管的源极。

6.如权利要求3所述的高压开关电路，其特征在于，所述控制电路还包括：第一电容；

所述第一电容的第一端适于接收所述第二电压，所述第一电容的第二端连接所述第四NMOS管的栅极。

7.如权利要求3所述的高压开关电路，其特征在于，所述第二电压为所述高压开关电路的电源电压。

8.如权利要求3所述的高压开关电路，其特征在于，所述第二电压的电压值为1.8V。

9.如权利要求1所述的高压开关电路，其特征在于，所述第一电压为地电压。

10.如权利要求1所述的高压开关电路，其特征在于，所述高压信号的最大电压值为12V。