KR20180023530A

KR20180023530A - 비휘발성 메모리 장치

Info

Publication number: KR20180023530A
Application number: KR1020160109051A
Authority: KR
Inventors: 김지석; 박일한; 박세환
Original assignee: 삼성전자주식회사
Priority date: 2016-08-26
Filing date: 2016-08-26
Publication date: 2018-03-07
Also published as: CN107785048A; KR102659596B1; CN107785048B; US10176881B2; US20180061504A1

Abstract

비휘발성 메모리 장치는 접지 선택 트랜지스터 및 서로 직렬로 연결된 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 스트링을 포함하는 메모리 셀 어레이, 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인 및 상기 다수의 메모리 셀들에 연결되는 다수의 워드 라인들 상기 다수의 워드 라인들에 인가되는 프로그램 검증 전압 및 읽기 전압을 생성하는 전압 발생기, 및 프로그램 검증 온도 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고, 읽기 온도 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하는 제어 회로를 포함한다.

Description

비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}

본 발명은 비휘발성 메모리 장치에 관한 것이다.

최근 반도체 메모리 장치의 저장 용량이 크게 증가함에 따라, 하드 디스크를 포함한 기존 대규모 데이터 저장 장치를 대체할 수 있는 반도체 메모리 장치의 경쟁력이 점점 더 강력해지고 있다.

반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 나누어진다. 비휘발성 메모리 장치는 전원이 차단되어도 저장된 데이터를 소실하지 않고 유지할 수 있으며, 저장 장치 또는 시스템용 메모리로 사용될 수 있다. 최근 비휘발성 메모리 장치 중에서 플래시 메모리 장치가 하드 디스크를 포함한 대용량 데이터 저장 장치로서 광범위하게 사용되고 있다.

플래시 메모리 장치의 메모리 셀 어레이는 다수의 메모리 셀 스트링들을 포함할 수 있고, 각각의 메모리 셀 스트링은 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀의 문턱 전압은 다양한 동작 조건에 따라 변화할 수 있고, 변화된 문턱 전압은 읽기 실패를 유발하여 플래시 메모리 장치의 신뢰성을 저하시킬 수 있다. 이에 따라 변화된 문턱 전압에 의한 신뢰성 저하를 보상하는 기술이 요구되고 있다.

본 발명이 이루고자 하는 과제는 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 동작 전압 보상 방법을 제공하는 것이다.

본 발명의 한 특징에 따르면, 비휘발성 메모리 장치는 접지 선택 트랜지스터 및 서로 직렬로 연결된 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 스트링을 포함하는 메모리 셀 어레이 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인 및 상기 다수의 메모리 셀들에 연결되는 다수의 워드 라인들 상기 다수의 워드 라인들에 인가되는 프로그램 검증 전압 및 읽기 전압을 생성하는 전압 발생기 및 프로그램 검증 온도 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고, 읽기 온도 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하는 제어 회로를 포함한다. 상기 다수의 워드 라인은 적어도 2 개의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분될 수 있다. 상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 접지 선택 라인과의 거리 및 동작 온도에 따라 프로그램 검증 온도 오프셋 및 읽기 온도 오프셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정한다.

본 발명의 다른 특징에 따른 3차원 구조의 비휘발성 메모리 장치는, 기판에 대해 수직방향으로 복수의 메모리 셀이 적층되어 형성되는 복수의 메모리 셀 스트링 상기 복수의 메모리 셀 스트링 각각의 접지 선택 트랜지스터 및 서로 직렬로 연결된 복수의 비휘발성 메모리 셀에 연결되는 복수의 워드 라인 상기 복수의 워드 라인에 인가되는 프로그램 검증 전압 및 읽기 전압을 생성하는 전압 발생기 및 프로그램 검증 온도 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고, 읽기 온도 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하는 제어 회로를 포함한다. 상기 복수의 워드 라인은 적어도 2 개의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분될 수 있고, 상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 기판과의 거리 및 동작 온도에 따라 프로그램 검증 온도 오프셋 및 읽기 온도 오프셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정한다. 하는 3차원 구조의 비휘발성 메모리 장치.

본 발명의 또 다른 특징에 따른 비휘발성 메모리 장치는, 제1 및 제2 워드 라인을 포함하는 복수의 워드 라인을 포함하는 메모리 셀 어레이, 프로그램 검증 시에 상기 복수의 워드 라인에 인가될 프로그램 검증 전압을 생성하고, 데이터 읽기 시에 상기 복수의 워드 라인에 인가될 읽기 전압을 생성하는 전압 발생기, 그리고 상기 프로그램 검증 시의 온도와 상기 검증 전압이 인가될 워드 라인의 위치에 기초하여서 상기 검증 전압을 보상할 검증 옵셋을 생성하고, 상기 데이터 읽기 시의 온도와 상기 읽기 전압이 인가될 워드 라인의 위치에 기초하여서 상기 읽기 전압을 보상할 읽기 옵셋을 생성하고, 두 옵셋 간의 방향성을 제어하는 제어 회로를 포함한다. 상기 복수의 워드 라인은 동작 온도에 기초한 개수의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분될 수있고, 상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인의 위치 및 동작 온도에 따라 검증 옵세 및 읽기 옵셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정하며, 상기 제1 워드 라인 및 상기 제2 워드 라인 각각은 서로 다른 워드 라인 그룹에 속할 수 있다.

일 실시예에 따르면, 메모리 셀과 접지 선택 트랜지스터의 거리에 따라 온도 변화에 의한 메모리 셀의 문턱 전압의 변화를 가변적으로 보상하여 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 1은 비휘발성 메모리 장치를 설명하는 도면이다.
도 2는 일 실시예에 따른 도 1의 메모리 블록을 구체적으로 설명하는 도면이다.
도 3은 일 실시예에 따른 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC)의 문턱 전압 분포를 설명하는 도면이다.
도 4는 일 실시예에 따른 온도 변화에 의한 메모리 셀들의 문턱 전압 분포의 변화를 설명하는 도면이다.
도 5는 일 실시예에 따른 프로그램 시의 온도와 읽기 시의 온도에 따른 메모리 셀들의 문턱 전압 변화를 나타내는 도면이다.
도 6은 일 실시예에 따른 읽기 온도 보상 계수의 설정을 설명하는 도면이다.
도 7은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.
도 8은 일 실시예에 따른 워드 라인 그룹별로 읽기 온도 보상 계수를 설정하는 방법을 설명하는 도면이다.
도 9A는 일 실시예에 따른 워드 라인 그룹별로 읽기 전압의 보상을 설명하는 도면이다.
도 9B는 일 실시예에 따른 워드 라인 그룹별로 읽기 전압의 보상을 설명하는 도면이다.
도 10은 일 실시예에 따른 읽기 온도 보상 계수의 설정을 설명하는 도면이다.
도 11은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.
도 12A 및 도 12B는 일 실시예에 따른 읽기 전압을 보상한 후에 프로그램 시의 온도와 읽기 시의 온도에 따른 문턱 전압 변화를 개념적으로 설명하는 도면이다.
도 13은 일 실시예에 따른 프로그램 검증 온도 보상 계수의 설정을 설명하는 도면이다.
도 14는 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다.
도 15는 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 온도 보상 계수를 설정하는 방법을 설명하는 도면이다.
도 16A은 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 전압의 보상을 설명하는 도면이다.
도 16B은 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 전압의 보상을 설명하는 도면이다.
도 17은 메모리 셀 스트링에서의 백 패턴 의존성(back pattern dependency, BPD)를 설명하기 위한 도면이다.
도 18은 일 실시예에 따른 백 패턴 의존성(back pattern dependency, BPD)에 의한 문턱 전압 분포의 변화를 설명하는 도면이다.
도 19는 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.
도 20은 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다.
도 21은 일 실시예에 따른 도 1의 전압 생성기 및 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 22는 일 실시예에 따른 도 1의 전압 생성기 및 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 23은 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.
도 24는 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.
도 25는 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.
도 26은 일 실시예에 따른 도 1의 메모리 블록을 구체적으로 설명하는 도면이다.
도 27은 일 실시예에 따른 도 1의 메모리 블록의 회로도를 구체적으로 설명하는 도면이다.
도 28은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다
도 29는 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다
도 30은 일 실시예에 따른 메모리 시스템을 설명하는 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

도 1은 비휘발성 메모리 장치를 설명하는 도면이다.

도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(Row Decoder; 120), 데이터 입출력 회로(Data I/O Circuit; 130), 제어 회로(Control Logic; 140), 그리고 전압 발생기(Voltage Generator; 150)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들은 워드 라인들(WLs), 스트링 선택 라인들(SSLs), 접지 선택 라인들(GSLs), 및 공통 소스 라인을 통해 로우 디코더(Row Decoder; 120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해서 데이터 입출력 회로(Data I/O Circuit; 130)에 연결될 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 셀들이 기판 위에 2차원적으로 형성되는 2차원 메모리 셀 어레이 일 수 있다. 또는 메모리 셀 어레이(110)는 복수의 메모리 셀들이 기판에 수직 방향으로 적층 되어 형성되는 3차원 메모리 셀 어레이 일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들 각각은 하나의 셀에 1비트가 저장되는 싱글 레벨 셀(SLC)일 수 있다. 또는 메모리 셀들은 하나의 셀에 2비트 이상이 저장되는 멀티 레벨 셀(MLC) 일 수 있다.

전압 발생기(150)는 제어 회로(140)의 제어에 응답하여, 로우 디코더(120)의 동작에 필요한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 프로그램 동작 시, 전압 발생기(150)는 제어 회로(140)의 제어에 응답하여 프로그램 전압, 프로그램 패스 전압, 프로그램 검증 전압, 및 프로그램 검증 패스 전압을 생성하고, 생성된 동작 전압들을 로우 디코더(120)에 제공할 수 있다. 다른 예로, 읽기 동작 시, 전압 발생기(150)는 제어 회로(140)의 제어에 응답하여 읽기 전압 및 읽기 패스 전압을 생성하고, 생성된 동작 전압들을 로우 디코더(120)에 제공할 수 있다.

각각의 예에 있어서, 로우 디코더(120)는 제공받은 동작 전압들을 제어 회로(140)의 제어에 따라 워드 라인들(WLs)에 선택적으로 인가할 것이다. 또한 전압 발생기(150)는 제어 회로(140)의 제어에 응답하여, 프로그램 및 읽기 동작 중 스트링 선택 라인들(SSLs), 접지 선택 라인들(GSLs) 및 공통 소스 라인(CSL)에 인가되는 전압들을 생성하여 로우 디코더(120)에 제공할 수 있다.

로우 디코더(120)는 외부로부터 수신되거나 비휘발성 메모리 장치 내에서 생성된 어드레스(ADDR)제어 회로에 응답하여, 메모리 셀 어레이(110)에 연결된 다수의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 전압 발생기(150)로부터 동작 전압을 수신하며, 선택된 워드 라인에 수신된 동작 전압을 전달할 수 있다.

프로그램 동작 시, 로우 디코더(120)는 하나의 워드 라인을 선택하고, 선택된 워드 라인(Selected WL)에 프로그램 전압 및 또는 프로그램 검증 전압(PV)을 전달할 수 있다.

로우 디코더(Row Decoder; 120)는 선택된 워드 라인에 프로그램 전압을 전달 하는 동안 비선택된 워드 라인들(Unselected WLs)에 프로그램 패스 전압을 전달할 수 있다. 또한 로우 디코더(120)는 선택된 워드 라인에 프로그램 검증 전압을 전달 하는 동안 비선택된 워드 라인들에 프로그램 검증 패스 전압을 전달할 수 있다.

읽기 동작 시, 로우 디코더(120)는 하나의 워드 라인을 선택하고, 선택된 워드 라인에 읽기 전압을 전달할 수 있다. 또한 로우 디코더(Row Decoder; 120)는 비선택된 워드 라인들에 읽기 패스 전압을 전달할 수 있다.

데이터 입출력 회로(130)는 외부로부터 데이터(DATA)를 전달 받고, 전달 받은 데이터를 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 저장할 수 있다. 또한, 데이터 입출력 회로(130)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 전송 받고, 전송 받은 데이터를 외부로 출력할 수 있다. 데이터 입출력 회로(130)는 페이지 버퍼를 포함할 수 있다. 발명이 이에 한정되는 것은 아니고, 페이지 버퍼는 데이터 입출력 회로(130)의 외부에 형성될 수도 있다.

제어 회로(140)는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하며, 비휘발성 메모리 장치(100)의 전반적인 읽기, 프로그램 및 소거 동작들을 제어한다. 예를 들어, 제어 회로(140)는 외부로부터 프로그램 명령을 수신하고, 불휘발성 메모리 장치(100)의 전반적인 프로그램 동작을 제어한다. 다른 예로, 외부로부터 읽기 명령을 수신하고, 불휘발성 메모리 장치(100)의 전반적인 읽기 동작을 제어한다.

메모리 블록들(111)은 각각 복수의 워드 라인들(WLs), 하나 이상의 스트링 선택 라인(SSL) 및 하나 이상의 접지 선택 라인(GSL)에 독립적으로 연결될 수 있다. 예를 들어 제 1 메모리 블록(BLK1)은 제 1 워드 라인들, 제 1 스트링 선택 라인 및 제 1 접지 선택 라인에 연결되고, 제 2 메모리 블록(BLK2)은 제 2 워드 라인들, 제 2 스트링 선택 라인 및 제 2 접지 선택 라인에 연결될 수 있다. 제 1 메모리 블록이 선택될 경우, 제 1 스트링 선택 라인 및 제 1 접지 선택 라인에 선택 전압이 인가될 수 있다. 이때 제 2 메모리 블록이 비선택될 경우, 제 2 스트링 선택 라인 및 제 2 접지 선택 라인에 비선택 전압이 인가될 수 있다. 공통 소스 라인(CSL)은 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들에 공통으로 연결될 수 있다.

도 2는 일 실시예에 따른 도 1의 메모리 블록을 구체적으로 설명하는 도면이다.

도 2를 참조하면, 메모리 블록(111)은 다수의 메모리 셀 스트링(Memory Cell String; 1111)을 포함할 수 있다. 또한 각각의 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀(MC)들을 포함할 수 있고, 대응되는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀(MC)들과 비트 라인(BL) 사이에 하나의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 또한 각각의 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀(MC)들과 비트 라인 사이에 서로 직렬로 연결된 두 개 이상의 스트링 선택 트랜지스터(SST)들을 포함할 수도 있다. 각각의 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀(MC)들과 공통 소스 라인(CSL) 사이에 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 또한 각각의 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀(MC)들과 공통 소스 라인 사이에 서로 직렬로 연결된 두 개 이상의 접지 선택 트랜지스터(GST)들을 포함할 수도 있다.

메모리 블록에 포함된 복수의 메모리 셀 스트링들은 워드라인들(WL0 ~ WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 공유할 수 있다. 하나의 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지라고 하고, 하나의 물리 페이지는 싱글 레벨 셀(SLC)의 경우 하나의 논리 페이지를 저장할 수 있다. 또한 하나의 물리 페이지는 멀티 레벨 셀(MLC)의 경우 두 개 이상의 논리 페이지들을 저장할 수 있다.

도 3은 일 실시예에 따른 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC)의 문턱 전압 분포를 설명하는 도면이다.

싱글 레벨 셀의 경우는, 하나의 물리 페이지에 하나의 논리 페이지가 저장되는 경우의 메모리 셀들의 문턱 전압 분포를 나타낸다. 싱글 레벨 셀의 경우에서의 하나의 물리 페이지에 포함되는 메모리 셀들의 문턱 전압 분포는 하나의 소거 산포(E)와 하나의 프로그램 산포(P0)로 구성될 수 있다. 프로그램 산포(P0)는 프로그램 검증 전압(PV0)이 선택 워드 라인에 인가되고, 제 1 프로그램 패스 전압(PVpass1)이 비선택 워드 라인들에 인가된 상태에서 검증 동작이 수행되어 형성될 수 있다. 그리고 선택된 워드 라인에 읽기 전압(RV0)이 인가되고, 비선택된 워드 라인에 제 1 읽기 패스 전압(RVpass1)이 인가된 상태에서 저장된 데이터를 읽을 수 있다. 제 1 프로그램 패스 전압(PVpass1)은 제 1 읽기 패스 전압(RVpass1)과 같은 전압일 수도 있고, 다른 전압일 수도 있다.

멀티 레벨 셀의 경우는, 하나의 물리 페이지에 두 개의 논리 페이지가 저장되는 경우의 메모리 셀들의 문턱 전압 분포를 나타낸다. 멀티 레벨 셀의 경우에서의 하나의 물리 페이지에 포함되는 메모리 셀들의 문턱 전압 분포는 하나의 소거 산포(E)와 세 개의 프로그램 산포(P1, P2, P3)로 구성될 수 있다. 제 1 프로그램 산포(P1)는 제 1 프로그램 검증 전압(PV1)이 선택 워드 라인에 인가되고, 제 2 프로그램 패스 전압(PVpass2)이 비선택 워드 라인들에 인가된 상태에서 프로그램 검증 동작이 수행되어 형성될 수 있다. 제 2 프로그램 산포(P2)는 제 2 프로그램 검증 전압(PV2)이 선택 워드 라인에 인가되고, 제 2 프로그램 패스 전압(PVpass2)이 비선택 워드 라인들에 인가된 상태에서 프로그램 검증 동작이 수행되어 형성될 수 있다. 또한 제 3 프로그램 산포(P3)는 제 3 프로그램 검증 전압(PV3)이 선택 워드 라인에 인가되고, 제 2 프로그램 패스 전압(PVpass2)이 비선택 워드 라인들에 인가된 상태에서 프로그램 검증 동작이 수행되어 형성될 수 있다.

그리고 선택된 워드 라인에 다수의 읽기 전압(RV1, RV2, RV3)이 인가되고, 비선택된 워드 라인에 제 2 읽기 패스 전압(RVpass2)이 인가된 상태에서 물리 페이지에 저장된 두 개의 논리 페이지 데이터를 읽을 수 있다. 제 2 프로그램 패스 전압(PVpass2)은 제 2 읽기 패스 전압(RVpass2)과 같은 전압일 수도 있고, 다른 전압일 수도 있다. 또한 제 1 읽기 패스 전압(RVpass1)은 제 2 읽기 패스 전압(RVpass2)과 같은 전압일 수도 있고, 다른 전압일 수도 있다.

도 4는 일 실시예에 따른 온도 변화에 의한 메모리 셀들의 문턱 전압 분포의 변화를 설명하는 도면이다.

도 4를 참조하면, 메모리 셀의 문턱 전압은 온도에 따라 변화할 수 있다. 예를 들어 도 4와 같이 온도가 높을수록 문턱 전압이 상승할 수 있다. 결과적으로 하나의 물리 페이지에 포함된 메모리 셀들의 문턱 전압 분포가 온도가 높을수록 오른쪽으로 이동할 수 있다.

또한 반대로 온도가 높을수록 문턱 전압이 하강할 수 있다. 이러한 경우 하나의 물리 페이지에 포함된 메모리 셀들의 문턱 전압 분포가 온도가 높을수록 왼쪽으로 이동할 수 있다. 이러한 차이는 읽기 동작 또는 프로그램 동작시의 센싱 동작 조건에 기인할 수 있다. 따라서, 이하의 실시 예 설명에서, 온도에 따른 문턱 전압의 변화 방향성에 따라 온도 변화에 따른 읽기 전압 및 프로그램 보상 검증 전압의 보상 방향은 바뀔 수 있다.

메모리 셀의 온도에 따른 문턱 전압 변화는 메모리 셀 스트링 내 메모리 셀의 위치에 따라 상이할 수 있다. 워드 라인a(WLa)은 워드 라인b(WLb) 대비 접지 선택 라인(GSL)에 더 가깝게 위치한다. 다시 말해 워드 라인b(WLb)에 연결된 메모리 셀과 접지 선택 트랜지스터(GST) 사이에 연결된 메모리 셀들의 수가 워드 라인a(WLa)에 연결된 메모리 셀과 접지 선택 트랜지스터(GST) 사이에 연결된 메모리 셀들의 수 대비 더 많다.

워드 라인b(WLb)에 연결된 메모리 셀들의 온도에 따른 문턱 전압 분포의 이동(△Vb1)이 워드 라인a(WLa)에 연결된 메모리 셀들의 온도에 따른 문턱 전압 분포의 이동(△Va1) 보다 더 클 수 있다. 즉 선택된 메모리 셀과 접지 선택 트랜지스터(GSL) 사이에 연결된 메모리 셀의 수가 많을수록 온도에 따른 문턱 전압 이동이 더 클 수 있다. 이는 선택 메모리 셀의 소스 쪽의 채널 저항 변화가 드레인 쪽의 채널 저항 변화 대비 선택 메모리 셀의 문턱 전압 변화에 미치는 영향이 더 크기 때문일 수 있다.

결과적으로 메모리 셀 스트링 내 선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리가 클수록 온도에 따른 선택 메모리 셀의 문턱 전압 변동이 더 커질 수 있다. 따라서 선택 메모리 셀의 위치와 상관 없이 동일한 프로그램 검증 전압을 이용하여 프로그램 검증을 수행하거나 또는 동일한 읽기 전압을 이용하여 읽기 동작을 수행할 경우 비휘발성 메모리 장치의 신뢰성이 저하될 수 있다.

도 5는 일 실시예에 따른 프로그램 시의 온도와 읽기 시의 온도에 따른 메모리 셀들의 문턱 전압 변화를 나타내는 도면이다.

도 5를 참조하면, 프로그램 검증시의 온도와 읽기 시의 온도가 상이할 때 선택된 메모리 블록 내에서 선택 워드 라인의 위치에 따라 문턱 전압 분포의 이동이 상이함을 나타낸다.

도 5의 x축은 선택 워드 라인의 메모리 블록 내 위치, 즉 선택 워드 라인과 접지 선택 라인과의 거리를 나타내고, y축은 워드 라인0(WL0)을 기준으로 한 문턱 전압 분포의 이동 정도를 나타낸 것이다.

낮은 온도에서 프로그램 검증을 수행하고 높은 온도에서 읽기 동작을 수행하는 경우(CWHR), 선택 워드 라인이 접지 선택 라인에서 멀어질수록 문턱 전압 분포의 이동이 양의 방향으로 더 커지는 경향을 가질 수 있다. 낮은 온도에서 프로그램 검증을 수행하고 동일한 낮은 온도에서 읽기 동작을 수행하는 경우(CWCR) 또는 높은 온도에서 프로그램 검증을 수행하고 동일한 높은 온도에서 읽기 동작을 수행하는 경우(HWHR)는 문턱 전압 분포는 선택 워드 라인과 접지 선택 라인과의 거리에 관련성이 낮음을 알 수 있다. 또한 높은 온도에서 프로그램 검증을 수행하고 낮은 온도에서 읽기 동작을 수행하는 경우(HWCR), 선택 워드 라인이 접지 선택 라인에서 멀어질수록 문턱 전압 분포의 이동이 음의 방향으로 더 커지는 경향을 가질 수 있다.

도 5에 도시된 문턱 전압 분포의 편차는 설명을 위한 일 예시이다. 문턱 전압 분포가 음의 방향 또는 양의 방향으로 커지는 경향성은 도 5에 도시된 것과 반대일 수 있다. 이하, 도 5에 도시된 문턱 전압 분포의 경향성을 기초로 실시 예를 설명하지만, 발명이 이에 한정되는 것은 아니다.

메모리 셀 스트링 내 직렬로 연결된 메모리 셀의 수가 많아질수록 접지 선택 트랜지스터에 가까운 메모리 셀과 스트링 선택 트랜지스터에 가까운 메모리 셀 간의 온도 변화에 따른 문턱 전압 변화의 차이가 더 커질 수 있다. 따라서 메모리 셀 스트링 내 직렬로 연결된 메모리 셀의 수가 많아질수록 워드 라인 위치에 따른 온도 보상을 가변적으로 적용해야 할 필요성이 증대되게 된다. 예를 들어 메모리 셀 스트링 내 직렬로 연결된 메모리 셀의 수가 70개 이상일 경우일 수 있다.

도 6은 일 실시예에 따른 읽기 온도 보상 계수의 설정을 설명하는 도면이다.

읽기 온도 보상 계수(Trd)는 읽기 동작시 온도 변화에 따른 메모리 셀 스트링 내 각각의 메모리 셀의 문턱 전압 변화를 보상하기 위하여, 읽기 동작시 단위 온도 변화에 따른 읽기 전압의 오프셋을 나타내는 계수이다. 온도가 상승할 때 메모리 셀의 문턱 전압이 상승하여 읽기 전압을 상승시켜야 한다면 읽기 온도 보상 계수(Trd)는 양의 값을 가질 수 있다. 반대로 온도가 상승할 때 메모리 셀의 문턱 전압이 하강하여 읽기 전압을 하강시켜야 한다면 읽기 온도 보상 계수(Trd)는 음의 값을 가질 수 있다. 예를 들어 온도가 1℃ 상승할 때 문턱 전압이 1mV가 상승한다면 읽기 온도 보상 계수(Trd)는 1mV/℃가 되는 것이다. 반대로 온도가 1℃ 하강할 때 문턱 전압이 1mV가 하강한다면 읽기 온도 보상 계수(Trd)는 -1mV/℃가 되는 것이다.

읽기 온도 보상 계수(Trd)는 선택 워드 라인과 접지 선택 라인과의 거리와 관계 없이 발생하는 문턱 전압 이동을 보상하기 위한 제 1 읽기 온도 보상 계수(Trd1)와 접지 선택 라인과 가장 가까운 워드 라인0(WL0)를 기준으로 하여 선택 워드 라인과 접지 선택 라인과의 거리에 따라 상이하게 발생하는 문턱 전압 이동을 나타내는 제 2 읽기 온도 보상 계수(Trd2)의 합으로 나타낼 수 있다.

제 2 읽기 온도 보상 계수(Trd2)는 선택 워드 라인과 접지 선택 라인과의 거리가 커질수록, 즉 접지 선택 트랜지스터와 선택 메모리 셀의 거리가 커질수록 더 큰 양의 값을 가질 수 있다. 이는 앞에서 설명한 바와 같이 비선택 메모리 셀에 의한 채널 저항의 변화에 있어 선택 메모리 셀의 소스 쪽 채널 저항 변화에 의한 선택 메모리 셀의 문턱 전압 변화에 더 크게 영향을 미칠 수 있기 때문이다.

제 2 읽기 온도 보상 계수(Trd2)는 메모리 셀이 싱글 레벨 셀의 경우와 메모리 셀이 멀티 레벨 셀인 경우와 상이할 수 있다. 예를 들어, 싱글 레벨 셀의 제 2 읽기 전압 온도 보상 계수가 멀티 레벨 셀의 제2 읽기 전압 온도 보상 계수 보다 더 클 수도 있고 더 작을 수도 있다.

이는 싱글 레벨 셀의 프로그램 문턱 전압 분포의 위치가 멀티 레벨 셀의 경우와 다름에 기인할 수도 있고, 싱글 레벨 셀의 제 1 읽기 패스 전압(VRpass1)과 멀티 레벨 셀의 제 2 읽기 패스 전압(VRpass2)이 상이함에 기인할 수도 있다. 예를 들어, 싱글 레벨 셀의 제 1 읽기 패스 전압(VRpass1)이 가변 될 경우, 제 2 읽기 온도 보상 계수(Trd2)가 가변 될 수 있다. 이는 제 1 읽기 패스 전압(VRpass1)의 가변에 의해 비선택 메모리 셀들에 의한 채널 저항이 가변 될 수 있기 때문이다.

메모리 셀이 멀티 레벨 셀인 경우, 제 1 읽기 전압(VR1), 제 2 읽기 전압(VR2), 및 제 3 읽기 전압(VR3) 각각의 제 1 읽기 온도 보상 계수(Trd1) 및 제 2 읽기 온도 보상 계수(Trd2)가 서로 상이하게 적용될 수 있다. 이는 문턱 전압 분포의 위치에 따라 온도에 따른 상이한 문턱 전압 변화를 보일 수 있기 때문이다. 또한 멀티 레벨 셀의 제 2 읽기 패스 전압(VRpass2)이 가변 될 경우, 제 1 읽기 전압(VR1), 제 2 읽기 전압(VR2), 및 제 3 읽기 전압(VR3) 각각의 제 2 읽기 온도 보상 계수(Trd2)가 가변 될 수 있다.

읽기 동작시 비선택 워드 라인에 인가되는 읽기 패스 전압도 온도에 따라 가변 될 수 있다. 읽기 동작 시 비선택 워드 라인에 인가되는 읽기 패스 전압의 온도 보상 계수는 선택 워드 라인의 읽기 온도 보상 계수 대비 더 작을 수 있다.

메모리 셀 스트링 내 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 각각의 문턱 전압이 온도에 따라 변경될 수 있다. 예를 들어 온도가 상승할 때 문턱 전압이 상승 할 수도 있고, 반대로 감소할 수도 있다. 이러한 문턱 전압의 변동을 보상하기 위하여 읽기 동작시 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)에 인가되는 전압을 온도에 따라 가변 할 수 있다. 스트링 선택 라인(SSL)에 인가되는 전압의 읽기 온도 보상 계수 또는 접지 선택 라인(GSL)에 인가되는 전압의 읽기 온도 보상 계수는 선택 워드 라인에 적용되는 읽기 전압 온도 보상 계수 대비 더 작을 수 있다. 또한 스트링 선택 라인(SSL)에 인가되는 전압의 읽기 온도 보상 계수 또는 접지 선택 라인(GSL)에 인가되는 전압의 읽기 온도 보상 계수는 읽기 동작시 비선택 워드 라인에 인가되는 읽기 패스 전압의 온도 보상 계수 대비 같은 수도 있고 더 작을 수도 있다.

도 7은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.

도 7은 도 6과 같은 양의 제 1 읽기 온도 보상 계수 및 양의 제 2 읽기 온도 보상 계수를 가지는 경우의 온도에 따른 읽기 전압의 보상 방법을 나타내는 것이다.

우선 기준 온도(Tref)에서 읽기 전압(RVa)은 선택 워드 라인과 접지 선택 라인과의 거리에 관계 없이 일정할 수 있다. 읽기 동작시 온도가 T1으로 기준 온도(Tref) 보다 높을 경우, 읽기 전압(RVb)은 선택 워드 라인과 접지 선택 라인과의 거리가 커질수록, 즉 접지 선택 트랜지스터와 선택 메모리 셀의 거리가 커질수록 더 높은 전압이 되도록 보상될 수 있다. 워드 라인0(WL0)에서의 a와 b의 차이는 도 6의 제 1 읽기 온도 보상 계수에 근거한 읽기 전압 보상의 결과이다.

읽기 동작 시 온도가 T2로 기준 온도 보다 낮을 경우, 읽기 전압(RVc)은 선택 워드 라인과 접지 선택 라인과의 거리가 커질수록, 즉 접지 선택 트랜지스터와 선택 메모리 셀의 거리가 커질수록 더 낮은 전압이 되도록 보상될 수 있다. 워드 라인0(WL0)에서의 a와 c의 차이는 도 6의 제 1 읽기 온도 보상 계수에 근거한 읽기 전압 보상의 결과이다.

읽기 동작시 온도가 T2 보다 더 낮은 T3일 경우, 읽기 전압(RVd)의 선택 워드 라인과 접지 선택 라인과의 거리에 따른 변동은T2일 때 대비 더 가파르게 하강할 수 있다. 즉 기준 온도(Tref)와 읽기 온도의 차이가 커질수록 워드 라인 위치에 따른 읽기 전압에 적용되는 오프셋이 더 증가할 수 있는 것이다.

기준 온도(Tref)는 비휘발성 메모리 장치의 동작을 신뢰할 수 있는 온도 범위에 있어 최고 온도 일 수 있다. 예를 들어 비휘발성 메모리 장치의 동작을 신뢰할 수 있는 온도 범위가 -40℃~85℃ 로 정해진다면, 기준 온도(Tref)는 85℃로 정해질 있다. 이러한 경우 온도 보상은 기준 온도 대비 낮은 온도에 대해서만 이루어지므로 회로 구현에 있어 복잡도가 감소할 수 있다. 반대로 기준 온도(Tref)는 비휘발성 메모리 장치의 동작을 신뢰할 수 있는 온도 범위에 있어 최저 온도 일 수 있다.

아울러, 온도에 따른 문턱 전압 산포의 이동 방향이 반대이면, 도 7에 도시된 읽기 온도에 따른 읽기 전압의 보상 방향과 반대 방향으로 읽기 전압이 보상될 수 있다.

도 8은 일 실시예에 따른 워드 라인 그룹별로 읽기 온도 보상 계수를 설정하는 방법을 설명하는 도면이다.

선택 워드 라인 위치에 근거한 읽기 전압의 온도 보상에 있어 각각의 워드 라인 마다 다른 읽기 온도 보상 계수를 적용할 경우 회로 구현이 매우 복잡해 질 수 있다. 따라서 도 8과 같이 서로 인접한 정해진 수의 워드 라인들을 하나의 워드 라인 그룹으로 하여 동일한 읽기 온도 보상 계수를 적용할 수 있다. 도 8의 경우는 4개의 워드 라인들을 하나의 그룹으로 하여 동일 그룹에 속하는 4개의 워드 라인들에 동일한 읽기 온도 보상 계수를 적용한 예시이다. 결과적으로 회로 구현에 있어 복잡도가 낮아지는 장점이 있다. 또한 하나의 그룹에 포함되는 워드 라인 개수가 많아질수록 회로 구현의 복잡도는 더 낮아질 수 있다.

도 8에 도시된 바와 같이, 복수의 워드 라인 그룹(WL0~WL3, WL4~WL7, WL8~WL11…) 각각에서 하나의 워드 라인에 대한 읽기 온도 보상 계수를 해당 워드 라인이 속하는 워드 라인 그룹 전체에 적용할 수 있다.

도 9A는 일 실시예에 따른 워드 라인 그룹별로 읽기 전압의 보상을 설명하는 도면이다.

도 8과 같이 워드 라인 그룹별로 동일한 읽기 온도 보상 계수를 적용할 경우 도 9A와 같이 읽기 전압을 생성하고 보상할 수 있다. 이는 도 8에서 설명한 바와 같이 회로 구현의 복잡도 및 메모리 장치의 크기를 감소시킬 수 있다.

도 9A에서는 온도 T1, T2, 및 T3 각각에 대해서 워드 라인 그룹별 워드 라인 개수를 동일하게 도시하였으나 발명이 이에 한정되지 않는다. 온도 T1-T3에 따라 워드 라인 그룹별 워드 라인 개수를 다르게 할 수 있다.

도 9B는 일 실시예에 따른 워드 라인 그룹별로 읽기 전압의 보상을 설명하는 도면이다.

도 9B에 도시된 바와 같이, 온도 T1에서 워드 라인 그룹별 워드 라인 수를 4개, 온도 T2에서 워드 라인 그룹별 워드 라인 수를 5개, 온도 T3에서 워드 라인 그룹별 워드 라인 수를 3개로 설정할 수 있다. 읽기 동작시 온도에 따라, 워드 라인들(WL0-WLn)의 위치에 따라 읽기 전압(RV)의 변하는 정도를 고려하여 워드 라인 그룹별 워드 라인 수를 변경할 수 있다.

도 10은 일 실시예에 따른 읽기 온도 보상 계수의 설정을 설명하는 도면이다.

선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리에 따른 메모리 셀의 문턱 전압 변화의 크기가 비선형적인 특성을 나타낼 수 있다. 도 10과 같이 읽기 온도 보상 계수가 선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리가 증가할수록 더 가파르게 커질 수 있다. 일 실시예로서 읽기 온도 보상 계수가 선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리가 증가할수록 더 완만하게 커질 수도 있다. 선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리에 따른 메모리 셀의 문턱 전압 변화의 크기가 비선형적인 특성을 나타낼 경우, 도 10과 같이 워드 라인 그룹별로 선형 근사(linear approximation)하여 적용할 수 있다. 이러한 선형 근사를 통해 회로 구현의 복잡도가 감소할 수 있다.

도 11은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.

도 11은 도 10과 같이 읽기 온도 보상 계수가 비선형 특성을 보일 경우의 읽기 전압 설정을 나타낸다. 선택 메모리 셀과 접지 선택 트랜지스터 사이의 거리가 커질수록 읽기 전압의 보상 정도가 가파르게 커질 수 있다.

아울러, 온도에 따른 문턱 전압 산포의 이동 방향이 반대이면, 도 11에 도시된 읽기 온도에 따른 읽기 전압의 보상 방향과 반대 방향으로 읽기 전압이 보상될 수 있다.

도 12A는 일 실시예에 따른 읽기 전압을 보상한 후에 프로그램 시의 온도와 읽기 시의 온도에 따른 문턱 전압 변화를 개념적으로 설명하는 도면이다.

앞서 설명한 방식과 같이, 읽기 동작 선택 워드 라인의 위치에 근거한 온도 변화에 따른 문턱 전압의 변화를 보상할 경우, 도 12A와 같이 고온에서 프로그램 검증 동작을 수행하고 저온에서 읽기 동작을 수행하는 경우(HWCR)에 대해서는 선택 워드 라인 위치에 따른 문턱 전압 변화의 차이를 제거할 수 있다. 고온에서 프로그램 검증 동작을 한 후에 고온에서 읽을 때의 문턱 전압 분포 편차(HWHR) 및 저온에서 프로그램 검증 동작을 한 후에 고온에서 읽을 때의 문턱 전압 분포 편차(CWHR)는 도 5와 동일하게 유지될 수 있다.

그러나 저온에서 프로그램 검증 동작을 수행하고 고온에서 읽기 동작을 수행하는 경우(CWHR)에 대해서는 선택 워드 라인 위치에 따른 문턱 전압 변화의 차이를 제거할 수 없다. 또한 저온에서 프로그램 검증 동작을 수행하고 저온에서 읽기 동작을 수행하는 경우(CWCR)에 대해서는 선택 워드 라인 위치에 따른 문턱 전압 변화의 차이가 읽기 동작에서의 보상에 의해 점선에서 실선으로 이동할 수 있다. 그러면, 프로그램 검증 동작에서도 읽기 동작과 유사한 방식의 온도 보상이 필요할 수 있다.

도 13은 일 실시예에 따른 프로그램 검증 온도 보상 계수의 설정을 설명하는 도면이다.

도 12A에서 설명한 바와 같이 프로그램 검증 동작에 있어서도 읽기 동작과 유사한 방식의 온도 보상이 필요하다. 제 1 프로그램 검증 온도 보상 계수(Tvfy1)는 제 1 읽기 온도 보상 계수와 대응하여 동일한 방향으로 설정될 수 있으나, 그 값은 동일할 수도 있고, 상이할 수도 있다. 또한 제 2 프로그램 검증 온도 보상 계수(Tvfy2)는 제 2 읽기 온도 보상 계수와 대응하여 동일한 방향으로 설정될 수 있으나, 그 값은 동일할 수도 있고, 상이할 수도 있다. 이는 프로그램 검증 시와 읽기 동작 시에 비선택 메모리 셀의 문턱 전압이 다를 수 있기 때문이다.

도 14는 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다.

도 14는 도 13과 같이 프로그램 검증 온도 보상 계수를 설정할 경우 접지 선택 라인과 선택 워드 라인의 거리, 즉 접지 선택 트랜지스터와 선택 메모리 셀과의 거리에 따른 프로그램 검증 전압의 온도 보상 정도를 설명한다. 이는 도 7과 유사한 것으로 자세한 설명은 생략한다.

아울러, 온도에 따른 문턱 전압 산포의 이동 방향이 반대이면, 도 14에 도시된 프로그램 검증 온도에 따른 프로그램 검증 전압의 보상 방향과 반대 방향으로 프로그램 검증 전압이 보상될 수 있다.

도 15는 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 온도 보상 계수를 설정하는 방법을 설명하는 도면이다.

도 8의 경우와 같이 프로그램 검증 온도 보상 계수를 설정할 때도 회로 구현의 복잡도 감소를 위하여 다수의 워드 라인들을 포함하는 워드 라인 그룹별로 동일한 프로그램 온도 보상 계수를 적용할 수 있다. 프로그램 검증 동작시의 워드 라인 그룹 설정은 읽기 동작시의 워드 라인 그룹 설정과 동일할 수도 있고 다를 수도 있다.

도 15에 도시된 바와 같이, 복수의 워드 라인 그룹(WL0~WL3, WL4~WL7, WL8~WL11…) 각각에서 하나의 워드 라인에 대한 프로그램 검증 온도 보상 계수를 해당 워드 라인이 속하는 워드 라인 그룹 전체에 적용할 수 있다.

도 16A는 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 전압의 보상을 설명하는 도면이다.

도 16A는 도 15와 같이 워드 라인 그룹 단위로 프로그램 검증 온도 보상 계수를 적용할 경우의 프로그램 검증 전압의 설정을 도시한 것이다. 이는 도 9A와 유사한 것으로 자세한 설명은 생략한다.

또한, 도 16A에서는 온도 T1, T2, 및 T3 각각에 대해서 워드 라인 그룹별 워드 라인 개수를 동일하게 도시하였으나 발명이 이에 한정되지 않는다. 온도 T1-T3에 따라 워드 라인 그룹별 워드 라인 개수를 다르게 할 수 있다.

도 16B는 일 실시예에 따른 워드 라인 그룹별로 프로그램 검증 전압의 보상을 설명하는 도면이다.

도 16B에 도시된 바와 같이, 온도 T1에서 워드 라인 그룹별 워드 라인 수를 4개, 온도 T2에서 워드 라인 그룹별 워드 라인 수를 5개, 온도 T3에서 워드 라인 그룹별 워드 라인 수를 3개로 설정할 수 있다. 프로그램 검증 온도에 따라, 프로그램 검증전압(PV)의 워드 라인들(WL0-WLn)의 위치에 따라 변하는 정도를 고려하여 워드 라인 그룹별 워드 라인 수를 변경할 수 있다.

도 12B는 일 실시예에 따른 프로그램 검증 전압을 보상한 후에 프로그램 시의 온도와 읽기 시의 온도에 따른 문턱 전압 변화를 개념적으로 설명하는 도면이다.

프로그램 검증 전압의 보상을 통해, 프로그램 검증 동작에서 선택 워드 라인의 위치에 근거한 온도 변화에 따른 문턱 전압의 변화를 보상할 경우, 프로그램할 때의 온도가 낮은 경우에 프로그램 검증 전압이 감소한다. 그러면, 도 12B에 도시된 바와 같이, 저온에서 프로그램 검증 동작을 한 후에 고온에서 읽을 때(CWHR)의 문턱 전압 분포 편차 및 저온에서 프로그램 검증 동작을 한 후에 저온에서 읽을 때의 문턱 전압 분포 편가(CWCR)가 제거될 수 있다.

도 17은 메모리 셀 스트링에서의 백 패턴 의존성(back pattern dependency, BPD)를 설명하기 위한 도면이다.

메모리 셀 스트링에 포함되는 다수의 메모리 셀들은 접지 선택 트랜지스터에 가까운 메모리 셀, 즉 메모리 셀0(MC0)부터 접지 선택 트랜지스터에서 멀어지는 순서로 프로그램 동작이 이루어 질 수 있다. 즉 워드 라인0(WL0)에 연결된 메모리 셀(MC0)이 가장 먼저 프로그램 되고 워드 라인n(WLn)에 연결된 메모리 셀(MCn)이 가장 늦게 프로그램 되는 것이다. 이는 메모리 셀 스트링에 포함되는 메모리 셀들의 프로그램 동작이 이루어 지는 순서에 대한 것으로, 만약 데이터 값이 소거 산포에 대응되는 값이라면 프로그램 동작 후 문턱 전압은 소거 산포에 남아 있을 수도 있다.

도 17(a)에서 메모리 셀 스트링은 MCm까지 프로그램 되어 있고 MC(m+1) 부터는 아직 프로그램 동작이 이루어지지 않은 경우이며, 이는 MCm에 대해 프로그램 검증 동작이 이루어질 때의 백 패턴(back pattern) 상황인 것이다. 도 17(b)는 메모리 셀 스트링 내 모든 메모리 셀들이 프로그램 동작이 이루어진 경우이다. 이는 MCm에 대해 읽기 동작이 수행되는 경우의 백 패턴(back pattern) 상황일 수 있다. 두 가지 경우에서 MCm의 문턱 전압은 도 17(b)의 경우가 더 높게 보일 수 있다. 이는 도 17(a) 대비 도17(b)에 있어MC(m+1) ~ MCn에 대해 프로그램 동작이 이루어져 비선택 메모리 셀에 의한 채널 저항 증가가 더 클 수 있기 때문이다. 즉 프로그램 검증 동작에서의 문턱 전압 대비 읽기 동작에서의 문턱 전압이 높게 보여 질 수 있다. 이러한 백 패턴 의존성에 기인한 문턱 전압 변화의 크기는 읽기 동작시 비선택 워드 라인에 인가되는 읽기 패스 전압의 크기에 따라 가변 될 수 있다. 또한 백 패턴 의존성에 기인한 문턱 전압 변화의 크기는 싱글 레벨 셀의 경우와 멀티 레벨 셀의 경우에도 다를 수 있다. 이는 예를 들어 싱글 레벨 셀에서의 프로그램 문턱 전압 산포의 위치와 멀티 레벨 셀에서의 프로그램 문턱 전압 산포의 위치가 상이할 수 있기 때문이다.

도 18은 일 실시예에 따른 백 패턴 의존성(back pattern dependency, BPD)에 의한 문턱 전압 분포의 변화를 설명하는 도면이다.

메모리 셀 스트링에 포함된 메모리 셀들에 대해 프로그램 동작이 접지 선택 트랜지스터에 가까운 메모리 셀에서 시작하여 멀어지는 메모리 셀의 순서로 이루어질 수 있다. 이러한 경우 백 패턴 의존성에 의한 문턱 전압 이동이 접지 선택 트랜지스터에 가까운 메모리 셀이 접지 선택 트랜지스터에 먼 메모리 셀 대비 크게 나타날 수 있다. 접지 선택 라인에 상대적으로 가까운 워드 라인b(WLb)에서의 프로그램 검증 시의 문턱 전압 분포 대비 읽기 시의 문턱 전압 분포의 이동 크기(ΔVb1)가 접지 선택 라인에 상대적으로 먼 워드 라인a(WLa)에서의 프로그램 검증 시의 문턱 전압 분포 대비 읽기 시의 문턱 전압 분포의 이동 크기(ΔVa1) 보다 더 클 수 있는 것이다.

도 19는 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.

백 패턴 의존성에 의한 문턱 전압 이동은 읽기 동작에서의 읽기 전압 보상 또는 프로그램 검증 동작에서의 프로그램 검증 전압 보상으로 상쇄될 수 있다. 예를 들어 읽기 동작에서 백 패턴 의존성에 대한 보상이 이루어지면 프로그램 검증 동작에서는 별도의 보상 동작이 필요하지 않을 수 있다. 반대로 프로그램 검증 동작에서 백 패턴 의존성에 대한 보상이 이루어지면 읽기 동작에서는 별도의 보상 동작이 필요하지 않을 수 있다.

도 19는 읽기 동작에서 백 패턴 의존성에 의한 문턱 전압 이동을 보상한 경우를 설명한다. 예를 들어 도 19의 b와 같이 접지 선택 트랜지스터에 가까운 메모리 셀에 대한 읽기 전압을 접지 선택 트랜지스터에 먼 메모리 셀 대비 높게 설정한다면 백 패턴 의존성에 의한 문턱 전압 이동이 상쇄될 수 있는 것이다. 또한 앞에서 설명한 선택 워드 라인 위치 및 온도 변화에 근거한 읽기 전압 보상(c)을 추가적으로 수행하면 최종적으로 d와 같이 읽기 전압이 설정될 수 있는 것이다.

도 20은 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다.

도 20은 프로그램 검증 동작에서 백 패턴 의존성에 의한 문턱 전압 이동을 보상한 경우를 설명한다. 예를 들어 도 20의 b와 같이 접지 선택 트랜지스터에 가까운 메모리 셀에 대한 프로그램 검증 전압을 접지 선택 트랜지스터에 먼 메모리 셀 대비 낮게 설정한다면 백 패턴 의존성에 의한 문턱 전압 이동이 상쇄될 수 있을 것이다. 또한 앞에서 설명한 선택 워드 라인 위치 및 온도 변화에 근거한 프로그램 검증 전압 보상(c)을 추가적으로 수행하면 최종적으로 d와 같이 프로그램 검증 전압이 설정될 수 있는 것이다.

도 21은 일 실시예에 따른 도 1의 전압 발생기 및 제어 회로를 구체적으로 설명하기 위한 도면이다.

도 21을 참조하면, 제어 회로(Control Logic; 140)는 제 1 보상부(141), 제 2 보상부(142) 및 오프셋 누적기(Offset Adder; 143)를 포함할 수 있다. 제 1 보상부(141)는 온도 보상과 관련한 정보를 저장하고 제어를 수행할 수 있다. 제 1 보상부(141)는 어드레스(ADDR) 및 커맨드(CMD)에 응답해서 동작할 수 있다. 제 1 보상부(141)는 온도 센서(Temperature Sensor; 1411), 제 1 룩업 데이블(First LUT; 1412), 제 2 룩업 데이블(Second LUT; 1413), 제 3 룩업 데이블(Third LUT; 1414)를 포함할 수 있다. 제 1 내지 제 3 룩업 테이블 각각은 다수의 레지스터들를 포함할 수 있다. 온도 센서(Temperature Sensor; 1411)는 비휘발성 메모리 장치의 동작 온도를 검출 할 수 있다. 온도 센서(Temperature Sensor; 1411)는 비휘발성 메모리 장치에 전원이 인가되면 항상 활성화 될 수 있고, 외부에서 인가된 커맨드(CMD)에 응답해서 비활성화 상태에서 활성화 상태로 변경될 수도 있다. 온도 센서(Temperature Sensor; 1411)는 검출된 온도 레벨에 대한 정보를 제 1 내지 제 3 룩업 테이블에 전달할 수 있다. 검출된 온도 레벨에 대한 정보는 2진 코드(binary code)의 형태일 수 있다.

제 1 룩업 데이블(First LUT; 1412)은 읽기 동작에서의 읽기 전압 온도 보상을 위한 정보를 저장할 수 있다. 예를 들어 접지 선택 라인과 선택 워드 라인과의 거리에 따른 읽기 전압의 온도 보상 정도에 관한 정보를 저장할 수 있다. 접지 선택 라인과 선택 워드 라인과의 거리는 어드레스(ADDR), 구체적으로는 페이지 어드레스로부터 도출할 수 있다. 또한 도 6의 제 1 읽기 온도 보상 계수에 관한 정보 및 제 2 읽기 온도 보상 계수에 관한 정보를 별도로 저장할 수도 있다. 예를 들어 제 1 룩업 데이블(First LUT; 1412)은 온도가 1℃ 변화하는 단위로 보상해야 할 읽기 전압의 크기를 저장할 수도 있고, 회로 구현의 복잡도 감소를 위해 온도가 10℃ 변화하는 단위로 보상해야 할 읽기 전압의 크기를 저장할 수도 있다. 온도가 10℃ 변화하는 단위로 보상해야 할 읽기 전압의 크기를 저장할 경우, 예를 들어 동작 온도가 25℃~34℃의 경우 동일한 읽기 보상 전압을 가질 수 있다. 제 1 룩업 데이블(First LUT; 1412)은 도 8 및 도 9에서 설명한 바와 같이 워드 라인 그룹 단위로 읽기 전압의 온도 보상 정도를 저장할 수도 있다. 제 1 룩업 데이블(First LUT; 1412)은 온도 센서(Temperature Sensor; 1411)에서 검출된 온도 레벨, 어드레스(ADDR) 및 커맨드(CMD)에 응답하여 앞에서 설명한 방식으로 도출된 읽기 전압의 오프셋을 출력할 수 있다. 제 1 룩업 테이블은 또한 읽기 또는 프로그램 검증을 수행하는 메모리 셀이 싱글 레벨 셀 인지 멀티 레벨 셀 여부, 멀티 레벨 셀일 경우 읽기 전압 또는 검증 전압의 레벨에 따라 상이한 오프셋 값을 저장할 수 있다.

제 2 룩업 데이블(Second LUT; 1413)은 온도 센서(Temperature Sensor; 1411)에서 검출된 온도 레벨에 대한 정보에 응답하여 프로그램 검증 전압의 온도 보상을 위한 정보를 저장하고 출력할 수 있다. 정보를 저장하고 출력하는 방식은 제 1 룩업 데이블(First LUT; 1412)과 유사하여 자세한 설명은 생략한다.

제 3 룩업 데이블(Third LUT; 1414)은 온도 센서(Temperature Sensor; 1411)에서 검출된 온도 레벨에 대한 정보에 응답하여 온도 변화에 따른 프로그램 검증 패스 전압, 읽기 패스 전압 또는 프로그램 전압의 보상에 대한 정보를 저장하고 출력할 수 있다.

제 2 보상부(142)는 어드레스(ADDR) 및 커맨드(CMD)에 응답해서 동작할 수 있고, 제 4 룩업 데이블(Fourth LUT; 1421)을 포함할 수 있다. 제 4 룩업 데이블(Fourth LUT; 1421)은 백 패턴 의존성에 의한 문턱 전압 이동을 보상하기 위한 정보를 저장할 수 있다. 제 4 룩업 데이블은 어드레스(ADDR)에 응답해서 선택된 페이지에 대한 백 패턴 의존성에 의한 문턱 전압 이동의 상쇄를 위한 읽기 전압 또는 프로그램 검증 전압의 오프셋을 출력할 수 있다.

제 1 내지 제 4 룩업 테이블은 각각 다수의 레지스터를 포함할 수 있다. 레지스터는 전원이 꺼질 경우 데이터가 소실 될 수 있으므로 제 1 내지 제 4 룩업 테이블에 저장되는 정보는 메모리 셀 어레이(110)의 메모리 블록(111)에 저장될 수 있다. 메모리 블록에 저장된 상기 정보는 파워 업 또는 외부에서 인가되는 커맨드에 응답하여 메모리 블록에서 출력되어 제 1 내지 제 4 룩업 테이블에 전달 될 수 있다. 또한 제 1 내지 제 4 룩업 테이블에 저장되는 정보는 외부의 제어에 의해 변경될 수 있다.

전압 발생기(Voltage Generator; 150)는 읽기 전압 및 프로그램 검증 전압을 생성하는 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151), 프로그램 및 읽기 동작 동안 스트링 선택 라인에 인가되는 전압 및 접지 선택 라인에 인가되는 전압을 생성하는 스트링 선택 라인/접지 선택 라인 전압 생성기(SSL/GSL Voltage Generator; 152), 읽기 패스 전압 및 프로그램 검증 패스 전압을 생성하는 비선택 워드 라인 전압 생성기(Unselected WL Voltage Generator; 153)을 포함할 수 있다.

제 1 보상부(141) 및 제 2 보상부(142)에 의해 출력된 오프셋 값은 오프셋 누적기(Offset Adder; 143)를 통해 누적되어 전압 발생기(Voltage Generator; 150)로 전달될 수 있다. 예를 들어 읽기 동작시 제 1 룩업 테이블에서 출력된 오프셋 및/또는 제 4 룩업 테이블에서 출력된 오프셋이 오프셋 누적기(Offset Adder; 143)를 통해 누적되어 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)로 전달 되고, 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)는 누적 오프셋 값에 응답하여 읽기 전압을 생성할 수 있다. 프로그램 검증 동작에서는 제 2 룩업 테이블에서 출력된 오프셋 및/또는 제 4 룩업 테이블에서 출력된 오프셋이 오프셋 누적기(Offset Adder; 143)를 통해 누적되어 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)로 전달 되고, 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)는 오프셋 누적기(Offset Adder; 143)된 누적 오프셋 값에 응답하여 프로그램 검증 전압을 생성할 수 있다.

스트링 선택 라인/접지 선택 라인 전압 생성기(SSL/GSL Voltage Generator; 152)는 제어 회로(Control Logic; 140)로부터 출력된 온도에 따른 전압 오프셋 정보에 응답하여 프로그램 및 읽기 동작 동안 스트링 선택 라인에 인가되는 전압 및 접지 선택 라인에 인가되는 전압을 생성할 수 있다. 비선택 워드 라인 전압 생성기(Unselected WL Voltage Generator; 153)는 제어 회로(Control Logic; 140)로부터 출력된 온도에 따른 전압 오프셋 정보에 응답하여 읽기 패스 전압 및 프로그램 검증 패스 전압을 생성할 수 있다.

도 22는 일 실시예에 따른 도 1의 전압 생성기 및 제어 회로를 구체적으로 설명하기 위한 도면이다.

도 22를 참조하면, 제 1 보상부(141)에서 출력된 오프셋 정보는 도 21의 오프셋 누적기(Offset Adder; 143)를 거치지 않고 바로 전압 발생기(Voltage Generator; 150)로 입력될 수 있다. 그리고 제 1 보상부(141)에서 출력된 오프셋 정보는 연속적인 값을 가지는 아날로그 전압의 형태의 다수의 신호일 수 있다. 제 1 보상부(141)에서 출력된 제 1 아날로그 전압 신호는 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)에 입력되어 읽기 전압 및 프로그램 검증 전압 생성을 제어할 수 있다. 하나의 실시예로써, 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)는 증폭 회로를 포함할 수 있는데 이 증폭 회로에 제 1 아날로그 전압 신호가 입력되어 읽기 전압 및 프로그램 검증 전압의 오프셋을 제어할 수 있다. 이때 제 2 보상부(142)에서 출력되는 오프셋 값은 2진 코드 형태일 수 있고, 선택 워드 라인 전압 생성기(Selected WL Voltage Generator; 151)는 2진 코드 형태의 백 패턴 보상 오프셋 신호에 응답하여 읽기 전압 또는 프로그램 검증 전압을 가변 할 수 있다.

도 23은 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.

도 23을 참고하면, 비휘발성 메모리 장치가 프로그램 커맨드 및 프로그램 어드레스를 수신하면(S2301), 제어 회로(Control Logic; 140)는 비휘발성 메모리 장치의 프로그램 온도를 검출한다(S2302). 제어 회로(Control Logic; 140)에 의한 비휘발성 메모리 장치의 프로그램 온도의 검출은 프로그램 커맨드에 응답하여 수행될 수도 있고, 프로그램 커맨드와 상관 없이 수행될 수도 있다. 예를 들어 단계 S2302는 프로그램 동작 전체에서 지속적으로 수행될 수도 있다. 이러한 경우 프로그램 동작 중에 변하는 온도에 대해서도 대응할 수 있다. 이는 단계 S2312에서도 동일하게 적용될 수 있다. 검출된 프로그램 온도와 선택 워드 라인과 선택 블록의 접지 선택 라인(GSL)과의 거리에 근거하여 프로그램 검증 온도 오프셋을 결정한다(S2303). 그 후 결정된 프로그램 검증 온도 오프셋에 근거하여 프로그램 검증 전압을 생성 및 보상하여(S2304), 보상된 프로그램 검증 전압을 이용하여 프로그램 검증 동작을 수행한다(S2305). 선택 워드 라인과 선택 블록의 접지 선택 라인(GSL)과의 거리 정보는 수신된 프로그램 어드레스에 응답하여 생성할 수 있다. 검출된 프로그램 온도와 선택 워드 라인과 선택 블록의 접지 선택 라인(GSL)과의 거리에 근거하여 프로그램 검증 온도 오프셋을 결정하는 구체적인 방법은 앞에서 설명한 바와 같으므로 자세한 설명은 생략한다.

선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작이 종료 후, 비휘발성 메모리 장치는 읽기 커맨드와 어드레스를 수신할 수 있다(S2311). 제어 회로(Control Logic; 140)는 비휘발성 메모리 장치의 읽기 온도를 검출하고(S2302), 검출된 읽기 온도와 선택 워드 라인과 선택 블록의 접지 선택 라인(GSL)과의 거리에 근거하여 읽기 온도 오프셋을 결정한다(S2313). 그 후 결정된 읽기 온도 오프셋에 근거하여 읽기 전압을 생성 및 보상하고(S2314), 보상된 읽기 전압을 이용하여 읽기 동작을 수행한다(S2315).

도 24는 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.

도 24를 참조하면, 도 23과 달리 수신된 프로그램 어드레스에 근거하여 백 패턴 의존성(BPD) 보상 오프셋을 결정하는 단계(S2402)가 추가된다. 백 패턴 의존성(BPD) 보상 오프셋을 결정하는 방법은 앞에서 설명한 바와 같으므로 자세한 설명은 생략한다. 또한 도 23의 단계 S2304와 달리 백 패턴 의존성(BPD) 보상 오프셋과 결정된 프로그램 검증 온도 오프셋에 근거하여 프로그램 검증 전압을 생성 및 보상을 수행한다(S2404).

도 25는 일 실시예에 따른 읽기 전압 및 프로그램 검증 전압 보상 방법의 개략적인 흐름도이다.

도 25를 참조하면, 도 23과 달리 수신된 읽기 어드레스에 근거하여 백 패턴 의존성(BPD) 보상 오프셋을 결정하는 단계(S2513)가 추가된다. 또한 도 23의 단계 S2313와 달리 백 패턴 의존성(BPD) 보상 오프셋과 결정된 읽기 온도 오프셋에 근거하여 읽기 전압을 생성 및 보상을 수행한다(S2515).

도 26은 일 실시예에 따른 도 1의 메모리 블록을 구체적으로 설명하는 도면이다.

도 26을 참조하면, 메모리 블록(111)은 3차원 구조로 기판에 수직으로 메모리 셀들이 적층되어 형성되는 메모리 셀 스트링들을 포함한다. 메모리 블록(111)은 서로 수직인 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 메모리 블록(111)을 형성하기 위해서는, 우선 기판(201)이 제공된다. 예를 들면, 기판(201)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(201)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(201)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(201)은 P-웰에만 한정되지 않는다. 기판(201)은 xz 판(plane)에 평행하게 형성되고, y 방향에 수직이다.

기판(201) 상에, 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(201)과 상이한 n 타입의 도전체로 형성될 수 있다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(201)의 영역 상에, x 방향을 따라 신장되는 복수의 절연 물질들(112)이 z 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 z 방향을 따라 특정 거리만큼 이격 되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(201) 상부에, 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(201)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다. 필라(113)은 메모리 셀 스트링이 읽기 또는 프로그램 검증 동작시 채널을 형성할 수 있다. 이러한 채널 홀(channel hole)의 직경은 도 26과 같이 기판(201)에 가까워질수록 작아질 수 있다. 또한 채널 홀(channel hole)의 직경은 항아리 형태와 같이 기판에서 멀어질수록 커졌다가 어느 순간부터 다시 작아질 수 있다. 다시 말해 가운데 부분이 볼록하게 형성될 수도 있다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(201)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(201)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, z 방향을 따라 제공되는 마지막 절연 물질(112)의 y 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(201)에 인접한 절연 물질(112) 및 기판(201) 사이에 x 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(201)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(201) 사이에, x 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, x 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, x 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 및 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, z 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 x 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 x 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 27은 일 실시예에 따른 도 1의 메모리 블록의 회로도를 구체적으로 설명하는 도면이다.

도 27은 도 26을 참조하여 설명된 3차원 구조를 가지는 메모리 블록의 등가 회로를 보여주는 회로도이다. 비트 라인0(BL0) 및 공통 소스 라인(CSL) 사이에 메모리 셀 스트링들(ST11, ST21, ST31)이 연결된다. 비트 라인0(BL0)은 z 방향으로 신장된 도전 물질(331)에 대응한다. 비트 라인1(BL1) 및 공통 소스 라인(CSL) 사이에 메모리 셀 스트링들(ST12, ST22, ST32)이 연결된다. 비트 라인1(BL1)은 z 방향으로 신장된 도전 물질(332)에 대응한다. 비트 라인2(BL2) 및 공통 소스 라인(CSL) 사이에, 메모리 셀 스트링들(ST13, ST23. ST33)이 연결된다. 비트 라인2(BL2)은 z 방향으로 신장된 도전 물질(333)에 대응한다.

각 메모리 셀 스트링(ST)은 직렬로 연결된 복수의 메모리 셀들(MC0~MC4)를 포함한다. 복수의 메모리 셀들(MC0~MC4)은 기판(201)에 수직 방향으로 적층 되어 형성될 수 있다. 각 메모리 셀(MC)은 차지 트랩 레이어(charge trap layer)를 가지는 차지 트랩 플래시 메모리 셀(charge trap flash memory cell, CTF)로 구현될 수 있다. 또한 각 메모리 셀(MC)은 플로팅 게이트(floating gate)를 가지는 플로팅 게이트 메모리 셀(floating gate memory cell)로 구현될 수도 있다. 각 메모리 셀 스트링(ST)은 직렬로 연결된 복수의 메모리 셀들(MC0~MC4)과 대응하는 비트 라인(BL) 사이에 연결된 하나 이상의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각 메모리 셀 스트링(ST)은 도 27과 같이 두 개의 직렬로 연결된 스트링 선택 트랜지스터(SST0, SST1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 메모리 셀(MC)와 동일한 형태의 메모리 셀로 구현될 수 있다. 각 메모리 셀 스트링(ST)은 직렬로 연결된 복수의 메모리 셀들(MC0~MC4)과 공통 소스 라인(CSL) 사이에 연결된 하나 이상의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 각 메모리 셀 스트링(ST)은 도 27과 같이 두 개의 직렬로 연결된 접지 선택 트랜지스터(GST0, GST1)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 메모리 셀(MC)와 동일한 형태의 메모리 셀로 구현될 수도 있고 차지 트랩 레이어나 플로팅 게이트가 없는 일반적인 모스 트랜지스터(MOS Transistor) 형태로 구현될 수도 있다.

아래에서는, 행 및 열 단위로 스트링들(ST)을 정의한다. 하나의 비트라인에 공통으로 연결된 메모리 셀 스트링들(ST)은 하나의 열을 형성한다. 예를 들어, 비트 라인0(BL0)에 연결된 메모리 셀 스트링들(ST11~ST31)은 제 1 열에 대응한다. 비트 라인1(BL1)에 연결된 메모리 셀 스트링들(ST12~ST32)은 제 2 열에 대응한다. 비트 라인2(BL2)에 연결된 스트링들(ST13~ST33)은 제 2 열에 대응한다.

하나의 스트링 선택 라인(SSL)에 연결되는 스트링들(ST)은 하나의 행을 형성한다. 예를 들어, 제 1 스트링 선택 라인(SSL10)에 연결된 스트링들(ST11, ST12, ST13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL11)에 연결된 스트링들(ST21, ST22, ST23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL12)에 연결된 스트링들(ST31, ST32, ST33)은 제 3 행을 형성한다.

각 메모리 셀 스트링(ST)에서, 높이가 정의된다. 실시 예에 있어서, 각 메모리 셀 스트링(ST)에서, 제 2 접지 선택 트랜지스터(GST1)에 인접한 메모리 셀(MC0)의 기판 대비 높이는 1이다. 각 메모리 셀 스트링(ST)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 메모리 셀 스트링(ST)에서, 제 2 스트링 선택 트랜지스터(SST1)에 인접한 메모리 셀(MC4)의 기판 대비 높이는 5이다.

동일한 행의 메모리 셀 스트링들(ST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 메모리 셀 스트링들(ST)은 상이한 스트링 선택 라인들에 각각 연결된다. 동일한 행의 메모리 셀 스트링들(ST)에 포함되는 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 메모리 셀 스트링들(ST)의 워드 라인들(WL)은 공통으로 연결된다. 동일한 높이의 다수의 행의 메모리 셀 스트링에 연결되는 워드 라인들은 메모리 블록의 한쪽 끝에서 서로 연결될 수 있다. 또한 동일한 높이의 다수의 행의 메모리 셀 스트링에 연결되는 워드 라인들은 메모리 블록의 양쪽 끝에서 서로 연결될 수 있다.

동일한 행의 메모리 셀 스트링들(ST)은 접지 선택 라인(GSL)을 공유할 수 있다. 상이한 행의 메모리 셀 스트링들(ST)은 하나의 접지 선택 라인(GSL)을 공유할 수 있다. 즉, 메모리 셀 스트링들(ST11~ST13, ST21~ST23, ST31~ST33)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 또한 메모리 셀 스트링들은 스트링 선택 라인과 같이 행 단위로 별도의 접지 선택 라인(GSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 메모리 셀 스트링들(ST)에 공통으로 연결된다.

동일 높이의 워드라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 메모리 셀 스트링들(ST)이 선택된다. 상이한 행의 메모리 셀 스트링들(ST)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 제 1 스트링 선택 라인들(SSL10~SSL12) 또는 제 2 스트링 선택 라인들(SSL20~SSL22)을 선택함으로써, 동일 워드라인(WL)에 연결된 스트링들(ST) 중 비선택 행의 메모리 셀 스트링들(ST)이 대응되는 비트 라인으로부터 분리될 수 있다. 그리고, 비트라인들(BL0~BL2)을 선택함으로써, 선택 행의 메모리 셀 스트링들(ST)이 열 단위로 선택될 수 있다.

실시 예에 있어서, 프로그램 검증 또는 읽기 동작 시에, 선택 행의 선택 워드라인에 프로그램 검증 전압 또는 읽기 전압이 인가되고, 비선택 워드라인들에 프로그램 검증 패스 전압 또는 읽기 패스 전압이 인가된다.

도 28은 일 실시예에 따른 읽기 전압의 보상을 설명하는 도면이다.

도 26 및 도 27과 같이 메모리 블록이 3차원 구조를 가지는 경우 워드 라인에 동일한 전압이 인가될 때, 채널 홀(channel hole)의 직경에 따라 상이한 전기장이 발생할 수 있다. 예를 들어 채널 홀의 직경이 작을 때가 채널 홀의 직경이 클 때 대비 더 낮은 전압으로 메모리 셀을 턴-온 시킬 수 있는 것이다. 따라서 이러한 차이를 상쇄하기 위하여 프로그램 검증 및/또는 읽기 동작시 워드 라인에 인가되는 전압을 선택 워드 라인과 기판과의 거리에 근거하여 가변 할 수 있다.

도 28은 도 26과 같이 메모리 셀의 채널이 기판에 가까워질수록 채널 홀의 직경이 작아지는 경우에 대한 읽기 전압 보상 방법을 설명하는 것이다. 워드 라인0(WL0)가 기판에 가장 가깝고, 워드 라인n(WLn)이 기판에서 가장 멀다고 가정하자. 워드라인이 기판에서 멀어질수록 채널 홀의 직경이 커지고, 더 높은 읽기 전압을 인가하여야 기판에 가까운 워드 라인과 동일한 효과를 발생시킬 수 있다. 따라서 b와 같은 읽기 전압 보상이 필요할 수 있다.

앞에서 설명한 접지 선택 라인과 워드 라인 간의 거리에 따라 상이한 온도에 따라 문턱 전압 이동 효과를 상쇄하기 위하여 c와 같은 읽기 전압 보상이 필요하다. 결과적으로 3차원 구조에서는 접지 선택 라인 또는 기판과 선택 워드 라인 간의 거리에 따른 채널 홀 직경의 차이와 상이한 온도에 따라 문턱 전압 이동 효과를 상쇄하기 위하여 d와 같은 읽기 전압 보상이 필요할 수 있다. 또한 앞에서 설명한 백 패턴 의존성에 의한 문턱 전압 이동 역시 3차원 구조에서도 유사하게 발생할 수 있고, 보상의 필요성이 있을 수 있다.

도 29는 일 실시예에 따른 프로그램 검증 전압의 보상을 설명하는 도면이다.

3차원 구조에서는 접지 선택 라인 또는 기판과 선택 워드 라인 간의 거리에 따른 채널 홀 직경의 차이와 상이한 온도에 따라 문턱 전압 이동 효과를 상쇄하기 위하여 프로그램 검증 전압에 대해서도 도 29와 같이 읽기 전압과 유사한 프로그램 검증 전압 보상이 필요할 수 있다.

메모리 블록이 3차원 구조를 가지는 경우에도, 앞서 도 6 내지 도 16을 참조로 설명한 보상 방법이 그대로 적용될 수 있다. 구체적으로, 도 8, 9A, 9B, 15, 16A, 및 16B등을 참조로 설명한 워드 라인 그룹 별로 읽기 온도 보상 계수 및 프로그램 검증 온도 보상 계수를 결정하는 방법이 적용된다.

도 30은 일 실시예에 따른 메모리 시스템을 설명하는 도면이다.

도 30을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(100) 및 메모리 제어 회로(Memory Controller; 200)를 포함할 수 있다. 비휘발성 메모리 장치(100)은 앞에서 설명한 바와 같으므로 자세한 설명은 생략한다.

메모리 제어 회로(Memory Controller; 200)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(100)를 제어한다. 실시 예에 있어서, 메모리 제어 회로(200)는 비휘발성 메모리 장치(100)의 커맨드 및 어드레스를 인가할 수 있고, 읽기, 프로그램 및 소거 동작을 제어할 수 있다.

메모리 제어 회로(200)는 비휘발성 메모리 장치(100) 및 호스트 사이에 연결될 수 있다. 메모리 제어 회로(200)는 비휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다. 메모리 제어 회로(200)는 에러정정회로(ECC; 210), 버퍼(Buffer; 220), 중앙처리장치(CPU; 230), 호스트 인터페이스(Host Interface; 240), 롬(ROM; 250) 및 메모리 인터페이스(Memory Interface; 260)를 포함할 수 있다. 또한 메모리 제어 회로(200)는 온도 보상부(Temperature Compensator; 270)을 포함할 수 있다.

중앙처리장치(230)는 메모리 제어 회로(200)의 전반적인 동작을 제어한다. 버퍼(220)는 중앙처리장치(230)의 동작 메모리로서 이용된다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(220)에 임시로 저장된다. 또한, 호스트의 읽기 요청시, 비휘발성 메모리 장치(100)로부터 읽혀진 데이터는 버퍼(220)에 임시로 저장된다. 에러정정회로(210)는 쓰기 요청시 버퍼(220)에 저장된 데이터를 에러정정코드를 이용하여 인코딩 한다. 이때, 인코딩된 데이터 및 이에 부과되는 패러티(parity) 데이터는 비휘발성 메모리 장치(100)에 포함되는 메모리 셀 어레이에 저장된다. 한편, 에러정정회로(210)는 읽기 요청시 비휘발성 메모리 장치(100)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 디코딩 한다. 롬(250)은 메모리 제어 회로(200)를 구동하기 위하여 필요한 데이터를 저장한다.

호스트 인터페이스(240)는 호스트 및 메모리 제어 회로(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다.

메모리 인터페이스(260)는 비휘발성 메모리 장치(100)와 메모리 제어 회로(200) 사이를 인터페이싱 한다.

온도 보상부(270)는 메모리 시스템(1000)의 동작 온도를 검출하고 이에 근거하여 메모리 제어 회로(200) 및 비휘발성 메모리 장치(100)를 제어할 수 있다. 예를 들어 온도 보상부(270)는 검출된 동작 온도에 근거하여 비휘발성 메모리 장치(100)가 읽기 동작을 수행할 때, 읽기 전압 보상 오프셋 정보를 비휘발성 메모리 장치(100)에 입력하여 동작 온도와 선택 워드 라인의 위치 또는 선택 워드 라인과 선택 블록에 연결된 접지 선택 라인과의 거리에 따른 문턱 전압 이동을 보상하여 보다 정밀한 읽기 동작을 수행할 수 있도록 할 수 있다. 메모리 제어 회로(200)는 비휘발성 메모리 장치(100)의 읽기 요청시 입력하는 읽기 어드레스에 기반하여 선택 워드 라인의 위치 또는 선택 워드 라인과 선택 블록에 연결된 접지 선택 라인과의 거리를 도출할 수 있다. 또한 메모리 제어 회로(200)는 비휘발성 메모리 장치(100)의 읽기 요청시 입력하는 읽기 어드레스에 기반하여 선택 워드 라인과 기판과의 거리를 도출할 수 있다. 마찬가지로 프로그램 검증 동작에서도 온도 보상부(270)은 읽기 동작과 같이 비휘발성 메모리 장치(100)의 프로그램 신뢰성 향상을 위해 프로그램 검증 전압을 보상하기 위한 정보를 비휘발성 메모리 장치(100)에 전달 할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

접지 선택 트랜지스터 및 서로 직렬로 연결된 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 스트링을 포함하는 메모리 셀 어레이;
상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인 및 상기 다수의 메모리 셀들에 연결되는 다수의 워드 라인들;
상기 다수의 워드 라인들에 인가되는 프로그램 검증 전압 및 읽기 전압을 생성하는 전압 발생기; 및
프로그램 검증 온도 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고, 읽기 온도 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하는 제어 회로를 포함하고,
상기 다수의 워드 라인은 적어도 2 개의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분되고,
상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 접지 선택 라인과의 거리 및 동작 온도에 따라 프로그램 검증 온도 오프셋 및 읽기 온도 오프셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정하는 비휘발성 메모리 장치.
제1항에서,
상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋은 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 접지 선택 라인과의 거리가 증가할 수록 순차적으로 그 절대값이 증가하는 비휘발성 메모리 장치.
제2항에서, 상기 프로그램 검증 온도 오프셋과 상기 읽기 온도 오프셋이 대응하는 비휘발성 메모리 장치.
제2항에서, 상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋은 상기 동작 온도가 하강할수록 음의 방향으로 더 커지는 비휘발성 메모리 장치.
제1항에서, 상기 제어 회로는 백 패턴 보상 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하고,
상기 백 패턴 보상 오프셋의 크기는 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 접지 선택 라인과의 거리가 증가할수록 순차적으로 작아지는 비휘발성 메모리 장치.
제1항에서, 상기 제어 회로는 백 패턴 보상 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고,
상기 백 패턴 보상 오프셋의 크기는 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 접지 선택 라인과의 거리가 증가할수록 순차적으로 작아지는 비휘발성 메모리 장치.
제1항에서, 상기 메모리 셀 어레이는 싱글 레벨 셀들과 멀티 레벨 셀들을 포함하고,
상기 싱글 레벨 셀들에 대응하는 상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋과 상기 멀티 레벨 셀들에 대응하는 상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋이 서로 상이한 비휘발성 메모리 장치.
기판에 대해 수직방향으로 복수의 메모리 셀이 적층되어 형성되는 복수의 메모리 셀 스트링;
상기 복수의 메모리 셀 스트링 각각의 접지 선택 트랜지스터 및 서로 직렬로 연결된 복수의 비휘발성 메모리 셀에 연결되는 복수의 워드 라인;
상기 복수의 워드 라인에 인가되는 프로그램 검증 전압 및 읽기 전압을 생성하는 전압 발생기; 및
프로그램 검증 온도 오프셋에 근거하여 상기 프로그램 검증 전압의 보상을 제어하고, 읽기 온도 오프셋에 근거하여 상기 읽기 전압의 보상을 제어하는 제어 회로를 포함하고,
상기 복수의 워드 라인은 적어도 2 개의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분되고,
상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 기판과의 거리 및 동작 온도에 따라 프로그램 검증 온도 오프셋 및 읽기 온도 오프셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정하는 3차원 구조의 비휘발성 메모리 장치.
제8항에서,
상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋은 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인과 상기 기판과의 거리가 증가할 수록 순차적으로 그 절대값이 증가하는 3차원 구조의 비휘발성 메모리 장치.
제9항에서, 상기 프로그램 검증 온도 오프셋과 상기 읽기 온도 오프셋이 대응하는 3차원 구조의 비휘발성 메모리 장치.
제9항에서, 상기 프로그램 검증 온도 오프셋 또는 상기 읽기 온도 오프셋은 상기 동작 온도가 하강할수록 음의 방향으로 더 커지는 3차원 구조의 비휘발성 메모리 장치.
제8항에서, 상기 제어 회로는,
상기 복수의 워드 라인과 상기 기판과의 거리가 증가할수록 상기 읽기 전압을 보상하여 증가시키는 3차원 구조의 비휘발성 메모리 장치.
제8항에서, 상기 제어 회로는,
상기 복수의 워드 라인과 상기 기판과의 거리가 증가할수록 상기 프로그램 검증 전압을 보상하여 증가시키는 3차원 구조의 비휘발성 메모리 장치.
제1 및 제2 워드 라인을 포함하는 복수의 워드 라인을 포함하는 메모리 셀 어레이,
프로그램 검증 시에 상기 복수의 워드 라인에 인가될 프로그램 검증 전압을 생성하고, 데이터 읽기 시에 상기 복수의 워드 라인에 인가될 읽기 전압을 생성하는 전압 발생기, 그리고
상기 프로그램 검증 시의 온도와 상기 검증 전압이 인가될 워드 라인의 위치에 기초하여서 상기 검증 전압을 보상할 검증 옵셋을 생성하고, 상기 데이터 읽기 시의 온도와 상기 읽기 전압이 인가될 워드 라인의 위치에 기초하여서 상기 읽기 전압을 보상할 읽기 옵셋을 생성하며, 상기 검증 옵셋 및 상기 읽기 옵셋 간의 변화 방향을 제어하는 제어 회로를 포함하고,
상기 복수의 워드 라인은 동작 온도에 기초한 개수의 워드 라인을 포함하는 복수의 워드 라인 그룹들로 구분되고,
상기 제어 회로는, 상기 복수의 워드 라인 그룹 각각에서의 하나의 워드 라인의 위치 및 동작 온도에 따라 검증 옵세 및 읽기 옵셋을 상기 복수의 워드 라인 그룹 중 대응하는 워드 라인 그룹에 설정하며,
상기 제1 워드 라인 및 상기 제2 워드 라인 각각은 서로 다른 워드 라인 그룹에 속하는 비휘발성 메모리 장치.
제14항에서, 상기 제어 회로는, 상기 제1 워드 라인에 인가될 프로그램 검증 전압을 보상할 제1 검증 옵셋을 상기 제2 워드 라인에 인가될 검증 전압을 보상할 제2 검증 옵셋보다 높게 설정하고, 상기 제1 워드 라인에 인가될 읽기 전압을 보상할 제1 읽기 옵셋을 상기 제2 워드 라인에 인가될 읽기 전압을 보상할 제2 읽기 옵셋보다 높게 설정하는 비휘발성 메모리 장치.
제14항에서, 상기 제1 및 제2 검증 옵셋과 상기 제1 및 제2 읽기 옵셋은 온도에 따라 변하는 비휘발성 메모리 장치.
제16항에서, 상기 전압 보상기는, 상기 프로그램 검증 시의 온도가 제1 온도일 때의 상기 제1 검증 옵셋을 상기 프로그램 검증 시의 온도가 상기 제1 온도보다 높은 제2 온도일 때의 상기 제1 검증 옵셋보다 낮게 설정하고, 상기 데이터 읽기 시의 온도가 상기 제1 온도일 때의 상기 제1 읽기 옵셋을 상기 데이터 읽기 시의 온도가 상기 제2 온도일 때의 상기 제1 읽기 옵셋보다 낮게 설정하는 비휘발성 메모리 장치.
제17항에서, 상기 메모리 셀 어레이는 비트 라인과 상기 복수의 워드 라인에 연결되는 복수의 메모리 셀을 포함하며,
상기 복수의 메모리 셀 중에서 상기 제2 워드 라인에 연결되는 메모리 셀이 상기 제1 워드 라인에 연결되는 메모리 셀보다 상기 비트 라인에 더가깝게 연결되어 있는 비휘발성 메모리 장치.
제17항에서, 상기 메모리 셀 어레이는 비트 라인과 상기 복수의 워드 라인에 연결되는 복수의 메모리 셀을 포함하며,
상기 복수의 메모리 셀 중에서 상기 제1 워드 라인에 연결되는 메모리 셀이 상기 제2 워드 라인에 연결되는 메모리 셀보다 상기 비트 라인에 더가깝게 연결되어 있는 비휘발성 메모리 장치.
제14항에서, 상기 제어 회로는, 상기 복수의 워드 라인의 위치에 비례하여 상기 검증 옵셋과 상기 읽기 옵셋을 동일한 방향으로 변경하는 비휘발성 메모리 장치.