TWI539462B - 半導體記憶裝置及其操作方法 - Google Patents

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Description

半導體記憶裝置及其操作方法
主張2010年10月26日申請之韓國專利申請案第10-2010-0104853號之優先權，其整個揭露內容以參照的方式合併於本說明書中。
示範性實施例有關於一種半導體記憶裝置及其操作方法，更尤其有關於一種非揮發性記憶裝置及其操作方法。
一種半導體記憶裝置包含儲存資料用之記憶裝置。記憶裝置尺寸上遭縮減來增加記憶裝置之積體化程度。然而，由於例如半導體材料或製程條件上的限制，如此之尺寸上的縮減逐漸達到極限。
為了應付此憂慮，以具有三維(3D)結構的方式生產記憶裝置。在記憶裝置的結構從2D結構至3D結構的轉換中，製程與操作狀態將改變。此外，記憶裝置之操作狀態必須被設定成一最理想的狀態。
根據本揭露內容之示範性具體實施例，藉由檢測操作狀態並響應檢測來操作半導體記憶裝置，可改善半導體記憶裝置之操作特性。
根據本揭露內容一態樣之半導體記憶裝置包含：一記憶區塊，包含記憶體串列，記憶體串列具有在各自的位元線與一源極線之間耦接之各自的通道層；一操作電路群，構造成將熱電洞提供至通道層，並構造成在記憶體串列之記憶體單元上執行抹除操作；一抹除操作判定電路，構造成當至少一目標數量之熱電洞被供應至通道層的一第一通道層時，產生一區塊抹除致能信號；以及一控制電路，構造成控制一時間點，在該時間點操作電路群響應區塊抹除致能信號來執行抹除操作。
根據本揭露內容另一態樣之半導體記憶裝置之操作方法包括：將熱電洞供應至記憶體串列之在各自的位元線與一源極線之間耦接的通道層；比較一目標數量及被供應至通道層中每一個通道層的熱電洞之數量；以及當至少目標數量之熱電洞被供應至通道層時，在記憶體串列之記憶體單元上執行抹除操作。
以下，參照所附圖詳細說明本揭露內容之示範性實施例。圖式係提供來使本發明所屬之技術領域中具有通常知識者可了解本揭露內容之實施例的範圍。
圖1係根據本揭露內容示範性實施例之半導體裝置的電路圖。
參照圖1，NAND快閃記憶裝置(即，典型的非揮發性記憶裝置)之共同的記憶體串列包括：一汲極選擇電晶體DST，構造成具有與一位元線BL耦接之一汲極；一源極選擇電晶體SST，構造成具有與一源極線SL耦接之一源極；以及複數個記憶體單元C1~C8，該等記憶體單元C1~C8在汲極選擇電晶體與源極選擇電晶體之間串列地耦接。此處，記憶體單元之數量可依可使用半導體裝置的不同環境適當改變。例如，記憶體單元之數量可為8。
管電晶體(pipe transistor)PTr係在設置於3D結構之單元串列的中間之一對記憶體單元C4,C5之間耦接。因此，單元串列之記體體單元C1~C8中的部分單元(C1~C4)係在源極選擇電晶體SST與管電晶體PTr之間串耦接，因而形成一第一記憶體群。其餘的記憶體單元C5~C8則係在汲極選擇電晶體DST與管電晶體PTr之間串耦接，因而形成一第二記憶體群。
管電晶體PTr係形成於一基板中。汲極選擇電晶體DST與第一記憶體群之記憶體單元C1~C4係在位元線BL與管電晶體PTr之間串接配置於基板之垂直方向。源極選擇電晶體SST與第二記憶體群之記憶體單元C5~C8係在源極線SL與管電晶體PTr之間串接配置於基板之垂直方向。根據一實例，第一記憶體群之記憶體單元C1~C4之數量與第二記憶體群之記憶體單元C5~C8之數量較佳為相同。由於記憶體單元C1~C8是垂直堆疊，通過記憶體單元C1~C8之通道的方向係垂直於基板。此外，由於記憶體串列之記憶體單元C1~C8分為第一與第二記憶體群，所以一個記憶體串列包含皆垂直於基板的兩個垂直通道層。
管電晶體PTr作用成電性耦接第一記憶體群之記憶體單元C1~C4的通道區域與第二記憶體群之記憶體單元C5~C8的通道區域。以下將更詳細地說明包括3D記憶體串列之一半導體裝置的結構。
圖2係顯示包含圖1電路的半導體裝置之結構的立體圖。尤其，圖2係包含於半導體記憶裝置之記憶體陣列中的記憶區塊之立體圖。所顯示之記憶區塊包含6×2的記憶體串列MS、一源極選擇電晶體SST與一汲極選擇電晶體DST。
參照圖2，記憶區塊包含複數個記憶體串列MS。如後述，記憶體串列MS每一者包含複數個電性可重寫記憶體單元C1~C8。記憶體單元C1~C8係串耦接。形成一個記憶體串列之記憶體單元C1~C8係藉由堆疊複數個半導體層而形成。記憶體串列MS之每一者包含一通道層SC、字線WL1~WL8以及一管閘極(pipe gate)PG。藉由記憶體串列MS所形成之通道層SC可為U形3D結構。根據一實例，通道層SC可由多晶矽層形成，該多晶矽層係摻雜有具有五個價電子之雜質的多晶矽層。
U形通道層SC具有在從圖2結構的前面觀看時為U形的形狀。U形通道層SC包括從一半導體基板Ba延伸於一大致垂直方向的一對柱狀部CLa與CLb；及一耦合部JP，該耦合部JP形成以將柱狀部CLa與CLb之下端部耦接。柱狀部CLa與CLb可為圓柱狀或方柱狀。此外，柱狀部CLa與CLb可為任何其他合理適當之柱體狀。此處，如圖2中之箭頭所示，列方向(row direction)係垂直於堆疊方向，且行方向(column direction)係垂直於堆疊方向與列方向。
在U形通道層SC中，耦接該對柱狀部CLa與CLb之中心軸的線(例如，耦合部JP)係設置成平行於行方向。此外，U形通道層SC係設置成在延伸於列方向與行方向之一平面上形成一矩陣。
形成在多層上之字線WL1~WL8係延伸於列方向。字線WL1~WL8係彼此絕緣且隔開，並以一期望的間隙重複地形成於行方向作為一組。字線WL1係形成在與字線WL8相同之層上。同樣地，字線WL2係形成在與字線WL7相同之層上，字線WL3係形成在與字線WL6相同之層上，且字線WL4係形成在與字線WL5相同之層上。
記憶體單元C1~C8之閘極係設置在對於行方向而言與記憶體單元相同的位置上，且複數記憶體串列之記憶體單元C1~C8之閘極係構造成於列方向形成一線列。此處，記憶體單元C1~C8之閘極係耦接至各自的字線WL1~WL8。雖未圖示，字線WL1~WL8在列方向的每一端係一階梯狀結構。字線WL1~WL8係形成為包圍該複數個柱狀部CLa與CLb，其中該複數個柱狀部CLa與CLb在列方向形成多個列。
氧-氮-氧(ONO)層(未圖示)係形成在字線WL1~WL8與柱狀部CLa與CLb之間。ONO層包含鄰接於柱狀部CLa與CLb的一隧道絕緣層、鄰接於隧道絕緣層之一電荷捕捉層以及鄰接於電荷捕捉層之一區塊絕緣層。本發明所屬技術領域中具有一般知識者可知，電荷捕捉層作用成捕捉電子電荷。此處，電荷捕捉層係形成為包圍柱狀部CLa與CLb以及耦合部JP之整個表面，且字線WL1~WL8係形成為電荷捕捉層。
汲極選擇電晶體DST包括一柱狀通道層CLa與一汲極選擇線DSL的一對應部分。柱狀通道層CLa係形成為延伸於垂直基板Ba的方向。
汲極選擇線DSL係設置於位在字線中最高位置之字線WL8之上。汲極選擇線DSL延伸於列方向。汲極選擇線DSL係於行方向與源極選擇線SSL交替，且具有在汲極選擇線DSL之間期望的間距。此處，汲極選擇線DSL在列方向具有介於其間的間隙，且汲極選擇線DSL各形成為在列方向包圍柱狀通道層之一對應列。
源極選擇電晶體SST包含一柱狀通道層CLb與一源極選擇線SSL之一對應部分。源極選擇線SSL係設置於字線中最高位置的字線WL1之上。源極選擇線SSL延伸於列方向。源極選擇線SSL係於行方向與汲極選擇線DSL交替，且具有在源極選擇線SSL之間期望的間距。此處，源極選擇線SSL在列方向具有介於其間的間隙，且源極選擇線SSL各形成為包圍柱狀通道層CLb之一對應列。
管閘極PG係形成為覆蓋該複數個耦合部JP之下部，且二維地延伸於列方向與行方向。
於行方向，複數個柱狀通道層CLb係設置成彼此鄰接。如圖2所示，柱狀通道層CLb之上端係耦接至一源極線SL。此處，源極線SL係共同地耦接至柱狀通道層CLb。
位元線BL係形成在柱狀通道層CLa之頂部，且可透過各自的柱栓(plug)PL耦接至柱狀通道層CLa。位元線BL係設置在源極線SL上。位元線BL係重複地延伸於行方向，且形成為於其間在列方向具有間隙。
若圖2電路係二維記憶體串列結構，則在一抹除操作中供應約20V之高電壓供應至P井時，捕捉於記憶體單元之浮動閘極中的電子因在P井與浮動閘極之間的高電壓差而放電至P井，使得記憶體單元被抹除。然而，圖2電路係三維記憶體串列結構，抹除操作是以不同方式執行。
圖3係一剖面圖，藉由將圖2中之U形記憶體串列描繪成筆直水平串列而例示圖2所示之記憶體串列之操作。
參照圖3，ONO層係形成為包含一隧道絕緣層Tox、一電荷捕捉層CT以及一區塊絕緣層Box，與以上參照圖2之一ONO層的敘述一致。包含隧道絕緣層Tox、電荷捕捉層CT以及區塊絕緣層Box之ONO層係形成於字線WL1~WL8與通道層SC之間。根據一實例，電荷捕捉層CT可由一氮化物層形成。
若太早執行抹除操作，可能沒有足夠的電荷分配至通道層SC，使得補捉於電荷捕捉層CT之電子無法適當地執行足夠的放電，因而無法適當地執行記憶體單元之抹除。根據示範性實施例，通道層SC中用於執行抹除操作所需之充分電荷分布係藉由感測位元線BL之足夠高的一電壓來進行檢測，其中位元線BL之該電壓係指示通道層中因電荷積累而形成之電壓。僅管需要充分時間於通道層SC中產生電洞對，使得電洞對可用於電荷捕捉層CT之電子的放電，惟手動地設定例如幾秒鐘之時間可能對於抹除操作而言太長。因此，根據示範性實施例，通道層SC中用於執行抹除操作所需之充分電荷分布係藉由感測位元線BL之一足夠高的電壓來進行檢測，其中位元線BL之該電壓係指示電荷積累而形成之通道層的電壓。檢測結果用來觸發快速的抹除操作。
根據一實例，閘極引起汲極漏電流(GIDL)現象係使用於抹除操作，其中控制供應至源極線SL與源極選擇線SSL之電壓以產生熱電洞，控制供應至源極線SL與源極選擇線SL，使得足夠熱電洞可被注入以形成一高電場。因此，電荷捕捉層CT之電子被放電，且記憶體單元可被適當地抹除。
然而，如以上參照圖2所述，在3D記憶體串列中，複數層之記憶體單元係形成於U形通道結構中。此處，抹除操作中之電洞注入狀態可取決於各種參數。若已判定熱電洞被從源極線SL至位元線BL分布遍及通道層SC時的時間點以及使用注入通道層SC之數量的熱電洞h執行抹除操作時的時間點，則可使用該等電洞，並在一期望的目標時間內適當執行抹除操作。根據一實例，熱電洞h被分配遍及通道層SC時的時間點可為熱電洞h從源極線SL抵達由汲極選擇線DSL所包圍之通道層SC時的時間點。根據一實例，熱電洞h從源極線SL抵達由汲極選擇線DSL所包圍之通道層SC時的時間點可藉由測量耦接至通道層SC之位元線BL的電壓來判定。對此更詳細敘述如下。
圖4係根據本揭露內容之一示範性實施例的半導體記憶裝置之方塊圖。
參照圖4，半導體記憶裝置包含一記憶體陣列410、一操作電路群(一電壓供應電路420、一感測電路群430以及一行選擇電路440)、一控制電路450以及一抹除操作判定電路460。
記憶體陣列410包含複數個記憶區塊。該等記憶區塊之每一者包含耦接於一源極線SL與各自的位元線BL1、...、BLk、...、BLn之間的複數個串列。該等串列之每一者包含耦接於一各自的位元線(例如，BL1)與源極線SL之間的一汲極選擇電晶體、記憶體單元、一管電晶體以及一源極選擇電晶體。記憶區塊具有相同如圖2所示之結構，因此省略其詳細說明。根據一實例，字線之數量如圖2所示為8(即，WL1~WL8)。字線之數量(即，堆疊記憶體單元之數量)可根據之實施圖2電路之不同環境而改變。
根據一實例，一操作電路群包含一電壓供應電路420、一感測電路群430以及一行選擇電路440，並係構造成在一已選擇之記憶區塊的記憶體單元上執行一編程操作(program operation)、一讀取操作或一抹除操作。
電壓供應電路420響應控制電路450之內部指令信號CMDi與列址信號RADD將記憶體單元之編程操作、抹除操作或讀取操作所需之操作電壓提供至一已選擇之記憶區塊的汲極選擇線DSL、字線WL1~WL8、源極選擇線SSL以及源極線SL。電壓供應電路420可包含一電壓產生電路以及列解碼器。電壓源電路420之電壓產生電路響應控制電路450之內部指令信號CMDi產生用於編程、讀取或抹除記憶體單元所需的操作電壓。電壓源電路420之列解碼器響應控制電路450之列址信號RADD將電壓產生電路之操作電壓供應至記憶體陣列410之記憶區塊中之一已選擇的記憶區塊之局部線DSL,WL1~WL8,SSL以及源極線SL。
感測電路群430包含耦接至BL1~BLn的位元線感測電路。感測電路各可為使用於一NAND快閃記憶裝置的一頁面緩衝器(page buffer)。感測電路群430作用成暫時儲存將要儲存於記憶體單元中之資料，並作用成在執行一程式操作時根據資料控制位元線BL1~BLn之電壓。此外，感測電路群430作用成透過位元線BL1~BLn感測記憶體單元之臨界電壓位準，並作用成在執行一讀取操作時暫時儲存與所感測到的結果對應之資料。
行選擇電路440相繼地將外部輸入資料傳送至感測電路群430的感測電路，以便將輸入資料儲存於記憶體單元。此外，行選擇電路440作用成相繼地從記憶體單元將從記憶體單元讀取而儲存在感測電路群430之感測電路中的資料輸出至一資料線L。
抹除操作判定電路460藉由例如感測位元線BL1~BLn之一各自的電壓，判定用於抹除記憶體單元所需之充分數量的熱電洞是否被注入記憶區塊之一記憶體串列的通道層(參照圖3的SC)。抹除操作判定電路460響應判定而輸出一區塊抹除致能信號BERASE_EN(例如，已致能區塊抹除致能信號BERASE_EN)。控制電路450響應區塊抹除致能信號BERASE_EN控制電壓供應電路420，以便抹除一已選擇的記憶區塊之記憶體單元。電壓供應電路420控制局部線DSL,WL1~WLn,SSL以及源極線SL之電壓，使得記憶體單元可在控制電路450的控制之下被抹除。
根據一實例之抹除操作判定電路460操作如下。
圖5係圖4所示之抹除操作判定電路的方塊圖。
參照圖5，抹除操作判定電路460包含一基準電壓產生電路462、一熱電洞檢測電路464以及一區塊抹除判定電路466。
當進入一抹除操作模式，基準電壓產生電路462產生一基準電壓VREF。比較基準電壓VREF與位元線之電壓的每一者。可響應一內部信號而改變基準電壓VREF。例如，當通知進入抹除操作模式之一內部信號(例如，諸如Erase LOGRST的一內部信號)與偏壓設定信號(例如，Erase DLE與CTLBUS<2:0>)被輸入至基準電壓產生電路462之解碼器時，則解碼器輸出8位元之一輸出信號(例如，SEV<7:0>)與8位元之一反轉輸出信號(例如，SEV N<7:0>)。基準電壓產生電路462之基準電壓輸出單元響應輸出信號、反轉輸出信號、帶隙基準電壓以及一致能信號(例如，REF_DET_EN)產生基準電壓VREF。此處，可響應於偏壓設定信號(例如，CTLBUS<2:0>)以在0.6V與1.0V之一範圍內的500mV為單位控制基準電壓VREF之位準。
熱電洞檢測電路464比較一位元線之電壓(或電位)與基準電壓VREF，以便判定開始抹除操作之時間點。更具體而言，熱電洞檢測電路464比較一位元線(例如，耦接至通道層SC的位元線BL，用以判定一最小目標數量的熱電洞的供應)之電壓與基準電壓VREF，以便比較所供應之熱電洞之數量與一目標數量，使得響應於藉由例如檢測耦接至通道層SC的各自的位元線之一位元線BL的一電壓而檢測到已達到一通道層SC中目標數量之熱電洞的檢測結果而啟動一記憶體串列之抹除。為此，可將一帶隙基準電壓與一致能信號(例如，Erase_DET_EN，未圖示)進一步輸入至熱電洞檢測電路464。雖僅有位元線BL1、BLk以及BLn在圖5中顯示成被耦接至熱電洞檢測電路464，但在圖5中任何一個或更多的位元線可被耦接至熱電洞檢測電路464，用於上述之位元線電壓檢測操作之檢測。根據一實例，熱電洞檢測電路464比較基準電壓VREF與耦接至記憶區塊之位元線中的第一位元線BL1、位於中間部分的一位元線(例如，BLk)以及最後的位元線BLn上之電壓之每一者。可藉由比較基準電壓VREF與位元線BL1、BLk以及BLn的電壓之每一者來檢查熱電洞是否被均勻地注入記憶體區塊的通道層SC。此外，藉由比較基準電壓VREF與位元線BL1、BLk以及BLn的電壓之每一者，在決定是否開始記憶體串列之抹除操作時，可同時藉由使用數個位元線電壓以均勻地控制記憶區塊之記憶體單元的抹除特性。
根據第二實例，若判定各自的位元線之電壓是高於基準電壓(即，若判定熱電洞已充分地注入通道層SC)，則熱電洞檢測電路464產生與各自的位元線對應之串列抹除致能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3(例如，已啟動之串列抹除致能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3)。
在所有串列抹除致能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3啟動時，區塊抹除判定電路466將區塊抹除致能信號BERASE_EN輸出至控制電路450。當區塊抹除判定電路466顯示接收串列抹除致能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3時，區塊抹除判定電路466可交替地接收任何一個或更多之串列抹除致能信號且響應於一個或更多之串列抹除致能信號產生區塊抹除致能信號BERASE_EN，此等串列抹除致能信號如上述由熱電洞檢測電路464響應於任何一個或更多之位元線BLs之電壓的檢測而產生。控制電路450響應區塊抹除致能信號BERASE_EN控制操作電路群，使得可執行記憶區塊之抹除操作。
如上所述，根據一實例，可根據基準電壓VREF之位準而改變將開始進行抹除操作之時間點。因此，基準電壓VREF之位準係設定為一期望的位準。熱電洞檢測電路464所感測的各自位元線之電位係取決於注入記憶體串列之通道層(參照圖3的SC)的熱電洞數量。注入之熱電洞數量取決於包含在一記憶區塊中的串列數、包含在一記憶體陣列或平面中之記憶區塊數以及GIDL現象發生的程度。
若已知用於正確地執行抹除操作所需熱電洞的最小數量，則可估計與已注入之期望的熱電洞數量(例如，熱電洞的最小數量)對應的各自位元線之期望的電壓。因此，可根據所估計的一位元線之電壓藉由控制基準電壓VREF之位準來準確控制開始抹除操作的時間點，其中該位元線之電壓與產生於一通道層SC中用於正確地執行抹除操作所需之熱電洞的最小數量對應。
所注入之電洞的數量可利用下述方式估計。
在圖2之3D記憶體陣列中，找到一單格(unit cell)的一位元線電容量之後，將位元線電容量乘上包含於一記憶區塊中之記憶體串列的數量與包含於一記憶體陣列或平面中之記憶區塊的數量來取得記憶區塊中之記憶體單元的總位元線電容量。在這種情況下，每個記憶區塊的位元線電容量利用以下等式1求出。
[等式1]
BL電容量/平面=[BL電容量/單格]×[串列數/區塊]×[區塊數/平面]
若基準電壓VREF設定為0.8V，則可在位元線之電位因GIDL現象而變成高於0.8V時執行一抹除操作。
同時，用於估計抹除操作開始時的時間點之一各自的位元線的電荷量利用以下等式2找出。
[等式2]
所需電荷量Q=[BL電容量/記憶區塊]×[基準電壓位準]
所需GIDL電流之總量係利用以下等式3找出。
[等式3]
所需總GIDL電流=[所需電荷量Q]/[充電時間]
每個記憶體串列之GIDL電流的總量係利用以下等式4求出。
[等式4]
所需總GIDL電流/源極選擇線SSL=[所需總GIDL電流]×[SSL/串列]。
此處，因為GIDL電流係供應自包含於串列中之源極選擇線SSL，所以藉由每個源極選擇線SSL的所需總GIDL來指示GIDL電流。
由於根據GIDL電流來判定注入通道層之熱電洞的數量，所以根據GIDL電流，可估計所注入之熱電洞的數量，且可判定基準電壓VREF之位準。
上述方法僅是示範性的，可利用其他方法來判定基準電壓VREF之位準。換言之，上述等式可依包括例如操作電壓與胞元尺寸之不同設計參數來作改變。此處，可藉由執行適當測試視情況改變適當的基準電壓VREF。
圖6係一波形，其例示根據本揭露內容示範性實施例之半導體記憶裝置之操作方法。
參照圖6，供應熱電洞之操作係操作於區段T1與T2中。參照圖3及圖4，電壓供應電路420設定字線WL1~WL8於浮動狀態中，並供應一接地電壓至源極選擇線SSL。當一熱電洞供應電壓V1供應至源極線SL時，由於GIDL電流之出現熱電洞h被注入通道層SC。位元線BL之電位因熱電洞h而提升。
抹除操作判定電路460藉由感測各自的位元線BL之電位判定是否有目標數量之熱電洞h被注入通道層SC。判定結果，如果根據所感測位元線BL之電位判定為目標數量以上之熱電洞被注入通道層SC，則抹除操作判定電路460輸出區塊抹除致能信號BERASE_EN至控制電路450。
在區段T3~T5(圖6)，控制電路450響應區塊抹除致能信號BERASE_EN控制電壓源電路420，使得源極選擇線SSL處於浮動狀態，且抹除電壓V2被供應至源極線SL。當抹除電壓V2被供應至源極線SL，字線WL1~WL8與處於浮動狀態之源極選擇線SSL之電壓藉由電容性耦合而被提升。
接著，在區段T6，當電壓供應電路420將接地電壓提供至字線WL1~WL8，在字線WL1~WL8與通道層SC之間的電壓差充分地增加，使得電荷捕捉層CT所捕捉之電子朝通道層SC放電。接著，在區段T7，抹除電壓V2之供應被終止，完成抹除操作。
根據本揭露內容之實施例，最理想的操作狀態被設定，且半導體記憶裝置在此狀態下被操作。因此，可改善半導體記憶裝置之特性。
410．．．記憶體陣列
420．．．電壓源電路
430．．．感測電路群
440．．．行選擇電路
450．．．控制電路
460．．．抹除操作判定電路
462．．．基準電壓產生電路
464．．．熱電洞檢測電路
466．．．區塊抹除判定電路
Ba．．．半導體基板
BL．．．位元線
Box．．．區塊絕緣層
C1~C8．．．記憶體單元
CLa,CLb．．．柱狀部
CT．．．電荷捕捉層
DL．．．資料線
DSL．．．汲極選擇線
DST．．．汲極選擇電晶體
JP．．．耦合部
MS．．．記憶體串列
PG．．．管閘極
PL．．．插件
PTr．．．管電晶體
SC．．．通道層
SL．．．源極線
SSL．．．源極選擇線
SST．．．源極選擇電晶體
Tox．．．隧道絕緣層
WL1~WL8．．．字線
圖1係根據本揭露內容示範性實施例之半導體裝置的電路圖。
圖2係顯示用於實施圖1之電路的半導體裝置的結構之立體圖。
圖3係一剖面圖，藉由將圖2中之一U形記憶體串列描繪成筆直水平串列而例示圖2所示之記憶體串列的操作。
圖4係根據本揭露內容示範性實施例之半導體記憶裝置的方塊圖。
圖5係圖4所示之抹除操作判定電路的方塊圖。
圖6係波形，其說明根據本揭露內容示範性實施例之半導體記憶裝置之操作方法。
BL．．．位元線
Box．．．區塊絕緣層
CT．．．電荷捕捉層
DSL．．．汲極選擇線
SC．．．通道層
SL．．．源極線
SSL．．．源極選擇線
Tox．．．隧道絕緣層
WL1~WL8．．．字線

Claims (19)

  1. 一種半導體記憶裝置，包括：一記憶區塊，包含記憶體串列，該等記憶體串列具有在各自的位元線與一源極線之間耦接之各自的通道層；一操作電路群，構造成將熱電洞供應至該等通道層，並構造成在該等記憶體串列之記憶體單元上執行一抹除操作；一抹除操作判定電路，構造成判定目標數量之熱電洞是否被注入該等通道層，且當該目標數量之熱電洞被供應至該等通道層的至少一第一通道層時，產生用以抹除該等記憶單元之一區塊抹除致能信號；以及一控制電路，構造成控制一時間點，在該時間點該操作電路群響應該區塊抹除致能信號來執行該抹除操作。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，該抹除操作判定電路係構造成藉由感測該等位元線之一第一位元線的一電壓來判定被供應至該第一通道層的熱電洞之數量，且該感測的電壓指示被注入該第一通道層的熱電洞之該數量。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，該抹除操作判定電路係構造成當至少該目標數量之熱電洞被供應至該第一通道層時，輸出該區塊抹除致能信號。
  4. 如申請專利範圍第3項之半導體記憶裝置，其中，該抹 除操作判定電路係構造成藉由感測該等位元線中各個位元線之一電壓來判定被供應至該等通道層中每一個通道層的熱電洞之數量，該電壓隨被注入該各自的通道層的熱電洞之該數量而變化。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，該抹除操作判定電路係構造成當至少該目標數量之熱電洞被依序供應至該等記憶體串列之中的一第一記憶體串列、位於該等記憶體串列之中間部分的一記憶體串列、以及一最後的記憶體串列的該等通道層中之每一個通道層時，輸出該區塊抹除致能信號。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中，該抹除操作判定電路係構造成藉由感測該等位元線中各個位元線的一電壓來判定被供應至該等通道層中每個通道層的熱電洞之數量，且該感測的電壓隨被注入該通道層的熱電洞之該數量而變化。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中，該抹除操作判定電路包括：一基準電壓產生電路，構造成產生一基準電壓；一熱電洞檢測電路，構造成藉由將該基準電壓與該等位元線中各個位元線之隨被供應至該第一通道層的熱電洞之該數量而變化的電壓進行比較來檢測被供應至該第一通道層的熱電洞之數量，並用於依該檢測結果產生一串列抹除致能信號；以及 一區塊抹除判定電路，構造成響應該串列抹除致能信號來產生該區塊抹除致能信號。
  8. 如申請專利範圍第5項之半導體記憶裝置，其中，該抹除操作判定電路包括：一基準電壓產生電路，構造成產生一基準電壓；一熱電洞檢測電路，構造成將該基準電壓依序與該等記憶體串列之中的該第一記憶體串列、位於該等記憶體串列之中間部分的該記憶體串列、以及該最後的記憶體串列的該等位元線之每一個電壓進行比較，其中該第一記憶體串列、位於該等記憶體串列之中間部分的該記憶體串列、以及該最後的記憶體串列的該等位元線之該等電壓各隨被供應至該等通道層中各個通道層的熱電洞之數量而變化，且構造成若該比較之結果是至少該目標數量之熱電洞被判定為已被供應至該三個記憶體串列之該等通道層中的每一者時，則產生第一至第三串列抹除致能信號；以及一區塊抹除判定電路，構造成響應該第一至第三串列抹除致能信號來產生該區塊抹除致能信號。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中，該操作電路群係構造成將用於生成熱電洞之電壓供應至該源極線，使得熱電洞在該等記憶體串列之該等記憶體單元的字線為浮動的狀態下被供應至該等通道層。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中，響應藉由該抹除操作判定電路所進行之至少該目標數量之熱電洞已被供應至該第一通道層的判定，該操作電路群係構造成將一抹除電壓供應至該源極線，隨後將一接地電壓供應至該等字線。
  11. 如申請專利範圍第1項之半導體記憶裝置，其中，該等通道層之中的每一者皆具有一U形三維(3D)結構。
  12. 如申請專利範圍第1項之半導體記憶裝置，其中，該等通道層各由摻雜具有五價電子之雜質的一多晶矽層所形成。
  13. 如申請專利範圍第1項之半導體記憶裝置，其中，該控制電路係構造成決定供應在該等通道層中產生熱電洞之一電壓，並響應於藉由該抹除操作判定電路所進行之藉由比較耦接至該第一通道層的一位元線之一電壓與一基準電壓所得之至少該目標數量之熱電洞已被供應至該第一通道層之判定，決定將一抹除電壓供應至該源極線，並將一接地電壓供應至至少一個字線，以執行該抹除操作。
  14. 如申請專利範圍第1項之半導體記憶裝置，其中，該控制電路係構造成決定供應在該等通道層中產生熱電洞之一電壓，並響應於藉由該抹除操作判定電路所進行之藉由比較耦接至該等通道層中兩個以上的通道層的各自的位元線之電壓與一基準電壓所得之至少該目標數量之熱 電洞已被供應至該兩個以上的通道層之判定，決定將該源極線之一抹除電壓與一接地電壓供應至該兩個以上的通道層以外的至少一個字線，以執行該抹除操作。
  15. 一種半導體記憶裝置之操作方法，包括：將熱電洞供應至記憶體串列之在各自的位元線與一源極線之間耦接的通道層；比較目標數量及被供應至該等通道層中每一個通道層的熱電洞之數量；以及當該目標數量之熱電洞被供應至該等通道層的至少一通道層時，在該等記憶體串列之記憶體單元上執行抹除操作。
  16. 如申請專利範圍第15項之方法，其中，藉由比較一基準電壓與該等位元線之電壓中的每一者來比較目標數量與供應至該等通道層中的每一者之熱電洞的數量，該等位元線之該等電壓中的每一者隨供應至該等各自的通道之熱電洞的數量而變化。
  17. 如申請專利範圍第16項之方法，其中，在該等位元線之該等電壓中的每一者高於該基準電壓時，執行該抹除操作。
  18. 如申請專利範圍第15項之方法，其中，在至少該目標數量之熱電洞被供應至該等記憶體串列中之兩個以上的記憶體串列的該等通道中的每一者時，執行該抹除操作。
  19. 如申請專利範圍第15項之方法，其中，在至少該目標 數量之熱電洞被依序供應至該等記憶體串列中之一第一記憶體串列、位於一中間位置之一記憶體串列以及一最後的記憶體串列之該等通道層中的每一個通道層時，執行該抹除操作。
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