JP5750314B2 - 半導体メモリ装置及びその動作方法 - Google Patents
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Description
1プレイン当たりのビットラインキャパシタンス(BLcapacitance/Plane) = [1ユニットセル当たりのビットラインキャパシタンス(BLcapacitance/Unit Cell)] × [1メモリブロック当たりのメモリストリング数(String数/Block)] × [1プレイン当たりのメモリブロック数(Block数/Plane)]
必要なビットラインBLの電荷量(Required Charge)Q = [1プレイン当たりのビットラインキャパシタンス(BLcapacitance/Plane)] × [基準電圧VREF(Reference Voltage Level)]
必要な全体GIDL電流(Required Total GIDL Current) = [必要なビットラインBLの電荷量(Required Charge)Q] / [充電時間(Charging Time)]
1メモリストリングMS当たりに必要なGIDL電流(Required Total GIDL Current/SSL)=[必要な全体GIDL電流(Required Total GIDL Current)] × [1メモリストリングMS当たりに含まれたソースセレクトライン数(SSL/String)]
BERASE_EN…ブロック消去イネーブル信号
BL,BL1,…,BLk,…,BLn …ビットライン
Box …ブロック絶縁層
C,C1〜C8 …メモリセル
CLa,CLb …柱状部
CMDi …内部命令信号
CT …電荷格納層
DL …データライン
DSL …ドレインセレクトライン
DST …ドレインセレクトトランジスタ
ERASE_DET_EN…イネーブル信号(例)
h …ホットホール
JP …連結部
MS …メモリストリング
PG …パイプゲート
PL …プラグ
PTr …パイプトランジスタ
RADD …ローアドレス信号
SC …チャンネル層
SERASE_EN1,SERASE_EN2,SERASE_EN3…ストリング消去イネーブル信号
SL …ソースライン
SSL …ソースセレクトライン
SST …ソースセレクトトランジスタ
T1〜T2 …区間
T3〜T5 …区間
T6 …区間
T7 …区間
Tox …トンネル絶縁層
V1 …ホットホールの供給電圧
V2 …消去電圧
VREF …基準電圧
WL,WL1〜WL8 …ワードライン
410 …メモリアレイ(またはプレイン)
420 …電圧供給回路(動作回路グループ)
430 …センシング回路グループ(動作回路グループ)
440 …列選択回路(動作回路グループ)
450 …制御回路
460 …消去動作決定回路
462 …基準電圧生成回路
464 …ホットホール検出回路
466 …ブロック消去決定回路
Claims (13)
- ビットラインとソースラインとの間に連結されるチャンネル層を有するメモリストリングを含むメモリブロックと、
前記チャンネル層にホットホールを供給し、前記メモリストリングに含まれたメモリセルの消去動作を行うように構成された動作回路グループと、
前記チャンネル層にホットホールが目標量以上に供給されれば、ブロック消去イネーブル信号を出力するように構成された消去動作決定回路と、
前記ブロック消去イネーブル信号に応答して動作回路グループが前記消去動作を行う時点を制御するように構成された制御回路と、
を含み、
前記消去動作決定回路は、前記ホットホールがチャンネル層に流入される量によって変わるビットラインの電圧をセンシングしてチャンネル層に供給されるホットホールの量を判断するように構成されることを特徴とする半導体メモリ装置。 - 前記消去動作決定回路は、少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記消去動作決定回路は、前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記消去動作決定回路は、
基準電圧を生成する基準電圧生成回路と、
前記ホットホールの供給量によって変わる前記ビットラインの電圧を前記基準電圧と比較し、前記チャンネル層に供給されるホットホールの量を検出し、検出結果によってストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、
前記ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、
を含むことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記消去動作決定回路は、
基準電圧を生成する基準電圧生成回路と、
前記ホットホールの供給量によって変わる3個のメモリストリングのビットライン電圧と基準電圧とを比較して3個のメモリストリングのチャンネル層に目標量以上のホットホールがそれぞれ供給されたことが検出されれば、第1ないし第3ストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、
前記第1ないし第3ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、
を含むことを特徴とする請求項3に記載の半導体メモリ装置。 - 前記動作回路グループは、前記メモリストリングに含まれたメモリセルのワードラインをフローティングさせた状態で前記ホットホールがチャンネル層に供給されるように前記ソースラインにホットホール供給電圧を印加するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記ホットホールがチャンネル層に目標量以上に供給されれば、前記動作回路グループはソースラインに消去電圧を印加した後、ワードラインに接地電圧を印加するように構成されることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記チャンネル層がU字型の3次元構造からなることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記チャンネル層が5価不純物がドープされたポリシリコン層からなることを特徴とする請求項1または8に記載の半導体メモリ装置。
- ビットラインとソースラインとの間に連結されたメモリストリングのチャンネル層にホットホールを供給する段階と、
前記ホットホールが供給されることによって変わる前記ビットラインの電圧を基準電圧と比較して前記ホットホールの量と目標量とを比較する段階と、
前記チャンネル層に前記ホットホールが前記目標量以上に供給されれば、前記メモリストリングに含まれたメモリセルの消去動作を行う段階と、
を含むことを特徴とする半導体メモリ装置の動作方法。 - 前記ビットラインの電圧が基準電圧よりも高ければ消去動作を実施することを特徴とする請求項10に記載の半導体メモリ装置の動作方法。
- 前記メモリストリングのうち少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項10に記載の半導体メモリ装置の動作方法。
- 前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項10に記載の半導体メモリ装置の動作方法。
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