以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または対応する構成要素には同一の参照符号を付与している。
[第1の実施形態]
図2は、本発明の第1の実施形態に係る半導体記憶装置1の回路構成図である。半導体記憶装置1は、1つのトランジスタと1つの強誘電体キャパシタとで1ビットのデータを記憶する1T1C型の強誘電体メモリである。半導体記憶装置1は、複数のビット線BL0〜BL3と、ビット線BL0〜BL3と交差する方向に伸長する複数のワード線WL0〜WL3と、同じくビット線BL0〜BL3と交差する方向に伸長する複数のプレート線PL0〜PL7と、を含んでいる。ビット線BL0〜BL3とワード線WL0〜WL3との各交差部には、スイッチング素子としてのトランジスタ11とトランジスタ11の入力端に接続された強誘電体キャパシタ12とにより構成されるメモリセルmc00〜mc15が設けられており、これらの複数のメモリセルmc00〜mc15によってメモリセルアレイ100が構成されている。なお、図2では、16個のメモリセルmc01〜mc15を含むメモリセルアレイ100が示されているが、メモリセルの数は所望の記憶容量を確保するべく適宜増減してもよい。ビット線、ワード線およびプレート線の数は、メモリセルの数に応じて適宜変更される。
各トランジスタ11の制御端(ゲート端子)は対応するワード線に接続され、各トランジスタ11の出力端は対応するビット線に接続されている。例えば、メモリセルmc00のトランジスタ11の制御端および出力端は、それぞれ、ワード線WL0およびビット線BL0に接続されている。メモリセルmc01のトランジスタ11の制御端および出力端は、それぞれ、ワード線WL0およびビット線BL1に接続されている。メモリセルmc04のトランジスタ11の制御端および出力端は、それぞれ、ワード線WL1およびビット線BL0に接続されている。メモリセルmc05のトランジスタ11の制御端および出力端は、それぞれ、ワード線WL1およびビット線BL1に接続されている。
本発明の実施形態に係る半導体記憶装置1においては、1本のワード線に対して2本のプレート線が設けられている。すなわち、ワード線WL0に対してプレート線PL0およびPL1が設けられ、ワード線WL0を共有するメモリセルmc00〜mc03の強誘電体キャパシタ12は、プレート線PL0またはPL1に接続されている。また、ワード線WL1に対してプレート線PL2およびPL3が設けられ、ワード線WL1を共有するメモリセルmc04〜mc07の強誘電体キャパシタ12は、プレート線PL2またはPL3に接続されている。また、ワード線WL2に対してプレート線PL4およびPL5が設けられ、ワード線WL2を共有するメモリセルmc08〜mc11の強誘電体キャパシタ12は、プレート線PL4またはPL5に接続されている。また、ワード線WL3に対してプレート線PL6およびPL7が設けられ、ワード線WL3を共有するメモリセルmc12〜mc15の強誘電体キャパシタ12は、プレート線PL6またはPL7に接続されている。
本実施形態では、共通のワード線に接続され且つ互いに隣接するビット線に接続された2つのメモリセルの強誘電体キャパシタ12は、互いに異なるプレート線に接続されている。換言すれば、共通のワード線に接続された複数のメモリセルにおいて、当該ワード線に対応する第1のプレート線に接続されたメモリセルと第2のプレート線に接続されたメモリセルとが交互に配置されている。また、第1のプレート線に接続されたメモリセルの数と第2のプレート線に接続されたメモリセルの数は同一とされている。
例えば、ワード線WL0に接続され且つ互いに隣接するビット線BL0およびBL1に接続されたメモリセルmc00およびmc01の強誘電体キャパシタ12は、それぞれプレート線PL1およびPL0に接続されている。また、ワード線WL0に接続され且つ互いに隣接するビット線BL2およびBL3に接続されたメモリセルmc02およびmc03の強誘電体キャパシタ12は、それぞれプレート線PL1およびPL0に接続されている。
ビット線BL0〜BL3は、それぞれ、センスアンプ30に接続されている。センスアンプ30は、各ビット線上に読み出された電圧を増幅する回路である。本実施形態では、互いに隣接するビット線BL0およびBL1で1つのセンスアンプ30を共有し、ビット線BL2およびBL3で他の1つのセンスアンプ30を共有している。
また、ビット線BL0〜BL3は、それぞれ、ビット線選択スイッチ32を介して入出力バッファ36に接続されている。ビット線選択スイッチ32は、ビット線デコーダ38から供給されるビット線の選択信号に応じてオン状態となるトランジスタ等のスイッチング素子を含んで構成されている。ビット線デコーダ38は、図示しないコントロール回路から供給されるアドレス信号に応じてビット線を選択するための選択信号を生成してこれをビット線選択スイッチ32に供給する。ビット線選択スイッチ32のトランジスタがオン状態となることにより、当該トランジスタに接続されたビット線が選択状態となる。各メモリセルへのデータの書き込みおよび各メモリセルからのデータの読み出しは、選択されたビット線を介して行われる。入出力バッファ36は、半導体記憶装置1に書き込むべき書き込みデータおよびメモリセルから読み出された読み出しデータを一時的に保持しておくためのデータ記憶回路である。
また、ビット線BL0〜BL3は、それぞれ、電圧印加回路39に接続されている。電圧印加回路39は、データの読み出し時において、データの読み出しがなされていないビット線の各々に例えば接地電位を印加することによって、当該ビット線の電位を固定する。
ワード線WL0〜WL3は、それぞれ、ワード線デコーダ40に接続されている。ワード線デコーダ40は、データの書き込み時および読み出し時において、図示しないコントロール回路から供給されるアドレス信号に応じてワード線WL0〜WL3に選択電圧を印加する。各メモリセルのトランジスタ11は、各ワード線を介して供給される選択電圧に応じてオン状態となり、当該メモリセルへのアクセスが可能となる。
プレート線PL0〜PL7は、それぞれ、プレート線駆動回路50に接続されている。プレート線駆動回路50は、データの書き込み時においては、データの書き込み対象となるメモリセルに接続されたプレート線に書き込みデータに応じた所定の書込電圧を印加する。一方、プレート線駆動回路50は、データの読み出し時においては、データの読み出し対象となるメモリセルに接続されたプレート線に読出電圧を印加する。更にプレート線駆動回路50は、データの読み出し時においては、選択されたワード線に接続されたメモリセルのうち、データの読み出し対象とされないメモリセルに接続されたプレート線に例えば接地電位を印加する。
なお、入出力バッファ36、ビット線デコーダ38、電圧印加回路39、ワード線デコーダ40およびプレート線駆動回路50は、これらを統括的に制御する図示しないコントロール回路から供給される制御信号およびアドレス信号に応じて動作するように構成され、これらが協働して動作することによって各メモリセルmc00〜mc15に対してデータの書き込みおよび読み出しが行われる。また、センスアンプ30、ビット線選択スイッチ32、入出力バッファ36、ビット線デコーダ38は、本発明におけるデータ読み出し手段に対応する。
以下に、本発明の実施形態に係る半導体記憶装置1におけるデータ書き込み時の動作について説明する。図3は、データ書き込み時におけるワード線WL0〜WL3、ビット線BL0〜BL3、プレート線PL0〜PL7の状態を例示したタイムチャートである。
図3に示す例では、ワード線WL0〜WL3が順次選択され、メモリセルmc00、mc01、mc04、md05、mc08、mc09、mc12、mc13にデータ“1”を書き込み、メモリセルmc02、mc03、mc06、md07、mc10、mc11、mc14、mc15にデータ“0”を書き込む場合が示されている。ワード線WL0が選択されることによりワード線WL0に接続されたメモリセルmc00〜mc03のトランジスタ11がそれぞれオン状態となる。ワード線WL0が選択されている間、ビット線BL0〜BL3にはBL0,BL2もしくはBL1、BL3の何れかにハイレベルまたはローレベルの書込電圧が印加される。ビット線BL0およびBL2にハイレベルまたはローレベルの書込電圧が印加されている間、プレート線駆動回路50はプレート線PL1に書込電圧を印加する。これにより、メモリセルmc00およびmc02の強誘電体キャパシタ12に書き込みデータに応じた極性の電圧が印加され、メモリセルmc00およびmc02にデータが書き込まれる。
例えば、メモリセルmc00にデータ“0”を書き込む場合には、ワード線WL0を選択した状態でビット線BL0に接地電位を印加するとともにプレート線PL1に電源電位VDDを印加することにより強誘電体キャパシタ12を負方向に分極させる。一方、メモリセルmc00にデータ“1”を書き込む場合には、ワード線WL0を選択した状態でビット線BL0に電源電位VDDを印加するとともにプレート線PL1に接地電位を印加することにより強誘電体キャパシタ12を正方向に分極させる。なお、プレート線およびビット線に印加する電位は、必ずしも電源電位VDDである必要はない。図3に示す例では、プレート線PL1がハイレベルからローレベルに遷移した後においても、ビット線BL0がハイレベルを維持しているので、メモリセルmc00は正方向に分極され、メモリセルmc00にデータ“1”の書き込みがなされる。一方、ワード線WL0の選択期間中においてビット線BL2はローレベルを維持しているので、プレート線PL1への書込電圧の印加に伴ってメモリセルmc02は負方向に分極され、メモリセルmc02にデータ“0”の書き込みがなされる。
一方、ワード線WL0の選択期間中において、ビット線BL1およびBL3にハイレベルまたはローレベルの書込電圧が印加されている間、プレート線駆動回路50はプレート線PL0に書込電圧を印加する。これにより、メモリセルmc01およびmc03の強誘電体キャパシタ12に書き込みデータに応じた極性の電圧が印加され、メモリセルmc01およびmc03にデータが書き込まれる。図3に示す例では、プレート線PL0がハイレベルからローレベルに遷移した後においても、ビット線BL1がハイレベルを維持しているので、メモリセルmc01は正方向に分極され、メモリセルmc01にデータ“1”の書き込みがなされる。一方、ワード線WL0の選択期間中においてビット線BL3はローレベルを維持しているので、プレート線PL0への書込電圧の印加に伴ってメモリセルmc03は負方向に分極され、メモリセルmc03にデータ“0”の書き込みがなされる。
ワード線WL1〜WL3の選択期間においても上記と同様のシーケンスでビット線BL0〜BL3およびプレート線PL2〜PL7に書込電圧が印加され、各メモリセルにデータの書き込みが行われる。すなわち、ワード線WL1の選択期間にメモリセルmc04〜mc07に順次データの書き込みが行われ、ワード線WL2の選択期間にメモリセルmc08〜mc11に順次データの書き込みが行われ、ワード線WL3の選択期間にメモリセルmc12〜mc15に順次データの書き込みが行われる。
以下に、半導体記憶装置1におけるデータ読み出し時の動作について説明する。図4は、データ読み出し時におけるワード線WL0〜WL3、ビット線BL0〜BL3、プレート線PL0〜PL7の状態を例示したタイムチャートである。
図4に示す例では、各メモリセルmc00〜mc15にデータ“1”が記録されており、ワード線WL0〜WL3が順次選択された場合が示されている。ワード線WL0が選択されると、ワード線WL0に接続されたメモリセルmc00〜mc03のトランジスタ11がそれぞれオン状態となる。ワード線WL0が選択されている間、プレート線駆動回路50は、プレート線PL1およびPL0に順次読出電圧を印加する。
プレート線PL1に読出電圧が印加されると、プレート線PL1に接続されたメモリセルmc00およびmc02の強誘電体キャパシタ12からそれらの分極状態に応じた量の電荷がそれぞれビット線BL0およびBL2上に流出する。すなわち、メモリセルmc00およびmc02に記憶されたデータに応じた大きさの電圧が、それぞれ、ビット線BL0およびBL2上に同時に現れる。ビット線BL0およびBL2上に現れた電圧は、センスアンプ30で増幅された後、ビット線選択スイッチ32によって順次選択されて入出力バッファ36に供給される。これにより、メモリセルmc00およびmc02に記憶されたデータが外部に読み出される。
また、プレート線駆動回路50は、プレート線PL1に読出電圧を印加している間、プレート線PL0に接地電位を印加する。一方、電圧印加回路39は、プレート線PL1に読出電圧が印加されている間、ビット線BL1およびBL3に接地電位を印加する。すなわち、ワード線WL0の選択期間において、メモリセルmc00およびmc02からデータの読み出しが行われている間、データの読み出し対象とされていないメモリセルmc01およびmc03の強誘電体キャパシタ12の両端に接地電位が印加される。強誘電体キャパシタ12の両端が互いに同じ電位に固定されることで、強誘電体キャパシタ12の分極状態がノイズ等の外乱によって変動してしまうことを防止することができる。なお、本実施形態では、データの読み出し対象とされていないメモリセルの強誘電体キャパシタ12の両端に接地電位を印加する場合を例示したが、強誘電体キャパシタ12の両端を同電位とすればよく、電源電位または中間電位を印加してもよい。また、半導体記憶装置1がノイズ等の外乱が問題とはならない環境で使用される場合には、データの読み出し対象とされていないメモリセルの強誘電体キャパシタ12の両端の電位を固定することを要しない。
一方、ワード線WL0の選択期間において、プレート線駆動回路50によってプレート線PL0に読出電圧が印加されると、プレート線PL0に接続されたメモリセルmc01およびmc03の強誘電体キャパシタ12からそれらの分極状態に応じた量の電荷がそれぞれビット線BL1およびBL3上に流出する。すなわち、メモリセルmc01およびmc03に記憶されたデータに応じた大きさの電圧が、それぞれ、ビット線BL1およびBL3上に同時に現れる。ビット線BL1およびBL3上に現れた電圧は、センスアンプ30で増幅された後、ビット線選択スイッチ32によって順次選択されて入出力バッファ36に供給される。これにより、メモリセルmc01およびmc03に記憶されたデータが外部に読み出される。
また、プレート線駆動回路50は、プレート線PL0に読出電圧を印加している間、プレート線PL1に接地電位を印加する。一方、電圧印加回路39は、プレート線PL0に読出電圧が印加されている間、ビット線BL0およびBL2に接地電位を印加する。すなわち、ワード線WL0の選択期間において、メモリセルmc01およびmc03からデータの読み出しが行われている間、データの読み出し対象とされていないメモリセルmc00およびmc02の強誘電体キャパシタ12の両端には接地電位が印加され、これらのメモリセルmc00およびmc02におけるノイズ等に起因する分極状態の変動が防止される。このようにして、ワード線WL0の選択期間にメモリセルmc00〜mc03に記憶されたデータが順次読み出される。
ワード線WL1〜WL3の選択期間においても上記と同様のシーケンスでプレート線PL02〜PL7に読出電圧が印加され、各メモリセルに記憶されたデータの読み出しが行われる。すなわち、ワード線WL1の選択期間にメモリセルmc04〜mc07から順次データの読み出しが行われ、ワード線WL2の選択期間にメモリセルmc08〜mc11から順次データの読み出しが行われ、ワード線WL3の選択期間にメモリセルmc12〜mc15から順次データの読み出しが行われる。
このように、本発明の実施形態に係る半導体記憶装置1では、例えば、1本のワード線WL0に対して2本のプレート線PL0およびPL1が設けられているので、ワード線WL0を選択するとともにプレート線PL0およびPL1のいずれかを選択することで、ワード線WL0に接続されたメモリセルmc00〜mc03のうちの一部メモリセルからデータの読み出しを行うことが可能となる。すなわち、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行うことができ、データの読み出し対象とされないメモリセルに対しては読出電圧の印加を回避することができる。このように、本発明の実施形態に係る半導体記憶装置1によれば、データ読み出し時において、アクセス対象とされないメモリセル(強誘電体キャパシタ)に電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。
また、本発明の実施形態に係る半導体記憶装置1によれば、選択状態にあるメモリセルのうち、データの読み出し対象とされないメモリセルの強誘電体キャパシタ12の両端にはビット線およびプレート線を介して接地電位が印加され、当該強誘電体キャパシタの両端が同電位に固定されるので、メモリセルに保持されたデータをより確実に保護することが可能となる。
また、本発明の実施形態に係る半導体記憶装置1では、1つのワード線に対応する2つのプレート線を順次選択することによって隣接する2つのビット線には交互にデータが読み出されるので、隣接する2つのビット線で1つのセンスアンプ30を共有することができる。これにより、各ビット線毎にセンスアンプが必要となる従来の半導体記憶装置と比較してセンスアンプの数を減らすことができ、チップサイズの縮小を図ることが可能となる。
以下に、本発明の第1の実施形態に係る半導体記憶装置1を構成するメモリセルアレイ100の半導体チップ上におけるレイアウトについて説明する。図5(a)は、半導体記憶装置1を構成するメモリセルアレイ100の半導体チップ上におけるレイアウトを示す平面図、図5(b)は、図5(a)における5b−5b線に沿った断面図、図5(c)は、図5(a)における5c−5c線に沿った断面図である。図6は、図5(a)のレイアウト図に対応するメモリセル100の等価回路図である。
図5(a)および図6には、8個のメモリセルmc00〜mc07が示されている。各メモリセルmc00〜mc07を構成するトランジスタ11は、半導体層を含む活性領域AC1〜AC4内に形成されている。ビット線を共有する2つのトランジスタ11は、1つの活性領域内に形成されている。すなわち、ビット線BL0を共有するメモリセルmc00およびmc04を構成する2つのトランジスタ11が活性領域AC1に形成され、ビット線BL1を共有するメモリセルmc01およびmc05を構成する2つのトランジスタ11が活性領域AC2に形成され、ビット線BL2を共有するメモリセルmc02およびmc06を構成する2つのトランジスタ11が活性領域AC3に形成され、ビット線BL3を共有するメモリセルmc03およびmc07を構成する2つのトランジスタ11が活性領域AC4に形成されている。また、活性領域AC1〜AC4は、SiO2等の絶縁体からなる絶縁分離領域を隔てて図中Y方向に配列されている。活性領域AC1〜AC4は、互いに略同一のサイズを有する図中X方向を長手方向とする矩形形状を有しており、各々のY方向と平行な辺が同一線上に位置するように整列した状態で配置されている。
活性領域AC1〜AC4には、それぞれ、2つのソース領域111と、これら2つのソース領域111の中央に設けられた共通のドレイン領域112とが形成されている。ソース領域111およびドレイン領域112は、各活性領域A1〜AC4の長手方向(X方向)に沿って並んでいる。
活性領域AC1〜AC4上には、これらを跨ぐようにY方向に沿って直線的に伸長するワード線WL0およびWL1が設けられている。ワード線WL0およびWL1は、それぞれ、活性領域AC1〜AC4のソース領域111とドレイン領域112の間に配置されている。ワード線WL0およびWL1は、各トランジスタ11のゲート電極として機能し、例えばポリシリコン等の導電体により構成される。
各活性領域AC1〜AC4の両端に配置されたソース領域111の各々は、タングステン(W)等によって構成されるコンタクトプラグ113を介して強誘電体キャパシタ12に電気的に接続されている。強誘電体キャパシタ12は、ワード線WL0およびWL1の上方に設けられており、例えば、イリジウム(Ir)、酸化イリジウム(IrOx)および白金(Pt)を積層した下部電極と、下部電極上に設けられたチタン酸ジルコン酸鉛(PZT: Pb(Zr,Ti)O3)またはタンタル酸ストロンチウムビスマス(SBT:SrBi2Ta2O9)等の強誘電体と、強誘電体上に設けられた例えば、イリジウム(Ir)、酸化イリジウム(IrOx)および白金(Pt)を積層した上部電極と、により構成される。
強誘電体キャパシタ12は、コンタクト部115を介してAl等からなるプレート線PL0〜PL3に接続されている。プレート線PL0およびPL1は、ビット線コンタクト116の左側に設けられており、メモリセルmc00〜mc03の各強誘電体キャパシタ12とコンタクト部115を介して電気的に接続され、図中Y方向に伸長している。プレート線PL0は、メモリセルmc01およびmc03の強誘電体キャパシタ12と電気的に接続され、プレート線PL1は、メモリセルmc00およびmc02の強誘電体キャパシタ12と電気的に接続されている。一方、プレート線PL2およびPL3は、ビット線コンタクト116の右側に設けられており、メモリセルmc04〜mc07の各強誘電体キャパシタ12とコンタクト部115を介して電気的に接続され、図中Y方向に伸長している。プレート線PL2は、メモリセルmc04およびmc06の強誘電体キャパシタ12と電気的に接続され、プレート線PL3は、メモリセルmc05およびmc07の強誘電体キャパシタ12と電気的に接続されている。
活性領域AC1〜AC4の各ドレイン領域112は、それぞれ、タングステン(W)等によって構成されるビット線コンタクト116を介してビット線BL0〜BL3に電気的に接続されている。ビット線BL0〜BL3は、それぞれ、プレート線PL0〜PL3の上方に設けられ、ワード線WL0〜WL3およびプレート線PL0〜PL3の各々と交差するように図中のX方向に沿って伸長している。なお、ワード線WL0〜WL3、プレート線PL0〜PL3およびビット線BL0〜BL3は、層間絶縁膜によって互いに絶縁されている。
このように、本発明の実施形態に係る半導体記憶装置1では、Y方向に並ぶ活性領域AC1〜AC4を含んで構成されるメモリセルmc00〜mc03がワード線WL0を共有すると共にメモリセルmc04〜mc07がワード線WL1を共有する構成としたので、活性領域AC1〜AC4を跨ぐようにワード線WL0およびWL1を直線的に伸長させることが可能となる。すなわち、本実施形態に係る半導体記憶装置1によれば、図1(b)に示す従来のレイアウトのように、ワード線WL0およびWL1が活性領域の間を通過するようなレイアウトとする必要がなくなるので、活性領域間の距離を従来よりも短くすることができる。これにより、メモリセルの配置効率を大幅に改善することができ、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。
ところで、本発明の実施形態に係る半導体記憶装置1を構成するメモリセルアレイ100は、図7に示すように、複数のサブアレイ60で構成されている。サブアレイ60は、例えば、256本のワード線と8本のビット線と、これらの各交差部に設けられた2048個のメモリセルと、ワード線1本に対して2本の割合で設けられた合計512本のプレート線と、を含んでいる。なお、サブアレイ60内に形成されるビット線、ワード線、プレート線およびメモリセルの数は、上記したものに限定されるものではない。
互いに隣接するサブアレイ60の間の領域には、プレート線を駆動するプレート線駆動回路等が設けられている。このように、メモリセルアレイ100を複数のサブアレイ60に分割した場合には、サブアレイ60の外周領域60bの近傍における回路密度が、内周領域60aにおける回路密度よりも低くなることに起因して、外周領域60b内に形成されるメモリセルは、エッチング形状が崩れやすく、特性が安定しない場合が多い。このため、サブアレイ60の外周領域60bに形成されるメモリセルは、有効なメモリセルとして機能させることは見込まれておらず、メモリセルとしての機能が無効化されたダミーセルとして形成される。ダミーセルは、例えばワード線、ビット線およびプレート線とのコンタクトを形成しないことにより無効化される。例えば、サブアレイ60の最外周から3本目までのビット線の各々およびサブアレイ60の最外周から3本目までのワード線の各々に接続されるメモリセルがダミーセルとされる。
ここで、本発明の実施形態に係る半導体記憶装置1によれば、上記したように1本のワード線に対して2本のプレート線が設けられているので、1本のワード線に接続された複数のメモリセルからデータを読み出す際に、2本のプレート線を順次選択することで2回に分けてデータを読み出すことが可能となる。従って、1本または2本のワード線に対して1本のプレート線が設けられ、1本のワード線に接続された複数のメモリセルから1回でデータを読み出す従来の半導体記憶装置よりも1本のワード線に接続できるメモリセルの数を2倍とすることが可能となる。図8(a)は、上記した従来の半導体記憶装置におけるサブアレイ内に形成された任意の1本のワード線WLに接続された8個のメモリセルmcおよびこれらのメモリセルmcの外側に形成された合計6個のダミーセルdcを例示したものである。図8(b)は、本発明の実施形態に係る半導体記憶装置1におけるサブアレイ内に形成された任意の1本のワード線WLに接続された16個(従来の2倍)のメモリセルmcおよびこれらのメモリセルmcの外側に形成された合計6個のダミーセルdcを例示したものである。
このように、従来の構成では例えば8個のメモリセルmcに対して6個のダミーセルdcが設けられる。これに対して本発明の実施形態に係る半導体記憶装置1では、16個のメモリセルmcに対して6個のダミーセルdcが設けられる。すなわち、本発明に係る半導体記憶装置1によれば、ダミーセルdcに対する有効なメモリセルmcの数を従来よりも多くすることが可能となり、有効なメモリセルの面積占有率を高めることができるので、チップサイズの縮小することが可能となる。
[第2の実施形態]
図9(a)は、本発明の第2の実施形態に係る半導体記憶装置を構成するメモリセルアレイ101の等価回路図、図9(b)は、メモリセルアレイ101の半導体チップ上におけるレイアウト図である。上記した第1の実施形態に係るメモリセルアレイ100は、ワード線を共有する複数のメモリセルのうち、第1のプレート線(例えばプレート線PL0)に接続されたメモリセルと、第2のプレート線(例えばプレート線PL1)に接続されたメモリセルとがビット線の並ぶ方向に交互に配置された構成を有するものであった。これに対して本発明の第2の実施形態に係るメモリセルアレイ101は、ワード線を共有する複数のメモリセルのうち、第1のプレート線に接続されたメモリセルがビット線の並ぶ方向に2個連続で配置され、第2のプレート線に接続されたメモリセルがビット線の並ぶ方向に2個連続で配置されている。そして、第1のプレート線に接続された互いに隣接する2つのメモリセルと、第2のプレート線に接続された互いに隣接するメモリセルとが交互に配置されている。また、第1のプレート線に接続されたメモリセルの数と、第2のプレート線に接続されたメモリセルの数は、同一とされている。なお、メモリセルアレイ以外の他の構成要素は、上記した第1の実施形態と同様である。以下、本実施形態に係るメモリセルアレイ101の第1の実施形態と相違する部分について詳細に説明する。
図9(a)および図9(b)には、16個のメモリセルmc00〜mc15を含むメモリセルアレイ101が示されている。本実施形態に係るメモリセルアレイ101においても上記した第1の実施形態に係るメモリセルアレイ100と同様、ワード線WL0に対してプレート線PL0およびPL1が設けられ、ワード線WL1に対してプレート線PL2およびPL3が設けられている。ワード線WL0に接続されたメモリセルmc00〜mc07は、それぞれ、互いに異なるビット線BL0〜BL7に接続されている。ビット線の並ぶ方向に隣接する2つのメモリセルmc00、mc01およびmc04、mc05は、それぞれ、プレート線PL1に接続され、ビット線の並ぶ方向に隣接する2つのメモリセルmc02、mc03およびmc06、mc07は、それぞれ、プレート線PL0に接続されている。
一方、ワード線WL1に接続されたメモリセルmc08〜mc15は、それぞれ、互いに異なるビット線BL0〜BL7に接続されている。ビット線の並ぶ方向に隣接する2つのメモリセルmc08、mc09およびmc12、mc13は、それぞれ、プレート線PL2に接続され、ビット線の並ぶ方向に隣接する2つのメモリセルmc10、mc11およびmc14、mc15は、それぞれ、プレート線PL3に接続されている。
センスアンプ30aはビット線BL0およびBL2に接続され、センスアンプ30bはビット線BL1およびBL3に接続され、センスアンプ30cはビット線BL4およびBL6に接続され、センスアンプ30dはビット線BL5およびBL7に接続されている。
図9(b)に示すように、共通のビット線BL0に接続されたメモリセルmc00およびmc08を構成する2つのトランジスタは活性領域AC1内に形成されている。同様に、共通のビット線BL1に接続されたメモリセルmc01およびmc09を構成する2つのトランジスタは活性領域AC2内に形成されている。共通のビット線BL2に接続されたメモリセルmc02およびmc10を構成する2つのトランジスタは活性領域AC3内に形成されている。共通のビット線BL3に接続されたメモリセルmc03およびmc11を構成する2つのトランジスタは活性領域AC4内に形成されている。共通のビット線BL4に接続されたメモリセルmc04およびmc12を構成する2つのトランジスタは活性領域AC5内に形成されている。共通のビット線BL5に接続されたメモリセルmc05およびmc13を構成する2つのトランジスタは活性領域AC6内に形成されている。共通のビット線BL6に接続されたメモリセルmc06およびmc14を構成する2つのトランジスタは活性領域AC7内に形成されている。共通のビット線BL7に接続されたメモリセルmc07およびmc15を構成する2つトランジスタは活性領域AC8内に形成されている。
プレート線PL0およびPL1は、それぞれ、ビット線コンタクト116の左側に設けられ、活性領域AC1〜AC8の配列方向(図中のY方向)に伸長している。プレート線PL0およびPL1は、メモリセルmc00〜mc07の強誘電体キャパシタ12を構成する各強誘電体とコンタクト部117を介して電気的に接続されている。具体的には、プレート線PL0は、メモリセルmc02、mc03、mc06、mc07の強誘電体キャパシタ12と電気的に接続され、プレート線PL1は、メモリセルmc00、mc01、mc04、mc05の強誘電体キャパシタ12と電気的に接続されている。
同様に、プレート線PL2およびPL3は、それぞれ、ビット線コンタクト116の右側に設けられ、活性領域AC1〜AC8の配列方向(Y方向)に伸長している。プレート線PL2およびPL3は、メモリセルmc08〜mc15の強誘電体キャパシタ12を構成する各強誘電体とコンタクト部117を介して電気的に接続されている。具体的には、プレート線PL2は、メモリセルmc08、mc09、mc12、mc13の強誘電体キャパシタ12と電気的に接続され、プレート線PL3は、メモリセルmc10、mc11、mc14、mc15の強誘電体キャパシタ12と接続されている。
本実施形態に係る半導体記憶装置では、上記した第1の実施形態と同様、例えばワード線WL0の選択期間中にプレートPL1およびPL0に順次読出電圧を印加することによりデータの読み出しを行う。プレート線PL1に読出電圧が印加されると、ビット線BL0、BL1、BL4、BL5上には、それぞれ、メモリセルmc00、mc01、mc04、mc05に記憶されたデータに応じた電圧が現れる。センスアンプ30a〜30dは、対応するビット線上の電圧を増幅する。一方、プレート線PL0に読出電圧を印加すると、ビット線BL2、BL3、BL6、BL7上には、それぞれ、メモリセルmc02、mc03、mc06、mc07に記憶されたデータに応じた電圧が現れるので、センスアンプ30a〜30dは、これらのビット線上の電圧を増幅する。すなわち、上記した第1の実施形態と同様、各センスアンプ30a〜30dに接続された2本ビット線からは、交互にデータが読み出される。
このように、本発明の第2の実施形態に係るメモリセルアレイ101の構成によれば、上記した第1の実施形態と同様、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行い、データの読み出し対象とされないメモリセルに対しては読出電圧を印加しないシーケンスとすることができる。すなわち、データ読み出し時において、アクセス対象とされないメモリセル(強誘電体キャパシタ)に電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。
また、本発明の第2の実施形態に係る半導体記憶装置は、各ワード線に対応する2本プレート線と強誘電体とのコンタクトの配列が第1の実施形態と異なり、それ以外は、第1の実施形態と同様のレイアウトとされるので、第1の実施形態と同様、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。
[第3の実施形態]
図10(a)は、本発明の第3の実施形態に係る半導体記憶装置を構成するメモリセルアレイ102の等価回路図、図10(b)は、メモリセルアレイ102の半導体チップ上におけるレイアウト図である。上記した第1および第2の実施形態に係るメモリセルアレイ100および101は、1本のワード線に対して2本のプレート線を有するものであった。これに対して第3の実施形態に係るメモリセルアレイ102は、1本のワード線に対して4本のプレート線を有する。なお、メモリセルアレイ以外の他の構成要素は、上記した第1の実施形態と同様である。以下、本実施形態に係るメモリセルアレイ102の第1の実施形態と相違する部分について説明する。
図10(a)および図10(b)には、8個のメモリセルmc00〜mc07を含むメモリセルアレイ102が示されている。ワード線WL0に接続されたメモリセルmc00〜mc03は、それぞれ、互いに異なるビット線BL0〜BL3に接続されると共に、互いに異なるプレート線PL3〜PL0に接続されている。一方、ワード線WL1に接続されたメモリセルmc04〜mc07は、それぞれ、互いに異なるビット線BL0〜BL3に接続されると共に、互いに異なるプレート線PL4〜PL7に接続されている。なお、図10(a)においては図示されていないが、第1の実施形態と同様、互いに隣接する2つのビット線は共通のセンスアンプが接続されている。例えば、ビット線BL0とBL1でセンスアンプが共有され、ビット線BL2とBL3で他の1つのセンスアンプが共有されている。なお、本実施形態の構成によれば、互いに異なるプレート線に接続された4つのメモリセルに接続された4本のビット線が1つのセンスアンプを共有するように構成することも可能である。
図10(b)に示すように、プレート線PL0〜PL3は、それぞれ、ビット線コンタクト116の左側に設けられ、活性領域AC1〜AC4の配列方向(Y方向)に伸長している。プレート線PL0〜PL3は、メモリセルmc00〜mc03の強誘電体キャパシタ12を構成する強誘電体とコンタクト部117を介して電気的に接続されている。具体的には、プレート線PL0は、メモリセルmc03の強誘電体キャパシタ12と電気的に接続され、プレート線PL1は、メモリセルmc02の強誘電体キャパシタ12と電気的に接続され、プレート線PL2は、メモリセルmc01の強誘電体キャパシタ12と電気的に接続され、プレート線PL3は、メモリセルmc00の強誘電体キャパシタ12と電気的に接続されている。
同様に、プレート線PL4〜PL7は、それぞれ、ビット線コンタクト116の右側に設けられ、活性領域AC1〜AC4の配列方向(Y方向)に伸長している。プレート線PL4〜PL7は、メモリセルmc04〜mc07の強誘電体キャパシタ12を構成する強誘電体とコンタクト部117を介して電気的に接続されている。具体的には、プレート線PL4は、メモリセルmc04の強誘電体キャパシタ12と電気的に接続され、プレート線PL5は、メモリセルmc05の強誘電体キャパシタ12と電気的に接続され、プレート線PL6は、メモリセルmc06の強誘電体キャパシタ12と電気的に接続され、プレート線PL7は、メモリセルmc07の強誘電体キャパシタ12と電気的に接続されている。
以下に、本実施形態に係る半導体記憶装置におけるデータ読み出し時の動作について説明する。図11は、データ読み出し時におけるワード線WL0およびWL1、ビット線BL0〜BL3およびプレート線PL0〜PL7の状態を示すタイムチャートである。図11に示すタイムチャートにおいて、ハイレベルは当該ラインが活性状態(選択状態)にあることを示し、ローレベルは当該ラインが非活性状態(非選択状態)にあることを示している。すなわち、図11のタイムチャートにおいて示されるハイレベルおよびローレベルは、各ラインに印加される電圧レベルに必ずしも対応しているわけではない。
図11に示す例では、各メモリセルmc00〜mc07にデータ“1”が記録されており、ワード線WL0およびWL1が順次選択された場合が示されている。ワード線デコーダ40により、ワード線WL0が選択されると、ワード線WL0に接続されたメモリセルmc00〜mc03のトランジスタ11がそれぞれオン状態となる。ワード線WL0が選択されている間、プレート線駆動回路50は、例えば、プレート線PL3、PL2、PL1、PL0の順で各プレート線に読出電圧を印加する。
プレート線PL3に読出電圧が印加されると、プレート線PL3に接続されたメモリセルmc00に記憶されたデータに応じた電圧がビット線BL0上に現れ、センスアンプ30で増幅された後、入出力バッファ36に供給される。プレート線PL3に読出電圧が印加されている間、他のプレート線PL0〜PL2に読出電圧は印加されない。
プレート線PL2に読出電圧が印加されると、プレート線PL2に接続されたメモリセルmc01に記憶されたデータに応じた電圧がビット線BL1上に現れ、センスアンプ30で増幅された後、入出力バッファ36に供給される。プレート線PL2に読出電圧が印加されている間、他のプレート線PL0、PL1およびPL3に読出電圧は印加されない。
プレート線PL1に読出電圧が印加されると、プレート線PL1に接続されたメモリセルmc02に記憶されたデータに応じた電圧がビット線BL2上に現れ、センスアンプ30で増幅された後、入出力バッファ36に供給される。プレート線PL1に読出電圧が印加されている間、他のプレート線PL0、PL2およびPL3に読出電圧は印加されない。
プレート線PL0に読出電圧が印加されると、プレート線PL0に接続されたメモリセルmc03に記憶されたデータに応じた電圧がビット線BL3上に現れ、センスアンプ30で増幅された後、入出力バッファ36に供給される。プレート線PL0に読出電圧が印加されている間、他のプレート線PL1〜PL3に読出電圧は印加されない。
同様に、ワード線WL1の選択期間においては、プレート線駆動回路50は、例えば、プレート線PL4、PL5、PL6、PL7の順で各プレート線に読出電圧を印加する。プレート線PL4への読出電圧の印加に応じてメモリセルmc04に記憶されたデータが読み出され、プレート線PL5への読出電圧の印加に応じてメモリセルmc05に記憶されたデータが読み出され、プレート線PL6への読出電圧の印加に応じてメモリセルmc06に記憶されたデータが読み出され、プレート線PL7への読出電圧の印加に応じてメモリセルmc07に記憶されたデータが読み出される。データの読み出し対象とされていないメモリセルのプレート線には読出電圧は印加されない。なお、第1の実施形態と同様に、データの読み出し対象とされないメモリセルのプレート線およびビット線にそれぞれ接地電位を印加することによって強誘電体キャパシタの両端子の電位を固定してもよい。
このように、本発明の第3の実施形態に係るメモリセルアレイ102の構成によれば、上記した第1の実施形態と同様、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行い、データの読み出し対象とされないメモリセルに対しては読出電圧を印加しないシーケンスとすることができる。すなわち、データ読み出し時において、アクセス対象とされないメモリセル(強誘電体キャパシタ)に読出電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。
また、本実施形態に係るメモリセルアレイ102の構成によれば、プレート線の本数が増加している点を除き、上記した第1の実施形態と同様のレイアウトとすることができ、第1の実施形態と同様、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。
また、本実施形態に係るメモリセルアレイ102の構成によれば、1本のワード線に対して4本のプレート線が設けられているので、1本のワード線に接続された複数のメモリセルからデータを読み出す際に、4本のプレート線を順次選択することで4回に分けてデータを読み出すことが可能となる。従って、1本または2本のワード線に対して1本のプレート線が設けられ、1本のワード線に接続された複数のメモリセルから1回でデータを読み出す従来のものよりも1本のワード線に接続できるメモリセルの数を従来の4倍とすることが可能となる。従って、ダミーセルに対する有効なメモリセルの数を更に増加させることが可能となり、有効なメモリセルの面積占有率をより高めることができるので、チップサイズの更なる縮小を図ることが可能となる。
なお、本実施形態では、共通のワード線に接続された隣接する4つのメモリセルがそれぞれ異なるプレート線に接続された構成を例示したが、これに限定されるものではない。共通のワード線に接続された複数のメモリセルを4本のプレート線にどのように接続させるかは適宜設定することが可能である。各プレート線に接続されるメモリセルの数が同一であることが好ましい。
図12(a)および12(b)は、それぞれ、共通のワード線に接続された複数のメモリセルと当該ワード線に対応する4本のプレート線との接続形態を改変した変形例に係るメモリセルアレイ102aの等価回路図およびレイアウト図である。
図12に示す例では、ワード線WL0に接続されたメモリセルmc00およびmc01は、それぞれ、コンタクト部117を介してプレート線PL3に電気的に接続され、メモリセルmc02およびmc03は、それぞれ、コンタクト部117を介してプレート線PL2に電気的に接続され、メモリセルmc04およびmc05は、それぞれ、コンタクト部117を介してプレート線PL1に電気的接続され、メモリセルmc06およびmc07は、それぞれ、コンタクト部117を介してプレート線PL0に電気的に接続されている。一方、ワード線WL1に接続されたメモリセルmc08およびmc09は、それぞれ、コンタクト部117を介してプレート線PL4に電気的に接続され、メモリセルmc10およびmc11は、それぞれ、コンタクト部117を介してプレート線PL5に電気的に接続され、メモリセルmc12およびmc13は、それぞれ、コンタクト部117を介してプレート線PL6に電気的接続され、メモリセルmc14およびmc15は、それぞれ、コンタクト部117を介してプレート線PL7に電気的に接続されている。
センスアンプ30aはビット線BL0およびBL2に接続され、センスアンプ30bはビット線BL1およびBL3に接続され、センスアンプ30cはビット線BL4およびBL6に接続され、センスアンプ30dはビット線BL5およびBL7に接続されている。
このように、共通のワード線に接続された複数のメモリセルと当該ワード線に対応する4本のプレート線との接続形態を改変した場合でも、データ読み出し時において、アクセス対象とされないメモリセル(強誘電体キャパシタ)に読出電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。
なお、上記の各実施形態では1本のワード線に対して2本または4本のプレート線を設ける構成を例示したが、1本のワード線に対して3本のプレート線を設けることとしてもよいし、5本以上のプレート線を設けることとしてもよい。1本のワード線に対するプレート線の本数を増加させることにより、1本のワード線に接続できるメモリセルの数を増加させることができ、これにより、ダミーセルに対する有効に機能するメモリセルの数を増加させることができる。従って、チップサイズの更なる縮小を図ることが可能となる。