TW202034337A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種高速地動作之半導體記憶裝置。  實施形態之半導體記憶裝置具備：第1記憶電晶體；第1配線，其連接於第1記憶電晶體之閘極電極；第1連接電晶體，其連接於第1配線；及第2配線，其連接於第1連接電晶體。於對第1記憶電晶體之第1寫入動作之第1時刻，第1配線之電壓成為第1電壓，第2配線之電壓成為大於第1電壓之第2電壓。於第1時刻之後之第2時刻，第1配線之電壓成為大於第1電壓且小於第2電壓之第3電壓，第2配線之電壓成為大於第1電壓且小於第2電壓之第4電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有包含記憶電晶體之半導體記憶裝置。
實施形態提供一種高速地動作之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1記憶電晶體；第1配線，其連接於第1記憶電晶體之閘極電極；第1連接電晶體，其連接於第1配線；及第2配線，其連接於第1連接電晶體。於針對第1記憶電晶體之第1寫入動作之第1時刻，第1配線之電壓成為第1電壓，第2配線之電壓成為大於第1電壓之第2電壓。於第1時刻之後之第2時刻，第1配線之電壓成為大於第1電壓且小於第2電壓之第3電壓，第2配線之電壓成為大於第1電壓且小於第2電壓之第4電壓。
其次，參照圖式詳細地說明實施形態之半導體記憶裝置。再者，以下實施形態僅為一例，並非意圖限定本發明而示出。又，以下圖式係模式圖，為了方便說明，有時省略一部分構成。又，對於複數個實施形態共通之部分基本上省略說明。
又，當於本說明書中表述為「半導體記憶裝置」時，有意指記憶體晶粒之情形，亦有意指記憶體晶片、記憶卡及SSD(Solid State Drive，固態驅動器)等包含控制晶粒之記憶體系統之情形。進而，亦有意指智慧型手機、平板終端及個人電腦等包含主機之構成之情形。
又，於本說明書中，當表述為第1構成「電性連接」於第2構成時，第1構成可直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦將「電性連接」於第3個電晶體。
又，於本說明書中，當表述為第1構成「連接於」第2構成及第3構成之「間」時，有意指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成及第3構成之電流路徑之情形。
又，於本說明書中，當表述為電路等使兩條配線等「導通」時，例如有意指該電路等包含電晶體等，該電晶體等設置於兩條配線之間之電流路徑，該電晶體等成為導通(ON)狀態之情形。
[第1實施形態]  [構成]  圖1係表示第1實施形態之半導體記憶裝置之構成之模式性等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MCA及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體區塊MB。該等複數個記憶體區塊MB分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極選擇電晶體STD、串聯連接之複數個記憶胞MC及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係場效型電晶體，其具備作為通道區域發揮功能之半導體柱、包含電荷蓄積膜之閘極絕緣膜、及閘極電極。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊MB中之所有記憶體串MS。
選擇電晶體(STD、STS)係場效型電晶體，其具備作為通道區域發揮功能之半導體柱、閘極絕緣膜及閘極電極。於選擇電晶體(STD、STS)之閘極電極，分別連接有選擇閘極線(SGD、SGS)。汲極選擇線SGD與串單元SU對應地設置，且共通連接於1個串單元SU中之所有記憶體串MS。源極選擇線SGS共通連接於1個記憶體區塊MB中之所有記憶體串MS。
周邊電路PC具備：動作電壓產生模組21，其產生動作電壓；位址解碼器22，其對位址資料進行解碼；區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓；感測放大器25，其連接於位元線BL；及定序器26，其控制該等構件。
動作電壓產生模組21具備複數個動作電壓產生單元31。對該等複數個動作電壓產生單元31例如供給接地電壓及電源電壓。又，該等複數個動作電壓產生單元31分別按照來自定序器26之控制信號，於針對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時，依次產生施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之動作電壓，並輸出至複數個動作電壓輸出端子311。
位址解碼器22具備複數條區塊選擇線32及複數條電壓選擇線33。例如，位址解碼器22按照來自定序器26之控制信號，依次參照位址暫存器之位址資料，將該位址資料進行解碼，將與位址資料對應之特定之區塊選擇線32及電壓選擇線33設為“H”狀態，將除此以外之區塊選擇線32及電壓選擇線33設為“L”狀態。
區塊選擇電路23具備與記憶體區塊MB對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之一端分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。另一端分別經由配線CG及電壓選擇電路24電性連接於動作電壓輸出端子311。閘極電極共通連接於對應之區塊選擇線32。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之一端分別經由配線CG及區塊選擇電路23電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。另一端分別電性連接於對應之動作電壓輸出端子311。閘極電極分別連接於對應之電壓選擇線33。
感測放大器25與複數條位元線BL連接。感測放大器25例如具備對應於位元線BL之複數個感測放大器單元。感測放大器單元分別具備：箝位電晶體，其基於動作電壓產生模組21中產生之電壓而對位元線BL供給電壓及電流；感測電路，其感測位元線BL之電壓或電流；複數個鎖存器，其等保持該感測電路之輸出信號或寫入資料、驗證通過標誌等；及邏輯電路。邏輯電路例如於讀出動作時，參照鎖存器中所保持之資料而特定出記憶胞MC中所保持之資料。又，例如於寫入動作時，參照鎖存器中所保持之資料，控制位元線BL之電壓。
定序器26根據所輸入之命令及半導體記憶裝置之狀態，對動作電壓產生模組21、位址解碼器22及感測放大器25輸出控制信號。例如，定序器26按照時脈信號依次參照指令暫存器之指令資料，將該指令資料進行解碼，並輸出至動作電壓產生模組21、位址解碼器22及感測放大器25。
圖2～圖4係表示動作電壓產生單元31之構成之模式性等效電路圖。
如圖2所示，動作電壓產生單元31具備：升壓電路31a，其對動作電壓輸出端子311輸出電壓VOUT ；分壓電路31b，其連接於動作電壓輸出端子311；及比較器31c，其根據自分壓電路31b輸出之電壓VOUT '與參照電壓VREF 之大小關係而對升壓電路31a輸出反饋信號FB。
如圖3所示，升壓電路31a具備交替地連接於電源電壓輸入端子312及動作電壓輸出端子311之間之複數個電晶體313a、313b。對電源電壓輸入端子312供給電源電壓。串聯連接之複數個電晶體313a、313b之閘極電極連接於各個汲極電極及電容器314。又，升壓電路31a具備：AND(與)電路315，其輸出時脈信號CLK及反饋信號FB之邏輯和；位準偏移器316a，其將AND電路315之輸出信號升壓後輸出；及位準偏移器316b，其將AND電路315之輸出信號之反相信號升壓後輸出。位準偏移器316a之輸出信號經由電容器314與電晶體313a之閘極電極連接。位準偏移器316b之輸出信號經由電容器314與電晶體313b之閘極電極連接。
於反饋信號FB為“H”狀態之情形時，自AND電路315輸出時脈信號CLK。伴隨於此，自動作電壓輸出端子311向電源電壓輸入端子312移送電子，動作電壓輸出端子311之電壓增大。另一方面，於反饋信號FB為“L”狀態之情形時，未自AND電路315輸出時脈信號CLK。因此，動作電壓輸出端子311之電壓未增大。
分壓電路31b(圖2)具備：電阻元件318，其連接於動作電壓輸出端子311及分壓端子317之間；及可變電阻元件319，其串聯連接於分壓端子317及接地端子之間。可變電阻元件319之電阻值可根據動作電壓控制信號VCTRL 予以調整。因此，自分壓端子317輸出之電壓VOUT '之大小可根據動作電壓控制信號VCTRL 予以調整。
如圖4所示，可變電阻元件319具備並聯連接於分壓端子317及接地端子之間之複數個電流路徑320。該等複數個電流路徑320分別具備串聯連接之電阻元件321及電晶體322。設置於各電流路徑320之電阻元件321之電阻值亦可為互不相同之大小。對設置於各電流路徑320之電晶體322之閘極電極分別輸入動作電壓控制信號VCTRL 不同之位元。又，可變電阻元件319亦可具有不包含電晶體322之電流路徑323。
比較器31c(圖2)輸出反饋信號FB。反饋信號FB於分壓端子317之電壓VOUT '大於參照電壓VREF 之情形時成為“L”狀態，而於電壓VOUT '小於參照電壓VREF 之情形時則成為“H”狀態。
圖5係本實施形態之半導體記憶裝置之模式性俯視圖。本實施形態之半導體記憶裝置具備基板100。又，於基板100上，設置有排列於X方向之2個記憶胞陣列MCA。記憶胞陣列MCA具備配設於Y方向之複數個記憶體區塊MB。又，於記憶胞陣列MCA之外部之區域，設置周邊電路PC。
圖6係圖5之A所示之部分之放大圖。於本實施形態中，記憶胞陣列MCA具備因於X方向上延伸之分斷槽ST而於Y方向分離之複數個子區塊構造體SB。記憶體區塊MB包含排列於Y方向之2個子區塊構造體SB。於各子區塊構造體SB形成有於X方向延伸之分斷槽SHE，藉由該分斷槽SHE於各子區塊構造體SB形成排列於Y方向之2個串單元SU。又，各子區塊構造體SB具備導電層110、及錯位狀配設之複數個半導體柱120。又，圖6中圖示出排列於X方向且於Y方向延伸之複數條位元線BL。各位元線BL於Y方向延伸，且連接於與各串單元SU對應之1個半導體柱120。
圖7係由B-B'線將圖6所示之構造切斷並於箭頭方向觀察之模式性剖視圖。圖8係圖7之C所示之部分之模式性放大圖。如圖7所示，本實施形態之半導體記憶裝置具備：基板100；複數個導電層110，其等排列於Z方向；複數個半導體柱120，其等於Z方向上延伸；複數個閘極絕緣膜130，其等分別設置於複數個導電層110及複數個半導體柱120之間；及導電層140，其連接於基板100。
基板100例如為包含P型雜質之單晶矽(Si)等半導體基板。於基板100之表面之一部分，設置有包含磷(P)等N型雜質之N型井。又，於N型井之表面之一部分，設置有包含硼(B)等P型雜質之P型井。
導電層110係於X方向延伸之大致板狀之導電層，且於Z方向上排列有複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。又，於導電層110之間，設置有氧化矽(SiO2 )等絕緣層101。
複數個導電層110之中位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖1)及連接於該源極選擇線SGS之複數個源極選擇電晶體STS(圖1)之閘極電極發揮功能。又，位於較其更為上方之複數個導電層110作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘極電極發揮功能。又，位於較其更為上方之一個或複數個導電層110作為汲極選擇線SGD(圖1)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。如圖9所示，劃分子區塊構造體SB之分斷槽ST於Z方向上具有將自最上層之導電層110至最下層之導電層110全部分離的深度。又，劃分串單元SU之分斷槽SHE於Z方向上具有將作為汲極選擇線SGD發揮功能之導電層110分離之深度。於各記憶體區塊MB中，作為2個子區塊構造體SB之字元線WL發揮功能之導電層110分別連接。藉此，於各記憶體區塊MB形成4個串單元SU。
半導體柱120例如為由非摻雜多晶矽(Si)等半導體膜形成之柱狀體。半導體柱120具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等芯部121。又，半導體柱120之外周面分別由導電層110包圍。半導體柱120之下端部經由非摻雜單晶矽等半導體基部122連接於基板100之P型井。半導體基部122介隔氧化矽等絕緣層123與最下層之導電層110對向。半導體柱120之上端部經由接點Ch及Vy(圖6)連接於位元線BL(圖6)。半導體柱120分別作為一個記憶體串MS(圖3)中所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體基部122作為源極選擇電晶體STS之一部分之通道區域發揮功能。
又，本實施形態之半導體柱120具備下側半導體柱120L及上側半導體柱120U。下側半導體柱120L及上側半導體柱120U於Z方向上延伸。下側半導體柱120L之上端部連接於上側半導體柱120U之下端部。下側半導體柱120L及上側半導體柱120U之上端部之XY平面處之外徑較下側半導體柱120L及上側半導體柱120U之下端部之XY平面處之外徑大。
例如如圖8所示，閘極絕緣膜130具備積層於半導體柱120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽等絕緣膜。電荷蓄積膜132例如為氮化矽(SiN)等可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面於Z方向上延伸。
再者，圖8中示出閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例，但閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮閘。
例如如圖7所示，於分斷槽ST設置有導電層140。導電層140於X方向及Z方向上延伸，且作為源極線SL發揮功能。導電層140例如亦可包含氮化鈦及鎢之積層膜等。於導電層140及複數個導電層110之間，設置有氧化矽等絕緣層141。
[寫入動作]  其次，參照圖9及圖10，簡單地說明第1實施形態之半導體記憶裝置之寫入動作。圖9及圖10分別為用以對寫入動作之編程動作及驗證動作進行說明之模式性剖視圖。再者，於圖9及圖10中，將寫入動作之對象即記憶體區塊MB中所包含之4個串單元SU分別例示為串單元SUa、SUb、SUc、SUd。又，於圖9及圖10中，表示對串單元SUa中所包含之記憶胞MC進行寫入動作之例。又，於以下說明中，有將連接於選擇記憶胞MC之字元線WL稱作「選擇字元線WLSEL 」之情形。又，有將除此之外之字元線WL稱作「非選擇字元線WL」之情形。又，將選擇記憶胞MC中之進行閾值調整之選擇記憶胞MC稱作「寫入記憶胞MC」，將未進行閾值調整之選擇記憶胞MC稱作「禁止記憶胞MC」。
如圖9所示，於編程動作時，例如，對串單元SUa中所包含且連接於選擇字元線WLSEL 之複數個記憶胞MC(選擇記憶胞MC)中之連接於寫入記憶胞MC之位元線BL以及連接於禁止記憶胞MC之位元線BL供給不同之電壓。例如，對與寫入記憶胞MC對應之位元線BL供給接地電壓，對與禁止記憶胞MC對應之位元線BL供給特定之寫入禁止電壓。
又，於編程動作時，使寫入記憶胞MC選擇性地與位元線BL導通。例如，對與串單元SUa對應之汲極選擇線SGD供給導通電壓VON 。導通電壓VON 例如具有如下程度之大小，即與被供給接地電壓之位元線BL連接之汲極選擇電晶體STD成為導通狀態，與被供給寫入禁止電壓之位元線BL連接之汲極選擇電晶體STD成為斷開狀態。又，對與串單元SUb、SUc、SUd對應之汲極選擇線SGD供給斷開電壓VOFF 。斷開電壓VOFF 例如具有汲極選擇電晶體STD成為斷開狀態之程度之大小。又，對非選擇字元線WL供給寫入通過電壓VPASS 。寫入通過電壓VPASS 例如具有記憶胞MC無關於記憶胞MC中所記錄之資料而成為導通狀態之程度之大小。寫入通過電壓VPASS 例如大於電源電壓。
又，於編程動作時，對選擇字元線WLSEL 供給編程電壓VPGM 。編程電壓VPGM 大於寫入通過電壓VPASS 。藉此，電子蓄積於寫入記憶胞MC之電荷蓄積膜132(圖8)，寫入記憶胞MC之閾值電壓增大。
如圖10所示，於驗證動作時，例如對串單元SUa中所包含且連接於選擇字元線WLSEL 之複數個記憶胞MC(選擇記憶胞MC)中之連接於寫入記憶胞MC之位元線BL、及連接於禁止記憶胞MC之位元線BL供給不同之電壓。例如，對與寫入記憶胞MC對應之位元線BL供給特定之讀出位元線電壓，對與禁止記憶胞MC對應之位元線BL供給接地電壓。
又，於驗證動作時，使串單元SUa中所包含且連接於選擇字元線WLSEL 之記憶胞MC選擇性地與位元線BL及源極線SL導通。例如，對與串單元SUa對應之汲極選擇線SGD供給導通電壓VON '。導通電壓VON '例如具有汲極選擇電晶體STD成為導通狀態之程度之大小。導通電壓VON '例如可大於導通電壓VON 。又，對與串單元SUb、SUc、SUd對應之汲極選擇線SGD供給斷開電壓VOFF 。又，對非選擇字元線WL供給讀出通過電壓VREAD 。讀出通過電壓VREAD 例如具有記憶胞MC無關於記憶胞MC中所記錄之資料而成為導通狀態之程度之大小。讀出通過電壓VREAD 例如大於電源電壓，且小於寫入通過電壓VPASS 。
又，於驗證動作時，對選擇字元線WLSEL 供給驗證電壓VVFY 。驗證電壓VVFY 例如具有如下程度之大小，即當於寫入記憶胞MC未記錄所期望之資料時寫入記憶胞MC成為導通狀態，當於寫入記憶胞MC記錄有所期望之資料時寫入記憶胞MC成為斷開狀態。驗證電壓VVFY 小於讀出通過電壓VREAD 。
又，於驗證動作時，判定是否已於所有寫入記憶胞MC記錄有所期望之資料。例如，當於連接於寫入記憶胞MC之所有位元線BL中均未流通電流時，輸出表示驗證通過之主旨之信號。另一方面，當於連接於寫入記憶胞MC之複數條位元線BL中之任一條流通電流時，輸出表示驗證失敗之主旨之信號。
圖11係用以對寫入動作進行說明之模式性流程圖。
於步驟S101中，進行升壓動作。例如，對動作電壓控制信號VCTRL (圖2)進行控制，對升壓電路31a(圖2)輸入時脈信號CLK，利用複數個動作電壓產生單元31產生編程電壓VPGM 、寫入通過電壓VPASS 、驗證電壓VVFY 及讀出通過電壓VREAD 等。再者，於該狀態下，電壓選擇電晶體37(圖1)為斷開狀態。以下，有將輸出編程電壓VPGM 之動作電壓產生單元31記載為「動作電壓產生單元31(VPGM )」之情形。同樣地，有將輸出寫入通過電壓VPASS 之動作電壓產生單元31分別記載為「動作電壓產生單元31(VPASS )」之情形。
於步驟S102中，將循環次數n設定為1。循環次數n記錄於暫存器等。
於步驟S103中，進行連接動作。例如，將與包含選擇記憶胞MC之記憶體區塊MB對應之區塊選擇線32設為“H”狀態。又，將特定之電壓選擇線33設為“H”狀態。與此同時，由動作電壓產生單元31輸出之電壓VOUT 經由配線CG等供給至字元線WL等，如參照圖9所說明般，寫入記憶胞MC與位元線BL導通。
再者，於本實施形態中，於步驟S103中，使由動作電壓產生單元31(VPGM )輸出之電壓VOUT 增大至較編程電壓VPGM 大之電壓為止。
於步驟S104中，進行編程動作。例如，使動作電壓產生單元31(VPASS )之動作電壓輸出端子311與選擇字元線WLSEL 分離，使動作電壓產生單元31(VPGM )之動作電壓輸出端子311與選擇字元線WLSEL 導通。又，使由該動作電壓產生單元31(VPGM )輸出之電壓VOUT 減少至編程電壓VPGM 為止。藉此，如參照圖9所說明般，對選擇字元線WLSEL 供給編程電壓VPGM 。
於步驟S105中，進行驗證動作。驗證動作例如如參照圖10所說明般進行。
於步驟S106中，判定是否已於所有寫入記憶胞MC記錄有所期望之資料。該判定例如如參照圖10所說明般進行。於驗證失敗之情形時進入至步驟S107，於驗證通過之情形時進入至步驟S109。
於步驟S107中，判定循環次數n是否達到特定次數N。於未達到特定次數N之情形時進入至步驟S108。於達到特定次數N之情形時進入至步驟S110。
於步驟S108中，對循環次數n加上1。又，控制動作電壓控制信號VCTRL (圖2)，使動作電壓產生單元31(VPGM )之電壓VOUT 增大。其後，進入至步驟S102。
於步驟S109中，輸出寫入動作正常結束之主旨之狀態資料，結束寫入動作。
於步驟S110中，輸出寫入動作未正常結束之主旨之狀態資料，結束寫入動作。
圖12係用以對寫入動作進行說明之模式性波形圖。圖12中例示出圖11之步驟S103、S104中之動作電壓產生單元31(VPGM )之動作電壓輸出端子311之電壓VOUT 、動作電壓控制信號VCTRL 及選擇字元線WLSEL 之電壓。再者，於圖12中，將編程電壓VPGM 記載為VPGM (k)等。其原因在於：編程電壓VPGM 伴隨循環次數n之增大而增大，VPGM (k)意指循環次數n為k時之編程電壓VPGM 。
於時刻t101，選擇字元線WLSEL 之電壓為大致接地電壓程度之大小。又，動作電壓控制信號VCTRL 具備與編程電壓VPGM (k)對應之值。又，動作電壓產生單元31(VPGM )之電壓VOUT 為編程電壓VPGM (k)程度之大小。
於時刻t102，開始連接動作(S103)。例如，選擇字元線WLSEL 與動作電壓產生單元31(VPASS )導通。又，動作電壓控制信號VCTRL 之值切換為與較編程電壓VPGM (k)高出電壓Vdelta 之電壓對應之值。
自時刻t102至時刻t103，選擇字元線WLSEL 之電壓增大至寫入通過電壓VPASS 程度。又，動作電壓產生單元31(VPGM )之電壓VOUT 增加至編程電壓VPGM (k)＋電壓Vdelta 程度。因此，於時刻t102至時刻t103之間之任意時刻，選擇字元線WLSEL 之電壓較接地電壓大且為寫入通過電壓VPASS 以下。又，動作電壓產生單元31(VPGM )之電壓VOUT 較編程電壓VPGM (k)大且為編程電壓VPGM (k)＋電壓Vdelta 以下。
於時刻t103，開始編程動作(S104)。例如，選擇字元線WLSEL 與動作電壓產生單元31(VPGM )導通。伴隨於此，動作電壓產生單元31(VPGM )之電壓VOUT 減少。又，輸入至動作電壓產生單元31(VPGM )之動作電壓控制信號VCTRL 之值切換為與編程電壓VPGM (k)對應之值。
自時刻t103至時刻t104，選擇字元線WLSEL 之電壓增大至編程電壓VPGM (k)程度。又，動作電壓產生單元31(VPGM )之電壓VOUT 減少至編程電壓VPGM (k)程度。因此，於自時刻t103至時刻t104之間之任意時刻，選擇字元線WLSEL 之電壓較寫入通過電壓VPASS 大且為編程電壓VPGM (k)以下。又，動作電壓產生單元31(VPGM )之電壓VOUT 較編程電壓VPGM (k)＋電壓Vdelta 小且為編程電壓VPGM (k)以上。
於時刻t105，選擇字元線WLSEL 與動作電壓產生單元31(VPGM )切離。
自時刻t105至時刻t106，選擇字元線WLSEL 之電壓減少至接地電壓程度。
[效果]  如參照圖7等所說明般，本實施形態之半導體記憶裝置具備：複數個導電層110，其等排列於Z方向；半導體柱120，其於Z方向延伸且與該等複數個導電層110對向；及閘極絕緣膜130，其設置於導電層110與半導體柱120之間且可蓄積電荷。於此種半導體記憶裝置中，藉由縮小導電層110及絕緣層101之Z方向之寬度，可實現高積體化。因此，導電層110及絕緣層101之Z方向之寬度有不斷縮小之傾向。然而，導電層110之Z方向之寬度越是縮小，則導電層110之配線電阻越是增大。又，絕緣層101之Z方向之寬度越是縮小，則導電層110之寄生電容越是增大。因此，有伴隨半導體記憶裝置之高積體化，導電層110之時間常數(RC(Resistance Capacitance，電阻電容)時間常數)增大，而使導電層110之電壓穩定於期望值所需之時間(充電時間)增加之傾向。因此，有難以實現半導體記憶裝置之高速動作之情形。
尤其是，於寫入動作中，對選擇字元線WLSEL 供給編程電壓VPGM 。編程電壓VPGM 係供給至導電層110之電壓中最大之電壓。利用編程電壓VPGM 將具有較大時間常數之導電層110進行充電，因此例如如圖12中VPGM 0所示，有選擇字元線WLSEL 之電壓達到編程電壓VPGM (k)為止之時間增加，而難以實現高速之編程動作之情形。
因此，於本實施形態中，如參照圖12等所說明般，於時刻t103，於動作電壓產生單元31(VPGM )之電壓VOUT 已被充電至VPGM (k)＋Vdelta 程度之狀態下，使動作電壓產生單元31(VPGM )與選擇字元線WLSEL 導通。藉此，可於開始充電之初期階段，利用較編程電壓VPGM (k)高之VPGM (k)＋Vdelta 將選擇字元線WLSEL 進行充電。因此，可縮短選擇字元線WLSEL 之電壓達到編程電壓VPGM (k)為止之時間，從而實現高速之編程動作。
又，假設有選擇字元線WLSEL 之電壓變得較編程電壓VPGM (k)大之情形以及於寫入記憶胞MC之電荷蓄積膜132(圖8)蓄積有假定以上之電荷而產生誤寫入之情形。因此，於本實施形態中，於時刻t103，將輸入至動作電壓產生單元31(VPGM )之動作電壓控制信號VCTRL 之值切換成與編程電壓VPGM (k)對應之值，從而抑制選擇字元線WLSEL 之電壓變得較編程電壓VPGM (k)大。藉此，可抑制誤寫入之發生。
[電壓Vdelta ]  圖12之電壓Vdelta 之大小可適當調整。以下，參照圖13～圖16，對該方面進行說明。圖13～圖16係模式性波形圖，實線所示之波形表示選擇字元線WLSEL 之電壓，虛線所示之波形表示動作電壓產生單元31(VPGM )之電壓VOUT 。再者，圖13～圖16中示出圖11之N為5之例。
如圖13所示，電壓Vdelta 之大小亦可無關於循環次數n而為固定之大小。例如，亦可為於循環次數n為1之情形時，於步驟S103中動作電壓產生單元31(VPGM )之電壓VOUT 增大至編程電壓VPGM (1)＋電壓Vdelta 程度之大小為止，於步驟S104中減少至編程電壓VPGM (1)程度之大小為止。又，例如亦可為於循環次數n為2之情形時，於步驟S103中動作電壓產生單元31(VPGM )之電壓VOUT 增大至編程電壓VPGM (2)＋電壓Vdelta 程度之大小為止，於步驟S104中減少至編程電壓VPGM (2)程度之大小為止。以下同樣地，亦可使循環次數n增加至3～5，從而執行之後之動作。
又，如圖14所示，電壓Vdelta 之大小亦可設定為不大於特定之最大電壓。圖14中示出編程電壓VPGM (5)為此種最大電壓之例。於圖14之例中，循環次數n為4時之步驟S103之動作電壓產生單元31(VPGM )之電壓VOUT 與最大電壓一致。又，於循環次數n為5時之步驟S103中，動作電壓產生單元31(VPGM )之電壓VOUT 增大至編程電壓VPGM (5)程度之大小。
又，如圖15及圖16所示，編程電壓VPGM (n)＋電壓Vdelta (n)之大小亦可無關於循環次數n而為固定之大小。圖15及圖16中示出編程電壓VPGM (n)＋電壓Vdelta (n)之大小無關於循環次數n而為最大電壓之例。又，於圖15之例中，編程電壓VPGM (5)為最大電壓。另一方面，於圖16之例中，編程電壓VPGM (5)小於最大電壓。
[第2實施形態]  圖17係用以對第2實施形態之半導體記憶裝置進行說明之模式性波形圖。
於第1實施形態中，如參照圖12所說明般，於開始編程動作之時刻t103，輸入至動作電壓產生單元31(VPGM )之動作電壓控制信號VCTRL 之值切換為與編程電壓VPGM (k)對應之值。與此相對，於本實施形態中，如圖17所示，於自開始編程動作之時刻t103至期間Tdelta 之間，輸入至動作電壓產生單元31(VPGM )之動作電壓控制信號VCTRL 之值維持為與編程電壓VPGM (k)＋電壓Vdelta 對應之值。藉此，於圖17之例中，動作電壓產生單元31(VPGM )之電壓VOUT 再次增大至編程電壓VPGM (k)＋電壓Vdelta 程度。於期間Tdelta 結束之時刻t107，輸入至動作電壓產生單元31(VPGM )之動作電壓控制信號VCTRL 之值切換為與編程電壓VPGM (k)對應之值。伴隨於此，動作電壓產生單元31(VPGM )之電壓VOUT 減少。
根據此種方法，與第1實施形態之寫入動作相比，可實現更高速之寫入動作。
再者，於第2實施形態之寫入動作中，亦與第1實施形態同樣地，可適當調整電壓Vdelta 之大小。
[期間Tdelta ]  期間Tdelta 之長度亦可設定為選擇字元線WLSEL 之電壓不大於編程電壓VPGM (k)。例如，期間Tdelta 結束之時刻t107亦可設定為先於選擇字元線WLSEL 之電壓達到編程電壓VPGM (k)之時刻。
此外，圖17之期間Tdelta 之長度可適當調整。以下，參照圖18及圖19，對該方面進行說明。圖18及圖19係模式性波形圖，實線所示之波形表示選擇字元線WLSEL 之電壓，虛線所示之波形表示動作電壓產生單元31(VPGM )之電壓VOUT 。再者，圖18及圖19中示出圖11之N為5之例。
如圖18所示，期間Tdelta 之長度亦可無關於循環次數n而為固定之大小。又，如圖19所示，期間Tdelta (n)之長度例如亦可與循環次數n之增加相應地變大。
[第3實施形態]  圖20及圖21係用以對第3實施形態之半導體記憶裝置進行說明之模式性電路圖。
選擇字元線WLSEL 以何種程度之速度被充電有根據各種條件而產生差異之情形。
例如，如參照圖5所說明般，第1實施形態之半導體記憶裝置具備設置於基板100上之2個記憶胞陣列MCA。此處，根據基板100上之動作電壓產生單元31(圖31)、動作電壓輸出端子311(圖31)及電壓選擇電路24(圖31)等之佈局，有如下情形：與對一記憶胞陣列MCA執行寫入動作之情形相比，對另一記憶胞陣列MCA執行寫入動作之情形時，選擇字元線WLSEL 充電所需之時間會變長。
又，例如有如下情形：與對該等2個記憶胞陣列MCA中之一者執行寫入動作之情形相比，對2個記憶胞陣列MCA同時執行寫入動作之情形時，選擇字元線WLSEL 充電所需之時間會變長。
又，例如有如下情形：越是執行寫入動作之記憶體區塊MB配置於遠離周邊電路PC之位置之情形，則選擇字元線WLSEL 充電所需之時間越長。
又，例如如參照圖7所說明般，半導體柱120之XY平面處之外徑有根據Z方向上之位置而不同之情形。此處，有如下情形：越是與半導體柱120之外徑較大之部分對向之導電層110，則充電所需之時間越長。
此處，為了方便進行優選控制，有於該等情形時欲使導電層110之充電時間一致之情形。
因此，如圖20所示，於本實施形態中，於動作電壓產生單元31(VPGM )之動作電壓輸出端子311與接地端子之間連接有電容器330。藉此，可抑制充電時間之不均。
又，如圖21所示，本實施形態之電壓選擇部36'與第1實施形態之電壓選擇部36不同，具備並聯連接於動作電壓產生單元31(VPGM )之動作電壓輸出端子311與電壓選擇電晶體37之間之電阻元件361及電晶體362。又，根據上述各種條件，於欲縮短充電時間之情形時，於編程動作(圖11之步驟S104)中將連接於電晶體362之閘極電極之信號SW_P設為“H”狀態，從而將導電層110高速地充電。另一方面，於除此之外之情形時，於編程動作(圖11之步驟S104)中將連接於電晶體362之閘極電極之信號SW_P設為“L”狀態。再者，亦可代替電阻元件361而使用可變電阻元件，亦可多階段地控制信號SW_P。
又，亦可調整於第1實施形態及第2實施形態中所說明之電壓Vdelta 及期間Tdelta 之長度。即，於欲縮短充電時間之情形時，亦可將電壓Vdelta 及期間Tdelta 之至少一者設定得相對較大，於除此之外之情形時，亦可將電壓Vdelta 及期間Tdelta 之至少一者設定得相對較小。
[其他]  對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換及變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2019-41070號(申請日：2019年3月7日)為基礎申請之優先權。本申請係藉由參照該基礎申請而包含基礎申請之全部內容。
21:動作電壓產生模組 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 25:感測放大器 26:定序器 31:動作電壓產生單元 31a:升壓電路 31b:分壓電路 31c:比較器 32:區塊選擇線 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 36':電壓選擇部 37:電壓選擇電晶體 100:基板 101:絕緣層 110:導電層 120:半導體柱 120L:下側半導體柱 120U:上側半導體柱 121:芯部 122:半導體基部 123:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 140:導電層 141:絕緣層 311:動作電壓輸出端子 312:電源電壓輸入端子 313a:電晶體 313b:電晶體 314:電容器 315:AND電路 316a:位準偏移器 316b:位準偏移器 317:分壓端子 318:電阻元件 319:可變電阻元件 320:電流路徑 321:電阻元件 322:電晶體 323:電流路徑 330:電容器 361:電阻元件 362:電晶體 BL:位元線 CG:配線 Ch、Vy:接點 CLK:時脈信號 FB:反饋信號 MB:記憶體區塊 MC:記憶胞(記憶電晶體) MCA:記憶胞陣列 MS:記憶體串 PC:周邊電路 SB:子區塊構造體 SGD:汲極選擇線 SGS:源極選擇線 SHE:分斷槽 SL:源極線 ST:分斷槽 STD:汲極選擇電晶體 STS:源極選擇電晶體 SU:串單元 SUa:串單元 SUb:串單元 SUc:串單元 SUd:串單元 SW_P:信號 t101:時刻 t102:時刻 t103:時刻 t104:時刻 t105:時刻 t105:時刻 t106:時刻 t107:時刻 Tdelta:期間 VCTRL:動作電壓控制信號 Vdelta:電壓 VOFF:斷開電壓 VON:導通電壓 VON':導通電壓 VOUT:電壓 VOUT':電壓 VPASS:寫入通過電壓 VPGM:編程電壓 VREAD:讀出通過電壓 VREF:參照電壓 VVFY:驗證電壓 WL:字元線 WLSEL:選擇字元線
圖1係表示第1實施形態之半導體記憶裝置之構成之模式性方區塊圖。  圖2係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。  圖3係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。  圖4係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。  圖5係表示第1實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。  圖6係圖5之A所示之部分之模式性放大圖。  圖7係將圖6所示之構成於B-B'線處切斷並於箭頭方向上觀察所得之模式性剖視圖。  圖8係圖7之C所示之部分之模式性放大圖。  圖9係用以對第1實施形態之寫入動作進行說明之模式性剖視圖。  圖10係用以對第1實施形態之寫入動作進行說明之模式性剖視圖。  圖11係用以對第1實施形態之寫入動作進行說明之模式性流程圖。  圖12係用以對第1實施形態之寫入動作進行說明之模式性波形圖。  圖13係用以對第1實施形態之寫入動作進行說明之模式性波形圖。  圖14係用以對第1實施形態之寫入動作進行說明之模式性波形圖。  圖15係用以對第1實施形態之寫入動作進行說明之模式性波形圖。  圖16係用以對第1實施形態之寫入動作進行說明之模式性波形圖。  圖17係用以對第2實施形態之寫入動作進行說明之模式性波形圖。  圖18係用以對第2實施形態之寫入動作進行說明之模式性波形圖。  圖19係用以對第2實施形態之寫入動作進行說明之模式性波形圖。  圖20係表示第3實施形態之半導體記憶裝置之一部分構成之模式性電路圖。  圖21係表示第3實施形態之半導體記憶裝置之一部分構成之模式性電路圖。
t101:時刻
t102:時刻
t103:時刻
t104:時刻
t105:時刻
t105:時刻
t106:時刻
VCTRL:動作電壓控制信號
Vdelta:電壓
VOUT:電壓
VPASS:寫入通過電壓
VPGM:編程電壓
WLSEL:選擇字元線

Claims (17)

  1. 一種半導體記憶裝置，其具備：  第1記憶電晶體；  第1配線，其連接於上述第1記憶電晶體之閘極電極；  第1連接電晶體，其連接於上述第1配線；及  第2配線，其連接於上述第1連接電晶體；且  於對上述第1記憶電晶體之第1寫入動作之  第1時刻，上述第1配線之電壓成為第1電壓，上述第2配線之電壓成為大於上述第1電壓之第2電壓，  於上述第1時刻之後之第2時刻，上述第1配線之電壓成為大於上述第1電壓且小於上述第2電壓之第3電壓，上述第2配線之電壓成為大於上述第1電壓且小於上述第2電壓之第4電壓。
  2. 如請求項1之半導體記憶裝置，其具備對上述第1記憶電晶體供給電壓之周邊電路，  對上述周邊電路供給接地電壓及電源電壓，  上述第2電壓、上述第3電壓及上述第4電壓大於上述電源電壓。
  3. 如請求項1之半導體記憶裝置，其中  於上述第1寫入動作之  上述第1時刻及上述第2時刻之間之第3時刻，上述第1配線之電壓上升，  於上述第3時刻、或上述第3時刻及上述第2時刻之間之第4時刻，上述第2配線之電壓下降。
  4. 如請求項1之半導體記憶裝置，其中  於上述第1寫入動作之  上述第2時刻之後之第5時刻，上述第1配線之電壓成為小於上述第3電壓之第5電壓，上述第2配線之電壓成為大於上述第4電壓之第6電壓，  於上述第5時刻之後之第6時刻，上述第1配線之電壓成為大於上述第3電壓且小於上述第6電壓之第7電壓，上述第2配線之電壓成為大於上述第4電壓且小於上述第6電壓之第8電壓。
  5. 如請求項4之半導體記憶裝置，其中上述第6電壓大於上述第2電壓。
  6. 如請求項4之半導體記憶裝置，其中上述第2電壓及上述第4電壓之電壓差與上述第6電壓及上述第8電壓之電壓差大致一致。
  7. 如請求項4之半導體記憶裝置，其中上述第2電壓及上述第6電壓大致一致。
  8. 如請求項4之半導體記憶裝置，其中  於上述第1寫入動作之  上述第1時刻及上述第2時刻之間之第3時刻，上述第1配線之電壓上升，  於上述第3時刻及上述第2時刻之間之第4時刻，上述第2配線之電壓下降，  於上述第5時刻及上述第6時刻之間之第7時刻，上述第1配線之電壓上升，  於上述第7時刻及上述第6時刻之間之第8時刻，上述第2配線之電壓下降。
  9. 如請求項8之半導體記憶裝置，其中上述第7時刻至上述第8時刻之期間之長度，與上述第3時刻至上述第4時刻之期間之長度大致一致。
  10. 如請求項8之半導體記憶裝置，其中上述第7時刻至上述第8時刻之期間，較上述第3時刻至上述第4時刻之期間為長。
  11. 如請求項1至10中任一項之半導體記憶裝置，其具備：  第2記憶電晶體；  第3配線，其連接於上述第2記憶電晶體之閘極電極；  第2連接電晶體，其連接於上述第3配線；及  上述第2配線，其連接於上述第2連接電晶體；且  於對上述第2記憶電晶體之第2寫入動作之  第9時刻，上述第3配線之電壓成為小於上述第3電壓之第9電壓，上述第2配線之電壓成為大於上述第4電壓之第10電壓，  於上述第9時刻之後之第10時刻，上述第3配線之電壓成為大於上述第9電壓且小於上述第10電壓之第11電壓，上述第2配線之電壓成為大於上述第9電壓且小於上述第10電壓之第12電壓。
  12. 如請求項11之半導體記憶裝置，其具備：  基板；  第1記憶胞陣列，其設置於上述基板之第1區域；及  第2記憶胞陣列，其設置於上述基板之第2區域；且  上述第1記憶胞陣列包含上述第1記憶電晶體，  上述第2記憶胞陣列包含上述第2記憶電晶體。
  13. 如請求項11之半導體記憶裝置，其具備：  基板；  第1導電層，其於與上述基板之表面交叉之第1方向上與上述基板分開；及  第2導電層，其設置於上述基板及上述第1導電層之間；且  上述第1記憶電晶體及上述第2記憶電晶體之一者連接於上述第1導電層，另一者連接於上述第2導電層。
  14. 如請求項11之半導體記憶裝置，其中上述第10電壓大於上述第2電壓。
  15. 如請求項11之半導體記憶裝置，其中  於上述第1寫入動作之  上述第1時刻及上述第2時刻之間之第3時刻，上述第1配線之電壓上升，  於上述第3時刻及上述第2時刻之間之第4時刻，上述第2配線之電壓下降，  於上述第2寫入動作之  上述第9時刻及上述第10時刻之間之第11時刻，上述第3配線之電壓上升，  於上述第11時刻及上述第10時刻之間之第12時刻，上述第2配線之電壓下降，  上述第11時刻至上述第12時刻之期間，較上述第3時刻至上述第4時刻之期間為長。
  16. 如請求項11之半導體記憶裝置，其具備連接於上述第2配線之電容器。
  17. 如請求項11之半導體記憶裝置，其具備：  第1電阻元件及第3連接電晶體，其等並聯連接於上述第1連接電晶體及上述第2配線之間；及  第2電阻元件及第4連接電晶體，其等並聯連接於上述第2連接電晶體及上述第2配線之間。
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