CN111354391A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高速动作的半导体存储装置。实施方式的半导体存储装置具备：存储器串，包含第1存储器晶体管；第1字线，与第1存储器晶体管的栅极电极连接；源极线，与存储器串的一端连接；以及第1连接晶体管，与第1字线及源极线连接。

Description

半导体存储装置
相关申请案
本申请案享有以日本专利申请案2018-238456号(申请日：2018年12月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：存储器串，包含第1存储器晶体管；第1字线，与第1存储器晶体管的栅极电极连接；及源极线，与存储器串的一端连接。
发明内容
实施方式提供一种高速动作的半导体存储装置。
[解决问题的技术手段]
一实施方式的半导体存储装置具备：存储器串，包含第1存储器晶体管；第1字线，与第1存储器晶体管的栅极电极连接；源极线，与存储器串的一端连接；以及第1连接晶体管，与第1字线及源极线连接。
一实施方式的半导体存储装置具备：存储器串，包含第1存储器晶体管及第1选择晶体管；第1字线，与第1存储器晶体管的栅极电极连接；第1选择栅极线，与第1选择晶体管的栅极电极连接；及源极线，与存储器串的一端连接。在删除第1存储器晶体管的数据的删除动作的第1时点，第1字线的电压成为第1电压，第1选择栅极线的电压成为大于第1电压的第2电压，源极线的电压成为大于第2电压的第3电压。在第1时点之后的第2时点，第1字线的电压成为大于第1电压且小于第3电压的第4电压，第1选择栅极线的电压成为小于第3电压的第5电压。在第2时点之后的第3时点，源极线的电压成为小于第3电压的第6电压。
附图说明
图1是表示第1实施方式的半导体存储装置的局部构成的示意性等效电路图。
图2是表示第1实施方式的半导体存储装置的局部构成的示意性等效电路图。
图3是表示第1实施方式的半导体存储装置的构成例的示意性平面图。
图4是图3的局部放大图。
图5是图4的局部放大图。
图6是将图5所示的构造沿A-A'线切断并沿箭头方向进行观察所得的剖视图。
图7是用于说明第1实施方式的半导体存储装置的删除动作的波形图。
图8是用于说明第1实施方式的半导体存储装置的删除动作的电路图。
图9是用于说明第1实施方式的半导体存储装置的删除动作的电路图。
图10是用于说明第2实施方式的半导体存储装置的删除动作的波形图。
图11是用于说明第2实施方式的半导体存储装置的删除动作的电路图。
图12是表示第3实施方式的半导体存储装置的局部构成的示意性等效电路图。
图13是用于说明第3实施方式的半导体存储装置的删除动作的波形图。
图14是用于说明第3实施方式的半导体存储装置的删除动作的电路图。
图15是用于说明第3实施方式的半导体存储装置的删除动作的电路图。
图16是用于说明其它实施方式的电路图。
具体实施方式
接下来，参照附图详细地对实施方式的半导体存储装置进行说明。此外，以下实施方式仅为一例，并非意图限定本发明。
另外，在本说明书中，将相对于衬底表面平行的特定方向称作X方向，将相对于衬底表面平行且与X方向垂直的方向称作Y方向，将相对于衬底表面垂直的方向称作Z方向。
另外，在本说明书中，有时将沿特定面的方向称作第1方向，将沿该特定面且与第1方向交叉的方向称作第2方向，将与该特定面交叉的方向称作第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等表达以衬底为基准。例如，在所述第1方向与衬底表面交叉的情况下，将沿该第1方向远离衬底的朝向称作上，将沿第1方向靠近衬底的朝向称作下。另外，在针对某构成说到下表面或下端的情况下，意指该构成的衬底侧的面或端部，在说到上表面或上端时，意指该构成的与衬底为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称作侧面等。
另外，在本说明书中，在说到第1构成与第2构成“电连接”时，第1构成可与第2构成直接连接，第1构成也可经由配线、半导体部件或晶体管等与第2构成连接。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也与第3个晶体管“电连接”。
另外，在本说明书中，在说到第1构成与第2构成“电绝缘”时，意指例如在第1构成与第2构成之间设置有绝缘膜等而未设置将第1构成与第2构成连接的接点或配线等的状态。
另外，在本说明书中，在说到电路等使2条配线等“导通”时，有时意指例如该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径上，该晶体管等成为接通(ON)状态。
以下，参照附图对实施方式的半导体存储装置的电路构成进行说明。此外，以下附图是示意性附图，有时为了便于说明而省略部分构成。
[第1实施方式]
[电路构成]
图1是表示第1实施方式的半导体存储装置的局部构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MCA及控制存储单元阵列MCA的周边电路PC。
存储单元阵列MCA具备多个存储块MB。这些存储块MB分别具备多个串单元SU。这些串单元SU分别具备多个存储器串MS。这些存储器串MS的一端分别经由位线BL与周边电路PC连接。另外，这些存储器串MS的另一端分别经由共通的源极线SL与周边电路PC连接。
存储器串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、一个或多个虚设单元DC、多个存储单元MC、一个或多个虚设单元DC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS简称作选择晶体管(STD、STS)。
在本实施方式中，存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效应型晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量发生变化。此外，对与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别与1个存储块MB中的全部存储器串MS共通连接。
虚设单元DC是具备与存储单元MC相同构造的场效应型晶体管。但是，虚设单元DC并未用作存储器，在该方面与存储单元MC不同。此外，对与1个存储器串MS对应的多个虚设单元DC的栅极电极分别连接虚设字线DWL。这些虚设字线DWL分别与1个存储块MB中的全部存储器串MS共通连接。
选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效应型晶体管。对选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应设置，且与1个串单元SU中的全部存储器串MS共通连接。源极选择线SGS与1个存储块MB中的全部存储器串MS共通连接。
周边电路PC具备产生动作电压的动作电压产生电路21、解码地址数据的地址解码器22、根据地址解码器22的输出信号向存储单元阵列MCA传送动作电压的块选择电路23及电压选择电路24、与位线BL连接的感测放大器25、以及控制所述部件的定序器26。
动作电压产生电路21具备多个动作电压输出端子31。例如，动作电压产生电路21按照来自定序器26的控制信号，依序产生在进行针对存储单元阵列MCA的读出动作、写入动作及删除动作时施加给位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多个动作电压，并输出到多个动作电压输出端子31。
地址解码器22具备多个块选择线32及多个电压选择线33。例如，地址解码器22按照来自定序器26的控制信号依序参照地址寄存器的地址数据并解码该地址数据，将与地址数据对应的特定的块选择线32及电压选择线33设为“H”状态，将此外的块选择线32及电压选择线33设为“L”状态。
块选择电路23具备与存储块MB对应的多个块选择部34。所述多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。块选择晶体管35例如为场效应型耐压晶体管。块选择晶体管35的一端分别与对应的字线WL或选择栅极线(SGD、SGS)电连接。另一端分别经由配线CG及电压选择电路24与动作电压输出端子31电连接。栅极电极与对应的块选择线32共通连接。
电压选择电路24具备与字线WL、虚设字线DWL及选择栅极线(SGD、SGS)对应的多个电压选择部36。所述多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效应型耐压晶体管。电压选择晶体管37的一端分别经由配线CG及块选择电路23与对应的字线WL或选择栅极线(SGD、SGS)电连接。另一端分别与对应的动作电压输出端子31电连接。栅极电极分别与对应的电压选择线33连接。
感测放大器25与多个位线BL连接。感测放大器25具备例如与位线BL对应的多个感测放大器单元。感测放大器单元分别具备：钳位晶体管，基于动作电压产生电路21中产生的电压对位线BL进行充电；感测节点，与钳位晶体管连接；数据锁存器；及感测电路，根据感测节点的电压或电流使数据锁存器保存“H”或“L”的数据。另外，感测放大器单元具备多个其它数据锁存器及逻辑电路。逻辑电路例如在进行读出动作时参照数据锁存器所保存的数据而特定出存储单元MC所保存的数据。另外，例如在进行写入动作时参照数据锁存器所保存的数据而控制位线BL的电压。
定序器26根据所输入的命令及半导体存储装置的状态向动作电压产生电路21、地址解码器22及感测放大器25输出控制信号。例如，定序器26按照时钟信号依序参照命令寄存器的命令数据，解码该命令数据，并输出到构成动作电压产生电路21、地址解码器22及感测放大器25的多个晶体管的栅极电极等。
图2是表示第1实施方式的半导体存储装置的局部构成的示意性等效电路图。
本实施方式的半导体存储装置除参照图1所说明的构成以外还具备均衡电路EQ1。均衡电路EQ1例如用于从删除动作恢复的恢复动作，该删除动作用于删除存储单元MC所存储的用户数据。更具体来说，例如用于使删除动作中施加给源极线SL等的电压放电的动作。
均衡电路EQ1具备分别与多条配线CG连接的多个晶体管41、分别与多个晶体管41连接的多个晶体管42、及与所述多个晶体管42共通连接的配线n1。另外，在图2的例子中，对所述多个晶体管41及多个晶体管42的栅极电极连接有共通的配线GEQ。
配线n1与源极线SL连接。源极线SL经由耐压晶体管43与源极线驱动器SD连接。
晶体管41及晶体管42例如为场效应型耐压晶体管。另外，晶体管41及晶体管42例如为N通道型晶体管。但是，晶体管41及晶体管42也可为P通道型晶体管。另外，例如，晶体管41是增强型晶体管，晶体管42是耗尽型晶体管。在该情况下，晶体管41的阈值电压大于晶体管42的阈值电压。另外，晶体管42的耐压大于晶体管41的耐压。
[构成例]
图3是表示第1实施方式的半导体存储装置的构成例的示意性平面图。在图3中，例示衬底S及设置在衬底S上的各构成的配置。在衬底S的表面设置有存储器区域MA及周边区域PA。
存储器区域MA被划分成在Y方向及X方向各排列4个的共计16个小区域。在这16个小区域，分别设置有存储单元阵列MCA、设置在存储单元阵列MCA的Y方向的两端的块选择电路23(图1)、及设置在各存储单元阵列MCA的X方向的一端的感测放大器25(图1)。
另外，在存储器区域MA还设置有在Y方向排列4个、在X方向上排列2个的共计8个小区域。在这8个小区域，分别设置有均衡电路EQ1(图2)及多个源极线驱动器SD(图2)。这些均衡电路EQ1及源极线驱动器SD分别与排列在X方向上的2个存储单元阵列MCA对应设置。此外，该小区域除均衡电路EQ1及多个源极线驱动器SD以外也可包含定序器26的一部分。
在周边区域PA，以在X方向上排列的方式设置有电压选择电路24、定序器26及焊盘电极部27。焊盘电极部27具备用于输入输出用户数据、地址数据及命令数据的多个焊盘电极PIO、及用于电力供给的焊盘电极PVCC、PVDD(未图示)、PVSS。对焊盘电极PVCC供给电压VCC作为电源电压。对焊盘电极PVDD供给小于电压VCC的电压VDD作为电源电压。对焊盘电极PVSS供给小于电压VDD的电压VSS作为电源电压。此外，对焊盘电极PVSS供给例如0V左右的电压作为接地电压。
另外，设置在存储器区域MA及周边区域PA的各构成经由多条配线W1、多条配线W2等而连接。多条配线W1例如设置在周边区域PA，并在X方向上延伸。一部分配线W1例如与焊盘电极PVCC、焊盘电极PVDD或焊盘电极PVSS、电压选择电路24及定序器26连接，传送从焊盘电极PVCC、焊盘电极PVDD或焊盘电极PVSS供给的电力。一部分配线W1用作所述配线CG(图1)的一部分。多条配线W2例如设置在存储器区域MA，并在Y方向上延伸。一部分配线W2例如与配线W1连接，用于传送电力。一部分配线W2用作所述配线CG(图1)的一部分。此外，配线W2的电阻值小于配线W1的电阻值。
图4是图3的局部放大图。如图4所示，各存储单元阵列MCA具备在X方向上排列的多个存储块MB。另外，各存储块MB具备在X方向上排列的4个串单元SU。
另外，如图4所示，在衬底S的表面设置有N型阱106。另外，在设置有N型阱106的区域中与存储单元阵列MCA对应的区域，设置有P型阱105。在像图3那样在存储器区域MA设置16个存储单元阵列MCA的情况下，在存储器区域MA设置例如16个P型阱105。
图5是图4的局部放大图。如图5所示，各串单元SU具备呈锯齿状配置的多个存储器串MS。另外，于在X方向上相邻的2个串单元SU之间设置有源极线SL。另外，在源极线SL与串单元SU之间设置有绝缘层SW。
图6是将图5所示的构造沿A-A'线切断并沿箭头方向进行观察所得的剖视图。在图6中图示有衬底S、设置在衬底S的上方的存储单元阵列MCA、设置在存储单元阵列MCA的上方的金属配线层M1、及设置在金属配线层M1的上方的金属配线层M2。
衬底S例如为由单晶硅(Si)等构成的半导体衬底。如上所述，在衬底S的表面设置有N型阱106。另外，在N型阱106的一部分设置有P型阱105。
存储单元阵列MCA具备在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体层120、及设置在导电层110及半导体层120之间的栅极绝缘膜130。
导电层110例如为包含氮化钛(TiN)及钨(W)的导电性积层膜。另外，于在Z方向上相邻的2个导电层110之间设置有氧化硅(SiO2)等的绝缘膜101。
多个导电层110中设置在最下层的一个或多个导电层110作为源极选择线SGS(图1)及源极选择晶体管STS(图1)的栅极电极发挥功能。另外，多个导电层110中位于比最下层的导电层更靠上方的一个或多个导电层110作为虚设字线DWL(图1)及虚设单元DC(图1)的栅极电极发挥功能。另外，多个导电层110中位于比作为虚设字线DWL(图1)及虚设单元DC(图1)的栅极电极发挥功能的导电层更靠上方的多个导电层110作为字线WL(图1)及存储单元MC(图1)的栅极电极发挥功能。另外，多个导电层110中位于比作为字线WL(图1)及存储单元MC(图1)的栅极电极发挥功能的导电层更靠上方的一个或多个导电层110作为虚设字线DWL(图1)及虚设单元DC(图1)的栅极电极发挥功能。另外，多个导电层110中设置在最上层的一个或多个导电层110作为漏极选择线SGD(图1)及漏极选择晶体管STD(图1)的栅极电极发挥功能。
半导体层120例如为包含多晶硅(Si)的圆筒状半导体层。半导体层120作为漏极选择晶体管STD、虚设单元DC、存储单元MC及源极选择晶体管STS的通道区域发挥功能。在半导体层120的中心部分设置有氧化硅等的核心绝缘层121。在半导体层120的上端设置有包含多晶硅及磷(P)等N型杂质的覆盖半导体层122。在覆盖半导体层122设置有在Z方向上延伸的接触电极123。在半导体层120的下端设置有单晶硅等的半导体层124。半导体层124作为源极选择晶体管STS的通道区域的一部分发挥功能。半导体层124的下端与衬底S的P型阱105连接。此外，在衬底S的P型阱105上也连接有源极线SL。
栅极绝缘膜130例如为绝缘性积层膜，该绝缘性积层膜包含氧化硅等的隧道绝缘膜、氮化硅(Si3N4)等的电荷储存膜及氧化硅等的阻挡绝缘膜。但是，栅极绝缘膜130例如也可不为电荷储存膜而包括包含多晶硅等的浮动栅极。此外，在半导体层124与最下层的导电层110之间设置有氧化硅等的栅极绝缘膜131。
金属配线层M1包含多个配线部件。所述多个配线部件例如为包含氮化钛及铜(Cu)的导电性积层膜。金属配线层M1所含的多个配线部件例如用作位线BL(图1)及配线W1(图3)的一部分。位线BL经由接触电极Cb与接触电极123连接。
金属配线层M2包含多个配线部件。所述多个配线部件例如为包含氮化钛及铝(Al)的导电性积层膜。金属配线层M2所含的多个配线部件例如用作焊盘电极PVCC、PVDD、PVSS、配线W1的一部分及配线W2。此外，金属配线层M2所含的配线部件的电阻值小于金属配线层M1所含的配线部件的电阻值。
[删除动作]
接下来，参照图7～图9对第1实施方式的半导体存储装置的删除动作进行说明。图7是表示删除动作中的字线WL等的电压的波形图。图8、图9是表示删除动作中施加给字线WL等的电压的电路图。此外，图8及图9分别与图7所示的时点t101～t102、及时点t102～t103对应。
在图7的时点t101～t102，对存储单元阵列MCA供给电压，删除存储单元MC所存储的用户数据。
例如，在时点t101～t102，对字线WL施加电压VSS，对源极线SL施加电压VERA，对虚设字线DWL及选择栅极线(SGD、SGS)施加电压VERA'。电压VSS例如为0V左右的电压。电压VERA是大于电压VSS的电压，例如为20V左右的电压。电压VERA'是大小在电压VSS与电压VERA之间的电压，例如为15V左右的电压。
通过施加这种电压，在半导体层120(图6)的外周面形成电洞的通道，存储器串MS中的各晶体管的通道与衬底S表面的P型阱105电连接。另外，栅极绝缘膜130中的电荷储存膜所含的电子被吸引到通道。
此外，如图8所示，经由电压选择电路24进行针对字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压施加。也就是说，对动作电压产生电路21(图1)的多个动作电压输出端子31中的第1动作电压输出端子31输出电压VSS。另外，由动作电压产生电路21产生电压VERA'并输出到第2动作电压输出端子31。另外，将所选择的块选择线32及电压选择线33设为“H”状态，将块选择电路23中的块选择晶体管35及电压选择电路24中的电压选择晶体管37设为接通状态，使与字线WL对应的配线CG与所述第1动作电压输出端子31导通，使与虚设字线DWL及选择栅极线(SGD、SGS)对应的配线CG与所述第2动作电压输出端子31导通。
另外，如图8所示，经由源极线驱动器SD进行针对源极线SL的电压施加。也就是说，从源极线驱动器SD输出电压VERA，对耐压晶体管43的栅极电极施加电压VON使耐压晶体管43为接通状态，向源极线SL传送电压VERA。
此外，此时，对配线GEQ施加电压VOFF。由此，均衡电路EQ1所含的多个晶体管41及多个晶体管42成为断开状态。
在图7的时点t102～t103，执行进行源极线SL等的放电的恢复动作。
例如，在时点t102～t103，如图7及图9所示，将电压选择线33设为“L”状态而使电压选择电路24中的电压选择晶体管37全部为断开状态，将配线CG从动作电压产生电路21的动作电压输出端子31分离。另外，从源极线驱动器SD输出电压VSS，对耐压晶体管43的栅极电极施加电压VON使耐压晶体管43为接通状态，向源极线SL传送电压VSS。另外，对配线GEQ施加电压VON。由此，均衡电路EQ1所含的多个晶体管41及多个晶体管42成为接通状态，多条配线CG与源极线SL导通。此外，也可对配线GEQ施加电压VERA。另外，施加给耐压晶体管43的栅极电极的电压也可充分小于电压VERA。另外，从源极线驱动器SD输出的电压也可为电压VDD或电压VCC而非电压VSS。
当施加这种电压时，如图7所示，源极线SL的电压逐渐减小。其原因在于：源极线SL中的电荷经由耐压晶体管43及源极线驱动器SD被释放出。
另外，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压逐渐增大。其原因在于：源极线SL中的电荷经由均衡电路EQ1流入到字线WL、虚设字线DWL及选择栅极线(SGD、SGS)。字线WL与源极线SL的电压差较大，因此字线WL的电压相对急剧地增大。另一方面，虚设字线DWL及选择栅极线(SGD、SGS)与源极线SL的电压差相对较小，因此这些配线的电压相对平缓地增大。
经过一定时间后，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压开始逐渐减小。其原因在于：字线WL、虚设字线DWL及选择栅极线(SGD、SGS)与源极线SL的电压差相对变小，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)中的电荷也经由耐压晶体管43及源极线驱动器SD被释放出。
此外，字线WL的电压基本上为虚设字线DWL及选择栅极线(SGD、SGS)的电压以下。另外，虚设字线DWL及选择栅极线(SGD、SGS)的电压基本上为源极线SL的电压以下。
另外，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压持续增大多久也可根据配线而异。另外，在各配线中，电压增大时间有短于电压减小时间的倾向。
[效果]
接下来，对第1实施方式的半导体存储装置的效果进行说明。
为了实现高速动作的半导体存储装置，理想为缩短图7中例示为时点t102～t103的恢复动作所需的时间。为此，理想为使源极线SL的电荷高速释放而使源极线SL的电压高速减小。然而，如果使源极线SL的电压高速减小，则有因电容耦合导致字线WL等的电压也减小的情况。此处，如图7所例示，在时点t101～t102，对字线WL施加有0V左右的电压，因此如果字线WL的电压减小，则有字线WL的电压成为负电压的情况。在这种情况下，有块选择晶体管35等产生故障等的情况。
此处，本实施方式的半导体存储装置像参照图2所说明的那样具备均衡电路EQ1。另外，均衡电路EQ1具备与字线WL及源极线SL连接的晶体管41及晶体管42。根据这种构成，可像参照图7所说明的那样通过源极线SL的电荷对字线WL等进行充电。由此，可抑制使源极线SL的电压高速减小时字线WL的电压减小。由此，可在不使块选择晶体管35等产生故障等的情况下缩短恢复动作所需的时间。
另外，在本实施方式中，像参照图2所说明的那样，均衡电路EQ1具备连接在配线CG及源极线SL之间的增强型晶体管41及耗尽型晶体管42。此处，如上所述，晶体管41的阈值电压大于晶体管42的阈值电压。因此，可利用晶体管41较好地抑制字线WL及源极线SL之间的漏电流。另外，晶体管42的耐压大于晶体管41的耐压。因此，可利用晶体管42提升耐压。
另外，在本实施方式中，像参照图3所说明的那样，存储器区域MA被划分成多个小区域。另外，在存储器区域MA设置有与所述多个小区域对应设置的多个均衡电路EQ1。根据这种构成，与例如将均衡电路EQ1设置在周边区域PA的情况相比，可较好地对字线WL等进行充电。其原因在于：可缩短经由均衡电路EQ1将字线WL等与源极线SL等连接的电流路径，可降低这种电流路径的电阻值。
[第2实施方式]
接下来，参照图10及图11对第2实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标附与第1实施方式相同的符号并省略说明。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。
第2实施方式的删除动作的时点t201～t202的动作与第1实施方式的删除动作的时点t101～t102的动作(图7、图8)同样地进行。
时点t202～t203的动作与第1实施方式的删除动作的时点t102～t103的动作(图7、图9)大致同样地进行。但是，在时点t202～t203，如图10及图11所示，将从源极线驱动器SD供给的电压维持在VERA。而且，将该电压VERA经由耐压晶体管43持续供给到源极线SL。由此，如图10所示，开始字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的充电，另一方面，源极线SL的放电尚未进行。
时点t203～t204的动作与第1实施方式的删除动作的时点t101～t102的动作(图7、图9)同样地进行。由此，进行源极线SL的放电。
根据这种方法，可在开始源极线SL的放电前预先对字线WL等进行充电。因此，与第1实施方式相比可更好地抑制块选择晶体管35等的故障。
另外，在图10中，在字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压饱和前，在时点t203开始源极线SL的放电。根据这种形态，可相对缩短恢复动作所需的时间。
然而，例如也可在时点t202～t203之间使字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压饱和。在这种情况下，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压增大到VERA程度。在这种情况下，也认为：在时点t203及时点t204，字线WL、虚设字线DWL及选择栅极线(SGD、SGS)的电压高于源极线SL的电压。
[第3实施方式]
接下来，参照图12～图15对第3实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标附与第1实施方式相同的符号并省略说明。
第3实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。然而，如图12所示，第2实施方式的半导体存储装置具备均衡电路EQ2而非均衡电路EQ1(图2)。均衡电路EQ2与均衡电路EQ1同样地配置。也就是说，像参照图3例示的那样，与在X方向上排列的2个存储单元阵列MCA对应地在存储器区域MA配置多个。此外，在图12中，对虚设字线DWL中位于漏极选择线SGD及字线WL之间的虚设字线标附符号“DWLd”。同样地，对位于源极选择线SGS及字线WL之间的虚设字线标附符号“DWLs”。
均衡电路EQ2具备分别与多条配线CG连接的多个晶体管44及与所述多个晶体管44共通连接的配线n2。晶体管44例如为场效应型耐压晶体管，为增强型晶体管。另外，对与字线WL对应的多个晶体管44的栅极电极连接有共通的配线GEQ1。另外，对与虚设字线DWLd、DWLs对应的多个晶体管44的栅极电极连接有共通的配线GEQ2。另外，对与选择栅极线(SGD、SGS)对应的多个晶体管44的栅极电极连接有共通的配线GEQ3。
配线n2经由晶体管45、46与焊盘电极PVCC连接。晶体管45及晶体管46例如为场效应型耐压晶体管。另外，晶体管45及晶体管46例如为N通道型晶体管。另外，例如，晶体管45为耗尽型晶体管，晶体管46为增强型晶体管。
[删除动作]
接下来，参照图13～图15对第3实施方式的半导体存储装置的删除动作进行说明。图13是表示删除动作中的字线WL等的电压的波形图。图14、图15是表示是删除动作中施加给字线WL等的电压的电路图。此外，图14及图15分别与图13所示的时点t301～t302、及时点t302～t303对应。
在图13的时点t301～t302，对存储单元阵列MCA供给电压，删除存储单元MC所存储的用户数据。
例如，在时点t301～t302，对字线WL施加电压VSS，对源极线SL施加电压VERA，对源极选择线SGS及虚设字线DWLs施加电压VERA'，对漏极选择线SGD及虚设字线DWLd施加电压VCGRV。电压VCGRV是大小在电压VSS与电压VCC之间的电压。
如图14所示，经由电压选择电路24进行针对字线WL、虚设字线DWLd、DWLs及选择栅极线(SGD、SGS)的电压施加。另外，虽省略图示，但针对源极线SL的电压施加係经由源极线驱动器SD进行。此外，此时，对配线GEQ1、GEQ2、GEQ3、及晶体管45、46的栅极电极施加电压VOFF。
在图13的时点t302～t303，执行进行源极线SL等的放电的恢复动作。
例如，在时点t302～t303，如图15所示，经由电压选择电路24对字线WL、漏极选择线SGD及虚设字线DWLd施加电压VCC，对源极选择线SGS及虚设字线DWLs施加电压VERA'。另外，虽省略图示，但经由源极线驱动器SD对源极线SL施加电压VCC。另外，对配线GEQ1及晶体管45、46的栅极电极施加电压VON，对配线GEQ2、GEQ3施加电压VOFF。
当施加这种电压时，如图13所示，源极线SL的电压逐渐减小。其原因在于：源极线SL中的电荷经由耐压晶体管43及源极线驱动器SD被释放出。
另外，字线WL、漏极选择线SGD及虚设字线DWLd的电压增大，在大小为电压VCC左右饱和。其原因在于：经由均衡电路EQ2及电压选择电路24对这些配线进行充电。
源极选择线SGS及虚设字线DWLs的电压在一定时期内维持在电压VERA'。当源极线SL的放电继续进行，源极线SL的电压变得小于电压VERA'时，源极选择线SGS及虚设字线DWLs的电压也与源极线SL的电压一起开始减小。
此外，在图13中，与第1实施方式同样地，示出同时开始源极线SL的放电及字线WL等的充电的例子。然而，在第3实施方式中也可与第2实施方式同样地在开始字线WL等的充电后开始源极线SL的放电。
[效果]
接下来，对第3实施方式的半导体存储装置的效果进行说明。
如上所述，为了实现高速动作的半导体存储装置，理想为使源极线SL的电压高速减小。然而，如果使源极线SL的电压高速减小，则有因电容耦合导致字线WL等的电压也减小而使字线WL的电压成为负电压的情况。
此处，为了抑制字线WL的电压成为负电压，考虑例如经由电压选择电路24对字线WL等供给电压。然而，有电压选择电路24及字线WL等之间的电流路径的电阻值相对较大的情况。例如，像参照图3所说明的那样，在将多个存储单元阵列MCA及电压选择电路24经由配线W1及配线W2连接的情况下，有存储单元阵列MCA到电压选择电路24的配线长度相对变长的情况。另外，如上所述，配线W1的电阻值大于配线W2的电阻值。
在这种情况下，有如下情况：即便与源极线SL的放电一起经由电压选择电路24进行字线WL等的充电，源极线SL的放电速度也远超过字线WL等的充电速度，而因电容耦合的影响导致字线WL的电压成为负电压。
因此，在本实施方式中，像参照图15所说明的那样，使用均衡电路EQ2进行字线WL的充电。如上所述，均衡电路EQ2配置在存储单元阵列MCA的附近，因此经由均衡电路EQ2的充电可比经由电压选择电路24的充电更高速地进行。
另外，在本实施方式中，像参照图13所说明的那样，在时点t301～t302，对漏极选择线SGD及虚设字线DWLd也施加相对较小的电压。因此，理想为不仅对字线WL也对漏极选择线SGD及虚设字线DWLd进行充电。
因此，在本实施方式中，像参照图15所说明的那样，除使用均衡电路EQ2进行字线WL的充电以外，还使用电压选择电路24进行漏极选择线SGD及虚设字线DWLd的充电。
此处，如上所述，有电压选择电路24及字线WL等之间的电流路径的电阻值相对较大的情况。然而，在本实施方式中，使用均衡电路EQ2进行字线WL的充电，因此相对高速地对与字线WL对应的配线CG进行充电。由此，可增大经由电压选择电路24流至漏极选择线SGD及虚设字线DWLd的电流的比率，而使漏极选择线SGD及虚设字线DWLd的充电高速化。
[其它实施方式]
以上的实施方式仅为例示，具体形态等可适当变更。
例如，在参照图3所说明的构成中，存储器区域MA被划分为在Y方向及X方向各排列4个的共计16个小区域，在各小区域设置有存储单元阵列MCA。然而，存储器区域MA也可被划分为2个小区域，也可被划分为4个小区域，也可被划分为其它数量的小区域。另外，在图3的例子中，周边区域PA设置在衬底S的端部，但周边区域PA也可设置在衬底S的中心附近。另外，在图3的例子中，均衡电路EQ1及源极线驱动器SD与2个小区域对应设置，但也可与1个小区域对应设置，也可与4个小区域对应设置，也可与其它数量的小区域对应设置。
另外，在参照图6所说明的构成中，半导体层120的下端经由衬底S的表面与源极线SL连接。然而，源极线SL也可与半导体层120的下端直接连接。在该情况下，源极线SL也可以在X方向及Y方向中的至少一个方向上延伸的方式构成。另外，在这种情况下，也可在衬底S与源极线SL之间设置块选择电路23或感测放大器25等构成周边电路的多个晶体管、接触电极及配线。
另外，像参照图7等所说明的那样，在第1实施方式的时点t101～t102及第2实施方式的时点t201～t202，对全部虚设字线DWL及全部选择栅极线(SGD、SGS)施加电压VERA'。相对于此，像参照图10等所说明的那样，在第3实施方式的时点t301～t302，对漏极选择线SGD及虚设字线DWLd施加电压VCGRV。然而，也可在第1实施方式的时点t101～t102及第2实施方式的时点t201～t202对漏极选择线SGD及虚设字线DWLd施加电压VCGRV，也可在第3实施方式的时点t301～t302对全部虚设字线DWL及全部选择栅极线(SGD、SGS)施加电压VERA'。
另外，如图16所示，存储器串MS也可包含多个虚设单元DC0、DC1、DC2、及多个选择晶体管STS0、STS1、STS2。在该情况下，与多个虚设单元DC0、DC1、DC2的栅极电极连接的多个虚设字线DWLs0、DWLs1、DWLs2可独立地进行控制，也可一起进行控制。同样地，与多个选择晶体管STS0、STS1、STS2的栅极电极连接的多个源极选择线SGS0、SGS1、SGS2可独立地进行控制，也可一起进行控制。在图16中例示有在第1实施方式的时点t101～t102对多个字线施加电压VSS、对多个源极选择线SGS0、SGS1、SGS2及多个虚设字线DWLs0、DWLs1施加电压VERA'、对虚设字线DWLs施加电压VERA”的情况。电压VERA”是大小在电压VSS与电压VERA之间的电压。此外，图16是对源极侧的构成进行例示，但漏极侧的构成也同样。
另外，像参照图12所说明的那样，在第3实施方式的均衡电路EQ2中，对与虚设字线DWLd、DWLs对应的多个晶体管44的栅极电极连接有共通的配线GEQ2。另外，对与选择栅极线(SGD、SGS)对应的多个晶体管44的栅极电极连接有共通的配线GEQ3。然而，例如也可对与虚设字线DWLd、DWLs对应的多个晶体管44的栅极电极分别连接电独立的配线。同样地，也可对与选择栅极线(SGD、SGS)对应的多个晶体管44的栅极电极分别连接电独立的配线。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出，并非意图限定发明的范围。这些新颖的实施方式可以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
MC 存储单元
MCA 存储单元阵列
MS 存储器串
EQ1、EQ2 均衡电路

Claims (7)

1.一种半导体存储装置，具备：
存储器串，包含第1存储器晶体管；
第1字线，与所述第1存储器晶体管的栅极电极连接；
源极线，与所述存储器串的一端连接；及
第1连接晶体管，与所述第1字线及所述源极线连接。
2.根据权利要求1所述的半导体存储装置，具备：
第1选择晶体管，包含在所述存储器串中；
第1选择栅极线，与所述第1选择晶体管的栅极电极连接；及
第2连接晶体管，与所述第1选择栅极线及所述源极线连接。
3.根据权利要求1或2所述的半导体存储装置，
具备连接在所述第1连接晶体管及所述源极线之间的第3连接晶体管，且
所述第1连接晶体管为增强型晶体管，
所述第3连接晶体管为耗尽型晶体管。
4.根据权利要求1或2所述的半导体存储装置，具备：
衬底；
多个存储单元阵列，设置在所述衬底上，排列在互相交叉的第1方向及第2方向上；及
多个第1电路，与所述多个存储单元阵列对应地设置在所述衬底的表面上；且
所述多个存储单元阵列分别包含所述存储器串，
所述多个第1电路分别包含所述第1连接晶体管。
5.一种半导体存储装置，具备：
存储器串，包含第1存储器晶体管及第1选择晶体管；
第1字线，与所述第1存储器晶体管的栅极电极连接；
第1选择栅极线，与所述第1选择晶体管的栅极电极连接；及
源极线，与所述存储器串的一端连接；且
关于删除所述第1存储器晶体管的数据的删除动作，
在该删除动作的第1时点，所述第1字线的电压成为第1电压，所述第1选择栅极线的电压成为大于所述第1电压的第2电压，所述源极线的电压成为大于所述第2电压的第3电压，
在所述第1时点之后的第2时点，所述第1字线的电压成为大于所述第1电压且小于所述第3电压的第4电压，所述第1选择栅极线的电压成为小于所述第3电压的第5电压，
在所述第2时点之后的第3时点，所述源极线的电压成为小于所述第3电压的第6电压。
6.根据权利要求5所述的半导体存储装置，其中
在所述第3时点，所述第1字线的电压成为小于所述第4电压的第7电压，所述第1选择栅极线的电压成为小于所述第5电压的第8电压。
7.根据权利要求6所述的半导体存储装置，其中
在所述第2时点，所述源极线的电压成为大于所述第6电压的第9电压。
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