TW201705146A - 半導體記憶裝置 - Google Patents

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TW201705146A
TW201705146A TW105107383A TW105107383A TW201705146A TW 201705146 A TW201705146 A TW 201705146A TW 105107383 A TW105107383 A TW 105107383A TW 105107383 A TW105107383 A TW 105107383A TW 201705146 A TW201705146 A TW 201705146A
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鈴木裕也
滋賀秀裕
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Abstract

本發明之實施形態係提供一種可提昇動作可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包括：第1區塊，其係包括包含第1記憶胞及第1選擇電晶體之第1記憶體串；第2區塊，其係包括包含第2記憶胞及第2選擇電晶體之第2記憶體串；源極線，其係電性連接於第1記憶體串及第2記憶體串；及控制部，其係於對第1記憶胞進行資料寫入之編程動作時，對第2選擇電晶體之閘極電極施加源極線之電壓。

Description

半導體記憶裝置 [相關申請案]
本申請享有以日本專利申請2015-49680號(申請日：2015年3月12日)為基礎申請之優先權。本申請藉由參照該基礎申請而包括基礎申請之全部內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知有三維地排列記憶胞而成之NAND快閃記憶體。
本發明之實施形態係提供一種可抑制消耗電流之半導體記憶裝置。
實施形態之半導體記憶裝置包括：第1區塊，其係包括包含第1記憶胞及第1選擇電晶體之第1記憶體串；第2區塊，其係包括包含第2記憶胞及第2選擇電晶體之第2記憶體串；源極線，其係電性連接於上述第1記憶體串及上述第2記憶體串；及控制部，其係於對上述第1記憶胞進行資料寫入之編程動作時，對上述第2選擇電晶體之閘極電極施加上述源極線之電壓。
1‧‧‧記憶體系統
20‧‧‧半導體基板
21‧‧‧絕緣膜
22(22-1~22-4)‧‧‧絕緣膜
23(23-1~23-3)‧‧‧半導體層
24(24-1~24-4)‧‧‧鰭型結構
25‧‧‧隧道絕緣膜
26‧‧‧電荷儲存層
27‧‧‧區塊絕緣膜
28‧‧‧導電膜
100‧‧‧NAND快閃記憶體
101‧‧‧半導體井
101a‧‧‧基板
101b‧‧‧井區域
101c‧‧‧擴散區域
101d‧‧‧擴散區域
110‧‧‧周邊電路
111‧‧‧定序器
112‧‧‧電荷泵
113‧‧‧暫存器
114‧‧‧驅動器
120‧‧‧內核部
130、230‧‧‧記憶胞陣列
131‧‧‧NAND串
140‧‧‧感測電路
141‧‧‧感測模組
150‧‧‧列解碼器
151、154‧‧‧驅動器
151a、151b、151c、151d、151e、151f、151g、152b、152c、152e、152f、152g、152h、152i、152j、152k、152l、153c、153d、153e、153f、153g、153h、154a、154b、154c、154d、154e‧‧‧電晶體
152、153‧‧‧位址解碼器&位準 偏移器
152a‧‧‧位址解碼器
152d、152m、153a、153i‧‧‧反相器
153b‧‧‧OR電路
160‧‧‧源極線驅動器
170‧‧‧井驅動器
200‧‧‧記憶體控制器
201‧‧‧主機介面電路
202‧‧‧內建記憶體
203‧‧‧處理機
204‧‧‧緩衝記憶體
205‧‧‧NAND介面電路
206‧‧‧ECC電路
300‧‧‧主機裝置
BLK(BLK0、BLK1、BLK2、……)‧‧‧區塊
BL(BL0~BL(n-1)，(n-1)為1以上之自然數)‧‧‧位元線
CELSRC、CELSRC_0~2‧‧‧源極線接點
CPWELL、CPWELL_0~1‧‧‧井接點
GR(GR1、GR2、GR3、GR4)‧‧‧串組
MT(MT0~MT7)‧‧‧記憶胞電晶體
N1、N3、N4、N6、N7、N8、N10、N11、N12、N13、N14、N17、N18、N19、N20、N22‧‧‧節點
ST1、ST2‧‧‧選擇電晶體
Selected BLK‧‧‧選擇區塊
SGD、SGD0~SGD3、SGDi、SGS、SGSi‧‧‧選擇閘極線
SGD_USEL、SGS_USEL、SSL、WL、WLi‧‧‧信號線
SGDi、SGSi‧‧‧選擇閘極線
SL、SL1、SL2‧‧‧源極線
SR(SR1~SR3)‧‧‧NAND串
SSL1~SSL4‧‧‧控制信號線
SU、SU0~SU3‧‧‧串單元
Unselected BLK‧‧‧非選擇區塊
WL、WL0~WL7‧‧‧字元線
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之構成之圖。
圖2係表示第1實施形態之NAND快閃記憶體之構成之方塊圖。
圖3係表示第1實施形態之記憶胞陣列之構成之電路圖。
圖4係表示第1實施形態之記憶胞陣列之構成之剖視圖。
圖5係表示第1實施形態之列解碼器之構成之方塊圖。
圖6係表示第1實施形態之位址解碼器/位準偏移器之構成之電路圖。
圖7係表示第1實施形態之寫入動作之流程圖。
圖8係表示第1實施形態之編程動作之波形圖。
圖9係表示第1實施形態之記憶胞陣列之構成之剖視圖。
圖10係表示比較例之記憶胞陣列之構成之剖視圖。
圖11係表示變化例1之編程動作之波形圖。
圖12係表示變化例2之編程動作之波形圖。
圖13係表示第2實施形態之列解碼器之構成之方塊圖。
圖14係表示第2實施形態之位址解碼器/位準偏移器之構成之電路圖。
圖15係表示第2實施形態之編程動作之波形圖。
圖16係表示第3實施形態之NAND快閃記憶體之構成之方塊圖。
圖17係表示第3實施形態之記憶胞陣列之構成之電路圖。
圖18係第3實施形態之記憶胞陣列之1個記憶體單元之立體圖。
圖19係第3實施形態之記憶胞陣列之2個記憶體單元之俯視圖。
圖20係沿著圖19中之6-6線之剖視圖。
圖21係沿著圖19中之7-7線之剖視圖。
圖22係沿著圖19中之8-8線之剖視圖。
圖23係表示第3實施形態之列解碼器之構成之圖。
以下，對於實施形態，參照圖式進行說明。於進行該說明時，遍及所有圖，對共同之部分標註共同之參照符號。
(第1實施形態)
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板之上方積層記憶胞電晶體而成之三維積層型NAND快閃記憶體為例進行說明。
〈關於記憶體系統之構成〉
首先，對於包含本實施形態之半導體記憶裝置之記憶體系統之構成，使用圖1進行說明。
如圖1所示，記憶體系統1具備NAND快閃記憶體100及記憶體控制器200。記憶體控制器200與NAND快閃記憶體100亦可例如藉由該等之組合而構成一個半導體裝置，作為該例，可列舉如SDTM卡般之記憶卡、或SSD(solid state drive，固態驅動器)等。又，記憶體系統1亦可為更具備主機裝置300之構成。
NAND快閃記憶體100係具備複數個記憶胞電晶體，且非揮發性地記憶資料。NAND快閃記憶體100之構成詳情隨後記述。
記憶體控制器200係回應來自主機裝置300之命令，對於NAND快閃記憶體100命令進行讀出、寫入、抹除等。
記憶體控制器200具備：主機介面電路201、內建記憶體(RAM，Random-Access Memory(隨機存取記憶體))202、處理機(CPU，Central Processing Unit(中央處理單元))203、緩衝記憶體204、NAND介面電路205、及ECC電路206。
主機介面電路201係經由控制器匯流排而與主機裝置300連接，且管理記憶體控制器200與主機裝置300之通信。繼而，主機介面電路201將自主機裝置300所接收之命令及資料分別傳送至CPU203及緩衝記憶體204。又，主機介面電路201回應CPU203之命令，將緩衝記憶體204內之資料傳送至主機裝置300。
NAND介面電路205係經由NAND匯流排而與NAND快閃記憶體 100連接。繼而，NAND介面電路205管理NAND快閃記憶體100與記憶體控制器200之通信。繼而，NAND介面電路205將自CPU203所接收之命令傳送至NAND快閃記憶體100。又，NAND介面電路205係於資料寫入時將緩衝記憶體204內之寫入資料傳送至NAND快閃記憶體100。進而，NAND介面電路205於資料讀出時，將自NAND快閃記憶體100讀出之資料傳送至緩衝記憶體204。
CPU203係控制記憶體控制器200整體之動作。例如，CPU203係於自主機裝置300接收到寫入命令時，發行基於NAND介面電路205之寫入命令。於讀出及抹除時亦情況相同。又，CPU203係執行耗損平均等管理NAND快閃記憶體100之各種處理。進而，CPU203係執行各種運算。例如，執行資料之加密處理或隨機化處理等。再者，如上所述，於主機裝置300包含於記憶體系統1之情形時，CPU203亦可管理記憶體系統1整體之動作。
ECC電路206係執行資料之錯誤訂正(ECC：Error Checking and Correcting，錯誤檢查和訂正)處理。即，ECC電路206係於資料之寫入時，基於寫入資料產生同位。繼而，ECC電路206於資料之讀出時，自上述同位產生校正子(syndrome)，檢查錯誤，且將錯誤訂正。再者，CPU203亦可具有ECC電路206之功能。
內建記憶體202係例如DRAM(Dynamic Random Access Memory(動態隨機存取記憶體))等半導體記憶體，且用作CPU203之作業區域。繼而，內建記憶體202保持用以管理NAND快閃記憶體100之韌體、或各種管理表格等。
〈關於半導體記憶裝置之構成〉
繼而，使用圖2，對半導體記憶裝置100之構成進行說明。
如圖2所示，NAND快閃記憶體100大體上具備周邊電路110及內核部120。
內核部120具備：記憶胞陣列130、感測電路140、列解碼器150、源極線驅動器160、及井驅動器170。
記憶胞陣列130具備複數個非揮發性記憶胞電晶體，且複數個非揮發性記憶胞電晶體分別與字元線及位元線相關聯。又，記憶胞陣列130具備複數個非揮發性記憶胞電晶體之集合即複數個(圖2之例為3個)之區塊BLK(BLK0、BLK1、BLK2、……)。區塊BLK各自具備串聯有記憶胞電晶體之NAND串131之集合即複數個串單元SU(SU0、SU1、SU2、……)。當然，記憶胞陣列130內之區塊數、或1區塊BLK內之串單元數為任意數字。
列解碼器150係將區塊位址或頁面位址解碼，選擇對應之區塊之任一個字元線。繼而，列解碼器150對選擇字元線及非選擇字元線，施加適當之電壓。
感測電路140具備複數個感測模組141，且於資料之讀出時，感測自記憶胞電晶體讀出至位元線之資料。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體。
源極線驅動器160係對源極線施加電壓。
井驅動器170係對形成有NAND串131之井區域施加電壓。
周邊電路110具備定序器111、電荷泵112、暫存器113、及驅動器114。
定序器111係控制NAND快閃記憶體100整體之動作。
驅動器114係按照定序器111之控制，將資料之寫入、讀出、及抹除所需之電壓供給至列解碼器150、感測電路140、源極線驅動器160及井驅動器170。
電荷泵112係將自外部所賦予之電源電壓升壓，將所需之電壓供給至驅動器114。
暫存器113係保持各種信號。例如，暫存器113係保持資料之寫入 或抹除動作之狀態，藉此，對控制器通知動作是否正常地完成。又，暫存器113亦可保持各種表格。
〈記憶胞陣列〉
繼而，使用圖3，對第1實施形態之記憶胞陣列130之構成之詳情進行說明。
如圖3所示，NAND串131各自包含例如8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，且非揮發性地保持資料。再者，記憶胞電晶體MT之個數不僅限於8個，亦可為16個、32個、48個、或64個、128個等，該數量並無限定。又，於不將記憶胞電晶體MT0~MT7進行區分之情形時，則簡稱為記憶胞電晶體MT。
複數個記憶胞電晶體MT係以串聯之方式配置於選擇電晶體ST1及ST2之間。
串單元SU0~SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3，且選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0~SGS3。相對於此，位於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別連接於字元線WL0~WL7。再者，於不將字元線WL0~WL7進行區分之情形時，則簡稱為字元線WL。
即，相對於字元線WL0~WL7於同一區塊BLK0內之複數個串單元SU0~SU3間共通地連接而言，選擇閘極線SGD、SGS即便為同一區塊BLK0內，亦於串單元SU0~SU3之每一者中獨立。
於第1實施形態中，區塊BLK0包含例如4個串單元SU(SU0~SU3)。其他之區塊BLK亦具有與區塊BLK0相同之構成。
又，記憶胞陣列130內矩陣狀地配置之NAND串131中位於同一列之NAND串131之選擇電晶體ST1之另一端係連接於任一個位元線BL(BL0~BL(n-1)，(n-1)為1以上之自然數)。又，位元線BL係遍及 複數個區塊BLK地連接於複數個NAND串131。又，選擇電晶體ST2之電流路徑之另一端係連接於源極線SL。源極線SL係例如遍及複數個區塊地連接於複數個NAND串131。
如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料係一次性地被抹除。相對於此，資料之讀取及寫入係於任一個區塊BLK之任一個串單元SU中之共通地連接於任一個字元線WL之複數個記憶胞電晶體MT中之每一個記憶胞電晶體MT中一次性地進行。將以此方式一次性地寫入之單位稱為「頁面」。
並非限定於以區塊為單位進行抹除之情形，作為其他之抹除方法，例如記載於稱為“非揮發性半導體記憶裝置”之2011年9月18日申請之美國專利申請13/235,389號。又，記載於稱為“非揮發性半導體記憶裝置”之2010年1月27日申請之美國專利申請12/694,690號。該等專利申請係其整體於本申請說明書中藉由參照而被引用。
關於記憶胞陣列130之構成，例如記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請12/407,403號。又，記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請12/679,991號”及稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請係其整體於本申請說明書中藉由參照而被引用。
〈源極線接點及井接點〉
對於本實施形態之NAND快閃記憶體100所具備之源極線接點CELSRC及井接點CPWELL，使用圖4進行說明。
如圖4所示，半導體基板101具備：p型半導體基板(未圖示)、n型半導體井101a、設置於半導體井101a之表面區域之p型井區域101b、 設置於井區域101b之表面區域之p型擴散區域101c、及設置於井區域101b之表面區域之n型擴散區域101d。
如圖4所示，記憶胞陣列130係包含板狀之複數個源極線接點CELSRC及板狀之複數個井接點CPWELL。井接點CPWELL係將p型擴散區域101C與配線層WRSub(未圖示)連接。源極線接點CELSRC係將n型井區域101b上與配線層WRsrc(未圖示)連接。
於井接點CPWELL_0、及井接點CPWELL_1之間，配置有串單元SU0~SU3。繼而，於各串單元SU間配置有源極線接點CELSRC_0~2。
再者，於不將源極線接點CELSRC_0~CELSRC_2進行區分之情形時，則簡稱為源極線接點CELSRC。又，於不將井接點CPWELL_0與CPWELL_1進行區分之情形時，則簡稱為井接點CPWELL。
於記憶胞陣列130內，半導體柱SP係相對於半導體基板101沿垂直方向(D3方向)延伸地設置。各電晶體MT、ST1、ST2係以該半導體柱SP為中心軸沿D3方向串聯連接。即，於包含半導體柱SP、多級地設置之字元線WL及選擇閘極線SGD、SGS之區域，配置有各電晶體MT、ST1、ST2。
〈列解碼器〉
繼而，使用圖5，對本實施形態之列解碼器150進行說明。列解碼器150係於記憶胞陣列130之每一區塊BLK具備驅動器151。
又，驅動器151具備位址解碼器/位準偏移器152、nMOS電晶體151a、151b、151c、151d、及151e。
位址解碼器/位準偏移器152係自定序器111接收信號BSTON，且自驅動器114接收信號VRDEC_SEL、VRDEC_USEL，自周邊電路110之未圖示之位址電路接收區塊位址。繼而，位址解碼器/位準偏移器152基於信號BSTON、信號VRDEC_SEL、及區塊位址，輸出信號 BLK_SEL。又，位址解碼器/位準偏移器152係基於信號BSTON、信號VRDEC_USEL、及區塊位址，將信號BLK_USEL輸出。
使用圖6，對位址解碼器/位準偏移器152之構成，具體地進行說明。如圖6所示，位址解碼器/位準偏移器152具備：位址解碼器152a、nMOS電晶體152b、152c、152f、152i、152l、pMOS電晶體152e、152g、152h、152j、152k、及反相器152d、152m。
基於位址解碼器152a之解碼結果，pMOS電晶體152e、152g、152j、及nMOS電晶體152i、152l成為接通狀態或斷開狀態。基於信號BSTON，nMOS電晶體152b、及152c成為接通狀態或斷開狀態。基於節點N7之電位，nMOS電晶體152f成為接通狀態或斷開狀態。基於節點N10之電位，pMOS電晶體152k成為接通狀態或斷開狀態。基於節點N11之電位，pMOS電晶體152h成為接通狀態或斷開狀態。信號VRDEC_SEL係供給至nMOS電晶體152f之汲極。信號VRDEC_USEL係供給至pMOS電晶體152g、及152j之源極。
〈第1實施形態之資料之寫入動作之詳情〉
繼而，按照圖7所示之流程圖，對本實施形態之半導體記憶裝置之資料之寫入動作(包含編程動作、及編程驗證動作之動作)進行說明。再者，下述所示之處理係主要藉由定序器111之控制而執行。
[S1001]
定序器111係判定是否自記憶體控制器200接收到編程指令、區塊位址、頁面之位址、編程開始指令。再者，以下為方便起見，而存在將編程指令、位址、資料、及編程開始指令總稱為「指令序列」之情形。
[S1002]
定序器111係於判定已接收到指令序列之情形時(步驟S1001，是)，將所接收之頁面之資料儲存於內核部120之未圖示之高速緩衝 記憶體。該高速緩衝記憶體係包含SRAM等，且儲存自記憶體控制器200所供給之資料、或由感測電路140偵測之驗證結果等。此後，定序器111使編程動作開始。
於以下描述中，將編程動作時之選擇區塊之驅動器151之動作、及非選擇區塊之驅動器151之動作分開進行說明。
〔關於選擇區塊之驅動器〕
首先，對編程動作時之選擇區塊之驅動器151之動作進行說明。
如圖8所示，首先，回應定序器111之命令，驅動器114於時刻T0~時刻T1中，將信號BSTON之電壓自“L(Low)”位準設為“H(High)”位準。
再者，於時刻T0中，回應定序器111之命令，驅動器114將信號VRDEC_SEL、VRDEC_USEL之電壓設為“VSS”。又，於時刻T0中，回應定序器111之命令，驅動器114將選擇閘極線SGDi、SGSi、信號SGD_USEL、SGS_USEL之電壓設為“VSS”。又，於時刻T0中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VSS”。又，於時刻T2中，回應定序器111之命令，井驅動器170將施加至井接點CPWELL之電壓設為“VSS”。
繼而，返回圖6，對時刻T0中之選擇區塊之位址解碼器/位準偏移器152之動作進行說明。如圖6所示，於選擇區塊之位址解碼器/位準偏移器152中，位址解碼器152a將“H”位準之信號作為對於所接收之區塊位址之解碼結果，供給至節點N4。繼而，於時刻T0中，因信號BSTON之電壓成為“H”位準，故電晶體152b、152c成為接通狀態。藉此，位址解碼器152a之解碼結果被輸出至節點N7，從而電晶體152f成為接通狀態。又，因節點N4成為“H”位準，故反相器152d將“L”位準之信號輸出至節點N6。藉此，電晶體152g成為接通狀態，電晶體152i成為斷開狀態。又，因節點N6成為“L”位準，故反 相器152m將“H”位準之信號供給至節點N12。因此，電晶體152j成為斷開狀態，電晶體152l成為接通狀態。藉此，節點N11連接於接地電位，成為“L”位準。其結果，電晶體152h成為接通狀態。
繼而，使用圖8，對時刻T1中之定序器111之動作進行說明。如圖8所示，於時刻T1中，回應定序器111之命令，驅動器114將信號VRDEC_SEL設為“VPGM+Vth”(VSS<VPGM)。又，回應定序器111之命令，驅動器114將信號VRDEC_USEL設為“VSGD+Vth”(VSS<VSGD<VPGM)。
繼而，返回圖6，對時刻T1中之選擇區塊之位址解碼器/位準偏移器152之動作進行說明。如圖6所示，於選擇區塊BLK之位址解碼器/位準偏移器152中，因於時刻T0~時刻T1之間，節點N7成為“H”位準，故於此期間電晶體152f成為接通狀態。因此，經由電晶體152f之源極及汲極，將電壓“VPGM+Vth”施加至節點N8。又，因於時刻T0~時刻T1之間，電晶體152e成為接通狀態，故經由電晶體152e之源極及汲極，將電壓“VPGM+Vth”供給至節點N7。
於時刻T1中，信號BSTON之電壓成為“L”位準，從而電晶體152b及152c成為斷開狀態。然而，自電晶體152e，被施加電壓“VPGM+Vth”。其結果，信號BSTON之電壓成為“L”位準後，電晶體152f亦維持接通狀態。藉此，信號BLK_SEL之電壓成為“VPGM+Vth”(“H”位準)。又，因於時刻T1中，節點N11維持“L”位準，故信號BLK_USEL之電壓成為“VSS”(“L”位準)。
即，電晶體151a、151b、及151c成為接通狀態，電晶體151d、及151e成為斷開狀態(參照圖5)。
藉此，選擇閘極線SGDi<3：0>被電性連接於記憶胞陣列130之選擇區塊BLK之選擇閘極線SGD<3：0>。又，選擇閘極線SGSi<3：0>被電性連接於記憶胞陣列130之選擇區塊BLK之選擇閘極線 SGS<3：0>。進而，信號線WLi<7：0>被電性連接於記憶胞陣列130之選擇區塊BLK之字元線WL<7：0>。
繼而，返回圖8，對時刻T2中之定序器111之動作進行說明。定序器111係如圖8所示，以時刻T2~時刻T4進行位元線之預充電動作。更具體而言，於時刻T2中，回應定序器111之命令，驅動器114將被選擇之選擇閘極線SGDi(selected SGD)之電壓設為“VSGD_PROG”(VSS<VSGD<VSGD_PROG<VPGM)，將選擇閘極線SGSi及非選擇之選擇閘極線SGDi(unselected SGD)之電壓設為“VSS”。又，於時刻T2中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VCELSRC”(VSS<VCELSRC<VSGD<VSGD_PROG<VPGM)。
於時刻T3中，回應定序器111之命令，驅動器114將施加至選擇閘極線SGD(selected SGD)之電壓設為“VSGD”。
繼而，於時刻T4中，回應定序器111之命令，驅動器114將施加至選擇區塊BLK中之選擇字元線WL_SEL及非選擇字元線WL_USEL之電壓設為“VPASS”(VSS<VCELSRC<VSGD<VSGD_PROG<VPASS<VPGM)。又，於時刻T5中，回應定序器111之命令，驅動器114將施加至選擇區塊BLK中之選擇字元線WL_SEL之電壓設為“VPGM”。
藉此，於被選擇之記憶胞中執行編程動作。繼而，儲存於未圖示之高速緩衝記憶體中之資料於記憶胞陣列130中被編程。
〔關於非選擇區塊之驅動器〕
繼而，對編程動作時之非選擇區塊之驅動器151之動作進行說明。使用圖6，對時刻T0中之非選擇區塊之位址解碼器/位準偏移器152之動作進行說明。如圖6所示，於非選擇區塊之位址解碼器/位準偏移器152中，位址解碼器152a將“L”位準之信號供給至節點N4。 因信號BSTON之電壓成為“H”位準，故電晶體152b及152c將“L”位準之信號供給至節點N7。因節點N4成為“L”位準，故反相器152d將“H”位準之信號輸出至節點N6。電晶體152i成為接通狀態，節點N10連接於接地電位。因節點N6成為“H”位準，故反相器152m將“L”位準之信號供給至節點N12。
如圖6所示，於有關非選擇區塊BLK之位址解碼器/位準偏移器152中，經由電晶體152j及152k，將信號VRDEC_USEL供給至節點N11(時刻T1)。因此，節點N11之電壓成為“VSGD+Vth”。藉此，信號BLK_USEL成為“VSGD+Vth”(“H”位準)。
藉此，有關非選擇區塊BLK之電晶體151a、151b、151c成為斷開狀態，電晶體151d、151e成為接通狀態(參照圖5)。
藉此，信號線SGD_USEL被電性連接於記憶胞陣列130之非選擇區塊BLK之選擇閘極線SGD<3：0>。又，信號線SGS_USEL被電性連接於記憶胞陣列130之非選擇區塊BLK之選擇閘極線SGS<3：0>。又，記憶胞陣列130之非選擇區塊BLK之字元線WL未連接於信號線WLi，故成為電性浮動狀態。
如上所述，非選擇區塊BLK之節點N1及節點N3係連接於產生信號SGS_USEL之驅動器(未圖示)。該驅動器係包含於驅動器114。如圖8所示，於時刻T2中，回應定序器111之命令產生信號SGS_USEL之驅動器產生電壓“VCELSRC”作為信號SGS_USEL。又，回應定序器111之命令，驅動器114將信號SGD_USEL之電壓設為“VSS”。又，於時刻T2中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VCELSRC”。
繼而，於時刻T4中，回應定序器111之命令，驅動器114將信號線WLi之電壓設為“VPASS”。於選擇區塊之字元線WL中連接有該信號線WLi，從而傳送電壓“VPASS”。繼而，非選擇區塊之字元線 WL未連接於信號線WLi而被切斷，從而成為電性浮動狀態。
如此般，本實施形態係於選擇區塊中，進行資料之編程動作之期間，如圖9所示，於非選擇區塊中，對選擇電晶體ST2之閘極電極SGS，施加與施加至源極線接點CELSRC之電壓相同之電壓“VCELSRC”。
[S1003]
繼而，回應定序器111之命令，列解碼器150將編程驗證電壓Vpvf適當地施加至選擇字元線WLn_SEL，執行編程驗證動作。
[S1004]
定序器111係判定編程驗證是否通過。若通過選擇頁面中之編程驗證(步驟S1004，是)，則對於該頁面之寫入動作結束。
[S1005]
定序器111係於判斷選擇頁面中之編程驗證未通過之情形時(步驟S1004，否)，判定對於該頁面之編程動作之循環數NWLn_loop是否達到最大值。定序器111係於判定循環數NWLn_loop已達到最大值之情形時(步驟S1005，是)，使對於該頁面之寫入動作結束。
[S1006]
於步驟S1005中，定序器111判定循環數NWLn_loop未達到最大值之情形時(步驟S1005，否)，定序器111將循環數NWLn_loop更新為NWLn_loop+1。
[S1007]
定序器111係使編程電壓VPGM僅增加DVPGM。繼而，定序器111使用經更新之編程電壓VPGM，重複進行步驟S1002之動作。
定序器111於判定已通過步驟S1004之驗證動作，或於步驟S1005中，判定循環數NWLn_loop為最大值之前，重複進行步驟S1002~S1007之動作。
〈關於第1實施形態之作用效果〉
根據上述實施形態，於編程動作時，定序器111對記憶胞陣列130之非選擇區塊之選擇電晶體之閘極電極，施加與施加至源極線接點之電壓相同之電壓。
且說，如圖10所示，於編程動作時，存在定序器111將施加至非選擇區塊之選擇閘極線SGS(Unselected block)之電壓設為“VSS”之情形。此時，如圖10所示，於源極線接點CELSRC與選擇電晶體ST2之間產生寄生電容。因此，存在編程動作時，導致源極線接點CELSRC充電所需之消耗電流變大之情形。
然而，於本實施形態之編程動作時，定序器111使施加至源極線接點CELSRC之“VCELSRC”施加至非選擇區塊之選擇電晶體ST2之閘極電極SGS。因此，與圖10所示之比較例之編程動作相比，於本實施形態之編程動作中，可抑制源極線接點CELSRC與選擇電晶體ST2之間之寄生電容。藉此，於編程動作時，可抑制源極線接點CELSRC充電所需之消耗電流。
再者，上述第1實施形態係於編程動作時，定序器111對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VSS”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
又，於上述第1實施形態中，定序器111係對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VCELSRC”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。即便該情形時，亦與比較例之編程動作相比，於編程動作時，可抑制源極線接點CELSRC充電所需之消耗電流。
又，於上述第1實施形態中，定序器111係於編程動作時，對非選 擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VCELSRC”，對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VSS”，但不僅限於此。例如，定序器111亦可於編程動作時，對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”，且對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VCELSRC”。
又，此時，定序器111亦可對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
又，於上述第1實施形態中，定序器111係對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VCELSRC”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
(變化例1)
繼而，對變化例1進行說明。再者，變化例1之記憶體裝置之基本構成及基本動作係與上述第1實施形態之記憶體裝置相同。因此，將對於上述第1實施形態中已說明之事項及可根據上述第1實施形態容易進行類推之事項之說明省略。
〈變化例1之資料之寫入動作之詳情〉
繼而，按照圖7之流程圖，對變化例1之半導體記憶裝置之資料寫入動作進行說明。再者，步驟S1002以外之步驟係與第1實施形態中已說明之動作相同。
[S1001]
NAND快閃記憶體100係進行與第1實施形態中已說明之動作相同之動作。
[S1002]
定序器111於判定接收指令序列之情形時(步驟S1001，是)，將 所接收之頁面之資料儲存於未圖示之高速緩衝記憶體。
繼而，定序器111使編程動作開始。
如下所述，使用圖11，對編程動作時之非選擇區塊之驅動器151之動作進行說明。再者，選擇區塊之驅動器151之動作係與第1實施形態之步驟S1002中已說明之動作相同。
〔關於非選擇區塊之驅動器〕
對編程動作時之非選擇區塊之驅動器151之動作進行說明。再者，時刻T0及時刻T1之定序器111之動作係與第1實施形態中已說明之時刻T0及時刻T1之定序器111之動作相同。
如圖11所示，於時刻T2中，回應定序器111之命令，驅動器114將施加至選擇閘極線SGD(Unselected block)之電壓設為“VSS”。於時刻T2中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VCELSRC”。又，定序器111於時刻T2中，將信號線SGS_USEL設為電性浮動狀態。藉此，連接於信號線SGS_USEL之非選擇區塊之選擇閘極線SGS<3：0>成為電性浮動狀態。
再者，時刻T3~時刻T5之定序器111之動作係與第1實施形態中已說明之時刻T3~時刻T5之NAND快閃記憶體100之動作相同。
如此般，於選擇閘極線SGS為電性浮動狀態之情形時，可抑制源極線接點CELSRC與選擇電晶體ST2之間之寄生電容。其結果，便可獲得與第1實施形態中已說明之效果相同之效果。
[S1003]~[S1007]
NAND快閃記憶體100係進行與第1實施形態中已說明之動作相同之動作。
定序器111於判定已通過步驟S1004之驗證動作，或於步驟S1005中判定循環數NWLn_loop為最大值之前，重複進行步驟S1002~S1007 之動作。
再者，上述變化例1係於編程動作時，定序器111對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VSS”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
又，於上述第2實施形態中，定序器111係於編程動作時，將非選擇區塊之選擇電晶體ST2之閘極電極SGS設為電性浮動狀態，對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VSS”，但不僅限於此。例如，定序器111亦可於編程動作時，對非選擇區塊之選擇電晶體ST2之閘極電極SGS施加電壓“VSS”，將非選擇區塊之選擇電晶體ST1之閘極電極SGD設為電性浮動狀態。又，此時，定序器111亦可對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
(變化例2)
繼而，對變化例2進行說明。再者，變化例2之記憶體裝置之基本構成及基本動作係與上述第1實施形態之記憶體裝置相同。因而，將對於上述第1實施形態中已說明之事項及可根據上述第1實施形態容易地進行類推之事項之說明省略。
〈變化例2之資料寫入動作之詳情〉
繼而，按照圖7之流程圖，對變化例2之半導體記憶裝置之資料寫入動作進行說明。再者，步驟S1002以外之步驟係與使用第1實施形態所說明之動作相同。
[S1001]
NAND快閃記憶體100進行與第1實施形態中已說明之動作相同之動作。
[S1002]
定序器111於判定接收指令序列之情形時(步驟S1001，是)，將所接收之頁面之資料儲存於未圖示之高速緩衝記憶體。
繼而，定序器111使編程動作開始。
如下所述，使用圖12對編程動作時之非選擇區塊之驅動器151之動作進行說明。再者，選擇區塊之驅動器151之動作係與第1實施形態之步驟S1002中已說明之動作相同。
〔關於非選擇區塊之驅動器〕
對編程動作時之非選擇區塊之驅動器151之動作進行說明。再者，時刻T0及時刻T1之動作係與第1實施形態中已說明之時刻T0及時刻T1之動作相同。
如圖12所示，於時刻T2中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VCELSRC”。又，於時刻T2中，回應定序器111之命令，井驅動器170將施加至井接點CPWELL之電壓設為“VCELSRC”。又，於時刻T2中，回應定序器111之命令，驅動器114將施加至選擇閘極線SGD(Unselected block)、及選擇閘極線SGS(Unselected block)之電壓設為“VSS”。
再者，時刻T3~時刻T5之動作係與第1實施形態中已說明之時刻T3~時刻T5之動作相同。
於本變化例中，定序器111係於選擇區塊中，進行資料之編程動作之期間，於非選擇區塊中，對井接點CPWELL，施加與施加至源極線接點CELSRC之電壓相同之電壓“VCELSRC”。
且說，如圖10所示，於編程動作時，存在定序器111將施加至非選擇區塊之井接點CPWELL之電壓設為“VSS”之情形。此時，於源極線接點CELSRC與基板101之間產生電位差，其結果，導致產生寄生電容。因此，存在當編程動作時，導致源極線接點CELSRC充電所需之消耗電流變大之情形。
然而，於變化例2中，在編程動作時，定序器111將施加至源極線接點之“VCELSRC”施加至非選擇區塊之井接點CPWELL。因此，與如上所述之比較例之編程動作相比，於本實施形態之編程動作中，可抑制源極線接點CELSRC與基板101之間之寄生電容。藉此，於編程動作時，可抑制源極線接點CELSRC充電所需之消耗電流。
[S1003]~[S1007]
定序器111進行與第1實施形態中已說明之動作相同之動作。
定序器111於判定已通過步驟S1004之驗證動作，或步驟S1005中判定循環數NWLn_loop為最大值之前，重複進行步驟S1002~S1007之動作。
再者，上述變化例2亦可與上述第1實施形態或變化例1進行組合。
又，於上述變化例2中，在編程動作時，定序器111對非選擇區塊之選擇電晶體ST1之閘極電極SGD、選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST1之閘極電極SGD或選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
(第2實施形態)
繼而，對第2實施形態進行說明。本實施形態係列解碼器150之驅動器151之構成不同於第1實施形態中已說明之列解碼器150之驅動器151之構成。再者，第2實施形態之記憶體裝置之基本構成及基本動作係與上述第1實施形態之記憶體裝置相同。因此，將對於上述第1實施形態中已說明之事項及可根據上述第1實施形態容易地進行類推之事項之說明省略。
〈列解碼器〉
使用圖13，對本實施形態之驅動器151進行說明。
驅動器151具備位址解碼器/位準偏移器153、nMOS電晶體151a、151b、151c、151f、及151g。
位址解碼器/位準偏移器153係接收信號BSTON、信號PROG、信號VRDEC_SEL、信號VRDEC_USEL，接收區塊位址。繼而，位址解碼器/位準偏移器153基於信號BSTON、信號VRDEC_SEL、及區塊位址，輸出信號BLK_SEL。又，位址解碼器/位準偏移器153基於信號BSTON、信號VRDEC_USEL、及區塊位址，輸出信號BLK_USEL_SGD。進而，位址解碼器/位準偏移器153基於信號BSTON、信號PROG、信號VRDEC_USEL、及區塊位址，輸出信號BLK_USEL_SGS。
使用圖14，對位址解碼器/位準偏移器153之構成具體地進行說明。如圖14所示，位址解碼器/位準偏移器153具備：位址解碼器152a、nMOS電晶體152b、152c、152f、152i、152l、153e、153h、pMOS電晶體152e、152g、152h、152j、152k、153c、153d、153f、153g、及反相器152d、152m、153a、153i、及OR電路153b。
基於反相器153a之輸出、及節點N6之電位，pMOS電晶體153c、153f、nMOS電晶體153e、及153h成為接通狀態或斷開狀態。基於節點N17之電位，pMOS電晶體153g成為接通狀態或斷開狀態。基於節點N18之電位，pMOS電晶體153d成為接通狀態或斷開狀態。信號VRDEC_USEL係供給至pMOS電晶體153c、及153f之源極。
如圖13所示，nMOS電晶體151f係閘極中被輸入信號BLK_USEL_SGD，汲極連接於信號線SGD_USEL，源極連接於節點N13。進而，nMOS電晶體151g係閘極中被輸入信號BLK_USEL_SGS，汲極連接於信號線SGS_USEL，源極連接於節點N14。
〈第2實施形態之資料之寫入動作之詳情〉
繼而，按照圖7之流程圖，對本實施形態之半導體記憶裝置之資料之寫入動作進行說明。再者，步驟S1002以外之步驟係與使用第1實施形態所說明之動作相同。
[S1002]
定序器111於判定接收指令序列之情形時(步驟S1001，是)，將所接收之頁面之資料儲存於未圖示之高速緩衝記憶體。
繼而，定序器111使編程動作開始。
如下所述，對編程動作中之非選擇區塊之驅動器151之動作進行說明。再者，本步驟中之選擇區塊之驅動器151之動作係與第1實施形態之步驟S1002中已說明之動作相同。
〔關於非選擇區塊之驅動器〕
對編程動作時之非選擇區塊之驅動器151之動作進行說明。
如圖15所示，於時刻T0中，回應定序器111之命令，驅動器114將信號BSTON自“L”位準設為“H”位準。又，回應定序器111之命令，驅動器114將信號PROG自“L”位準設為“H”位準。
繼而，返回圖14，對時刻T0中之非選擇區塊之位址解碼器/位準偏移器152之動作進行說明。此處，將與第1實施形態已說明之動作相同之動作之說明省略。如圖14所示，於時刻T0，因信號PROG成為“H”位準，故反相器153a將“L”位準之信號輸出。OR電路153b輸入有“H”位準之信號與“L”位準之信號，故將“L”位準之信號輸出。藉此，電晶體153c成為接通狀態，電晶體153e成為斷開狀態。又，經由反相器153i，對節點N19供給“H”位準之信號，從而電晶體153f成為斷開，電晶體153h成為接通。藉此，節點N18成為“L”位準。其結果，電晶體153d成為接通狀態。
繼而，如圖14所示，如第1實施形態中已說明，時刻T1中之非選擇區塊BLK之位址解碼器/位準偏移器153之節點N11之電壓為“VSGD +Vth”。藉此，信號BLK_USEL_SGD成為“H(VSGD+Vth)”位準。
又，因電晶體153f、153g為斷開狀態且電晶體153h為接通狀態，故節點N18成為接地電位。藉此，信號BLK_USEL_SGS成為“L”位準。
藉此，電晶體151a、151b、151c、151g成為斷開狀態，電晶體151f成為接通狀態(參照圖13)。
繼而，將信號線SGD_USEL電性連接於記憶胞陣列130之非選擇區塊BLK之選擇閘極線SGD<3：0>。又，記憶胞陣列130之非選擇區塊BLK之選擇閘極線SGS<3：0>既不連接於信號線SGS_USEL，亦不連接於選擇閘極線SGSi<3：0>，故成為電性浮動狀態。又，記憶胞陣列130之非選擇區塊BLK之字元線WL未連接於信號線WLi，故成為電性浮動狀態。
於時刻T2中，回應定序器111之命令，驅動器114將施加至選擇閘極線SGD(Unselected block)之電壓設為“VSS”。於時刻T2中，回應定序器111之命令，源極線驅動器160將施加至源極線接點CELSRC之電壓設為“VCELSRC”。又，定序器111於時刻T2中，將信號線SGS_USEL設為電性浮動狀態。
再者，時刻T3~時刻T5之定序器111之動作係與變化例1中已說明之時刻T3~時刻T5之NAND快閃記憶體100之動作相同。
如此般，於選擇閘極線SGS為電性浮動狀態之情形時，可抑制源極線接點CELSRC與選擇電晶體ST2之間之寄生電容。其結果，可獲得與變化例1相同之效果。
[S1003]~[S1007]
定序器111進行與第1實施形態中已說明之動作相同之動作。
定序器111於判定已通過步驟S1004之驗證動作，或步驟S1005中 判定循環數NWLn_loop為最大值之前，重複進行步驟S1002~S1007之動作。
〈關於第2實施形態之作用效果〉
根據上述實施形態，於編程動作時，定序器使非選擇區塊之選擇電晶體之閘極電極浮動。藉此，可獲得與變化例1之效果相同之效果。
再者，上述第2實施形態係於編程動作時，定序器111對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VSS”，但不僅限於此。例如，定序器111亦可對非選擇區塊之選擇電晶體ST1之閘極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
又，於上述第2實施形態中，定序器111係於編程動作時，將非選擇區塊之選擇電晶體ST2之閘極電極SGS設為電性浮動狀態，對非選擇區塊之選擇電晶體ST1之閘極電極SGD施加電壓“VSS”，但不僅限於此。例如，定序器111亦可於編程動作時，對非選擇區塊之選擇電晶體ST2之閘極電極SGS施加電壓“VSS”，將非選擇區塊之選擇電晶體ST1之閘極電極SGD設為電性浮動狀態。又，此時，定序器111亦可對非選擇區塊之選擇電晶體ST2之閘極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”之電壓。
(第3實施形態)
繼而，對第3實施形態進行說明。本實施形態係將第1實施形態及變化例1適用於與第1實施形態中已說明之記憶胞陣列不同之記憶胞陣列。再者，第3實施形態之記憶體裝置之基本構成及基本動作係與上述第1實施形態之記憶體裝置相同。因此，將對於上述第1實施形態中已說明之事項及可根據上述第1實施形態容易地進行類推之事項之說明省略。
〈關於第3實施形態之半導體記憶裝置〉
繼而，對NAND快閃記憶體100之構成進行說明。
圖16係本實施形態之NAND快閃記憶體100之方塊圖。如圖所示，內核部120具備記憶胞陣列230、列解碼器150、感測電路140、及源極線驅動器160。
記憶胞陣列230係具備複數個非揮發性記憶胞電晶體MT之集合即複數個區塊BLK(BLK1、BLK2、……)。同一區塊BLK內之資料係一次性地抹除。區塊BLK各自具有分別與字元線及位元線建立關聯之記憶胞電晶體MT之集合即複數個記憶體單元MU(MU1、MU2、……)。記憶體單元MU各自具備串聯有記憶胞電晶體之NAND串SR(SR1、SR2、SR3、……)之集合即複數個串組GR(GR1、GR2、GR3、GR4、……)。當然，記憶胞陣列230內之記憶體單元MU數、或1記憶體單元MU內之串組GR數、1串組內之NAND串SR數為任意。記憶胞陣列230之詳情隨後記述。
〈關於第3實施形態之記憶胞陣列之構成〉
圖17係本實施形態之記憶胞陣列230之電路圖。如圖所示，記憶胞陣列230係於各區塊BLK內具備複數個記憶體單元MU(MU1、MU2、MU3)。圖17中僅圖示了3個記憶體單元MU，但亦可為4個以上，該數並無限定。
記憶體單元MU各自具備例如4個串組GR(GR1~GR4)。當然，串組GR之數不僅限於4個，亦可為3個以下或5個以上。再者，於在記憶體單元MU間，區分串組GR時，將記憶體單元MU1之串組GR分別稱作GR1-1~GR4-1，且將記憶體單元MU2之串組GR分別稱作GR1-2~GR4-2。
串組GR各自具備例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數不僅限於3個，亦可為4個以上。NAND串SR各自具備選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電 晶體MT之數不僅限於4個，亦可為5個以上或3個以下。記憶胞電晶體MT係形成具備包含控制閘極與電荷儲存層之積層閘極之電晶體，從而非揮發性地保持資料。又，記憶胞電晶體MT係串聯於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。記憶胞電晶體MT既可為將絕緣膜用於電荷儲存層之MONOS型，亦可為將導電膜用於電荷儲存層之FG型。於MONOS型之情形時，電荷儲存層可於鄰接之記憶胞電晶體間連續，而於FG型之情形時，電荷儲存層就各記憶胞電晶體分離。以下作為一例，以記憶胞電晶體MT為MONOS型之情形為例進行說明。
於串組GR中，3個NAND串SR1~SR3係依次地積層於半導體基板上方，且NAND串SR1形成於最下層，NAND串SR2形成於中間層，NAND串SR3形成於最上層。繼而，將同一串組GR中所含之選擇電晶體ST1及ST2之閘極分別連接於同一選擇閘極線GSL1及GSL2，將位於同一行之記憶胞電晶體MT之控制閘極連接於同一字元線WL。進而，某一串組GR內之3個選擇電晶體ST1之汲極經由選擇電晶體CSG，連接於相互不同之位元線BL，且選擇電晶體ST2之源極連接於同一源極線SL。
具體而言，第奇數個串組GR1及GR3之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG1及CSG3之源極，且選擇電晶體ST2之源極共通地連接於源極線SL1。另一方面，第偶數個串組GR2及GR4之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG2及CSG4之源極，且選擇電晶體ST2之源極共通地連接於源極線SL2。
繼而，串組GR1及GR3之選擇電晶體ST1之閘極、以及串組GR2及GR4之選擇電晶體ST2之閘極係共通地連接於同一選擇閘極線GSL1。又，串組GR1及GR3之選擇電晶體ST2之閘極、以及串組GR2及GR4之選擇電晶體ST1之閘極係共通地連接於同一選擇閘極線 GSL2。
又，於串組GR1及GR3中，記憶胞電晶體MT1、MT2、MT3、及MT4之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。相對於此，於串組GR2及GR4中，記憶胞電晶體MT4、MT3、MT2、及MT1之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。
又，某一記憶體單元MU中所含之4個串組GR1~GR4之NAND串SR1~SR3係連接於彼此相同之位元線BL，且不同之記憶體單元MU係連接於彼此不同之位元線BL。更具體而言，於記憶體單元MU1中，串組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1之汲極分別經由行選擇電晶體CSG(CSG1~CSG4)連接於位元線BL1~BL3。行選擇電晶體CSG具有例如與記憶胞電晶體MT或選擇電晶體ST1及ST2相同之構成，且於各記憶體單元MU中，選擇位元線BL中所選擇之1個串組GR。因此，與各串組GR相關聯之行選擇電晶體CSG1~CSG4之閘極分別由不同之控制信號線SSL1~SSL4進行控制。
具有以上說明之構成之記憶體單元MU係於揭示圖17之紙面上，於上下方向上排列有複數個。該等複數個記憶體單元MU共同具有記憶體單元MU1、字元線WL及選擇閘極線GSL1及GSL2。另一方面，位元線BL於每一記憶體單元中獨立，例如，與記憶體單元MU1不同之3根位元線BL4~BL6係與記憶體單元MU2相關聯。同樣地，位元線BL7~BL9係與記憶體單元MU3相關聯。即，與各記憶體單元MU相關聯之位元線BL之根數係對應於1個串組GR中所含之NAND串SR之總數。因此，若NAND串SR為4層，則與1個記憶體單元MU對應之位元線數亦為4根，其他數之情況亦相同。又，控制信號線SSL1~SSL4設為於記憶體單元MU間共通。
於上述構成中，與逐一地選自各記憶體單元MU之串組GR中之同一字元線WL連接之複數個記憶胞電晶體MT之集合成為被稱作「頁 面」之單位。繼而，資料之寫入及讀出係以頁面為單位進行。例如圖17中，作為一例，於選擇信號SSL1及字元線WL1之情形時，於記憶體單元MU1之串組GR1-1與記憶體單元MU2之串組GR1-2中，藉由連接於字元線WL1之記憶胞電晶體MT而形成1頁面。繼而，將該頁面中所含之6個記憶胞電晶體MT1分別連接於位元線BL1~BL6。於記憶體單元MU設有3個之情形時，進而，記憶體單元MU3之串組GR1-3中之記憶胞電晶體MT1包含於上述頁面。選擇其他之信號線SSL或字元線WL之情況亦相同。
如圖18~圖22所示，於半導體基板20上形成絕緣膜21，且於絕緣膜21上形成記憶胞陣列230。
於絕緣膜21上，藉由形成沿著與相對半導體基板20表面垂直之方向即D3方向正交之D1方向之條紋形狀之例如4個鰭型結構24(24-1~24-4)，而形成1個記憶體單元MU。鰭型結構24各自包含交替地積層之絕緣膜22(22-1~22-4)及半導體層23(23-1~23-3)。該鰭型結構24分別相當於圖17中已說明之串組GR。而且，最下層之半導體層23-1相當於NAND串SR1之電流路徑(形成有通道之區域)，且最上層之半導體層23-3相當於NAND串SR3之電流路徑，位於最上層與最下層之間之半導體層23-2相當於NAND串SR2之電流路徑。
於鰭型結構24之上表面及側面，依次地形成有隧道絕緣膜25、電荷儲存層26、區塊絕緣膜27、及導電膜28(參照圖20)。電荷儲存層26係例如由絕緣膜形成。又，導電膜28係例如由金屬形成，且作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL、選擇閘極線GSL1及GSL2係於複數個記憶體單元MU間，以橫跨複數個鰭型結構24之方式形成。另一方面，控制信號線SSL1~SSL4係於各個鰭型結構24之每一者中獨立。
鰭型結構24係其一端部引出至記憶胞陣列230之端部，且於被引 出之區域，與位元線BL連接。即，作為一例，若著眼於記憶體單元MU1，則第奇數個鰭型結構24-1及24-3之一端部被沿著D1方向引出至某一區域而共通地連接，且於該區域形成接點插塞BC1~BC3。形成於該區域之接點插塞BC係將串組GR1及GR3之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接點插塞BC2係將串組GR1及GR3之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接點插塞BC3係將串組GR1及GR3之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。
另一方面，第偶數個鰭型結構24-2及24-4之一端部被引出至與鰭型結構24-1及24-3之一端部於D1方向上對向之區域而共通地連接，且於該區域形成接點插塞BC1~BC3。形成於該區域之接點插塞BC1係將串組GR2及GR4之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接點插塞BC2係將串組GR2及GR4之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接點插塞BC3係將串組GR2及GR4之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。
如上所述，第奇數個鰭型結構24-1及24-3(即，串組GR1及GR3)與第偶數個鰭型結構24-2及24-4(即，串組GR2及GR4)係以NAND串SR之排列彼此相反之方式配置。例如於圖19中，第奇數個鰭型結構24-1及24-3係連接於圖式左側之位元線BL，控制信號線SSL1及SSL3係配置於圖式左側。因此，選擇電晶體ST1配置於圖式左側，選擇電晶體ST2位於圖式右側。又，記憶胞電晶體MT1~MT4係自圖式左側起處於MT1~MT4之順序。相對於此，第偶數個鰭型結構24-2及24-4係連接於圖式右側之位元線BL，且控制信號線SSL2及SSL4配置於圖式右側。因此，選擇電晶體ST1位於圖式右側，選擇電晶體ST2位於圖式左側。又，記憶胞電晶體MT1~MT4係自圖式右側起處於MT1~MT4 之順序。
當然，上述說明係以記憶體單元MU1之情形進行說明，且例如於記憶體單元MU2之情形時，形成接點插塞BC4~BC6，且該等接點插塞BC4~BC6將半導體層23-1~23-3分別連接於位元線BL4~BL6(參照圖21)。
又，於鰭型結構24之另一端上形成接點插塞SC。接點插塞SC係將半導體層23-1~23-3連接於源極線SL。
於上述構成中，存在NAND串SR1~SR3中所含之記憶胞電晶體MT因其製造過程中之乾式蝕刻之加工特性等而形狀相互不同之情形。例如，於將交替地積層而成之絕緣膜22(22-1~22-4)與半導體層23(23-1~23-3)一次性地加工之情形時，如圖20所示，存在加工後之形狀係越上層，寬度越窄，又，側面成為曲線形狀之情形。此時，以於D3方向與D2方向上形成之平面觀察所得之半導體層23側面之長度、即記憶胞電晶體MT之閘極長度係形成於半導體層23-1之記憶胞電晶體MT最短。繼而，形成於半導體層23-2之記憶胞電晶體MT較短。繼而，形成於半導體層23-3之記憶胞電晶體MT最長。即，閘極長度係越位於上層之記憶胞電晶體MT越長，越位於下層之記憶胞電晶體MT越短。又，沿著D2方向之半導體層23之寬度係半導體層23-1最寬，繼而，半導體層23-2較寬，半導體層23-1最窄。即半導體層23之寬度係越位於上層越窄，越位於下層越寬。
又，存在字元線WL(導電膜28)如圖22所示地成為越向上方越窄之形狀之情形。如圖所示，沿著D1方向之字元線WL之寬度、即記憶胞電晶體MT之閘極寬度係形成於半導體層23-1之記憶胞電晶體MT最寬。繼而，形成於半導體層23-2之記憶胞電晶體MT較寬。繼而，形成於半導體層23-3之記憶胞電晶體MT最窄。即，閘極寬度係越位於上層越窄，越位於下層越寬。
如此般，存在因製造偏差而各層之記憶胞電晶體MT具有相互不同之形狀之情形。其結果，記憶胞電晶體MT之特性於每一層出現偏差。再者，圖20及圖22之例係列舉被加工層越向上方變得越細之情形為例進行了說明，但存在因乾式蝕刻之特性而例如越向下方越細之情形，或中間部變細之情形。因此，層間之記憶胞電晶體MT之特性之偏差並不固定。然而，本實施形態可適用於任何情形。
〈列解碼器〉
繼而，使用圖23，對本實施形態之列解碼器150進行說明。列解碼器150係於記憶胞陣列230之每一區塊BLK具備驅動器154。
又，驅動器154具備：位址解碼器/位準偏移器152、nMOS電晶體154a、154b、154c、154d、及154e。
nMOS電晶體154a係自位址解碼器/位準偏移器152被輸入閘極信號BLK_SEL，且汲極連接於選擇閘極線GSL1i，源極連接於節點N20。又，節點N20係連接於記憶胞陣列130之任意區塊BLK之選擇閘極線GSL1。
又，nMOS電晶體154b係自位址解碼器/位準偏移器152被輸入閘極信號BLK_SEL，且汲極連接於信號線WLi，源極連接於記憶胞陣列130之字元線WL。
nMOS電晶體154c係自位址解碼器/位準偏移器152被輸入閘極信號BLK_SEL，且汲極連接於選擇閘極線SGSi，源極連接於節點N22。繼而，節點N22係連接於記憶胞陣列130之任意區塊BLK之選擇閘極線GSL2。
又，nMOS電晶體154d係閘極中被輸入信號BLK_USEL，且汲極連接於信號線SGD_USEL，源極連接於節點N20。進而，nMOS電晶體154e係閘極中被輸入信號BLK_USEL，且汲極連接於信號SGS_USEL，源極連接於節點N22。
繼而，於本實施形態之記憶胞陣列230中，可使用列解碼器150，進行與上述第1實施形態及變化例1之記憶胞陣列130相同之動作。
具體而言，定序器111係於編程動作時，將非選擇區塊之選擇閘極線GSL1及選擇閘極線GSL2之電壓設為與施加至源極線SL之電壓相同，或將非選擇區塊之選擇閘極線GSL1及選擇閘極線GSL2設為電性浮動狀態。
例如，於編程時，將非選擇區塊之選擇閘極線GSL1及選擇閘極線GSL2之電壓設為VSS。於此情形時，因選擇閘極線GSL1及GSL2與接點插塞SC之間之寄生電容，導致源極線SL充電所需之電流增大。
然而，根據本實施形態，可抑制選擇閘極線GSL1及GSL2與接點插塞SC之間之寄生電容。其結果，可獲得與第1實施形態相同之效果。
再者，上述各實施形態係對於在編程動作時，控制施加至非選擇區塊之選擇電晶體之閘極或井接點之電壓之情形進行了說明。然而，上述各實施形態亦可適用於編程動作以外之情形。又，於上述各實施形態中，
(1)於讀出動作中，對A位準之讀出動作中所選擇之字元線施加之電壓為例如0V~0.55V之間。亦可不限於此，而設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V任一個之間。
對B位準之讀出動作中所選擇之字元線施加之電壓為例如1.5V~2.3V之間。亦可不限於此，而設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V任一個之間。
對C位準之讀出動作中所選擇之字元線施加之電壓為例如3.0V~4.0V之間。亦可不限於此，而設為3.0V~3.2V、3.2V~3.4V、3.4 V~3.5V、3.5V~3.6V、3.6V~4.0V任一個之間。
作為讀出動作之時間(tR)，例如可設為25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上所述包含編程動作與驗證動作。於寫入動作中，對編程動作時所選擇之字元線最初施加之電壓為例如13.7V~14.3V之間。亦可不限於此，而設為例如13.7V~14.0V、14.0V~14.6V任一個之間。
亦可改變對寫入第奇數個字元線時所選擇之字元線最初施加之電壓、對寫入第偶數個字元線時所選擇之字元線最初施加之電壓。
於將編程動作設為ISPP方式(Incremental Step Pulse Program)時，作為升壓之電壓，可列舉例如0.5V左右。
作為施加至非選擇之字元線之電壓，例如亦可為6.0V~7.3V之間。不僅限於該情形，例如既可設為7.3V~8.4V之間，亦可設為6.0V以下。
非選擇之字元線係為第奇數個字元線，但亦可為第偶數個字元線，亦可將所施加之通過電壓改變。
作為寫入動作之時間(tProg)，例如亦可設為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中，對形成於半導體基板上部且上述記憶胞配置於上方之井最初施加之電壓為例如12V~13.6V之間。不僅限於該情形，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)，例如亦可設為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之結構係 具有於半導體基板(矽基板)上介隔膜厚為4~10nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層可設為膜厚為2~3nm之SiN、或SiON等之絕緣膜與膜厚為3~8nm之多晶矽之積層結構。又，於多晶矽中亦可添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有例如由膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜夾持之膜厚為4~10nm之矽氧化膜。High-k膜可列舉HfO等。又，矽氧化膜之膜厚可設為厚於High-k膜之膜厚。於絕緣膜上介隔膜厚為3~10nm之材料形成有膜厚為30nm~70nm之控制電極。該材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極中可採用W等。
又，可於記憶胞間形成氣隙。
以上，說明了本發明之實施形態，但本發明並非限定於上述實施形態，且可於不脫離其主旨之範圍內進行各種變化而實施。進而，各個階段之發明包含於上述實施形態，且可藉由將揭示之構成要件適當地組合而提取各種發明。例如，即便自所揭示之構成要件中將若干個構成要件刪除，只要獲得特定之效果，則可作為發明而提取。
CELSRC‧‧‧源極線接點
CPWELL‧‧‧井接點
Selected BLK‧‧‧選擇區塊
SGD、SGDi、SGS、SGSi‧‧‧選擇閘極線
SGD_USEL、SGS_USEL、WL‧‧‧信號線
Unselected BLK‧‧‧非選擇區塊

Claims (5)

  1. 一種半導體記憶裝置，其包括：第1區塊，其係包括包含第1記憶胞及第1選擇電晶體之第1記憶體串；第2區塊，其係包括包含第2記憶胞及第2選擇電晶體之第2記憶體串；源極線，其係電性連接於上述第1記憶體串及上述第2記憶體串；及控制部，其係於對上述第1記憶胞進行資料寫入之編程動作時，對上述第2選擇電晶體之閘極電極施加上述源極線之電壓。
  2. 一種半導體記憶裝置，其包括：第1區塊，其係包括包含第1記憶胞及第1選擇電晶體之第1記憶體串；第2區塊，其係包括包含第2記憶胞及第2選擇電晶體之第2記憶體串；源極線，其係電性連接於上述第1記憶體串及上述第2記憶體串；及控制部，其係於對上述第1記憶胞進行資料寫入之編程動作時，將上述第2選擇電晶體之閘極電極設為電性浮動狀態。
  3. 一種半導體記憶裝置，其包括：第1區塊，其係包括包含第1記憶胞及第1選擇電晶體之第1記憶體串，且設置於半導體井之上方；第2區塊，其係包括包含第2記憶胞及第2選擇電晶體之第2記憶體串，且設置於上述半導體井之上方；源極線，其係電性連接於上述第1記憶體串及上述第2記憶體 串；及控制部，其係於對上述第1記憶胞進行資料寫入之編程動作時，對上述半導體井施加上述源極線之電壓。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1記憶體串更包括第3選擇電晶體，上述第2記憶體串更包括第4選擇電晶體，上述控制部係於對上述第1記憶胞進行資料寫入之編程動作時，對上述第1選擇電晶體之閘極電極，施加較上述源極線之電壓低之第1電壓，對上述第3選擇電晶體之閘極電極，施加較上述源極線之電壓高之第2電壓，且對上述第4選擇電晶體之閘極電極施加上述第1電壓。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述控制部係於對上述第1記憶胞進行資料寫入之編程動作時，將上述第2記憶胞之閘極電極設為電性浮動狀態。
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