CN105931666A - 半导体存储装置及存储系统 - Google Patents

Abstract

本发明的实施方式提供一种能够提高读出动作的可靠性的半导体存储装置及存储系统。在实施方式的半导体存储装置中，共通连接于第1字线(WL)的第1至第3存储单元晶体管(MT)分别经由第1至第3位线(BL)而连接于第1至第3读出放大器单元(SAU)。连接于相邻的第1与第2存储单元晶体管(MT)的第1及第2读出放大器单元(SAU)共通连接于第1信号线(IO)，并以不同的周期进行数据的输入输出，第3读出放大器单元(SAU)连接于第2信号线(IO)，并以与第1读出放大器单元相同的周期进行数据的输入输出。

Description

半导体存储装置及存储系统

[相关申请]

本申请享有以日本专利申请2015-37230号(申请日：2015年2月26日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置及存储系统。

背景技术

已知三维排列有存储单元晶体管的NAND型闪存。

发明内容

本发明的实施方式提供一种能够提高读出动作的可靠性的半导体存储装置及存储系统。

实施方式的半导体存储装置具备第1至第3存储单元晶体管、第1至第3位线、第1字线、第1至第3读出放大器单元、以及第1及第2信号线。第1及第2存储单元晶体管是相邻配置的。第3存储单元晶体管与第1存储单元晶体管相隔而配置。第1至第3存储单元晶体管分别连接于第1至第3位线，且共通连接于第1字线。第1至第3位线分别连接于第1至第3读出放大器单元。第1及第2读出放大器单元共通连接于与外部进行数据的输入输出的第1信号线。第3读出放大器单元连接于与外部进行数据的输入输出的第2信号线。第1及第2读出放大器单元使用第1信号线以不同的周期进行数据的输入输出，第3读出放大器单元使用第2信号线以与第1读出放大器单元相同的周期进行数据的输入输出。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的存储系统所具备的ECC(Error Checking and Correcting，错误检查与纠正)电路的框图。

图3是第1实施方式的半导体存储装置的框图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图5是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。

图6是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图7是沿着图6中的7-7线的剖视图。

图8是沿着图6中的8-8线的剖视图。

图9是沿着图6中的9-9线的剖视图。

图10是表示第1实施方式的半导体存储装置所具备的列解码器与读出放大器的连接的框图。

图11是表示第1实施方式的半导体存储装置所具备的读出放大器单元与位线的连接的框图。

图12是第1实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图13是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图14是表示第1实施方式的半导体存储装置中的1页面的构成的示意图。

图15是表示第1实施方式的半导体存储装置的数据读出时的NAND型闪存的动作的流程图。

图16是表示从第1实施方式的半导体存储装置所具备的NAND型闪存向控制器发送数据的顺序与列选择线、区、及读出放大器单元的关系的表格。

图17是表示第1实施方式的半导体存储装置的数据读出时的配线的电位的时序图。

图18是表示存储单元晶体管的阈值变动的图。

图19是表示区与缺陷位的关系的表格。

图20是第2实施方式的存储系统的偏移表的概念图。

图21是表示第2实施方式的半导体存储装置的偏移读出中的选择字线的电位的变化的时序图。

图22是表示第2实施方式的半导体存储装置的低阶位的数据读出时的施加于选择字线的电压的时序图。

图23是表示第2实施方式的半导体存储装置的高阶位的数据读出时的施加于选择字线的电压的时序图。

图24是表示第2实施方式的存储系统的数据读出时的控制器的动作的流程图。

图25是第2实施方式的存储系统的正常读出时的各种信号的时序图。

图26是第2实施方式的存储系统的偏移读出时的各种信号的时序图。

图27是表示第2实施方式的半导体存储装置的每区的阈值的偏移的阈值分布图。

图28是表示第2实施方式的存储系统的数据读出时的控制器与NAND型闪存间的数据的收发的流程图。

图29是表示第3实施方式的存储系统的正常读出时的ECC的处理流程的图。

图30是表示第3实施方式的存储系统的第1次偏移读出时的ECC的处理流程的图。

图31是表示第3实施方式的存储系统的第2次偏移读出时的ECC的处理流程的图。

图32是第4实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图33是第4实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图34是第4实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图35是表示第4实施方式的半导体存储装置所具备的列解码器与读出放大器的连接的框图。

图36是表示第4实施方式的半导体存储装置的与各区对应的锁存电路的表格。

图37是第4实施方式的半导体存储装置所具备的读出放大器单元与锁存电路的电路图。

图38是表示区与缺陷位的关系的表格。

图39是第5实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图40是沿着图39中的40-40线的剖视图。

图41是沿着图39中的41-41线的剖视图。

图42是表示第6实施方式的半导体存储装置的数据的写入时的NAND型闪存的动作的流程图。

图43是表示第6实施方式的半导体存储装置的数据的写入时的每层的编程所致的阈值变动与验证电平的阈值分布图。

图44是表示第6实施方式的半导体存储装置的数据的写入时的选择字线的电位的时序图。

图45是表示第6实施方式的存储系统的数据读出时的控制器与NAND型闪存的动作的流程图。

图46是表示第6实施方式的半导体存储装置的数据读出时的读出放大器单元中的数据保存的图。

具体实施方式

以下，一面参照附图一面对实施方式进行说明。当进行该说明时，在所有附图中，对于相同的部分标注相同的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置及存储系统进行说明。以下，作为半导体存储装置，列举存储单元晶体管积层在半导体衬底的上方而形成的三维积层式NAND型闪存为例而进行说明。

1.1关于构成

1.1.1关于存储系统的整体构成

首先，使用图1，对包含本实施方式的半导体存储装置的存储系统的整体构成进行说明。

如图示般，存储系统1具备NAND型闪存100及控制器200，且两者利用NAND总线而连接。也可通过例如控制器200与NAND型闪存100的组合而构成一个半导体存储装置，作为其例子，可列举SD^TM卡等存储卡、或SSD(solid state drive，固态驱动器)等。

NAND型闪存100具备多个存储单元晶体管，而非易失地存储数据。NAND型闪存100的构成的详细内容于下文叙述。

NAND总线将NAND型闪存100与控制器200之间电连接，用于例如控制信号及数据信号的收发。数据信号在NAND总线上，是以例如8bit而收发。在本说明书中，将该8bit的数据信号记作输入输出信号I/O[0]～I/O[7]。

控制器200响应来自外部的主机机器的命令，而对NAND型闪存100发出数据的读出、写入、删除等命令。另外，管理NAND型闪存100的存储器空间。

1.1.2关于控制器的构成

其次，继续使用图1，对控制器200的构成的详细内容进行说明。

如图示般，控制器200具备主机接口电路210、内置存储器(RAM：Random-AccessMemory，随机存取存储器)220、处理器(CPU：Central Processing Unit，中央处理单元)230、缓冲存储器240、NAND接口电路250、及ECC电路260。这些部件经由控制器200内的内部总线而相互连接。

主机接口电路210经由未图示的控制器总线与主机机器连接，负责与主机机器的通讯。而且，将从主机机器接收到的命令及数据分别传送到CPU230及缓冲存储器240。另外，响应CPU230的命令，而将缓冲存储器240内的数据传送到主机机器。

NAND接口电路250经由NAND总线与NAND型闪存100连接，而负责与NAND型闪存100的通讯。而且，将从CPU230接收到的命令传送到NAND型闪存100，另外，在写入时将缓冲存储器240内的写入数据传送到NAND型闪存100。进而，在读出时将从NAND型闪存100读出的数据传送到缓冲存储器240。

内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，作为CPU230的作业区域而使用。而且，内置存储器220保存用来管理NAND型闪存100的固件、及各种管理表等。

CPU230对控制器200整体的动作进行控制。例如，在从主机机器接收到写入命令时，响应该命令，而发布基于NAND接口的写入命令。在读出及删除时也相同。另外，CPU230执行耗损均衡等用来管理NAND型闪存100的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。

ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting，错误检查与纠正)处理。

其次，使用图2，对ECC电路260的构成进行说明。如图示般，ECC电路260大体由写入数据时所使用的编码部261、及读出数据时所使用的解码部264所构成。

编码部261根据CPU230的指示，在写入数据时，进行与保存在缓冲存储器240内的写入数据对应的编码的生成。具体而言，编码部261具备检错码编码器262及纠错码编码器263。首先，检错码编码器262基于写入数据而生成检错码。其次，纠错码编码器263基于写入数据及检错码而生成纠错码。所生成的检错码及纠错码经由控制器200的内部总线而传输到NAND接口电路250。NAND接口电路250将所生成的这些编码与CPU230所发出的写入命令及保存在缓冲存储器240内的写入数据一起，发送到NAND型闪存100。

解码部264根据CPU230的指示，在读出数据时，基于从NAND型闪存100读出的数据、检错码、及纠错码，而进行数据的订正处理。具体而言，解码部264具备校正子计算部265、错误位置多项式运算部266、错误位置计算部(Chien search part)、检错码解码器268、及对这些部件进行控制的解码控制部269。而且，校正子计算部265、错误位置多项式运算部266、及错误位置计算部(Chien search part)作为纠错解码器而发挥功能，进行数据的错误订正处理。首先，校正子计算部265基于解码控制部269的命令，使用数据、检错码、及纠错码而计算出校正子。然后，错误位置多项式运算部266基于算出的校正子，而进行错误位置多项式运算。接着，错误位置计算部根据错误位置多项式运算的结果，指定错误位置，反转错误位置的位。其后，检错码解码器268使用错误订正后的数据与检错码而实施错误检测处理，对订正后的数据是否存在错误进行判定。然后，解码控制部269将订正后的数据与判定结果，经由内部总线而传送到缓冲存储器240。

1.1.3关于半导体存储装置的构成

其次，对NAND型闪存100的构成的详细内容进行说明。

1.1.3.1关于半导体存储装置的整体构成

首先，使用图3对半导体存储装置的整体构成进行说明。如图示般，NAND型闪存100大致具备核心部110及周边电路120。

核心部110具备存储单元阵列111、行解码器112、读出放大器113、列解码器114、及源极线驱动器115。

存储单元阵列111具备多个非易失性存储单元晶体管的集合即多个区块BLK(BLK0、BLK1、…)。同一区块BLK内的数据例如被一次性删除。此外，数据的删除范围并不限定于1个区块BLK，也可为对多个区块BLK一次性进行删除，也可为对1个区块BLK内的部分区域一次性进行删除。

另外，关于数据的删除，例如在2010年1月27日提出申请的名为《非易失性半导体存储装置》的美国专利申请12/694,690号中有所记载。另外，在2011年9月18日提出申请的名为《非易失性半导体存储装置》的美国专利申请13/235,389号中也有所记载。这些专利申请的整体通过参照而引用在本申请的说明书中。

区块BLK各自分别具备与字线及位线建立了相关关系的存储单元晶体管的集合即多个存储器单元MU(MU0、MU1、…)。存储器单元MU各自具备串联连接着存储单元晶体管的NAND串SR(SR0、SR1、SR2、…)的集合即多个串群组GR(GR0、GR1、GR2、GR3、…)。当然，存储单元阵列111内的存储器单元MU数量、1个存储器单元MU内的串群组GR数量、及1个串群组内的NAND串SR数量任意。关于存储单元阵列111的详细情况将在下文叙述。

行解码器112在例如数据的写入、及读出时，对存储器单元MU的地址及下述页面的地址进行解码，选择与作为对象的页面对应的字线。然后，行解码器112对选择字线及非选择字线施加适当的电压。

读出放大器113具备下述多个读出放大器单元。读出放大器单元是与位线对应地设置，在数据的读出时，感应从存储单元晶体管向位线读出的数据。另外，在数据的写入时，将写入数据传送到存储单元晶体管。另外，各读出放大器单元分别具备用来保存数据的锁存电路。

列解码器114在进行数据的输入输出时，选择对应的读出放大器单元的锁存电路。关于列解码器114及读出放大器单元的详细情况将在下文叙述。

源极线驱动器115在数据的读出、写入、及删除时，向源极线传输适当的电压。

周边电路120具备序列发生器121、电荷泵122、寄存器123、及驱动器124。

序列发生器121对NAND型闪存100整体的动作进行控制。

电荷泵122产生数据的写入、读出、及删除所需的电压，并将该电压供给到驱动器124。

驱动器124将数据的写入、读出、及删除所需的电压供给到行解码器112、读出放大器113、及/或源极线驱动器115等。该电压是利用行解码器112、读出放大器113、及/或源极线驱动器115等而施加于存储单元晶体管。

寄存器123保存各种信号。例如，保存数据的写入或删除动作的状态，由此，通知控制器动作是否已经正常地完成。或者，寄存器123也可保存各种表格。

1.1.3.2关于存储单元阵列的构成

其次，使用图4，对存储单元阵列111的构成进行说明。

如图示般，存储器单元MU具备例如4个串群组GR(GR0～GR3)。当然，串群组GR的数量并不限于4个，既可为3个以下，也可为5个以上。此外，当在存储器单元MU间加以区别时，将存储器单元MU0的串群组GR分别称为GR0-0～GR3-0，将存储器单元MU1的串群组GR分别称为GR0-1～GR3-1。

串群组GR各自具备例如8个NAND串SR(SR0～SR7)。当然，NAND串SR的数量并不限于8个，也可为7个以下或9个以上。NAND串SR各自具备选择晶体管ST1及ST2、以及4个存储单元晶体管MT(MT0～MT3)。存储单元晶体管MT的数量并不限于4个，既可为5个以上，也可为3个以下。存储单元晶体管MT形成具备控制栅极与电荷储存层的晶体管，而非易失地保存数据。而且，存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT既可为在电荷储存层使用绝缘膜的MONOS(Metal Oxide Nitride OxideSilicon，金属-氧化氮-氧化硅)型，也可为在电荷储存层使用导电膜的FG(Floating Gate，浮动栅极)型。虽然在为MONOS型的情况下，电荷储存层也可在邻接的存储单元晶体管间连续，但是在为FG型的情况下，电荷储存层在每个存储单元晶体管间分离。以下，作为一例，以存储单元晶体管MT为MONOS型的情况为例而进行说明。

在串群组GR内，8个NAND串SR0～SR7依序积层在半导体衬底上方，NAND串SR0形成在最下层，NAND串SR7形成在最上层。而且，同一串群组GR中所包含的选择晶体管ST1及ST2的栅极分别连接于同一选择栅极线GSL1及GSL2，位于同一列的存储单元晶体管MT的控制栅极连接于同一字线WL。进而，某串群组GR内的8个选择晶体管ST1的漏极经由列选择晶体管CSG，而连接于互不相同的位线BL，选择晶体管ST2的源极连接于同一源极线SL。

具体而言，第偶数个串群组GR0及GR2的选择晶体管ST1的漏极分别连接于列选择晶体管CSG0及CSG2的源极，选择晶体管ST2的源极共通连接于源极线SL0。另一方面，第奇数个串群组GR1及GR3的选择晶体管ST1的漏极分别连接于列选择晶体管CSG1及CSG3的源极，选择晶体管ST2的源极共通连接于源极线SL1。

而且，串群组GR0及GR2的选择晶体管ST1的栅极、以及串群组GR1及GR3的选择晶体管ST2的栅极共通连接于同一选择栅极线GSL1。另外，串群组GR0及GR2的选择晶体管ST2的栅极、以及串群组GR1及GR3的选择晶体管ST1的栅极共通连接于同一选择栅极线GSL2。

另外，在串群组GR0及GR2中，存储单元晶体管MT0、MT1、MT2、及MT3的控制栅极分别连接于字线WL0、WL1、WL2、及WL3。与此相对地，在串群组GR1及GR3中，存储单元晶体管MT3、MT2、MT1、及MT0的控制栅极分别连接于字线WL0、WL1、WL2、及WL3。

另外，某存储器单元MU中所包含的4个串群组GR0～GR3的NAND串SR0～SR7连接于同一位线BL，不同的存储器单元MU连接于互不相同的位线BL。更加具体而言，在存储器单元MU0中，串群组GR0～GR3中的NAND串SR0～SR7的选择晶体管ST1的漏极分别经由列选择晶体管CSG(CSG0～CSG3)而连接于位线BL0～BL7。列选择晶体管CSG具有例如与存储单元晶体管MT或选择晶体管ST1及ST2等相同的构成，在各存储器单元MU中，选择位线BL上所选择的1个串群组GR。从而，与各串群组GR建立了对应关系的列选择晶体管CSG0～CSG3的栅极分别通过不同的控制信号线SSL0～SSL3而控制。

在记载图4的纸面上，沿着上下方向而排列有多个具有以上所说明的构成的存储器单元MU。这多个存储器单元MU共用存储器单元MU0与字线WL及选择栅极线GSL1及GSL2。另一方面，位线BL在每个存储器单元独立，例如相对于存储器单元MU1，对应着与存储器单元MU0不同的8根位线BL8～BL15。同样地，存储器单元MU2对应着位线BL16～BL23。也就是说，与各存储器单元MU建立对应关系的位线BL的根数与1个串群组GR中所包含的NAND串SR的总数对应。因此，如果NAND串SR为8层，那么与1个存储器单元MU对应的位线数量也为8根，在其他数量的情况下也相同。另外，在存储器单元MU间控制信号线SSL0～SSL3共通。

其次，使用图5～图9对存储单元阵列111的立体构造、平面构造、及截面构造进行说明。

如图示般，在半导体衬底20上形成有绝缘膜21，在绝缘膜21上形成有存储单元阵列111。

在绝缘膜21上，朝着第3方向呈条纹状配置有朝着与半导体衬底20表面水平的第2方向而延伸的绝缘膜22(22-0～22-8)及半导体层23(23-0～23-7)交替地积层而形成的积层体24。该积层体24各自相当于图4中所说明的串群组GR，通过形成例如4个积层体24(24-0～24-3)，而形成1个存储器单元MU。而且，半导体层23-0～23-7相当于NAND串SR0～SR7的电流路径(形成通道的区域)。以下，将半导体层23-0与23-1称为第1层，将23-2与23-3称为第2层，将23-4与23-5称为第3层，将23-6与23-7称为第4层。

在积层体24的上表面及侧面，依序形成有隧道绝缘膜25、电荷储存层26、区块绝缘膜27、及导电膜28(参照图7)。电荷储存层26是利用例如绝缘膜而形成。另外，导电膜28是利用例如多晶硅膜或金属膜而形成，作为字线WL或选择栅极线GSL1及GSL2而发挥功能。字线WL及选择栅极线GSL1及GSL2是在多个存储器单元MU间，以跨越多个积层体24的方式而形成。另一方面，控制信号线SSL0～SSL3是针对每个积层体24而独立。

在积层体24中，其一端部被牵引到存储单元阵列111的端部，且在牵引区域与位线BL连接。也就是说，作为一例如果着眼于存储器单元MU0，那么第偶数个积层体24-0及24-2的一端部沿着第2方向被牵引到某区域并被共通连接，且在该区域形成有接触插塞BC0～BC7。形成在该区域的接触插塞BC0将串群组GR0及GR2的半导体层23-0与位线BL0连接，且与半导体层23-1～23-7绝缘。接触插塞BC1将串群组GR0及GR2的半导体层23-1与位线BL1连接，且与半导体层23-0及23-2～23-7绝缘。同样地，接触插塞BC2～BC7将串群组GR0及GR2各自所对应的半导体层23-2～23-7与位线BL2～BL7分别连接，且与不对应的半导体层23-0～23-7绝缘。

另一方面，第奇数个积层体24-1及24-3的一端部在第2方向上被牵引到对向的区域并与积层体24-0及24-2的一端部共通连接，在该区域形成有接触插塞BC0～BC7。形成在该区域的接触插塞BC0将串群组GR1及GR3的半导体层23-0与位线BL0连接，且与半导体层23-1～23-7绝缘。接触插塞BC1将串群组GR2及GR4的半导体层23-1与位线BL1连接，且与半导体层23-0及23-2～23-7绝缘。同样地，接触插塞BC2～BC7将串群组GR1及GR3各自所对应的半导体层23-2～23-7与位线BL2～BL7分别连接，且与不对应的半导体层23-0～23-7绝缘。

如上所述，第偶数个积层体24-0及24-2(即串群组GR0及GR2)与第奇数个积层体24-1及24-3(即串群组GR1及GR3)是以NAND串SR的排列相反的方式而配置。例如在图6中，第偶数个积层体24-0及24-2连接于附图左侧的位线BL，控制信号线SSL0及SSL2配置在附图左侧。因此，选择晶体管ST1位于附图左侧，选择晶体管ST2位于附图右侧。另外，存储单元晶体管MT0～MT3是从附图左侧起按照MT0～MT3的顺序而配置。与此相对地，第奇数个积层体24-1及24-3连接于附图右侧的位线BL，控制信号线SSL1及SSL3配置在附图右侧。因此，选择晶体管ST1位于附图右侧，选择晶体管ST2位于附图左侧。另外，存储单元晶体管MT0～MT3是从附图右侧起按照MT0～MT3的顺序而配置。

当然，所述说明是在存储器单元MU0的情况下，例如在存储器单元MU1的情况下，形成有接触插塞BC8～BC15，这些接触插塞将半导体层23-0～23-7分别连接于位线BL8～BL15。

另外，在积层体24的另一端上形成有接触插塞SC。接触插塞SC将半导体层23-0～23-7连接于源极线SL。

在所述构成中，存在如下情况：NAND串SR0～SR7中所包含的存储单元晶体管MT根据其制造过程中的干式蚀刻的特性等，而形状互不相同。例如，在对交替地积层的绝缘膜22(22-0～22-8)与半导体层23(23-0～23-7)一次性进行蚀刻的情况下，如图7所示，蚀刻后的形状为越往上层宽度越窄，且侧面成为曲线形状。这时，关于在沿着第1方向与第3方向而形成的平面上观察到的半导体层23侧面的长度，即存储单元晶体管MT的栅极长度，形成在半导体层23-0的存储单元晶体管MT的栅极长度最短。而且，形成在半导体层23-7的存储单元晶体管MT的栅极长度最长。也就是说，位于越上层的存储单元晶体管MT的栅极长度越长，位于越下层的存储单元晶体管MT的栅极长度越短。另外，关于沿着第3方向的半导体层23的宽度，半导体层23-0的宽度最宽，半导体层23-7的宽度最窄。也就是说，位于越上层的半导体层23的宽度越窄，位于越下层的半导体层23的宽度越宽。

另外，如图9所示，字线WL(导电膜28)成为越往上越窄的形状。如图示般，关于沿着第2方向的字线WL的宽度，即存储单元晶体管MT的栅极宽度，形成在半导体层23-0的存储单元晶体管MT的栅极宽度最宽。而且，形成在半导体层23-7的存储单元晶体管MT的栅极宽度最窄。也就是说，位于越上层的存储单元晶体管的栅极宽度越窄，位于越下层的存储单元晶体管的栅极宽度越宽。

如此，由于制造的差异，各层(layer)的存储单元晶体管MT具有互不相同的形状。其结果，存储单元晶体管MT的写入、读出、及删除特性每层都有差异。进而，存在存储单元晶体管MT的阈值因长期的数据的保存及干扰等而变动的情况，但这种阈值的变动量也是每层都不同。

以下，在本实施方式中，以如下情况为例而进行说明：越往上层写入越慢(1次编程所致的阈值的变动量较小)且长期保存等所致的存储单元晶体管MT的阈值的变动量较小，越往下层写入越快且长期保存等所致的变动量较大。

此外，在图7及图9的例子中列举被蚀刻层越往上越细的情况为例进行了说明，但根据干式蚀刻的特性，例如，存在越往下越细的情况或中间部变细的情况。因此，层间的存储单元晶体管MT的特性的差异并不固定。但是，无论在哪种情况下，都能够应用本实施方式。

另外，关于存储单元阵列111的构成，例如在2009年3月19日提出申请的名为《三维积层非易失性半导体存储器》的美国专利申请12/407,403号中有所记载。另外，在2009年3月18日提出申请的名为《三维积层非易失性半导体存储器》的美国专利申请12/406,524号、2010年3月25日提出申请的名为《非易失性半导体存储装置及其制造方法》的美国专利申请12/679,991号、2009年3月23日提出申请的名为《半导体存储器及其制造方法》的美国专利申请12/532,030号中有所记载。这些专利申请整体通过参照而引用在本申请的说明书中。

1.1.3.3关于列系电路的构成

其次，对构成列系电路的读出放大器113与列解码器114进行说明。

1.1.3.3.1关于读出放大器单元与列解码器的连接

首先，使用图10，对读出放大器单元SAU与列解码器114的连接进行说明。

如图示般，读出放大器113具备多个读出放大器单元SAU。读出放大器单元SAU在读出动作时，感应已被读出到位线BL的数据，并将该数据暂时保存在内部所具有的锁存电路中。另外，读出放大器单元SAU在写入动作时，将从外部提供的写入数据暂时保存在锁存电路中，并将与写入数据相应的电压施加于位线BL。另外，读出放大器单元SAU具备多个所述锁存电路，进而具备运算电路，利用运算电路，能够执行与锁存电路内的数据相关的各种运算。本实施方式中的读出放大器单元SAU使用对位线BL的电压变动进行感应的电压感应方式，且针对偶数位线BLe与奇数位线BLo这样的每2根位线BL而设置读出放大器单元SAU。在本实施方式中，1个存储器单元MU对应着8根位线BL，这8根位线BL连接于4个读出放大器单元SAU。

例如，与区块BLK0的存储器单元MU0中的第1层(NAND串SR0及SR1)对应的位线BL0及BL1连接于读出放大器单元SAU0。与第2层(NAND串SR2及SR3)对应的位线BL2及BL3连接于读出放大器单元SAU1。与第3层(NAND串SR4及SR5)对应的位线BL4及BL5连接于读出放大器单元SAU2。而且，与第4层(NAND串SR6及SR7)对应的位线BL6及BL7连接于读出放大器单元SAU3。相对于其他存储器单元MU的位线BL与读出放大器单元SAU也是相同的关系。

另外，与1个存储器单元MU对应的4个读出放大器单元SAU共通连接于与控制器200进行数据的输入输出的信号线IO(0)～IO(7)中的任一信号线。信号线IO(0)～IO(7)与8bit的输入输出信号I/O[0]～I/O[7]分别对应。具体而言，与存储器单元MU0对应的读出放大器单元SAU0～SAU3共通连接于信号线IO(0)，与存储器单元MU1对应的读出放大器单元SAU4～SAU7共通连接于信号线IO(1)。如此，读出放大器单元SAU在每个存储器单元连接于不同的信号线IO。从而，8个存储器单元MU成为与信号线IO(0)～IO(7)对应的1个群组。在图10的例中，存储器单元MU0～MU7成为1个群组，存储器单元MU8～MU15成为另一群组。

另外，列解码器114通过选择1个列选择线CSL，而在1个群组中，选择与信号线IO(0)～IO(7)对应的8个读出放大器单元SAU。列选择线CSL是用来对是否将读出放大器单元内部的锁存电路与信号线IO连接进行控制的信号线。而且，序列发生器121以1个周期，进行利用列选择线CSL而选择的8个读出放大器单元SAU的数据的输入输出。

在本实施方式中，与1个存储器单元MU对应的4个读出放大器单元SAU分别连接于不同的列选择线CSL。也就是说，4个读出放大器单元SAU在每层连接于不同的列选择线CSL。而且，在1个群组的8个存储器单元MU中，与相同的层对应的存储单元单元SAU共通连接于相同的列选择线CSL。由此，列解码器114通过选择1个列选择线CSL，而选择与相同的层对应的8个读出放大器单元SAU。

例如，在存储器单元MU0～MU7中，在列解码器114选择了列选择线CSL0的情况下，与存储器单元MU0～MU7的第1层对应的8个读出放大器单元SAU0、SAU4、SAU8、SAU12、SAU16、SAU20、SAU24、及SAU28分别电连接于信号线IO(0)～IO(7)。同样地，在列解码器114选择了列选择线CSL1的情况下，与各存储器单元MU的第2层对应的8个读出放大器单元SAU1、SAU5、SAU9、SAU13、SAU17、SAU21、SAU25、及SAU29分别连接于信号线IO(0)～IO(7)。在列解码器114选择了列选择线CSL2的情况下，与各存储器单元MU的第3层对应的8个读出放大器单元SAU2、SAU6、SAU10、SAU14、SAU18、SAU22、SAU26、及SAU30分别连接于信号线IO(0)～IO(7)。而且，在列解码器114选择了列选择线CSL3的情况下，与各存储器单元MU的第4层对应的8个读出放大器单元SAU3、SAU7、SAU11、SAU15、SAU19、SAU23、SAU27、及SAU31分别连接于信号线IO(0)～IO(7)。

也就是说，在图10的例子中，列选择线CSL的编号可表示为CSL(An+B)(n为0以上的任意的自然数)。在这里，A表示与1个存储器单元对应的读出放大器单元数量(在图10的例子中A＝4)。B表示半导体层在各存储器单元中的位置，且存在如下关系。也就是：

B＝0：第1层，

B＝1：第2层，

B＝2：第3层，及

B＝3：第4层。

更加具体而言，列选择线CSL(4n+0)，即列选择线CSL0、CSL4、CSL8、…选择与第1层对应的读出放大器SAU，列选择线CSL(4n+1)，即列选择线CSL1、CSL5、CSL9、…选择与第2层对应的读出放大器SAU，列选择线CSL(4n+2)，即列选择线CSL2、CSL6、CSL10、…选择与第3层对应的读出放大器SAU，列选择线CSL(4n+3)，即列选择线CSL3、CSL7、CSL11、…选择与第4层对应的读出放大器SAU。

另外，如果将所连接的信号线IO的编号设为IO(x)(x为0～7的自然数)，那么与列选择线CSL对应的8个读出放大器单元SAU的编号可表示为SAU(32n+4x+B)。例如，在n＝0、B＝1的情况下，在列选择线CSL1中，连接于信号线IO(1)的读出放大器单元SAU为SAU5，连接于信号线IO(7)的读出放大器单元SAU为SAU29。

1.1.3.3.2关于读出放大器单元的电路构成

其次，对读出放大器单元SAU的电路构成进行说明。在本实施方式的电压感应方式的读出放大器单元SAU中，将邻接的位线BL屏蔽而进行感应动作。也就是说，在电压感应方式中，每偶数位线BLe及每奇数位线BLo地读出数据。从而，在于某区块BLK的各存储器单元MU中共通选择的任一串群组GR中，从共通连接于任一字线WL的多个存储单元晶体管MT中连接于偶数位线BLe、或奇数位线BLo的存储单元晶体管MT一次性读出数据。以下，一次性读出的数据成为被称为“页面”的单位。此外，1页面的数据量，即对应的存储单元晶体管MT的数量根据存储单元阵列111及读出放大器113的构成等而不同。

首先，使用图11，对读出放大器单元SAU与偶数位线BLe及奇数位线BLo的连接进行说明。如图示般，相邻的2根位线BL(偶数位线BLe与奇数位线BLo)共用1个读出放大器单元SAU。偶数位线BLe经由晶体管HN2e而分别与读出放大器单元SAU连接，经由晶体管HN1e而共通连接于信号线BLCRL。奇数位线BLo也同样地，经由晶体管HN2o而分别连接于读出放大器单元SAU，经由晶体管HN1o而共通连接于信号线BLCRL。信号线BLCRL是用来向位线BL供给例如接地电位VSS的信号线。另外，向晶体管HN1e、NH1o、HN2e、及HN2o的栅极，分别输入信号BIASe、BIASo、BLSe、及BLSo。

例如，在从偶数位线BLe读出数据的情况下，序列发生器121使信号BLSe成为“H”电平而使晶体管HN2e成为接通状态，并将偶数位线BLe连接于各读出放大器单元SAU。另外，序列发生器121使信号BIASo成为“H”电平而使晶体管HN1o成为接通状态，并将奇数位线BLo连接于信号线BLCRL。在该状态下，如果各读出放大器单元SAU对偶数位线BLe进行预充电，那么奇数位线BLo的电位始终保持在VSS，因此偶数位线BLe不受奇数位线BLo的影响，而适当地进行预充电。

另一方面，在从奇数位线BLo读出数据的情况下，序列发生器121使信号BLSo及信号BIASe成为“H”电平，并将奇数位线BLo连接于各读出放大器单元SAU，将偶数位线BLe连接于信号线BLCRL。在该状态下，读出放大器单元SAU对奇数位线BLo进行预充电。

如此，在本实施方式的电压感应方式中，通过在读出动作时使邻接的非选择位线BL成为接地状态，能够不受邻接的位线BL的信号的影响，而进行正确的读出动作。

其次，使用图12，对读出放大器单元SAU的电路构成进行说明。如图示般，读出放大器单元SAU各自具有初级数据缓存(Primary Data Cache：PDC)430、二级数据缓存(Secondary Data Cache：SDC)431、3个动态数据缓存(Dynamic Data Cache：DDC)433(433-1～433-3)、及临时数据缓存(Temporary Data Cache：TDC)434。此外，动态数据缓存433及临时数据缓存434可根据需要而设置。

初级数据缓存430具有时钟反相器CLI1及CLI2以及晶体管NMOS5。二级数据缓存431具有时钟反相器CLI3及CLI4以及晶体管NMOS6及NMOS7。动态数据缓存433具有晶体管NMOS4及NMOS9。另外，临时数据缓存434具有电容C。

二级数据缓存431经由晶体管NMOS20及21，而分别连接于信号线IOn及IO。信号线IO是与输入输出信号I/O[0]～I/O[7]中的任一信号线对应的信号线，信号线Ion是输出将从信号线IO输出的信号反转所得的信号的信号线。而且，晶体管NMOS20及21的栅极经由列选择线CSLi(i＝An+B)，而连接于列解码器114。此外，与输入输出信号I/O[0]～I/O[7]对应的信号既可是从信号线IOn输出的信号，或者也可是使用从信号线IO与信号线IOn输出的信号的差量的信号。

例如，在读出数据的情况下，列解码器114使列选择线CSLi成为“H”电平，而使晶体管NMOS20及21成为接通状态。然后，保存在二级数据缓存431中的数据被传送到信号线IO，经过反转而获得的数据被传送到信号线IOn。

在晶体管NMOS10中，源极或漏极中的任一电极连接于节点SABL，另一电极连接于节点SBBL，向栅极输入信号BLCLAMP。在读出时，序列发生器121利用信号BLCLAMP，而进行施加于位线BL的预充电电压的控制、及感应(选通)位线BL的电压的时序控制。

在晶体管NMOS11中，向源极或漏极中的任一电极施加电压VPRE，另一电极连接于节点SBBL，向栅极输入信号BLPRE。

在晶体管NMOS19中，向栅极输入信号BLC2，源极或漏极中的任一电极连接于二级数据缓存431，另一电极连接于节点SBBL。

1.1.4关于存储单元晶体管的阈值分布

其次，使用图13，对存储单元晶体管MT可取的阈值分布例如为能够保存2bit的数据的情况进行说明。

如图示般，各存储单元晶体管MT的阈值电压能够保存高阶(upper)位(或高阶数据)及低阶(lower)位(低阶数据)的2bit数据，即“11”、“01”、“00”、及“10”数据。

“11”数据的阈值电压为“E”电平，是比电压VA低的值。

“01”、“00”、及“10”数据的阈值电压分别为“A”、“B”、及“C”电平。而且，这些阈值电压存在“E”电平＜“A”电平＜“B”电平＜“C”电平的关系。“A”电平是比电压VA高且比电压VB低的电压，“B”电平是比电压VB高且比电压CV低的电压，“C”电平是比电压VC高的电压。

此外，各数据与阈值电平的关系并不限定于所述内容，而可适当变更。

数据的写入及读出是以页面为单位而进行。这时，每低阶位、或每高阶位地写入、及读出数据。从而，在存储单元晶体管MT保存有2bit数据的情况下，对1页面分配与高阶位对应的数据及与低阶位对应的数据。由此，将一次性写入或读出低阶位的页面称为低阶页面，将一次性写入或读出高阶位的页面称为高阶页面。

1.1.5关于页面的构成

其次，使用图14，对本实施方式中的页面的构成进行说明。

如图示般，页面(高阶页面或低阶页面)包含常规数据区域、及ECC数据区域。常规数据区域是保存从控制器200接收到的写入数据(不包括纠错码及检错码的净值数据)的区域，且例如包含4个区。在本实施方式中，对该每区进行ECC处理。另外，图14所示的常规数据区域例如成为4Kbit(将1028bit记作1Kbit)的数据大小。由此，4个区(区0～区3)分别成为1Kbit的数据大小。此外，区数量并不限于4个，也可为3个以下或5个以上，可根据常规数据区域的大小与ECC处理单位而适当设定。

ECC数据区域是保存各区的ECC处理所需的数据，例如纠错码及检错码的区域。因此，ECC数据区域与常规数据区域的区数量相同地包含4个区域，以下，将各个区域的数据称为第0～第3ECC数据。第0ECC数据与区0的常规数据对应，第1ECC数据与区1的常规数据对应，第2ECC数据与区2的常规数据对应，第3ECC数据与区3的常规数据对应。此外，在本实施方式中，将与1个区对应的ECC数据的大小设定为128bit，只要能够确保用来保存纠错码及检错码所需的大小即可，大小不受限定。进而，在本实施方式中，对将常规数据区域分为4个区的情况进行了说明，但也可将页面整体分为4个区，而在各区包含常规数据与ECC数据。具体而言，例如也可在区0包含第0常规数据及与其对应的第0ECC数据。区1～区3也相同。而且，也可在每区保存从控制器200接收到的写入数据(包括纠错码及检错码)。

在本实施方式中，1层的数据分别分配给指定的区。具体而言，例如第1层的存储单元晶体管MT的数据分配给区0。同样地，第2层的存储单元晶体管MT的数据分配给区1，第3层的存储单元晶体管MT的数据分配给区2，第4层的存储单元晶体管MT的数据分配给区3。

从而，在数据的读出中，列解码器114例如首先选择列选择线CSL(4n+0)，将区0的数据及第0ECC数据输出到控制器200。接着，列解码器114选择列选择线CSL(4n+1)，将区1的数据及第1ECC数据输出到控制器200。然后，列解码器114选择列选择线CSL(4n+2)，将区2的数据及第2ECC数据输出到控制器200。最后，列解码器114选择列选择线CSL(4n+3)，将区3的数据及第3ECC数据输出到控制器200。

此外，在本实施方式中，列解码器114按照CSL(4n+0)、CSL(4n+1)、CSL(4n+2)、CSL(4n+3)的顺序选择列选择线，但顺序不受限定，也可适当调换，只要在每层输出数据即可。进而，在本实施方式中，4个区与4层(第1～第4层)一一对应，但也可非一一对应。例如，在区为8个的情况下，也可为区0及区1与第1层对应，区2及区3与第2层对应，区4及区5与第3层对应，区6及区7与第4层对应。另外，在区为2个的情况下，也可为区0与第1及第2层对应，区11与第3及第4层对应，而能够适当设定。

1.2关于数据的读出动作

其次，对本实施方式的数据的读出动作进行说明。

1.2.1关于读出动作的整体流程

首先，使用图15，对NAND型闪存100中的数据的读出动作的整体流程进行说明。

如图示般，首先序列发生器121从控制器200接收读出命令、及读出对象的页面地址(步骤S111)。

接着，序列发生器121选择作为对象的串群组GR、字线WL、偶数位线BLe或奇数位线BLo，而读出与读出对象的页面地址对应的存储单元晶体管MT的数据(步骤S112)。

然后，序列发生器121将所读出的数据从读出放大器113发送到控制器200的NAND接口电路250(步骤S113)。读出数据如图14中所说明般，针对每区而发送。

其次，使用图16，对数据的发送顺序、以及与该数据对应的区、列选择线CSL、及读出放大器单元SAU的编号进行说明。如图示般，首先，序列发生器121将区0的数据及第0ECC数据以8bit为单位分n次进行传送。这时，列选择线CSL的编号及与信号线IO(0)～IO(7)对应的读出放大器单元SAU的编号如图16所示。例如在第n次，序列发生器121选择列选择线CSL(4n+0)，从信号线IO(0)发送保存在读出放大器单元SAU(32n)中的数据。同样地，序列发生器121在第n+1次到第2n次，传送区1的数据及第1ECC数据，在第2n+1次到第3n次，传送区2的数据及第2ECC数据，在第3n+1次到第4n次传送区3的数据及第3ECC数据。由此读出动作结束。此外，传送数据的区的顺序不受限定，也可适当调换。

1.2.2关于读出时的电压

其次，使用图17，对数据的读出时的各配线的电压关系进行说明。此外，图17例示选择了串群组GR0的偶数位线BLe的情况。

如图示般，在时刻t1，行解码器112为了使串群组GR0的选择晶体管ST1成为接通状态，而对选择栅极线GSL1施加电压VSG(例如5V)。VSG是用来使选择晶体管ST1及ST2成为接通状态的电压。另外，序列发生器121对与所选择的串群组GR对应的控制信号线SSL0施加电压VSSL。VSSL是用来使列选择晶体管CSG成为接通状态的电压。而且，在读出放大器单元SAU中，使电源电位VPRE例如为VDDSA。VDDSA是从电源供给到读出放大器单元SAU的电源电压。

接着，在时刻t2，行解码器112对选择字线WL施加电压VCGRV，对非选择字线WL施加电压VREAD(例如7V)。电压VCGRV是与读出对象数据相应的电压。电压VREAD是不论保存数据如何均使存储单元晶体管MT接通的电压，且VREAD＞VCGRV。另外，在读出放大器单元SAU中，序列发生器121使信号BLCLAMP的电压成为比下述Vclamp低的电压。另外，序列发生器121使信号BLPRE的电压为VDDSA+Vt11(Vt11是晶体管NMOS11的阈值电压)而使晶体管NMOS11成为接通状态，例如在VDDSA下对临时数据缓存(TDC)434进行预充电。

然后，在时刻t3～t4，序列发生器121使偶数位线选择信号BLSe成为“H”电平，而选择偶数位线BLe。另外，序列发生器121使信号BLCLAMP的电压为Vclamp。电压Vclamp是位线预充电用箝位电压，是比电源电位VPRE的电压VDDSA低的电压。由此，偶数位线BLe在电压VBL下得以预充电。Vclamp与VBL存在Vclamp＝VBL+Vt10的关系。Vt10是晶体管NMOS10的阈值。

接着，在时刻t5，序列发生器121使信号BLCLAMP的电压为0V，而使读出放大器单元SAU的晶体管NMOS10成为断开状态。由此，从读出放大器113向偶数位线BLe的电压施加停止。

然后，在时刻t6，序列发生器121使信号BLPRE成为“L”电平，而停止向临时数据缓存(TDC)434的电压施加。然后，序列发生器121为了使所选择的串群组GR0的选择晶体管ST2成为接通状态，而对选择栅极线GSL2施加VSG。由此，在存储单元晶体管MT的阈值高于VCGRV的情况下，电流不从偶数位线BLe向源极线SL流动，因此偶数位线BLe的电位不下降。与此相对地，在存储单元晶体管MT的阈值低于VCGRV的情况下，电流从位线BL向源极线SL流动，从而偶数位线BLe的电位下降。

接着，在时刻t10～t11，在电源电位VPRE变成VDDSA的状态下，序列发生器121使信号BLPRE的电压为VDDSA+Vt11，而在VDDSA下对临时数据缓存(TDC)434进行预充电。

继而，在时刻t12～t13，序列发生器121使信号BLCLAMP的电压成为感应用电压Vsen。这时，如果选择位线BLe的电位高于Vsen－Vt10(Vt10是晶体管NMOS10的阈值电压)，那么晶体管NMOS10始终断开，VDDSA保存在临时数据缓存(TDC)434中。另一方面，如果选择位线BLe的电位低于Vsen－Vt10，那么为了使晶体管NMOS10接通，临时数据缓存(TDC)434被放电而变为与位线BLe的电位大致相等。

接着，在时刻t14～t15，所感应到的数据被撷取到二级数据缓存(SDC)431。具体而言，暂且使信号SEN2及LAT2成为断开状态，使信号EQ2的电位为VDDSA+Vt6(Vt6是晶体管NMOS6的阈值电压)，由此使节点SEN1与节点N2成为相同电位。其后，使信号BLC2的电位为VDDSA+Vt19(Vt19是晶体管NMOS19的阈值电压)，而临时数据缓存(TDC)434的数据被传送到二级数据缓存(SDC)431。其结果，在临时数据缓存(TDC)434原本是“H”电平的情况下，二级数据缓存(SDC)431的数据成为“1”。另外，在临时数据缓存(TDC)434为“L”电平的情况下，二级数据缓存(SDC)431的数据成为“0”。

以如上方式，从偶数位线BLe读出数据。其后，在时刻t15～t16，进行还原动作，而重置各节点及信号线。

奇数位线BLo的读出也是以同样的方式而进行。在该情况下，使信号BLSo成为“H”，使信号BLSe成为“L”。

此外，在图18中表示1次数据读出时的电压波形，但在例如读出多值数据的情况等下，进行多次数据的读出。在该情况下，通过使VCGRV为不同的电压值，可读出具有不同的阈值的数据。

1.3关于本实施方式的效果

如果是本实施方式的构成，那么能够提高读出动作的可靠性。以下，对本效果进行说明。

在三维积层型存储器中，存在根据所形成的层而存储单元晶体管MT的栅极尺寸不同的情况。例如，在积层体24具有图7所示的形状的情况下，越位于上层的存储单元晶体管MT则栅极长度越长(栅极尺寸越大)，其结果，例如存在数据难以写入(写入速度较慢)的情况。另外，如果如此根据层而栅极尺寸不同，那么长期的数据的保存及干扰等所致的存储单元晶体管MT的阈值的变动量不同，例如存在越位于下层的存储单元晶体管MT则阈值的变动量越大的情况。如此，在某指定的层，易于产生读出缺陷。

作为具体例，使用图18，对读出“A”电平的数据时的阈值的变动量与栅极尺寸的关系进行说明。在图18中，虚线表示刚刚写入数据后的存储单元晶体管MT的阈值分布，实线表示在写入后已经经过较长时间时的阈值分布。

如图示般，例如栅极尺寸较大的第4层的存储单元晶体管MT由于阈值的变动量较小，所以在阈值变动后，也能够在读出电平VA下正常地读出数据。与此相对地，栅极尺寸较小的第1层的存储单元晶体管MT由于阈值的变动量较大，所以在部分存储单元晶体管MT中，阈值变为读出电平VA以下，从而很难正常地读出数据。

如果想要从阈值变为VA以下的存储单元晶体管MT正确地读出数据，那么可考虑降低读出电平。但在该方法中，难以从第4层的存储单元晶体管MT正常地读出数据。如果如此根据栅极尺寸而阈值的变动量不同，那么根据层而最佳读出电平不同，因此在指定的层(栅极尺寸)易于产生缺陷位。

而且，栅极尺寸的差异是由存储单元阵列111的构造所引起，因此会周期性地产生。也就是说，在构成1页面的数据的位列中，易于成为缺陷的位大致均匀地分布。由此，因为这种原因而产生缺陷位的情况与突发性地产生缺陷的情况相比，缺陷位数易于增多，而存在超过能够利用ECC处理进行错误订正的位数，即无法读出数据的情况。

因此，在本实施方式的构成中，使ECC处理的执行单位(区)与层(栅极尺寸)建立对应关系。具体而言，从某指定的层的存储单元晶体管MT读出的数据属于指定的区。从而，能够缩小区内的存储单元晶体管MT的栅极尺寸的差异。由此，能够降低区内的各存储单元晶体管MT的读出特性的差异。

换句话说，从易于产生缺陷的层读出的数据(位)集中属于某指定的区。从而，能够减少在其他区产生的缺陷位数，从而能够正确地读出数据。从而，能够提高数据的读出可靠性。当然，在与易于产生缺陷的层对应的区，有可能产生难以利用ECC进行纠正的程度的数量的缺陷位。然而，对于该区，能够利用在第2实施方式中进行说明的方法进行正确的读出。本方法的详细内容将在第2实施方式中进行说明。

使用图19，对所述效果的具体例进行说明。在图19中，列举如第1层的存储单元晶体管般易于产生缺陷的情况为例。

图19的上段的表格表示作为一例，区与层不对应的情况，也就是在各区包含所有层的数据的情况。具体而言，层与IO对应，与第1层对应的读出放大器单元SAU连接于信号线IO[0]与IO[4]，与第2层对应的读出放大器单元SAU连接于信号线IO[1]与IO[5]，与第3层对应的读出放大器单元SAU连接于信号线IO[2]与IO[6]，与第4层对应的读出放大器单元SAU连接于信号线IO[3]与IO[7]。也就是说，位线BL0～BL7分别与SAU0～SAU7及IO[0]～IO[7]对应。

如图示般，在无法正常地读出第1层的存储单元晶体管MT的数据的情况下，在所有区，在与第1层对应的输入输出信号I/O[0]及I/O[4]中产生缺陷位。该缺陷在页面内周期性地产生。而且，如果缺陷位数超过ECC处理的规定数量，那么ECC电路260无法进行错误订正。其结果，在所有区，即页面整体，无法读出数据的可能性变高。

图19的下段的表格表示本实施方式的情况。在本实施方式的情况下，从第1层读出的数据属于区0。因此，缺陷位集中在区0。其结果，在与第2层对应的区1、与第3层对应的区2、及与第4层对应的区3，为了降低缺陷位的产生数，能够进行ECC处理，而正常地进行数据的读出。

通过如此使区与层对应，提高能够数据读出的可靠性。此外，对于区0，通过使读出电平偏移而进行数据的再读出，能够进行正常的读出。关于这一点，将在第2实施方式中进行说明。

2.第2实施方式

其次，对第2实施方式的半导体存储装置及存储系统进行说明。本实施方式是如例如第1实施方式的图18及图19中所说明般，针对由于存储单元晶体管MT的阈值的变动等而未能进行正常的读出动作的区，使对选择字线WL施加的电压VCGRV偏移而进行数据的再读出。以下，只对与第1实施方式不同的点进行说明。

2.1关于偏移读出

本实施方式的NAND型闪存100在按照控制器200的命令而读出数据时，除了执行常规的读出动作(以下，称为“正常读出”)以外，还执行偏移读出动作。所谓偏移读出动作是指如下动作：如图18中所说明般，在因长期的数据的保存及干扰等而存储单元晶体管MT的阈值变动，由此导致ECC处理失败的情况下，一面使在读出时对选择字线WL施加的读出电压VCGRV偏移一面重复数据的读出。以下，将ECC处理成功的情况称为“通过ECC处理”，将ECC处理失败的情况称为“未通过ECC处理”。

2.1.1关于偏移表

在使VCGRV偏移的情况下，电压的偏移量是基于保存在例如控制器200的内置存储器220、或例如NAND型闪存100的寄存器123中的偏移表的信息而决定。以下，以保存在内置存储器220中的情况为例，使用图20对本实施方式的偏移表进行说明。

如图示般，在读出“A”、“B”、及“C”电平的数据时，偏移表针对每根偶数位线BLe及奇数位线BLo而保存有与数据的再读出的次数(以下，称为“重试次数”)相应的VCGRV的偏移量。具体而言，在读出“A”电平的数据时，与重试次数g(g为1～L的自然数，且L为1以上的自然数)相应地将与偶数位线BLe对应的VCGRV的偏移量设为Vs_AE_g，将与奇数位线BLo对应的VCGRV的偏移量设为Vs_AO_g。同样地，在读出“B”电平的数据时，将与偶数位线BLe对应的偏移量设为Vs_BE_g，将与奇数位线BLo对应的偏移量设为Vs_BO_g，在读出“C”电平的数据时，将与偶数位线BLe对应的偏移量设为Vs_CE_g，将与奇数位线BLo对应的偏移量设为Vs_CO_g。

例如，在读出“A”电平的数据时，在于偶数位线BLe的第1次偏移读出中，VCGRV的偏移量成为Vs_AE_1。同样地，在于奇数位线BLo的第1次偏移读出中，VCGRV的偏移量成为Vs_AO_1。在“B”电平及“C”电平的情况下也相同。

其次，使用图21，对施加于选择字线WL的VCGRV的偏移的一例进行说明。在图21的例子中，对如下情况进行说明：在偶数位线BLe，存储单元晶体管MT的阈值向负侧偏移，与阈值较低的“A”电平对应的偏移量|Vs_AE_g|最小，与阈值较高的“C”电平对应的偏移量|Vs_CE_g|最大。也就是说，偏移量Vs_AE_g、Vs_BE_g、及Vs_CE_g成为0V＞Vs_AE_g＞Vs_BE_g＞Vs_CE_g的关系。因此，每次重复偏移读出，与各电平的数据的读出对应的VCGRV都下降。

例如，将读出“A”、“B”、及“C”电平的数据时的VCGRV分别设为VCGRV_A、VCGRV_B、VCGRV_C，将正常读出时的VCGRV的电压值分别设为VCGRV_A＝VA、VCGRV_B＝VB、及VCGRV_C＝VC。如此则如图示般，在于偶数位线BLe的第1次偏移读出中，VCGRV_A从VA偏移Vs_AE_1，而成为VA+Vs_AE_1。同样地，VCGRV_B成为VB+Vs_BE_1，VCGRV_C成为VC+Vs_CE_1。同样地，第L次偏移读出时的VCGRV_A～VCGRV_C成为VCGRV_A＝VA+Vs_AE_L、VCGRV_B＝VB+Vs_BE_L、VCGRV_C＝VC+Vs_CE_L。

此外，在奇数位线BLo的情况下也同样地，第L次偏移读出时的VCGRV_A～VCGRV_C成为VCGRV_A＝VA+Vs_AO_L、VCGRV_B＝VB+Vs_BO_L、VCGRV_C＝VC+Vs_CO_L。

此外，在偶数位线BLe与奇数位线BLo的偏移量也可为相同的值。

另外，在以下的说明中，在不对各偏移量加以区别的情况下，简单记作Vshift。

2.1.2关于偏移读出时的选择字线的电压的变化

其次，以从与偶数位线BLe对应的存储单元晶体管MT读出数据的情况为例，使用图22及图23，对在读出低阶位及高阶位的页面时施加于选择字线WL的VCGRV进行说明。

首先，对读出低阶位的页面的情况进行说明。如图22所示，通过对选择字线WL施加与“B”电平对应的电压VCGRV，读出放大器113对存储单元晶体管MT是保存有“E”或“A”电平的数据，还是保存有“B”或“C”电平的数据进行判定。因此，在图17所说明的时序图中，行解码器112对选择字线WL，在正常读出时施加VB，在第1次偏移读出时施加VB+Vs_BE_1，在第L次偏移读出时施加VB+Vs_BE_L。

其次，对读出高阶位的页面的情况进行说明。如图23所示，在高阶位读出中，通过对选择字线WL施加与“A”电平对应的电压VCGRV，读出放大器113对存储单元晶体管是否保存有“E”电平的数据进行判定。另外，在高阶位读出中，通过对选择字线WL施加与“C”电平对应的电压VCGRV，读出放大器113对存储单元晶体管是否保存有“C”电平的数据进行判定。因此，重复2次图17中所说明的时序图。此外，与“A”电平对应的读出及与“C”电平对应的读出的顺序并不特别限定。

行解码器112在正常读出时，在读出“A”电平的数据的情况下，对选择字线WL施加VA，在读出“C”电平的数据的情况下，对选择字线WL施加VC。另外，行解码器112在第1次偏移读出时，在读出“A”电平的数据的情况下，对选择字线WL施加VA+Vs_AE_1，在读出“C”电平的数据的情况下，对选择字线WL施加VC+Vs_CE_1。同样地，行解码器112在第L次偏移读出时，在读出“A”电平的数据的情况下，对选择字线WL施加VA+Vs_AE_L，在读出“C”电平的数据的情况下，对选择字线WL施加VC+Vs_CE_L。

2.2关于存储系统的整体动作

其次，使用图24，对本实施方式的存储系统1的整体动作进行说明。

首先，控制器200的CPU230在接收到来自主机机器的读出访问(步骤S201)后，与地址信息一同发出读出命令，NAND接口电路250将其发送到NAND型闪存100(步骤S202)。

NAND型闪存100的序列发生器121响应该读出命令而执行正常读出(步骤S203)。也就是说，序列发生器121执行对应的数据(包括纠错码及检错码)的读出。

接着，在步骤S203中读出的数据经由NAND接口电路250而保存在控制器200的例如缓冲存储器240中。然后，ECC电路260实施ECC处理，针对每区进行ECC处理的通过/未通过的判定(步骤S204)。

接着，在于所有区都通过了ECC处理的情况下(步骤S205，是)，该页面的ECC处理结束。然后，CPU230将经过订正处理的数据从主机接口电路210发送到主机机器，读出动作完成。

另一方面，在于任一区未通过ECC处理的情况下(步骤S205，否)，也就是在于某区缺陷位数多于规定数量而未能加以订正的情况下，CPU230对重试次数g是否未超过预先设定的上限次数(1～(L－1))进行确认(步骤S206)。在重试次数g超过上限次数的情况下(步骤S206，否)，CPU230判断从该页面读出数据的动作失败。

在重试次数g未超过上限次数的情况下(步骤S206，是)，CPU230参照偏移表。然后，CPU230发布地址信息、未通过的区信息、与电压偏移量Vshift相关的信息、及偏移读出命令(步骤S207)。接着，NAND接口电路250将这些信息及命令发送到NAND型闪存100。

NAND型闪存100响应所接收到的命令，而执行偏移读出(步骤S208)。这时，行解码器112根据所接收到的电压偏移量Vshift的信息而变更VCGRV。

然后，NAND型闪存100的序列发生器121基于从控制器200接收到的未通过的区的信息，而将与未通过的区对应的数据(包括纠错码及检错码)发送到NAND接口电路250(步骤S209)。CPU230将所接收到的数据保存在例如缓冲存储器240中。然后，返回到步骤S204，ECC电路260进行所接收到的数据的ECC处理。CPU230重复进行偏移读出，直到所有区的ECC处理完成，或者重试次数超过设定上限次数为止。

2.3关于读出动作的指令序列

其次，使用图25及图26，对在数据读出时在控制器200与NAND型闪存100之间被收发的信号的序列进行说明。

控制器200的CPU230将芯片使能信号/CE、地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号/WE、读出使能信号/RE从NAND接口电路250发送到NAND型闪存100。另外，NAND型闪存100将待命/忙碌信号R/B发送到NAND接口电路250。输入输出信号I/O[0]～I/O[7]是在控制器200的NAND接口电路250与NAND型闪存100之间被收发的例如8bit的数据。

芯片使能信号/CE是用来启动NAND型闪存100的信号，以low电平断言。地址锁存使能信号ALE是表示输入输出信号I/O[0]～I/O[7]为地址的信号，以high电平断言。指令锁存使能信号CLE是表示输入输出信号I/O[0]～I/O[7]为指令的信号，以high电平断言。写入使能信号/WE是用来向NAND型闪存100写入各数据的信号，CPU230每次发布指令、地址、及数据等，都以low电平对/WE进行断言。由此，每次触发/WE，信号都被撷取到NAND型闪存100中。读出使能信号/RE是用来让CPU230从NAND型闪存100读出各数据的信号，以low电平断言。待命/忙碌信号R/B是表示NAND型闪存100是否为忙碌状态(是不能接收指令的状态还是能够接收指令的状态)的信号，在为忙碌状态时成为low电平。

首先，使用图25，对正常读出时的时序图进行说明。如图示般，控制器200的CPU230发布通知执行读出的指令“00h”，并且断言指令锁存使能信号CLE(“H”电平)。

接着，CPU230发布地址数据“Add”，并且断言地址锁存使能信号ALE(“H”电平)。此外，在图25的例子中，表示CPU230以写入使能信号/WE的1个周期发送地址数据的情况，但也能以多个周期进行发送。

然后，CPU230发布执行读出的指令“30h”，并且断言指令锁存使能信号CLE(“H”电平)。

这些指令及地址储存在NAND型闪存100的例如寄存器123中。

接着，NAND型闪存100响应指令“30h”而开始读出，成为忙碌状态(待命/忙碌信号R/B＝“L”)。

其后，如果NAND型闪存100恢复为待命状态，那么CPU230触发读出使能信号/RE。然后，与读出使能信号/RE同步地，所读出的数据(包括纠错码及检错码)针对每区从NAND型闪存100传送到控制器200。“Z0”～“Z3”分别表示区0～区3的数据。此外，在图25的例子中，表示以读出使能信号/RE的1个周期发送各区的数据的情况，但各区的数据具有例如1Kbit的大小，因此也能以多个周期而发送。

其次，使用图26，对偏移读出时的时序图进行说明。如图示般，CPU230首先发布通知执行偏移读出的指令“S-read”，并且断言指令锁存使能信号CLE。

接着，CPU230参照偏移表而发布表示电压偏移量Vshift的数据“V-shift”。

然后，CPU230发布进行偏移读出的页面的地址信息、及表示未通过的区的地址信息的“F-zone”，并且断言地址锁存使能信号ALE。

接着，CPU230发布执行读出的指令“30h”，并且断言指令锁存使能信号CLE。

这些指令、数据、及地址储存在NAND型闪存100的例如寄存器123中。

然后，NAND型闪存100响应指令“30h”而开始读出动作，成为忙碌状态。这时，序列发生器121通过参照寄存器内的指令“S-read”，而认识到应该执行的动作是偏移读出而非正常读出。进而，序列发生器121通过参照寄存器内的数据“V-shift”，而掌握电压VCGRV的偏移量Vshift。然后，序列发生器121对与地址信息“Add”对应的页面执行偏移读出。

其后，每次CPU230触发读出使能信号/RE，序列发生器121都基于表示未通过的区的地址信息的“F-zone”，而针对每区将未通过ECC处理的区的数据传送到控制器200。在图26的例子中，区0与区1未通过ECC处理，因此序列发生器121将区0与区1的数据“Z0”与“Z1”发送到控制器200。

2.4关于偏移读出的具体例

作为所述2.3中所说明的偏移读出的具体例，使用图27，对读出与偶数位线BLe对应的“A”电平的数据的情况进行说明。此外，在本例中，表示与区0对应的存储单元晶体管MT的阈值的变动最大且与区3对应的存储单元晶体管MT的阈值的变动最小的情况。

如图示般，区2及区3的数据由于阈值的变动量较小，所以利用正常读出(读出电平VA)而通过ECC处理。具体而言，由于与区3对应的存储单元晶体管MT的阈值变动最小，所以具有“A”电平的所有存储单元晶体管MT的阈值处于VA以上。另一方面，由于相比于区3的存储单元晶体管MT，区2的存储单元晶体管MT的阈值的变动量大，所以在例如部分存储单元晶体管MT中阈值变为VA以下，但因为是能够进行ECC处理的缺陷数量，所以利用正常读出，区2及区3通过ECC处理。

另外，区1的数据因为在正常读出时存在大量缺陷位数(VA以下的阈值的存储单元晶体管MT)所以未通过ECC处理，利用第1次偏移读出(读出电平VA+Vs_AE_1)而通过ECC处理。

另外，区0的数据无论是利用正常读出还是利用第1次偏移读出都未通过ECC处理，利用第2次偏移读出(读出电平VA+Vs_AE_2)而通过ECC处理。

其次，使用图28，对所述例子中的控制器200与NAND型闪存100间的数据的收发进行说明。

如图示般，首先，控制器200发送地址信息、以及正常读出命令(步骤S221)。针对此，NAND型闪存100执行正常读出(步骤S222)，将所有区的数据发送到控制器200(步骤S223)。控制器200针对每区进行所接收到的数据的ECC处理(步骤S224)。在步骤S224的ECC处理中，区0与区1未通过，区2与区3通过。

接着，控制器200为了进行未通过的区的偏移读出，而发送该页面的地址信息、未通过的区信息、与电压偏移量Vshift相关的信息、及偏移读出命令(步骤S225)。NAND型闪存100对应于所述信息及命令而进行第1次偏移读出(步骤S226)，将未通过前次ECC处理的区(区0与区1)的数据发送到控制器200(步骤S227)。控制器200进行所接收到的区0与区1的数据的ECC处理(步骤S228)。在步骤S228的ECC处理中，区0未通过，区1通过。

然后，控制器200为了再次进行未通过的区的偏移读出，而发送该页面的地址信息、未通过的区信息、与电压偏移量Vshift相关的信息、及偏移读出命令(步骤S229)。NAND型闪存100对应于所述信息及命令而进行第2次偏移读出(步骤S230)，将未通过前次ECC处理的区0的数据发送到控制器200(步骤S231)。控制器200进行所接收到的区0的数据的ECC处理(步骤S232)。在步骤S232的ECC处理中，区0通过，ECC处理完成。

2.5关于本实施方式的效果

如果是本实施方式的构成，那么能够获得与所述第1实施方式相同的效果。

另外，在本实施方式的构成中，在每区都能以最佳读出电平读出数据。例如在第1实施方式的图18及19中，通过使读出电平偏移而读出数据，能够纠正与第1层对应的区0的数据。因此，能够降低各区的缺陷位的产生数量。由此，易于通过ECC处理，从而能够提高读出动作的可靠性。

另外，在本实施方式的构成中，在偏移读出时，对于已经通过ECC处理的区无需进行从NAND型闪存100向控制器200的数据的传送及ECC处理。因此，能够缩短偏移读出时的ECC处理时间。从而，能够提高读出时的处理速度。

3.第3实施方式

其次，对第3实施方式的半导体存储装置及存储系统进行说明。本实施方式是关于所述第1及第2实施方式中的ECC处理。以下，只对与第1及第2实施方式不同的点进行说明。

3.1关于ECC处理的动作

在本实施方式中，使用图29～图31，对图28所说明的流程图中的ECC电路260的具体的处理动作进行说明。

本实施方式中的ECC电路260通过解码部264的校正子计算部265、错误位置多项式运算部266、错误位置计算部267、及检错码解码器268这4段管线处理而进行数据的错误订正。而且，ECC电路260将经过订正的数据及ECC处理的通过/未通过的判定结果发送到例如缓冲存储器240。

如图29(图28的步骤S224)所示，在正常读出时，所有区成为ECC处理的对象，因此ECC电路260依序对区0～区3的数据进行处理，并将这些处理的结果保存在例如缓冲存储器240中。

具体而言，首先，在步骤1中，校正子计算部265使用区0的数据计算出校正子。

接着，在步骤2中，错误位置多项式运算部266基于在步骤1中所获得的与区0相关的校正子，而进行错误位置多项式运算。与该错误位置多项式运算部266的处理同时，校正子计算部265使用区1的数据计算出校正子。

然后，在步骤3中，错误位置计算部267基于在步骤2中所获得的与区0相关的错误位置多项式运算结果，而对区0的数据指定错误的位置，并加以订正。与该错误位置计算部267的处理同时，错误位置多项式运算部266基于在步骤2中所获得的与区1相关的校正子而进行错误位置多项式运算。进而，与此同时校正子计算部265使用区2的数据计算出校正子。

接着，在步骤4中，检错码解码器268对在步骤3中所获得的区0的订正后的数据是否存在错误进行判定。与该检错码解码器268的处理同时，错误位置计算部267基于在步骤3中所获得的与区1相关的错误位置多项式运算结果，而对区1的数据指定错误的位置，并加以订正。进而，与此同时错误位置多项式运算部266基于在步骤3中所获得的与区2相关的校正子而进行错误位置多项式运算。进而，与此同时校正子计算部265使用区3的数据计算出校正子。

如此，校正子计算部265、错误位置多项式运算部266、错误位置计算部267、及检错码解码器268并行地对各区的数据进行处理。步骤5以后也相同。另外，在步骤5～步骤8中，CPU230针对每区将ECC处理的结果发送到缓冲存储器240，并使这些结果得到储存。具体而言，CPU230在通过了ECC处理的情况下，将在检错码解码器268中进行的判定结果及订正后的数据发送到缓冲存储器240，在未通过ECC处理的情况下，将在检错码解码器268中进行的判定结果发送到缓冲存储器240。因此，缓冲存储器240在步骤5中保存区0的数据的ECC处理的结果，在步骤6中保存区0及区1的数据的ECC处理的结果，在步骤7中保存区0～区2的数据的ECC处理的结果，在步骤8中保存区0～区3的数据的ECC处理的结果。此外，被ECC处理的区0～区3的顺序并不限定于此，也可适当地调换。进而，CPU230也可将未通过ECC处理的订正后的数据也发送到缓冲存储器240，并这些该数据得到保存。在该情况下，未通过ECC处理的订正后的数据在下述重试读出时，被更新为新的数据。

由此，在正常读出的情况下，从开始区0～区3的数据的ECC处理起到其结果被储存在存储器中为止所需的步骤数为8步。在图29的例子中，区0与区1未通过ECC处理，区2与区3通过了ECC处理。由此CPU230使通过了ECC处理的区2与区3的订正后的数据保存在缓冲存储器240中。另外，CPU230利用第1次偏移读出而将未通过ECC处理的区0与区1的数据从NAND型闪存100再次读出。这时，区2与区3的数据并未被从NAND型闪存100向控制器200传送。

其次，如图30(图28的步骤S228)所示，ECC电路260进行区0与区1的数据的ECC处理。在该情况下，完成ECC处理所需的步骤数为6步。在图30的例子中，区0未通过ECC处理，区1通过了ECC处理(区2与区3不是ECC处理的对象)。其结果，CPU230使区1的订正后的数据保存在缓冲存储器240中。进而，CPU230利用第2次偏移读出而将未通过ECC处理的区0的数据从NAND型闪存100再次读出。当然，这时，区1～区3的数据并未被向控制器200传送。

接着，如图31(图28的步骤S232)所示，ECC电路260进行区0的数据的ECC处理。在该情况下，ECC处理所需的步骤数为5步。如此，如果未通过的区数变少，那么ECC处理所需的步骤数减少。而且，在图31的例子中，区0通过了ECC处理(区1～区3不是ECC处理的对象)。也就是说，在这个时刻，对于区0～区3的所有数据，能够获得错误订正后的正确数据。而且，如果所有区通过ECC处理，那么CPU230将利用正常读出而读出的区2与区3的订正后的数据、利用第1次偏移读出而读出的区1的订正后的数据、及利用第2次偏移读出而读出的区0的订正后的数据作为该页面的数据发送到主机机器。

3.2关于第3实施方式的效果

如上所述，为了实现第1及第2实施方式中所说明的ECC处理，可应用例如本实施方式的构成。

4.第4实施方式

其次，对第4实施方式的半导体存储装置及存储系统进行说明。本实施方式是将第1至第3实施方式中的存储单元阵列111的构成变化所得。以下，只对与第1至第3实施方式不同的点进行说明。

4.1关于存储单元阵列的构成

首先，以区块BLK0为例，使用图32对存储单元阵列111的构成的详细内容进行说明。此外，其他区块BLK也具有相同的构成。

如图示般，区块BLK0例如包含4个串单元SU(SU0～SU3)。另外，各个串单元SU包含多个NAND串SR。

NAND串SR各自例如包含8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1及ST2。此外，存储单元晶体管MT的个数并不限于8个，也可为16个、32个、64个、或128个等，该数不受限定。存储单元晶体管MT0～MT7串联连接。该串联连接的一端侧的存储单元晶体管MT7连接于选择晶体管ST1，另一端侧的存储单元晶体管MT0连接于选择晶体管ST2。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极在多个串单元间共通连接于同一选择栅极线SGS。另外，位于同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。

也就是说，字线WL0～WL7及选择栅极线SGS在同一区块BLK内的多个串单元SU0～SU3间共通连接，而与此相对地，选择栅极线SGD虽然是在同一区块BLK内但却针对每串单元SU0～SU3而独立。

另外，在存储单元阵列111内呈矩阵状设置的NAND串SR中、位于同一行的NAND串SR的选择晶体管ST1共通连接于任一位线BL(BL0～BL(K－1)，(K－1)为1以上的自然数)。也就是说，位线BL在多个区块BLK间将NAND串SR共通连接。另外，选择晶体管ST2的电流路径的另一端共通连接于源极线SL。源极线SL例如在多个区块间将NAND串SR共通连接。

其次，使用图33及图34，对本实施方式的NAND型闪存100的平面构造与截面构造进行说明。

如图示般，在相对于半导体衬底20的表面的垂直方向即第1方向上形成有NAND串SR，各NAND串SR每串单元地共通连接着字线WL、选择栅极线SGD、及SGS。更加具体而言，在半导体衬底20设置有n型井20a，在n型井20a的表面区域设置有p型井20b。另外，在p型井20b的表面区域，设置有n⁺型扩散层20c。而且，在半导体衬底20上，依序积层有作为选择栅极线SGS而发挥功能的多个配线层、作为字线WL而发挥功能的多个配线层、及作为选择栅极线SGD而发挥功能的多个配线层。作为字线WL而发挥功能的多个配线层积层了例如8层，从下层作为图32中所说明的字线WL0～WL7而发挥功能。另外，在各配线层间形成有未图示的绝缘膜。

而且，形成有贯通这些配线层及绝缘膜而到达p型井20b的内存洞。在内存洞的侧面依序形成有未图示的区块绝缘膜、电荷储存层、及隧道绝缘膜，内存洞的内部嵌入有半导体层。半导体层是在存储单元晶体管MT以及选择晶体管ST1及ST2的动作时形成通道的区域。以下，将嵌入到内存洞内的半导体层称为“半导体柱SP”。半导体柱SP在上表面形成有接触插塞(以下，称为位线接点CT)，串单元内的位线接点CT分别连接于不同的位线BL。利用该半导体柱SP与字线WL0～WL7，而形成存储单元晶体管MT0～MT7。同样地，利用该半导体柱SP与选择栅极线SGD及SGS，而形成选择晶体管ST1及ST2。此外，在图32中，分别设置有4层选择栅极线SGD及SGS，这些选择栅极线分别共通电连接，实质上作为1个选择晶体管ST1及ST2的栅极电极而发挥功能。进而，选择栅极线SGD及SGS只要设置1层以上即可，该数不受限定。

另外，在半导体衬底20上，如果从上表面观察(也就是在沿着第2方向与第3方向而形成的平面上)那么形成有沿着第3方向且成为线形状的接触插塞(以下，称为源极线接点LIsrc)。源极线接点LIsrc的底面连接于n⁺型扩散层20c，上表面连接于源极线SL。另外，多个源极线接点LIsrc在第2方向上周期性地配置，在2个源极线接点LIsrc之间，设置有1个串单元SU。在图33的例子中，在源极线接点LIsrc_0与源极线接点LIsrc_1之间设置有串单元SU0，在源极线接点LIsrc_1与源极线接点LIsrc_2之间设置有串单元SU1。此外，在不对源极线接点LIsrc_0、LIsrc_1等加以区别的情况下，也简称为源极线接点LI。

各串单元SU的半导体柱SP是以成为例如4列错位排列的方式而配置。具体而言，如图34所示，在沿着第2方向与第3方向而形成的平面上，从沿着第3方向而形成为线形状的源极线接点LIsrc_0侧，沿着第2方向，依序排列有半导体柱SP0～SP3，半导体柱SP3配置在最靠近源极线接点LIsrc_1的位置。

更加具体而言，半导体柱SP0_j(j为0以上的自然数)在第2方向上配置在最靠近源极线接点LIsrc_0的位置。而且，半导体柱SP0_0、SP0_1、SP0_2、…是以与源极线接点LIsrc_0相邻的方式沿着第3方向而配置。

半导体柱SP1_j在第2方向上是以位于半导体柱SP0_j与SP2_j之间的方式而配置。而且，半导体柱SP1_0是以第3方向上的位置位于半导体柱SP0_0与半导体柱SP0_1之间的方式而配置，半导体柱SP1_1是以位于半导体柱SP0_1与半导体柱SP0_2之间的方式而配置。半导体柱SP1_2、…也相同。

半导体柱SP2_j在第2方向上是以位于半导体柱SP1_j与SP3_j之间的方式而配置。而且，半导体柱SP2_0、SP2_1、SP2_2、…在第3方向上分别配置在与半导体柱SP0_0、SP0_1、SP0_2、…相同的位置。

半导体柱SP3_j在第2方向上是以位于半导体柱SP2_n与源极线接点LIsrc_1之间的方式而配置。半导体柱SP3_0、SP3_1、SP3_2、…在第3方向上分别配置在与半导体柱SP1_0、SP1_1、SP1_2、…相同的位置。也就是说，半导体柱SP0_j～SP3_j在第3方向上是以位置彼此交替的方式而配置。

另外，经由位线接点CT而连接半导体柱SP_j的位线BL可表示为BL(4j+C)((C＝0：半导体柱SP0，1：半导体柱SP2，2：半导体柱SP1，3：半导体柱SP3)。具体而言，半导体柱SP0_j(C＝0)经由位线接点CT0_j而连接于位线BL(4j)。半导体柱SP2_j(C＝1)经由位线接点CT2_j而连接于位线BL(4j+1)。半导体柱SP1_j(C＝2)经由位线接点CT1_j而连接于位线BL(4j+2)。半导体柱SP3_j(C＝3)经由位线接点CT3_j而连接于位线BL(4j+3)。

另外，在本实施方式中，将4个半导体柱SP0_j、SP1_j、SP2_j、及SP3_j的集合定义为1个半导体柱单元SPUj。具体而言，将由半导体柱SP0_0～SP3_0所组成的单元定义为半导体柱单元SPU0，将由半导体柱SP0_1～SP3_1所组成的单元定义为半导体柱单元SPU1。其他半导体柱SP也相同。

另外，将与源极线接点LIsrc相邻的半导体柱SP0与SP3归类为第1半导体柱群组SPG1，将不与源极线接点LIsrc相邻的半导体柱SP1、SP2归类为第2半导体柱群组SPG2。

在第1半导体柱群组SPG1与第2半导体柱群组SPG2中，存在如下情况：在对内存洞进行蚀刻时，根据与源极线接点LIsrc的位置关系，而内存洞的径即栅极尺寸不同。以下，在本实施方式中，以如下情况为例而进行说明：属于第1半导体柱群组SPG1的半导体柱SP0及SP3的存储单元晶体管MT的栅极尺寸较小，因长期的数据保存等所致的存储单元晶体管MT的阈值的变动较大。

4.2关于列系电路的构成

其次，对本实施方式的列系电路的构成进行说明。以下，作为列系电路的具体例，对读出放大器单元与列解码器进行说明。

4.2.1关于读出放大器单元与列解码器的连接

首先，使用图35，对本实施方式中的读出放大器113与列解码器114的连接进行说明。

本实施方式中的读出放大器单元SAU是对在位线BL流通的电流进行感应的电流感应方式。而且，如图示般，在1根位线BL设置有1个读出放大器单元SAU。另外，在各读出放大器单元SAU连接着1个锁存电路XDL，从锁存电路XDL对信号线IO进行数据的输入输出。而且，列解码器114对在锁存电路XDL中的数据的输入输出进行控制。

在本实施方式中，与1个半导体柱单元SPUj对应的4个锁存电路XDL共通连接于与控制器200进行数据的输入输出的信号线IO(0)～IO(7)中的任一信号线IO。具体而言，与半导体柱单元SPU0对应的锁存电路XDL0～XDL3共通连接于信号线IO(0)，与半导体柱单元SPU1对应的锁存电路XDL4～XDL7共通连接于信号线IO(1)。因此，利用8个半导体柱单元SPU而组成与信号线IO(0)～IO(7)对应的1个群组。在图35的例子中，利用半导体柱单元SPU0～SPU7而组成与信号线IO(0)～IO(7)对应的1个群组。另外，利用半导体柱单元SPU8～SPU15而组成与信号线IO(0)～IO(7)对应的另一群组。

另外，与1个半导体柱单元SPUj对应的4个锁存电路XDL分别连接于不同的列选择线CSL。也就是说，相对于每个半导体柱SP，4个锁存电路XDL连接于不同的列选择线CSL。而且，在1个群组中所包含的8个半导体单元SPUj中，与相同的半导体柱SP对应的8个锁存电路XDL共通连接于相同的列选择线CSL。由此，列解码器114通过选择1个列选择线CSL，而选择与相同的半导体柱SP对应的8个锁存电路XDL。

例如，在列解码器114选择了列选择线CSL0的情况下，在半导体柱单元SPU0～SPU7中，与半导体柱SP0对应的8个锁存电路XDL0、XDL4、XDL8、XDL12、XDL16、XDL20、XDL24、及XDL28分别电连接于信号线IO(0)～IO(7)。另外，在列解码器114选择了列选择线CSL1的情况下，与半导体柱SP2群对应的8个锁存电路XDL1、XDL5、XDL9、XDL13、XDL17、XDL21、XDL25、及XDL29分别连接于信号线IO(0)～IO(7)。在列解码器114选择了列选择线CSL2或CSL3的情况下也相同。

其次，使用图36，对与区0～区3对应的半导体柱SP、半导体柱群组SPG、列选择线CSL、及锁存电路XDL的关系进行说明。在本实施方式中，与第1实施方式的图14同样地，1页面的常规数据区域具备4个区。

如图示般，对区0分配有半导体柱SP0的数据，对区1分配有半导体柱SP2的数据，对区2分配有半导体柱SP1的数据，对区3分配有半导体柱SP3的数据。另外，区0及区3与第1半导体柱群组SPG1对应，区1及区2与第2半导体柱群组SPG2对应。

另外，与区对应的列选择线CSL的编号可表示为CSL(4n+C)(n为0以上的自然数)。在这里，“4”是与1个半导体柱单元SPUj对应的读出放大器单元数。另外，如果将所连接的信号线IO的编号设为IO(x)(x为0～7的自然数)，那么与列选择线CSL(4n+C)对应的8个锁存电路XDL的编号可表示为XDL(32n+4x+C)。C表示半导体柱SP的编号即对应的区的编号，且存在如下关系。也就是：

C＝0：半导体柱SP0(区0)，

C＝1：半导体柱SP2(区1)，

C＝2：半导体柱SP1(区2)，及

C＝3：半导体柱SP3(区3)。

例如，与区0(C＝0)对应的列选择线CSL为CSL(4n)。而且，与列选择线CSL(4n)对应且与信号线IO(0)(x＝0)对应的锁存电路XDL成为XDL(32n)。另外，例如与区1(C＝1)对应的列选择线为CSL(4n+1)，与信号线IO(1)(x＝1)对应的锁存电路XDL成为XDL(32n+5)。

4.2.2关于读出放大器的电路构成

其次，使用图37，对读出放大器113的构成进行说明。在本实施方式中，以对在位线BL流通的电流进行感应的电流感应方式的读出放大器113为例而进行说明。此外，在电流感应方式中，能够一次性读出所有位线BL的数据。从而，任一区块BLK的任一串单元SU中的共通连接于任一字线WL的多个存储单元晶体管MT成为被称为“页面”的单位。

如图示般，读出放大器单元SAU具备读出放大器部SA、以及3个锁存电路SDL、LDL、及UDL。而且，相对于1个读出放大器单元SAU具备1个锁存电路XDL，读出放大器单元SAU进而具备预充电电路330及总线开关332。

预充电电路330对总线LBUS进行预充电。预充电电路330例如包含低耐电压N通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管331。在晶体管331中，源极或漏极中的任一电极连接于总线LBUS，向栅极输入信号LPC。而且，预充电电路330在读出放大器单元SAU中所使用的电源电压VDDSA下，对总线LBUS进行预充电。

总线开关332将总线DBUS与总线LBUS连接。也就是说，总线开关332例如包含低耐电压N通道MOS晶体管333。在晶体管333中，源极或漏极中的任一电极连接于总线DBUS，另一电极连接于总线LBUS，向栅极输入信号DSW。

其次，对读出放大器部SA、以及锁存电路SDL、LDL、及UDL的构成进行说明。

读出放大器部SA具备高耐电压N通道MOS晶体管40、低耐电压N通道MOS晶体管41～50、低耐电压P通道MOS晶体管51、及电容器元件52。

在晶体管40中，向栅极输入信号BLS，源极或漏极中的任一电极连接于对应的位线BL。在晶体管41中，源极或漏极中的任一电极连接于晶体管40，另一电极连接于节点SCOM，向栅极输入信号BLC。晶体管41是用来将对应的位线BL箝位在与信号BLC相应的电位的部件。

在晶体管45中，源极或漏极中的任一电极连接于节点SCOM，另一电极连接于节点SRCGND(例如0V)，栅极连接于节点INV_S。在晶体管42中，源极或漏极中的任一电极连接于节点SCOM，另一电极连接于节点SSRC，向栅极输入信号BLX。在晶体管51中，源极或漏极中的任一电极连接于节点SSRC，另一电极连接于电源，从电源赋予电压VDDSA。另外，在晶体管51中，在栅极连接着节点INV_S。在晶体管43中，源极或漏极中的任一电极连接于节点SCOM，另一电极连接于与节点SEN之间，向栅极输入信号XXL。在晶体管44中，源极或漏极中的任一电极连接于节点SSRC，另一电极连接于与节点SEN之间，向栅极输入信号HLL。在电容器元件52中，一电极连接于节点SEN，向另一电极输入时钟信号CLK。在晶体管47中，在栅极连接着节点SEN，源极或漏极中的任一电极接地。在晶体管48中，源极或漏极中的任一电极连接于晶体管47，另一电极连接于总线LBUS，向栅极输入信号STB。

在晶体管46中，源极或漏极中的任一电极连接于节点SEN，另一电极连接于总线LBUS，向栅极输入信号BLQ。在晶体管50中，源极或漏极中的任一电极接地，栅极连接于总线LBUS。在晶体管49中，源极或漏极中的任一电极连接于晶体管50，另一电极连接于节点SEN，向栅极输入信号LSL。

其次，对锁存电路SDL进行说明。锁存电路SDL具备低耐电压N通道MOS晶体管60～63及低耐电压的P通道MOS晶体管64～67。

在晶体管60中，源极或漏极中的任一电极连接于总线LBUS，另一电极连接于节点LAT_S，向栅极输入信号STL。在晶体管61中，源极或漏极中的任一电极连接于总线LBUS，另一电极连接于节点INV_S，向栅极输入信号STI。在晶体管62中，源极或漏极中的任一电极连接于节点LAT_S，另一电极连接于接地，栅极连接于节点INV_S。在晶体管63中，源极或漏极中的任一电极连接于节点INV_S，另一电极连接于接地，栅极连接于节点LAT_S。在晶体管64中，源极或漏极中的任一电极连接于节点LAT_S，栅极连接于节点INV_S。在晶体管65中，源极或漏极中的任一电极连接于节点INV_S，栅极连接于节点LAT_S。在晶体管66中，源极或漏极中的任一电极连接于晶体管64，另一电极连接于电源，从电源施加电压VDDSA。另外，在晶体管66中，向栅极输入信号SLL。在晶体管67中，源极或漏极中的任一电极连接于晶体管65，另一电极连接于电源，从电源施加电压VDDSA。另外，在晶体管67中，向栅极输入信号SLI。

在锁存电路SDL中，利用晶体管62、64而构成第1反相器，利用晶体管63、65而构成第2反相器。而且，第1反相器的输出及第2反相器的输入(节点LAT_S)经由数据传送用晶体管60而连接于总线LBUS，第1反相器的输入及第2反相器的输出(节点INV_S)经由数据传送用晶体管61而连接于总线LBUS。锁存电路SDL将数据保存在节点LAT_S，将其反转数据保存在节点INV_S。

锁存电路LDL及UDL具有与锁存电路SDL相同的构成，因此省略说明，但各晶体管的参考编号及控制信号名如图37所示，以下，与锁存电路SDL的各晶体管的参考编号及控制信号名区别而进行说明。

其次，对锁存电路XDL进行说明。锁存电路XDL具备低耐电压N通道MOS晶体管91～94及低耐电压P通道MOS晶体管95～98。

在晶体管91中，源极或漏极中的任一电极连接于与输入输出信号I/O[0]～I/O[7]中的任一信号对应的信号线IO，另一电极连接于节点LAT_X，在栅极连接着列选择线CSLi。在晶体管92中，源极或漏极中的任一电极连接于节点LAT_X，栅极连接于节点INV_X。在晶体管93中，源极或漏极中的任一电极连接于晶体管92，另一电极连接于接地，向栅极输入信号XNL。在晶体管95中，源极或漏极中的任一电极连接于节点LAT_X，在栅极连接着节点INV_X。在晶体管96中，源极或漏极中的任一电极连接于节点INV_X，在栅极连接着节点LAT_X。在晶体管97中，源极或漏极中的任一电极连接于电源，另一电极连接于晶体管95，从电源供给电压VDDSA。另外，在晶体管97中，向栅极输入信号XLL。在晶体管98中，源极或漏极中的任一电极连接于电源，另一电极连接于晶体管96，从电源供给电压VDDSA。另外，在晶体管98中，向栅极输入信号XLI。

例如在将所读出的数据从锁存电路XDL传送到信号线IO的情况下，列解码器114使列选择线CSL成为“H”电平，而使晶体管91成为接通状态。由此，锁存电路XDL与信号线IO电连接，而进行数据的传送。

其次，对预充电电路320与放电电路322进行说明。预充电电路320对总线DBUS进行预充电，放电电路322对总线DBUS进行放电。预充电电路320例如包含低耐电压N通道MOS晶体管321。另外，放电电路322例如包含低耐电压N通道MOS晶体管323。晶体管321及323共通连接于总线DBUS，而向栅极分别输入信号DPC及信号DDS。

其次，简单地对所述构成的读出放大器单元SAU的动作进行说明。首先对数据的写入时进行说明。在向存储单元晶体管MT写入数据的情况下(注入电荷而使阈值上升的情况下)，在锁存电路SDL的节点INV_S储存“H”电平(“1”数据)。其结果，使晶体管45成为接通状态，使位线BL成为0V。另一方面，在不向存储单元晶体管MT写入数据的情况下(未注入电荷，从而未改变阈值的情况下)，在锁存电路SDL的节点INV_S储存“L”电平(“0”数据)。其结果，使晶体管51成为接通状态，对位线BL赋予正电压(例如选择晶体管ST1成为断开状态的电压)。

其次，对读出时进行说明。在读出时，首先，使节点INV_S成为“L”电平，而使晶体管51成为接通状态。然后，经由晶体管40～42，位线BL得以预充电。另外，使晶体管44也成为接通状态，节点SEN得以充电。

其后，使晶体管44成为断开状态，使信号XXL成为“H”电平而使晶体管43成为接通状态。然后，如果对应的存储单元晶体管为接通状态，那么节点SEN的电位下降，晶体管47成为断开状态。另一方面，如果对应的存储单元晶体管为断开状态，那么节点SEN的电位维持“H”电平，其结果，晶体管47成为接通状态。

然后，使信号STB成为“H”电平而使晶体管48成为接通状态，与晶体管47的接通/断开相应的电位被读出到总线LBUS，而保存在锁存电路SDL、LDL、及UDL中的任一电路中。

4.3关于本实施方式的效果

如果是本实施方式的构成，那么能够获得与所述第1至第3实施方式相同的效果。

以下，使用图38的具体例，对本实施方式的效果进行说明。在本实施方式中，使区与半导体柱SP对应，在图38的例子中，区0与半导体柱SP0的数据对应，区1与半导体柱SP2的数据对应，区2与半导体柱SP1的数据对应，区3与半导体柱SP3的数据对应。

例如在由于长期的数据保存等而存储单元晶体管MT的阈值变动的情况下，相比于属于第2半导体柱群组SPG2的存储单元晶体管MT，属于第1半导体柱群组SPG1的存储单元晶体管MT的阈值的变动更大，在正常读出时易于产生缺陷位。由此，在正常读出时，在从区0(半导体柱SP0)与区3(半导体柱SP3)读出的数据中产生大量缺陷位。其结果，例如区1(半导体柱SP2)与区2(半导体柱SP1)的数据利用正常读出而通过ECC处理，区0与区3的数据未通过ECC处理。

其后，区0与区3的数据在通过偏移读出而设定为最佳读出电平的状态下，被再次读出。如此，通过使区与半导体柱SP对应，能够针对每区而设定与存储单元晶体管MT的阈值相应的最佳读出电平，从而能够提高读出动作的可靠性。

5.第5实施方式

其次，对第5实施方式的半导体存储装置及存储系统进行说明。本实施方式是将第1至第4实施方式应用在存储单元晶体管MT二维排列在半导体衬底上而形成的平面NAND型闪存中。另外，对在本实施方式中应用第4实施方式中所说明的电流感应方式的读出放大器的情况进行说明。以下，只对与第1至第4实施方式不同的点进行说明。

5.1关于存储单元阵列的构成

使用图39～图41，对本实施方式中的存储单元阵列111的平面及截面构成进行说明。

首先，使用图39，对存储单元阵列111的平面构成进行说明。如图示般，在由第2方向与第3方向所规定的平面上，在半导体衬底20中，沿着第3方向而设置有多个沿着第2方向的条纹形状的元件区域(Active area)。在相邻的元件区域间形成有元件分离区域STI，利用该元件分离区域STI，而电分离元件区域。在半导体衬底20上，以跨越多个元件区域的方式，形成有沿着第3方向的条纹形状的字线WL0～WL(H－1)((H－1)为1以上的自然数)、以及选择栅极线SGD及SGS。而且，在字线WL与元件区域交叉的区域设置有存储单元晶体管MT，在选择栅极线SGD、SGS与元件区域交叉的区域，分别设置有选择晶体管ST1、ST2。在于第2方向上邻接的字线间、选择栅极线间、及字线与选择栅极线之间的元件区域中，形成有成为存储单元晶体管MT及选择晶体管ST1、ST2的源极区域或漏极区域的杂质扩散层。

形成在于第2方向上邻接的选择栅极线SGD间的元件区域的杂质扩散层作为选择晶体管ST1的漏极区域而发挥功能。而且，在该漏极区域上形成有接触插塞CP1。接触插塞CP1分别连接于沿着第2方向而设置的条纹形状的虚设位线及位线BL0～BL(K－1)。另外，形成在于第2方向上邻接的选择栅极线SGS间的元件区域的杂质扩散层作为选择晶体管ST2的源极区域而发挥功能。而且，在该源极区域上形成有接触插塞CP2。接触插塞CP2共通连接于未图示的源极线SL。另外，1个元件区域与1个NAND串SR对应，将与位线BL0～BL(K－1)对应的NAND串设为SR0～SR(K－1)。此外，在图39的例子中，在1个区块BLK中，将形成在第3方向上的端部的元件区域(附图右端及左端的元件区域)上的存储单元晶体管MT等设定为虚设图案，将形成在其上方的位线BL设定为虚设配线，但也可不设置虚设图案及虚设配线等。

其次，对NAND串SR的截面构成进行说明。如图40所示，在半导体衬底20的表面区域内形成有n型井20a，在n型井20a的表面区域内形成有p型井20b。在p型井20b上形成有栅极绝缘膜25，在栅极绝缘膜25上，形成有存储单元晶体管MT及选择晶体管ST1、ST2的栅极电极。存储单元晶体管MT及选择晶体管ST1、ST2的栅极电极具有形成在栅极绝缘膜25上的多晶硅层29、形成在多晶硅层29上的栅极间绝缘膜27、及形成在栅极间绝缘膜27上的多晶硅层28。

在存储单元晶体管MT中，多晶硅层29作为电荷储存层(浮动栅极(FG))而发挥功能。另外，多晶硅层28作为字线WL而发挥功能。就选择晶体管ST1、ST2而言，多晶硅层29、28是以在字线方向上邻接的两者彼此共通连接。而且，多晶硅层29、28作为选择栅极线SGS、SGD而发挥功能。此外，也可为只有多晶硅层29作为选择栅极线而发挥功能。在该情况下，选择晶体管ST1、ST2的多晶硅层28的电位被设定为固定的电位、或浮动的状态。在位于栅极电极间的半导体衬底20表面内，形成有n⁺型扩散层20c。邻接的晶体管彼此共享n⁺型扩散层20c，且该n⁺型扩散层20c作为源极(S)或漏极(D)而发挥功能。另外，邻接的源极与漏极之间的区域作为成为电子的移动区域的通道区域而发挥功能。利用这些栅极电极、n⁺型扩散层20c、及通道区域，而形成作为存储单元晶体管MT及选择晶体管ST1、ST2的MOS晶体管。

在半导体衬底20上，以覆盖所述存储单元晶体管MT及选择晶体管ST1、ST2的方式，形成有层间绝缘膜30。在层间绝缘膜30中，形成有到达源极侧的选择晶体管ST2的n⁺型扩散层(源极)20c的接触插塞CP2。而且，在层间绝缘膜30上，形成有连接于接触插塞CP2的金属配线层31。金属配线层31作为源极线SL的一部分而发挥功能。另外，在层间绝缘膜30中，形成有到达漏极侧的选择晶体管ST1的n⁺型扩散层(漏极)20c的接触插塞CP3。而且，在层间绝缘膜30上，形成有连接于接触插塞CP3的金属配线层32。

在层间绝缘膜30上，以覆盖金属配线层31、32的方式，形成有层间绝缘膜33。而且，在层间绝缘膜33中，形成有到达金属配线层32的接触插塞CP4。而且，在层间绝缘膜33上，形成有共通连接于多个接触插塞CP4的金属配线层34。金属配线层34作为位线BL而发挥功能。另外，接触插塞CP3、CP4及金属配线层32相当于图39中的接触插塞CP1。

在层间绝缘膜33上，以覆盖金属配线层34的方式，形成有层间绝缘膜35。而且，在层间绝缘膜35上，形成有覆盖存储单元阵列111的上部的金属配线层36。金属配线层36作为源极线SL而发挥功能，并在未图示的区域，与金属配线层31连接。

另外，如图41所示，以将形成存储单元晶体管MT的栅极绝缘膜25及多晶硅层29分离的方式，在存储单元晶体管MT间及周边区域，形成有陷入至半导体衬底为止的元件分离区域STI，并嵌入有绝缘膜21。而且，以覆盖绝缘膜21及多晶硅层29的方式形成有栅极间绝缘膜27，并在其上表面形成有多晶硅层28的字线WL。另外，在层间绝缘膜33的上表面，对应于NAND串SR而形成有相同根数的位线BL。

在图41的例子中，元件分离区域STI通过在半导体衬底形成沟槽时的蚀刻的差异，而在例如第3方向上形成具有宽度AA、LP、及PA的3种尺寸的元件分离区域STI。而且，3种尺寸的元件分离区域STI是以例如第3方向上的元件分离区域STI的宽度重复顺序为AA、LP、PA、及LP的周期的方式而配置。

另外，将形成在由宽度AA与宽度LP的元件分离区域STI所夹着的元件区域上的NAND串SR的存储单元晶体管MT归类为晶体管群组TG1，将形成在由宽度LP与宽度PA的元件分离区域STI所夹着的元件区域上的NAND串SR的存储单元晶体管MT归类为晶体管群组TG2。

如果元件分离区域STI的宽度有差异，那么形成在元件区域的存储单元晶体管MT的栅极宽度有差异。由此，如果将属于晶体管群组TG1的存储单元晶体管MT的栅极宽度设为W1，将属于晶体管群组TG2的存储单元晶体管MT的栅极宽度设为W2，那么栅极宽度W1与W2不同。具体而言，在元件分离区域STI的宽度存在AA＞LP＞PA的关系的情况下，存储单元晶体管MT的栅极宽度成为W1＜W2的关系。

存储单元晶体管MT是在第3方向上将晶体管群组TG1、TG2、TG2、及TG1作为1个单元(以下，称为“晶体管单元TGU”)而重复配置。由此，1个晶体管单元TGU与4个NAND串SR(存储单元晶体管MT)对应。

例如，NAND串SR0及SR3的存储单元晶体管MT属于晶体管群组TG1，NAND串SR1及SR2的存储单元晶体管MT属于晶体管群组TG2。而且，NAND串SR0～SR3的存储单元晶体管MT属于晶体管单元TGU0。

5.2关于列系电路的构成

对构成本实施方式中的列系电路的读出放大器113与列解码器114的连接进行说明。

因为4个锁存电路XDL与1个晶体管单元TGU对应，所以本实施方式中的读出放大器113与列解码器114的连接和图35相同。但在本实施方式中，晶体管单元TGU与图35中的半导体柱单元SPU对应，晶体管群组TG1与半导体柱SP0及SP3对应，晶体管群组TG2与半导体柱SP2及SP1对应。由此，如果将所连接的信号线IO的编号设为IO(x)(x为0～7的自然数)，那么与列选择线CSL对应的8个锁存电路XDL的编号可表示为XDL(32n+4x+D)。其中，

D＝0或D＝3：晶体管群组TG0，

D＝1或D＝2：晶体管群组TG1。

5.3关于本实施方式的效果

如果是本实施方式的构成，那么能够获得与所述第1至第4实施方式相同的效果。以下，对本实施方式的效果进行说明。

在存储单元晶体管MT二维排列在半导体衬底上而形成的NAND型闪存的情况下，在图案化步骤的过程中存储单元晶体管MT的尺寸有差异。如例如图41中所说明般，存在存储单元晶体管MT的栅极宽度周期性地不同的情况。存在如果存储单元晶体管MT的栅极宽度不同那么读出数据时的最佳读出电平不同的情况。也就是说，存在如下情况：在晶体管群组TG1与晶体管群组TG2之间，写入时的阈值变动量、及长期保存数据时的阈值变动量不同。更加具体而言，在晶体管单元TGU0中，属于晶体管群组TG1的NAND串SR0及SR3的存储单元晶体管MT的最佳读出电平、属于晶体管群组TG2的NAND串SR1及SR2的存储单元晶体管MT的最佳读出电平不同。

因此，在本实施方式中，与所述第1至第4实施方式同样地，使区与晶体管群组TG建立对应关系。也就是说，通过将易于产生缺陷的晶体管群组TG的数据分配给某指定的区，而使其他区的缺陷位数降低。更加具体而言，例如晶体管群组TG1的数据属于区0与区3，晶体管群组TG2的数据属于区1与区2。由此，能够在每区都以最佳读出电平读出数据。从而，能够获得与第1至第4实施方式相同的效果。

6.第6实施方式

其次，对第6实施方式的半导体存储装置及存储系统进行说明。本实施方式是在第1至第5实施方式中，在数据的写入及读出时，针对每区而设定不同的验证电平及读出电平。以下，作为一例，对将本例应用在第1实施方式中的情况进行说明，但也可应用在第2至第5实施方式中。以下，只对与第1至第5实施方式不同的点进行说明。

6.1关于数据的写入动作

首先，使用图42，对本实施方式的NAND型闪存100的数据的写入动作的流程进行说明。

如图示般，例如序列发生器121从控制器200接收写入命令、页面地址、及写入数据(包括纠错码及检错码)步骤S101)。列解码器114根据序列发生器121的指示，而选择列选择线CSL，并将写入数据保存在读出放大器113的各读出放大器单元SAU的锁存电路中。

接着，序列发生器121将保存在读出放大器单元SAU的锁存电路中的数据写入到与所接收到的页面地址对应的存储单元晶体管MT(步骤S102)。在以下的说明中，在写入动作中，将向电荷储存层26注入电荷而使存储单元晶体管MT的阈值变动的动作称为“编程”。

然后，序列发生器121针对每层而设定不同的验证电平，并执行验证(步骤S103)。所谓验证是指如下处理：对编程后的存储单元晶体管MT的阈值与验证电平进行比较，而判定是否具有作为目标的阈值。以下，将包括编程与验证在内的一系列处理称为“编程循环”。另外，所谓验证电平是指与成为目标的阈值电平对应的电压，例如如果将“A”电平的写入的验证电平设为AV，那么存在AV＞VA的关系。序列发生器121重复步骤S102及S103的处理，直到通过验证、或者编程循环的重复次数达到预先设定的上限次数为止。

然后，如果通过验证(步骤S104，是)，那么数据的写入结束。

作为本实施方式的具体例，在图43中，表示向存储单元晶体管MT写入“A”电平的数据时的各层的验证电平。此外，在本例中，对如下情况进行说明：与第1实施方式同样地，在第4层写入最慢(1次编程所致的阈值的变动量较小)，在第1层写入最快(1次编程所致的阈值的变动量较大)。另外，在图43的例子中，将阈值的变动量最小的第4层的验证电平设为AV2，将第1～第3层的验证电平设为AV1(AV1＞AV2)。

如图示般，1次编程所致的存储单元晶体管MT的阈值的变动量从第1层的存储单元晶体管MT向第4层的存储单元晶体管MT而由大变小。由此，在图43的例子中，相对于第1层的存储单元晶体管MT的写入是经过3次编程循环而结束，与此相对地，相对于第2及第3层的写入是经过6次编程循环而结束。

另外，第4层的存储单元晶体管MT的1次编程所致的阈值的变动量与其他层的存储单元晶体管MT相比最小。但是，由于验证电平是比AV1小的AV2，所以第4层的存储单元晶体管MT的写入是经过6次编程循环而结束。

在写入“B”电平及“C”电平的数据的情况下，同样地也根据层而设定不同的验证电平。

此外，在图43中，以第2及第3层的存储单元晶体管MT的验证电平为与第1层的存储单元晶体管MT相同的AV1的情况为例进行了说明，但即便设定AV1与AV2之间的电压值，也可设定为AV2。另外，第2层与第3层也可设定为不同的验证电平。

其次，使用图44，对图43中所说明的编程循环的次数与VPGM的关系进行说明。如图示般，每次重复编程循环，本实施方式中的VPGM的电压值都上升DVPGM幅度。

如果对设定了相同的验证电平AV1的第1层与第2及第3层的编程循环的次数进行比较，那么由于第2及第3层的写入较慢(1次编程所致的存储单元晶体管MT的阈值的变动较小)，所以编程循环的次数变多。与此相对地，在写入最慢的第4层，由于设定了比AV1小的验证电平AV2，所以与1次编程所致的阈值的变动量对应地写入次数不会增加，写入是经过与第2及第3层相同的6次编程循环而完成。

6.2关于数据的读出动作

其次，使用图45，对本实施方式的数据读出动作进行说明。在本例中，对在于偶数位线BLe的“A”电平的数据的读出中将正常读出时的第4层的读出电平设定为VA2且将第1～第3层的读出电平设定为VA1的情况进行说明。以下，将使用读出电平VA1的正常读出定义为“第1正常读出”，将使用读出电平VA2的正常读出定义为“第2正常读出”。另外，以下，只对与图24不同的点进行说明。

如图示般，如果在步骤S202中控制器200发布读出命令，那么NAND型闪存100的序列发生器121首先执行第1正常读出(步骤S240)，接着执行第2正常读出(步骤241)。其后，序列发生器121将与读出电平VA1对应的数据，即区0(第1层)、区1(第2层)、及区2(第3层)的数据、以及与读出电平VA2对应的数据，即区3(第4层)的数据发送到控制器200。

继而，控制器200如图24中所说明般进行ECC处理(步骤S204)。然后，在存在未通过的区的情况下，CPU230发布偏移读出命令(步骤S207)。

接收到偏移读出命令的序列发生器121执行偏移读出。这时，序列发生器121根据未通过的区，执行使读出电平VA1偏移而读出数据的第1偏移读出、及使读出电平VA2偏移而读出数据的第2偏移读出。

更加具体而言，在未通过的区不包括区3(第4层)的情况下(步骤S242，否)，也就是不包括与读出电平VA2对应的区的情况下，序列发生器121执行第1偏移读出(步骤S243)。其后，序列发生器121将未通过前次ECC处理的区的偏移读出结果发送到控制器200。

另外，在未通过的区包括区3及其他区的情况下(步骤S244，是)，也就是存在与读出电平VA1及VA2对应的两种区的情况下，序列发生器121执行第1偏移读出(步骤S245)、及第2偏移读出(步骤S246)。其后，序列发生器121将未通过前次ECC处理的区的偏移读出结果发送到控制器200。

另外，在未通过的区只有区3的情况下(步骤S244，否)，也就是不包括与读出电平VA1对应的区的情况下，序列发生器121不进行第1偏移读出，而执行第2偏移读出(步骤246)。其后，序列发生器121将区3的再读出数据发送到控制器200。

接着，返回到步骤S204，ECC电路260执行所接收到的数据的ECC处理。重复进行偏移读出动作直到在所有区都通过ECC处理为止，或者直到重试次数达到设定上限次数为止。

此外，在图20的偏移表中，例如在偶数位线BLe的“A”电平的偏移量与重试次数相应而设定有1个值(例如在重试次数为L时为Vs_AE_L)，但也可针对每个读出电平而设定不同的偏移量。例如，也可为对图50中所说明的VA1设定偏移量Vs_A1E_L，对VA2设定偏移量Vs_A2E_L。

在读出“B”电平及“C”电平的数据的情况下，同样地也根据层而设定不同的VCGRV。

使用图46，对所述具体例进行说明。如图示般，在第1正常读出中，使用读出电平VA1而读出的数据保存在各读出放大器单元SAU的动态数据缓存433-1(图46的DDC1)中。接着，序列发生器121在第2正常读出中，将使用读出电平VA2而读出的数据保存在动态数据缓存433-2(图46的DDC2)中。

序列发生器121将保存在动态数据缓存433-1及433-2中的数据中斜线部所示的有效数据传送到二级数据缓存431(图46的SDC)。所谓有效数据是指以与层相应且适当的读出电平读出的数据。在图46的例子中，读出放大器单元SAU0～SAU2、及SAU4～SAU6与第1～第3层对应，因此在这些读出放大器单元SAU中，以读出电平VA1读出的数据为有效数据。另一方面，读出放大器单元SAU3及SAU7与第4层对应，因此在这些读出放大器单元SAU中，以读出电平VA2读出的数据为有效数据。

然后，序列发生器121将保存在二级数据缓存431中的数据发送到控制器200。此外，在本例中，序列发生器121是在第1正常读出与第2正常读出结束之后，将数据发送到控制器200，但也可为在第1正常读出结束之后，发送与读出电平VA1对应的有效数据，在第2正常读出结束之后，发送与读出电平VA2对应的有效数据。进而，也可将第1正常读出与第2正常读出的顺序调换。

6.3关于本实施方式的效果

如果是本实施方式的构成，那么能够获得与所述第1至第5实施方式相同的效果。

另外，在本实施方式的构成中，在数据的写入中，针对每层而设定了不同的验证电平。由此，即便是在具有1次编程所致的阈值的变动量较小的存储单元晶体管MT的层，也能够减少编程循环的次数。从而，能够提高数据的写入速度。

而且，在数据的读出中，针对每层而设定不同的读出电平。由此，能够针对每层设定最佳读出电平而读出数据，因此能够减少偏移读出的重试次数。从而，能够提高数据的读出速度。

另外，在进行偏移读出时，无需读出通过了ECC处理的层的数据，使与未通过ECC处理的层对应的读出电平偏移而读出数据。由此，能够减少在1次偏移读出中所进行的数据读出次数。从而，能够提高偏移读出时的读出动作的处理速度。

此外，在将本实施方式应用在第4实施方式中所说明的三维积层式NAND型闪存中的情况下，只要使不同的半导体柱SP对应于每区即可。例如，只要将栅极尺寸较小的第1半导体柱群组SPG1的验证电平设定为AV1，将读出电平设定为VA1(VA1＜AV1)，将栅极尺寸较大的第2半导体柱群组SPG2的验证电平设定为AV2，将读出电平设定为VA2(VA2＜AV1)即可。

进而，在将本实施方式应用在第5实施方式中所说明的平面NAND型闪存中的情况下，使每区对应于晶体管群组TG1及TG2，例如将栅极尺寸较小的晶体管群组TG1的验证电平设定为AV1，将读出电平设定为VA1，将栅极尺寸较大的晶体管群组TG2的验证电平设定为AV2，将读出电平设定为VA2，由此能够应用本实施方式。

7.变化例等

所述实施方式的半导体存储装置具备第1至第3存储单元晶体管MT(例如图4的存储器单元MU0的串群组GR0-0中的NAND串SR1的MT0与NAND串SR2的MT0、及未图示的存储器单元MU1的串群组GR0-1中的NAND串SR1的MT0)、第1至第3位线BL(例如图10的BL1、BL2、及BL9)、第1字线WL(例如图4的WL0)、第1至第3读出放大器单元SAU(例如图10的SAU0、SAU1、及SAU4)、以及第1及第2信号线IO(例如图10的IO(0)及IO(1))。第1及第2存储单元晶体管相邻而配置在半导体衬底上方。第3存储单元晶体管设置在半导体衬底上方。第1至第3存储单元晶体管分别连接于第1至第3位线，且共通连接于第1字线。第1至第3位线分别连接于第1至第3读出放大器单元。第1及第2读出放大器单元共通连接于与外部进行数据的输入输出的第1信号线。第3读出放大器单元连接于与外部进行数据的输入输出的第2信号线。第1及第2读出放大器单元使用第1信号线以不同的周期进行数据的输入输出，第3读出放大器单元使用第2信号线以与第1读出放大器单元相同的周期进行数据的输入输出。

根据所述实施方式，能够提供一种提高了读出动作的可靠性的存储系统及半导体存储装置。

此外，实施方式并不限于上文所说明的方式，而可进行各种变化，另外，各实施方式可适当组合而实施，或者可单独地执行。例如，在第1至第3、及第6实施方式中，可使用例如图37所示的电流感应方式的读出放大器，在第4及第5实施方式中，可使用例如图12中所说明的电压感应方式的读出放大器。进而，在第3实施方式中，将进行过ECC处理的所有区的数据、及ECC处理的判定结果发送到了缓冲存储器240，但也可将通过了ECC处理的区的数据与ECC处理的判定结果发送到缓冲存储器240。进而，在第4实施方式中，半导体柱SP是以成为4列错位排列的方式而排列，但也可为3列以下或5列以上的排列，也可不是错位排列。

进而，所述实施方式并不限定于NAND型闪存，也可应用在使用其他存储元件的半导体存储装置中。例如，如果是易于周期性地产生缺陷的半导体存储器，那么优选应用所述实施方式。当然，并不限于半导体存储器，而可应用在各种存储装置中。进而，所述实施方式中所说明的流程图能在可行范围内适当调换。例如，在图45中，也可将第1正常读出与第2正常读出的顺序调换。进而，所述实施方式中所谓的“连接”也包括中间介置有例如晶体管或电阻器等其他某物而间接地连接的状态。

已经对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出，并非意图限定发明的范围。这些实施方式能够通过其他各种方式来实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。

此外，在与本发明相关的各实施方式中，也可如下所述。

(1)在读出动作中，

施加于在A电平的读出动作中选择的字线的电压例如为0V～0.55V之间。并不限定于此，也可设定在0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V中的任一范围之间。

施加于在B电平的读出动作中选择的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可设定在1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一范围之间。

施加于在C电平的读出动作中选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设定在3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V中的任一范围之间。

作为读出动作的时间(tR)，也可设定在例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述包含编程动作与验证动作。在写入动作中，

最初施加于在编程动作时选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，也可设定在例如13.7V～14.0V、14.0V～14.6V中的任一范围之间。

也可改变写入第奇数条字线时的、最初施加于所选择的字线的电压、及写入第偶数条字线时的、最初施加于所选择的字线的电压。

在将编程动作设定为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，可列举例如0.5V左右。

作为施加于非选择的字线的电压，也可设定在例如6.0V～7.3V之间。并不限定于该情况，也可设定在例如7.3V～8.4V之间，也可设定为6.0V以下。

也可根据非选择的字线是第奇数条字线还是第偶数条字线，而改变所施加的通过电压。

作为写入动作的时间(tProg)，也可设定在例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，

最初施加于形成在半导体衬底上部且上方配置有所述存储单元的井的电压例如为12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为删除动作的时间(tErase)，也可设定在例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造为

在半导体衬底(硅衬底)上具有隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷储存层。该电荷储存层可设定为膜厚为2～3nm的SiN、或SiON等的绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可在多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜具有例如被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可设定为厚于High-k膜的膜厚。在绝缘膜上经由膜厚为3～10nm的功函数调整用材料而形成有膜厚为30nm～70nm的控制电极。在这里，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，在存储单元间可形成气隙。

[符号的说明]

1 存储系统

20 半导体衬底

20a n型井

20b p型井

20c n⁺型扩散层

21、22-1～22-4、25、27、30、33、35、401、405、407 绝缘膜

23-1～23-3、29 半导体层

26 电荷储存层

24 积层体

28 导电膜

31、32、34、36 金属膜

40～50、61～63、70～73、80～83、91～94、321、323、331、333 N通道MOS晶体管

51、64～67、74～77、84～87、95～98 P通道MOS晶体管

52 电容器元件

100 NAND型闪存

110 核心部

111 存储单元阵列

112 行解码器

113 读出放大器

114 列解码器

120 周边电路

121 序列发生器

122 电荷泵

123 寄存器

124 驱动器

200 控制器

210 主机接口电路

220 内置存储器

230 CPU

240 缓冲存储器

250 NAND接口电路

260 ECC电路

261 编码部

262 检错码编码器

263 纠错码编码器

264 解码部

265 校正子计算部

266 错误位置多项式运算部

267 错误位置计算部

268 检错码解码器

269 解码控制部

320 预充电电路

322 放电电路

330 预充电电路

332 总线开关

402 非晶硅膜

403 有机涂布膜

404、406 抗蚀剂

Claims (7)

1.一种半导体存储装置，其特征在于具备：

相邻配置的第1及第2存储单元晶体管；

第3存储单元晶体管，与所述第1存储单元晶体管相隔而配置；

第1至第3位线，分别连接于所述第1至第3存储单元晶体管；

第1字线，共通连接于所述第1至第3存储单元晶体管；

第1至第3读出放大器单元，分别连接于所述第1至第3位线；

第1信号线，共通连接于所述第1及第2读出放大器单元，并与外部进行数据的输入输出；及

第2信号线，连接于所述第3读出放大器单元，并与所述外部进行所述数据的输入输出；且

所述第1及第2读出放大器单元使用所述第1信号线以不同的周期进行所述数据的输入输出，

所述第3读出放大器单元使用所述第2信号线以与所述第1读出放大器单元相同的周期进行所述数据的输入输出。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2存储单元晶体管位于所述第1存储单元晶体管的上方，且所述第3存储单元晶体管位于与所述第1存储单元晶体管相同的层。

3.根据权利要求1所述的半导体存储装置，其特征在于进而具备：

第4存储单元晶体管，位于所述第1存储单元晶体管的上方；

第5存储单元晶体管，位于所述第2存储单元晶体管的上方；

第6存储单元晶体管，位于所述第3存储单元晶体管的上方；及

第2字线，共通连接于所述第4至第6存储单元晶体管；且

所述第4至第6存储单元晶体管与所述第1至第3存储单元晶体管分别串联连接，

所述第1及第4存储单元晶体管连接于所述第1位线，

所述第2及第5存储单元晶体管连接于所述第2位线，

所述第3及第6存储单元晶体管连接于所述第3位线，

所述第2字线位于所述第1字线的上方。

4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第1及第2存储单元晶体管的栅极尺寸彼此不同。

5.一种存储系统，其特征在于具备：

半导体存储装置，具有存储单元晶体管、及连接于该存储单元晶体管的字线，且以包含多个数据区域的页面为单位而读出数据；以及

控制器，以所述数据区域为单位而进行错误订正；且

所述控制器在针对任一所述数据区域的所述错误订正失败时，向所述半导体存储装置发送所述页面的再读出命令、第1信息、及指定所述错误订正失败的所述数据区域的第2信息，该第1信息表示对连接着成为读出对象的所述存储单元晶体管的所述字线施加的电压的偏移量。

6.根据权利要求5所述的存储系统，其特征在于：所述控制器根据所述页面的再读出的重试次数，而保存用来管理使所述字线的电压变更的所述电压的偏移量的信息。

7.根据权利要求5所述的存储系统，其特征在于：所述控制器在已经发布所述再读出命令时，从所述半导体存储装置读出所述第2信息所指定的区域的数据，不读出未被指定的区域的数据。