CN111354409A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能提高可靠性的半导体存储装置。根据实施方式，本发明的半导体存储装置具备：主数据总线(MDB)，包含能在具有多个存储单元的存储单元阵列与串行/并行转换电路(12)之间分别并列传输数据信号的第1及第2数据线(200)；第1及第2中继缓冲器电路(19)，设置在第1数据线；及第3中继缓冲器电路(19)，设置在第2数据线(200)。主数据总线包含第1配线部，该第1配线部是沿着第1方向而设置，第1及第2缓冲器相互分隔而设置在第1配线部中的第1数据线，第3缓冲器设置在第1配线部中的第2数据线，第1至第3缓冲器的沿着第1方向的位置互不相同。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-240048号(申请日：2018年12月21日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND型闪速存储器。
发明内容
实施方式提供一种能提高可靠性的半导体存储装置。
实施方式的半导体存储装置具备：存储单元阵列，具有第1存储单元与第2存储单元；转换电路，能进行从并行数据向串行数据的转换、及从串行数据向并行数据的转换；第1数据总线，包含能在第1存储单元与转换电路之间并列传递数据信号的第1数据线及第2数据线；第2数据总线，包含能在第2存储单元与转换电路之间并列传递数据信号的第3数据线及第4数据线；第1缓冲器，在第3数据线上，设置在从转换电路的与第3数据线连接的输出端起算第n(n为1以上的整数)个；第2缓冲器，在第3数据线上，设置在从与第3数据线连接的输出端起算第n+1个；及第3缓冲器，在第4数据线上，设置在从转换电路的与第4数据线连接的输出端起算第n个。与第3数据线连接的输出端至第1缓冲器的距离和与第4数据线连接的输出端至第3缓冲器的距离不相同，与第3数据线连接的输出端至第2缓冲器的距离长于与第4数据线连接的输出端至第3缓冲器的距离。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储体面的框图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图5是表示第1实施方式的半导体存储装置具备的主数据总线的中途所形成的中继缓冲器电路的配置关系的图。
图6是图5的中继缓冲器电路的电路图。
图7是第1实施方式的半导体存储装置中形成在主数据总线的端部的触发器电路所具备的附触发器双向中继缓冲器电路的电路图。
图8是图7的附触发器双向中继缓冲器电路中的读出侧的中继缓冲器的最终段晶体管的俯视图与电路图。
图9A是沿着图8的9A-9A线的剖视图。
图9B是沿着图8的9B-9B线的剖视图。
图10A是图7的附触发器双向中继缓冲器电路中的读出侧的中继缓冲器的最终段晶体管的俯视图与电路图。
图10B是图7的附触发器双向中继缓冲器电路中的读出侧的中继缓冲器的最终段晶体管的俯视图与电路图。
图11A是表示第1实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图11B是表示第1实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图12A是表示比较例中的读出动作时的数据获取窗的图。
图12B是表示第1实施方式的半导体存储装置中的读出动作时的数据获取窗的图。
图12C是表示第1实施方式的半导体存储装置中的读出动作时的数据获取窗的图。
图13A是表示第1实施方式的变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图13B是表示第1实施方式的变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图14A是表示第2实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图14B是表示第2实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图15A是表示第2实施方式的第1变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图15B是表示第2实施方式的第1变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图16A是表示第2实施方式的第2变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图16B是表示第2实施方式的第2变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图17A是表示第2实施方式的第3变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图17B是表示第2实施方式的第3变化例的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图18A是表示第3实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图18B是表示第3实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
图19A是表示第4实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在各配线传输同一电平的数据信号时发生的配线间电容串扰的图。
图19B是表示第4实施方式的半导体存储装置的主数据总线的中继缓冲器电路配置中，在每对相邻配线分别传输不同电平的数据信号时发生的配线间电容串扰的图。
具体实施方式
以下，参照附图对实施方式进行说明。进行该说明时，对具有大致相同的功能及构成的构成要素标注相同的符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等指定为下述材质、形状、构造、配置等。实施方式的技术思想在权利要求书的范围内可被施以各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举由存储单元晶体管三维积层在半导体衬底上方而成的三维积层式NAND型闪速存储器为例进行说明。
1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。此外，在图1的例子中，通过箭头线表示出了各块的连接的一部分，但连接并不限定于此。
如图1所示，半导体存储装置1大体包含核心部2与周边电路部3。
核心部2例如包含16个存储体面PLN(PLN0～PLN15)。存储体面PLN是进行向存储单元晶体管写入数据的动作、及从存储单元晶体管读出数据的动作的单元。各存储体面PLN如下所述，分别具备多个块、选择这些块内的存储单元的行解码器及感测放大器。因此，存储体面PLN0～PLN15能相互独立地动作，若为具有多个存储体面的构成，则多个存储体面也能并列也就是说同时动作。例如，能在时间上并列地执行相对于一存储体面的写入动作、及相对于另一存储体面的删除动作。
本实施方式中的存储体面PLN0～PLN15为相同的构成。例如，存储体面PLN0～PLN15呈4行×4列的矩阵状配置。在图1的例子中，存储体面PLN0、PLN4、PLN8及PLN12依次配置在同列，存储体面PLN1、PLN5、PLN9及PLN13依次配置在同列，这些存储体面PLN共通连接于第1数据通道DP1。同样地，存储体面PLN2、PLN6、PLN10及PLN14依次配置在同列，存储体面PLN3、PLN7、PLN11及PLN15依次配置在同列，这些存储体面PLN共通连接于第2数据通道DP2。第1数据通道DP1及第2数据通道DP2例如为80比特的总线。此外，第1数据通道DP1及第2数据通道DP2的比特宽度也就是说数据线的条数并不限定于80比特(80条)。
其次，对周边电路部3进行说明。周边电路部3包含第1闩锁电路11a、第2闩锁电路11b、串行/并行转换电路12、芯片控制电路13、输入输出电路15、逻辑控制电路18、主数据总线MDB及中继缓冲器电路19。
主数据总线MDB例如与第1数据通道DP1及第2数据通道DP2同样地，为80比特宽度的总线，其具体例子例如为设置在同层的80条数据线的集合。而且，主数据总线MDB在数据的读出时，将从核心部读出到第1数据通道DP1或第2数据通道DP2的数据传送到串行/并行转换电路12。另外，主数据总线MDB在数据的写入时，将来自串行/并行转换电路12的数据传送到核心部的第1数据通道DP1或第2数据通道DP2。
第1闩锁电路11a将第1数据通道DP1与主数据总线MDB连接。而且，第1闩锁电路11a基于从芯片控制电路13发送的时钟信号，在数据的读出时，将来自第1数据通道DP1的数据闩锁，并将其传送到主数据总线MDB。另外，在数据的写入时，将来自主数据总线MDB的数据传送到第1数据通道DP1。因此，第1闩锁电路11a包含与80比特的总线也就是说80条数据线对应的80个触发器(在图1中未图示)。
第2闩锁电路11b与第1闩锁电路11a同样地，将第2数据通道DP2与主数据总线MDB连接。而且，第2闩锁电路11b基于从时钟产生电路14发送的时钟信号，在数据的读出时，将来自第2数据通道DP2的数据闩锁，并将其传送到主数据总线MDB。另外，在数据的写入时，将来自主数据总线MDB的数据传送到第2数据通道DP2。因此，第2闩锁电路11b包含与80比特的总线也就是说80条数据线对应的80个触发器(在图1中未图示)。
串行/并行转换电路12将串行数据转换成并行数据，另外将并行数据转换成串行数据。更具体来说，串行/并行转换电路12基于来自芯片控制电路的命令，在数据的读出时，将从主数据总线MDB接收到的80比特×1周期的并行数据转换成8比特×10周期的串行数据。而且，将所得的串行数据发送到输出电路16。另外，在数据的写入时，串行/并行转换电路12将从输入电路17接收到的8比特×10周期的串行数据转换成80比特×1周期的并行数据。而且，将所得的并行数据输出到主数据总线MDB。
此外，串行/并行转换电路12与主数据总线MDB连接的位置例如在图1的例子中，为较第2闩锁电路11b靠第1闩锁电路11a更近的位置，而非主数据总线MDB的中央部。也就是说，串行/并行转换电路12与第1闩锁电路11a之间的距离(也就是说，用来将数据传送到第1闩锁电路11a的配线长度)小于串行/并行转换电路12与第2闩锁电路11b之间的距离(也就是说，用来将数据传送到第2闩锁电路11b的配线长度)。当然，也可为相反地靠第2闩锁电路11b更近的情况。以下，以靠第1闩锁电路11a更近的情况为例进行说明。
中继缓冲器电路19设置在主数据总线MDB上。更具体来说，在80条数据线各者分别设置有中继缓冲器电路19。中继缓冲器电路19是通过将在传递中途劣化的数据信号以标准状态再现而进行中继的电路。更具体来说，例如中继缓冲器电路19是将接收到的信号的波形整形，视情况也会进行振幅调整等处理，而从接收信号将噪音去除，并输出由此所得的信号的电路。而且，中继缓冲器电路19例如在本例中，是为了谋求延迟的改善而设置。在本例中，第2闩锁电路11b与串行/并行转换电路12之间的距离(有时将该处配线称作长配线侧)长于第1闩锁电路11a与串行/并行转换电路12之间的距离(有时将该处配线称作短配线侧)。因此，中继缓冲器电路19在主数据总线MDB中，设置在长配线侧，而非设置在短配线侧。关于中继缓冲器电路19的详细情况将在下文进行叙述。此外，在与图1的构成相反地，第1闩锁电路11a与串行/并行转换电路12之间成为长配线侧，第2闩锁电路11b与串行/并行转换电路12之间成为短配线侧的情况下，中继缓冲器电路19只要配置在第1闩锁电路11a与串行/并行转换电路12之间即可。
芯片控制电路13控制半导体存储装置1整体的动作。更具体来说，芯片控制电路13基于从逻辑控制电路18发送的各种控制信号、及从输入输出电路15发送的各种指令，控制各存储体面PLN中的写入动作、读出动作及删除动作。另外，芯片控制电路13控制核心部2、第1闩锁电路11a、第2闩锁电路11b、串行/并行转换电路12、输入输出电路15及中继缓冲器电路19等。芯片控制电路13包含时钟产生电路14。
时钟产生电路14产生向各存储体面PLN、第1闩锁电路11a、第2闩锁电路11b、串行/并行转换电路12及输入输出电路15发送的各种时钟信号。更具体来说，例如，时钟产生电路14产生向存储体面PLN发送的第1时钟信号、以及向第1闩锁电路11a及第2闩锁电路11b发送的第2时钟信号。各存储体面PLN基于接收到的第1时钟信号，进行与对应的第1数据通道DP1及第2数据通道DP2之间的数据的输入输出。第1闩锁电路11a及第2闩锁电路11b基于接收到的第2时钟信号将数据闩锁。例如，时钟产生电路14在读出动作时，基于从外部控制器(未图示)接收到的读使能信号REn等，产生时钟信号。
输入输出电路15控制与外部控制器之间的信号DQ的输入输出。信号DQ例如包括数据、地址及指令。输入输出电路15包含输入电路17与输出电路16。输入电路17将从外部控制器接收到的数据(写入数据)发送到串行/并行转换电路12，将地址经由未图示的地址寄存器发送到各存储体面PLN，将指令经由未图示的指令寄存器发送到芯片控制电路13。输出电路16将从串行/并行转换电路12接收到的数据(读出数据)，在基于从芯片控制电路13发送的时钟信号而暂时闩锁后，连同时钟信号DQS及互补时钟信号DQSn一并发送到外部控制器。
逻辑控制电路18从外部控制器，例如接收芯片使能信号CEn、指令闩锁使能信号CLE、地址闩锁使能信号ALE、写使能信号WEn、读使能信号REn、以及时钟信号DQS及互补时钟信号DQSn。逻辑控制电路18根据接收到的信号，控制输入输出电路15及芯片控制电路13。
芯片使能信号CEn是用来使半导体存储装置1启动的信号。指令闩锁使能信号CLE是表示信号DQ为指令的信号。地址闩锁使能信号ALE是表示信号DQ为地址的信号。写使能信号WEn是用来使接收到的信号取入到半导体存储装置1内的信号，每次从外部控制器接收指令、地址及数据等时均被断言。半导体存储装置1同步于写使能信号WEn，将信号DQ取入到半导体存储装置1。读使能信号REn是用来令外部控制器从半导体存储装置1读出数据的信号，在读出数据时使信号REn触发。半导体存储装置1基于读使能信号REn，向外部控制器输出信号DO。时钟信号DQS及互补时钟信号DQSn是用来控制信号DQ的输入输出的时序的信号。
1.2存储体面的构成
其次，使用图2对存储体面PLN的构成进行说明。图2的例子表示出了存储体面PLN0，但其他存储体面PLN也为相同的构成。
如图2所示，存储体面PLN包含存储单元阵列30、行解码器31a及31b、列解码器32a及32b、5个感测放大器33、5个页缓冲器34以及5个输入输出缓冲器35。
存储单元阵列30包含5个分割块Div(Div0～Div4)，该5个分割块Div(Div0～Div4)包含与行及列建立了对应的非易失性的存储单元晶体管(以下，也记作“储单元”)。各个分割块Div分别包含多个串单元SU(SU0、SU1、SU2及SU3)。而且，各个串单元SU分别包含多个NAND串NS。此外，在图2的例子中，为了简化说明，省略了串单元SU1～SU3中的NAND串NS。
存储单元阵列30内的分割块Div的个数、分割块Div内的串单元SU的个数、及NAND串NS的个数任意。
行解码器31a及31b将行地址解码，并根据解码结果，选择对应的串单元SU。而且，行解码器31a及31b将必要的电压施加给串单元SU。
列解码器32a及32b将列地址解码，并根据解码结果，选择对应的感测放大器33及页缓冲器34内的闩锁电路。
5个感测放大器33是与5个分割块Div0～Div4对应而设置。感测放大器33在读出动作时，感测从对应的分割块Div读出的数据。而且，感测放大器33将读出数据发送到页缓冲器34。另外，感测放大器33在写入动作时，将写入数据发送到对应的分割块Div。
5个页缓冲器34是与5个分割块Div0～Div4对应而设置。页缓冲器34包含未图示的多个闩锁电路，保存写入数据及读出数据。例如，在写入动作中，页缓冲器34临时保存从输入输出缓冲器35接收到的写入数据，并将其发送到感测放大器33。另外，例如，在读出动作中，页缓冲器34临时保存从感测放大器33接收到的读出数据，并将其发送到输入输出缓冲器35。在本实施方式中，页缓冲器34与输入输出缓冲器35之间的数据传送是以16比特为单位而进行。
5个输入输出缓冲器35是与5个分割块Div0～Div4对应而设置，各自进行与第1数据通道DP1之间的16比特的数据DAT的输入输出。以下，将与分割块Div0对应的输入输出缓冲器35中的输入输出数据记作数据DAT<15：0>。同样地，将与分割块Div1对应的输入输出缓冲器35中的输入输出数据记作数据DAT<31：16>。将与分割块Div2对应的输入输出缓冲器35中的输入输出数据记作数据DAT<47：32>。将与分割块Div3对应的输入输出缓冲器35中的输入输出数据记作数据DAT<63：48>。将与分割块Div4对应的输入输出缓冲器35中的输入输出数据记作数据DAT<79：64>。因此，在1个存储体面PLN中，进行与数据通道之间的80比特的数据DAT<79：0>的输入输出。
各输入输出缓冲器35分别包含16个数据输入输出电路36。数据输入输出电路36基于从时钟产生电路14接收到的第1时钟信号CLK1，进行1比特的数据DAT的输入输出。以下，在分割块Div0中，将与数据DAT<0>～数据DAT<15>对应的16个数据输入输出电路分别记作36_0～36_15。同样地，在分割块Div1中，将与数据DAT<16>～数据DAT<31>对应的16个数据输入输出电路分别记作36_16～36_31。在分割块Div2中，将与数据DAT<32>～数据DAT<47>对应的16个数据输入输出电路分别记作36_32～36_47。在分割块Div3中，将与数据DAT<48>～数据DAT<63>对应的16个数据输入输出电路分别记作36_48～36_63。在分割块Div4中，将与数据DAT<64>～数据DAT<79>对应的16个数据输入输出电路分别记作36_64～36_79。
数据输入输出电路36包含未图示的触发器，基于第1时钟信号CLK1将数据闩锁。数据输入输出电路36在写入动作时，将经由第1数据通道DP1输入的数据DAT(写入数据)发送到页缓冲器34。另外，数据输入输出电路36在读出动作时，将从页缓冲器34接收到的数据输出到第1数据通道DP1。数据输入输出电路36可根据第1时钟信号CLK1向第1数据通道DP1以DDR(double data rate，双数据速率)方式输出数据，也可以SDR(single data rate，单数据速率)方式输出数据。以下，对数据输入输出电路36以DDR方式输出数据的情况进行说明。
此外，这里，对存储体面PLN0的例子进行了说明，但其他存储体面PLN也具有相同的构成。存储体面PLN1、PLN4、PLN5、PLN8、PLN9、PLN12、PLN13的输入输出缓冲器35用于与第1数据通道DP1之间的数据的输入输出，存储体面PLN2、PLN3、PLN6、PLN7、PLN10、PLN11、PLN14、PLN15的输入输出缓冲器25用于与第2数据通道DP2之间的数据的输入输出。
1.3存储单元阵列的构成
其次，使用图3及图4对存储单元阵列的构成进行说明。图3表示出了存储体面PLN0中的存储单元阵列30的电路图，图4表示出了存储单元阵列30的剖视图。此外，其他存储体面PLN也为相同的构成。为了简化附图，在图4中，省略了层间绝缘膜。
如图3所示，各NAND串NS例如分别包含8个存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT7的情况下，记作存储单元晶体管MT。存储单元晶体管MT具备控制闸与电荷储存层，非易失地保存数据。存储单元晶体管MT根据电荷储存层中储存的电子的数量，其阈值电压变化，并存储与该阈值电压的不同相应的信息。此外，存储单元晶体管MT可为电荷储存层中使用了绝缘膜的MONOS型，也可为电荷储存层中使用了导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限于8个，也可为16个、32个、64个、128个等，其个数不受限定。进而，选择晶体管ST1及ST2的个数任意，各为1个以上即可。
存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7串联连接于其电流路径。而且，存储单元晶体管MT7的漏极连接于选择晶体管ST1的源极，存储单元晶体管MT0的源极连接于选择晶体管ST2的漏极。
各分割块Div0～Div4的各串单元SU0～SU3中的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。换言之，各选择栅极线SGD0～SGD3在多个分割块Div间将位于各串单元SU内的NAND串NS共通连接。选择栅极线SGD0～SGD3连接于行解码器31a及31b中的任一者。以下，在不限定选择栅极线SGD0～SGD3的情况下，记作选择栅极线SGD。
各分割块Div0～Div4的各串单元SU0～SU3中的选择晶体管ST2的栅极分别共通连接于选择栅极线SGS。
位于存储单元阵列30内的存储单元晶体管MT0～MT7的控制闸分别共通连接于字线WL0～WL7。也就是说，各字线WL0～WL7在多个分割块Div间将存储单元晶体管MT0～MT7分别共通连接。字线WL0～WL7连接于行解码器31a及31b中的任一者。以下，在不限定字线WL0～WL7的情况下，记作字线WL。
位于分割块Div0～Div4的串单元SU内的各NAND串NS的选择晶体管ST1的漏极分别连接于不同的位线BL0～BL(N-1，其中N为任意整数)。位线BL0～BL(N-1)分别连接于对应的分割块Div的感测放大器33。以下，在不限定位线BL0～BL(N-1)的情况下，记作位线BL。进而，多个选择晶体管ST2的源极共通连接于源极线SL。
写入动作及读出动作是对与任一串单元SU中的任一字线WL连接的存储单元晶体管MT统一进行。
其次，对存储单元阵列30的截面构成进行说明。图4的例子表示出了串单元SU0及SU1的截面，串单元SU2及SU3的构成也相同。此外，在图4中，省略了层间绝缘膜。
如图4所示，沿着与半导体衬底100平行的第1方向D1，设置有沿着与半导体衬底100平行且与第1方向D1垂直的第2方向D2延伸的源极线接点LI与多个串单元SU。
在各串单元SU中，NAND串NS是沿着与半导体衬底100垂直的第3方向D3而形成。更具体来说，在半导体衬底100的表面区域，设置有n型井101。而且，在n型井101的表面区域，设置有p型井102。另外，在p型井102的表面区域的一部分，设置有n+型扩散层103。而且，在p型井102的上方，分别隔着未图示的层间绝缘膜依次积层有选择栅极线SGS、连接于存储单元晶体管MT0～MT7的字线WL0～WL7、及作为选择栅极线SGD而发挥功能的10层配线层104。作为选择栅极线SGD而发挥功能的配线层104在每个串单元SU中分别分离，在图4的例子中，设置在同一个层的作为选择栅极线SGD0而发挥功能的配线层104与作为选择栅极线SGD1而发挥功能的配线层104是以分别沿着第2方向D2延伸的方式分离。其他配线层104在块BLK内共通。
而且，形成有贯通10层配线层104且到达p型井102的柱状的半导体层105。在半导体层105的侧面，依次形成有隧道绝缘膜106、电荷储存层107及块绝缘膜108。对半导体层105例如使用多晶硅。对隧道绝缘膜106及块绝缘膜108例如使用氧化硅膜。对电荷储存层107例如使用氮化硅膜。半导体层105作为NAND串NS的电流路径而发挥功能，成为形成各晶体管的通道的区域。而且，半导体层105的上端经由接触插塞109连接于沿着第1方向D1延伸的配线层110。配线层110作为位线BL而发挥功能。此外，在图4的例子中，作为选择栅极线SGD及SGS而发挥功能的配线层104分别设置有1层，但也可设置多层。
源极线接点LI沿着第2方向D2具有线形形状。对源极线接点LI例如使用多晶硅。而且，源极线接点LI的底面连接于n+型扩散层103，上表面连接于较半导体衬底100与NAND串NS更靠上方地设置且作为源极线SL而发挥功能的配线层111。作为源极线SL而发挥功能的配线层111也形成在较作为位线BL而发挥功能的配线层110更靠上方。也就是说，在半导体存储装置1，形成有将金属配线层的最下层设为M0层，将M0层的上1层的金属配线层设为M1层，将M1层的上1层的金属配线层设为M2层的3层金属配线层。
此外，源极线接点LI及NAND串NS的配置可任意设定。例如也可在串单元SU1及SU2之间设置源极线接点LI。进而，在图4的例子中，为了简化说明，表示出了1个串单元SU中，多个NAND串NS沿着第2方向D2呈1列排列的情况，但1个串单元SU中的NAND串NS的排列可任意设定。例如，也可沿着第2方向D2呈2列并排配置，或可排列成4列错位配置。
1.4主数据总线的构成
其次，使用图5对主数据总线MDB的构成进行说明。图5是主数据总线MDB及中继缓冲器电路19的电路图。在图5中，为了简化，仅图示出了主数据总线MDB中包含的例如80条数据线中的6条，尤其是着眼于各数据线上所设置的中继缓冲器电路19的位置关系。图示被省略的其他74条数据线200上所设置的中继缓冲器电路19也具有相同的布局。
如图5所示，80条数据线200相互并排设置。而且，如上所述，一端连接于第1闩锁电路11a，另一端连接于第2闩锁电路11b。而且，在各数据线200分别设置有2个中继缓冲器电路19。该2个中继缓冲器电路19设置在数据线与串行/并行转换电路12的连接部和第2闩锁电路11b之间。设置在各数据线的2个中继缓冲器电路19是以在相邻的数据线200间配置在互不相同的位置的方式设置。
例如在图5的例子中，设置在第奇数条(第1条、第3条、第5条、...)数据线200的2个中继缓冲器电路19中的一中继缓冲器电路19设置在对应的数据线200的大致中央部，另一中继缓冲器电路19设置在对应的数据线200的第2触发器侧。而且，所述一中继缓冲器电路19是以在与沿着数据线的方向正交的方向呈一列排列的方式设置，另外，所述另一中继缓冲器电路19也是以在与沿着数据线的方向正交的方向呈一列排列的方式设置。也就是说，一中继缓冲器电路19的集合是以与另一中继缓冲器电路19的集合，在与沿着数据线的方向正交的方向并列排列的方式设置。
另一方面，设置在第偶数条(第2条、第4条、第6条、...)数据线200的2个中继缓冲器电路19中的一中继缓冲器电路19是以在沿着数据线200的方向，位于设置在第奇数条数据线200的一中继缓冲器电路19与串行/并行转换电路12之间的方式设置。另外，另一中继缓冲器电路19是以在沿着数据线200的方向，位于设置在第奇数条数据线200的一中继缓冲器电路19与另一中继缓冲器电路19之间的方式设置。例如，另一中继缓冲器电路19设置在相对于设置在第奇数条数据线200的一中继缓冲器电路19与另一中继缓冲器电路19之间的配线长度为一半左右的位置。换言之，第奇数条数据线200中的一中继缓冲器电路19设置在相对于设置在第偶数条数据线200的一中继缓冲器电路19与另一中继缓冲器电路19之间的配线长度为一半左右的位置。而且，与第奇数条数据线200同样地，一中继缓冲器电路19的集合是以与另一中继缓冲器电路19的集合，在与沿着数据线的方向正交的方向并列排列的方式设置。
本例的中继缓冲器电路19例如为反相器型双向中继缓冲器。图6是反相器型双向中继缓冲器的电路图。
如图6所示，反相器型双向中继缓冲器201包含2个反相器型中继缓冲器202-1及202-2。
中继缓冲器202-1例如用于数据写入动作时。而且，中继缓冲器202-1包含反相器203、NAND电路204、NOR电路205、p通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管206、n通道MOS晶体管207。反相器203的输入端子连接于第1输入输出端子IOPD。第1输入输出端子IOPD连接于串行/并行转换电路12侧的数据线200。也就是说反相器203将通过数据线200传送来的写入数据反转。NAND电路204进行反相器203的输出信号与写入信号WRITE的否定逻辑积(NAND)运算。信号WRITE是在数据写入时成为“H”电平且从芯片控制电路13供给的控制信号。NOR电路205进行反相器203的输出信号与写入信号WRITE的反转信号WRITEn的否定逻辑和(NOR)运算。p通道MOS晶体管206的栅极被供给NAND电路204的运算结果，源极被施加电源VDD，漏极连接于第2输入输出端子IOCR。第2输入输出端子IOCR是第2闩锁电路11b侧的数据线200。n通道MOS晶体管207的栅极被供给NOR电路205的运算结果，源极被施加电源VSS(小于VDD，例如为0V)，漏极连接于第2输入输出端子IOCR。如此连接的NAND电路204与NOR电路205作为反相器208而发挥功能，同样地，p通道MOS晶体管206与n通道MOS晶体管207也作为反相器209而发挥功能。因此，该用于数据写入动作时的反相器型中继缓冲器202-1具有3段反相器203、208及209。由此，反相器型中继缓冲器202-1若被从第1输入输出端子IOPD输入高(“H”)电平的信号，则能向第2输入输出端子IOCR输出低(“L”)电平的信号，若被从第1输入输出端子IOPD输入“L”电平的信号，则能向第2输入输出端子IOCR输出“H”电平的信号。
中继缓冲器202-2例如用于数据读出动作时。该中继缓冲器202-2也具有与中继缓冲器202-1相同的构成。但NAND电路204进行反相器203的输出信号、及读出信号READ的NAND运算，NOR电路205进行反相器203的输出信号、及读出信号READ的反转信号READn的NOR运算。此外，信号READ是在数据读出时成为“H”电平且从芯片控制电路13供给的控制信号。因此，该用于数据读出动作时的反相器型中继缓冲器202-2若被从第2输入输出端子IOCR输入“H”电平的信号，则能向第1输入输出端子IOPD输出“L”电平的信号，若被从第2输入输出端子IOCR输入“L”电平的信号，则能向第1输入输出端子IOPD输出“H”电平的信号。
1.5关于闩锁电路11a及11b的构成
其次，对第1闩锁电路11a及第2闩锁电路11b的构成进行说明。如上所述，第1及第2闩锁电路11a、11b具有针对80条数据线200各者分别设置的触发器。例如，本例的第1及第2闩锁电路11a、11b分别针对各数据线200而具有如图7所示的附触发器双向中继缓冲器电路211。
如图7所示，附触发器双向中继缓冲器电路211包含2个中继缓冲器212-1及212-2、以及触发器213。
中继缓冲器212-1例如用于数据写入动作时。而且，中继缓冲器212-1包含NAND电路214、NOR电路215、p通道MOS晶体管216、n通道MOS晶体管217。第1输入输出端子IOPD连接于数据线200。NAND电路214进行通过数据线200传送来的写入数据、及来自芯片控制电路13的写入信号WRITE的NAND运算。NOR电路215进行通过数据线200传送来的写入数据、及来自芯片控制电路13的写入信号WRITE的反转信号WRITEn的NOR运算。p通道MOS晶体管216的栅极被供给NAND电路214的运算结果，源极被施加电源VDD，漏极连接于第2输入输出端子IOCR。若为第1闩锁电路11a，则第2输入输出端子IOCR为第1数据通道DP1的数据线，若为第2闩锁电路11b，则第2输入输出端子IOCR为第2数据通道DP2的数据线。n通道MOS晶体管217的栅极被供给NOR电路215的运算结果，源极被施加电源VSS，漏极连接于第2输入输出端子IOCR。如此连接的NAND电路214与NOR电路215作为反相器而发挥功能，同样地，p通道MOS晶体管216与n通道MOS晶体管217也作为反相器而发挥功能。因此，该用于数据写入动作时的中继缓冲器212-1具有2段反相器。由此，中继缓冲器212-1若被从第1输入输出端子IOPD输入“H”电平的信号，则能向第2输入输出端子IOCR输出“H”电平的信号，若被从第1输入输出端子IOPD输入“L”电平的信号，则能向第2输入输出端子IOCR输出“L”电平的信号。
中继缓冲器212-2例如用于数据读出动作时。该中继缓冲器212-2也具有与中继缓冲器212-1相同的构成。但在中继缓冲器212-2的前段配置有触发器213。触发器213根据来自芯片控制电路13的第2时钟信号CLK2，保存来自第2输入输出端子IOCR的输入信号、也就是说通过第1数据通道DP1或第2数据通道DP2的数据线传递来的读出数据信号。中继缓冲器212-2的NAND电路214进行触发器213中保存的数据信号、及来自芯片控制电路13的读出信号READ的NAND运算，NOR电路215进行触发器213中保存的数据信号、及来自芯片控制电路13的读出信号READ的反转信号READn的NOR运算。因此，该用于数据读出动作时的中继缓冲器212-2若由触发器213保存从第2输入输出端子IOCR输入的“H”电平的信号，则能向第1输入输出端子IOPD输出“H”电平的信号，若由触发器213保存从第2输入输出端子IOCR输入的“L”电平的信号，则能向第1输入输出端子IOPD输出“L”电平的信号。
图8是晶体管216及217的俯视图与电路图。另外，图9A及图9B是沿着图8的9A-9A线及9B-9B线的剖视图。
晶体管216及217因各自至主数据总线MDB的数据线200上的下个中继缓冲器电路19的配线长度跨及较长距离，故被要求较高的驱动能力。因此，p通道MOS晶体管216及n通道MOS晶体管217具备多个闸电极。图8表示出了晶体管216及217的闸电极数为8的情况。换言之，晶体管216及217各自可说成是并列连接的8个晶体管的集合。此外，为了简化附图，在图8中，省略了源极配线，另外，在图9A及图9B中，省略了层间绝缘膜。
如图8、图9A及图9B所示，在p型半导体衬底100的表面区域内，沿着第1方向且相互分隔地形成有n型井101与p型井102。在井101及102的周围，设置有元件分离区域112。在这些井101及102上，分别配置有作为晶体管216、217的闸电极而发挥功能的8个导电层(例如多晶硅层)113。这些8个导电层113是隔着未图示的栅极绝缘膜形成在半导体衬底100上，横切n型井101及p型井102沿着第1方向D1而形成。该第1方向D1及与半导体衬底100平行且与第1方向D1垂直的第2方向D2与图4所示的第1方向D1及第2方向D2相同，但也可与图4所示的第1方向D1及第2方向D2相反。
分别相对于8个导电层113，在第2方向D2两侧的n型井101内，形成有成为p通道MOS晶体管216的源极及漏极杂质区域的p+型扩散层114。另外，分别相对于8个导电层113，在第2方向D2两侧的p型井102内，形成有成为n通道MOS晶体管217的源极及漏极杂质区域的n+型扩散层103。在形成有这些成为p通道MOS晶体管216的源极杂质区域的p+型扩散层114与成为n通道MOS晶体管217的源极杂质区域的n+型扩散层103的半导体衬底100上，在第2方向D2相隔地配置有成为将晶体管216、217的漏极共通连接的连接线的4个配线层115。这些4个配线层115隔着未图示的层间绝缘膜，作为较所述3层金属配线层M0、M1、M2更靠下层的金属配线层MX而形成在半导体衬底100上。配线层115是针对每对相邻的2个导电层113，分别在这些2个导电层113之间，与导电层113并排地沿着第1方向D1而形成。也就是说，配线层115在8个导电层113之间每隔一个而形成。
配线层115经由第1接触插塞116与成为p通道MOS晶体管216的漏极杂质区域的p+型扩散层114电连接。进而，配线层115经由第2接触插塞117与成为n通道MOS晶体管217的漏极杂质区域的n+型扩散层103电连接。
经由未图示的层间绝缘膜，在相当于配线层115内的n型井101与p型井102之间的位置的成为金属配线层M0的层，与配线层115并排地形成有配线层118。配线层118具有较n型井101与p型井102之间的尺寸短的长度。配线层118经由第3接触插塞119与配线层115电连接。
另外，经由未图示的层间绝缘膜，在所述相当于n型井101与p型井102之间的位置的成为金属配线层M1的层，形成有成为输出信号线的1个配线层120。配线层120经由第4接触插塞121与配线层118电连接。该配线层120是沿着第2方向而形成，可与数据线200连接。此外，因数据线200形成在金属配线层M2，故配线层120也可形成在金属配线层M2而非金属配线层M1。
另外，虽图8中省略了图示，但在形成有成为p通道MOS晶体管216的源极杂质区域的p+型扩散层114的半导体衬底100上，在第2方向D2相隔地配置有成为朝向p通道MOS晶体管216的源极的电源线VDD的电源配线层。这些电源配线层可与配线层115同样地形成在金属配线层MX，也可形成在金属配线层M0等其他金属配线层。
进而，虽同样图8中省略了图示，但井区域101上的8个闸电极113例如在元件分离区域上的区域，连接于同一金属配线层，通过该金属配线层，接收来自NAND栅极214的信号。同样地，井区域102上的8个闸电极113例如也在元件分离区域上的区域，连接于同一金属配线层，通过该金属配线层，接收来自NOR栅极215的信号。
同样地，虽图8中省略了图示，但在形成有成为n通道MOS晶体管217的源极杂质区域的n+型扩散层103的半导体衬底100上，在第2方向D2相隔地配置有成为朝向n通道MOS晶体管217的源极的电源线VSS的电源配线层。这些电源配线层也为：可与配线层115同样地形成在金属配线层MX，也可形成在金属配线层M0等其他金属配线层。
在图8的构成中，第4接触插塞121是与4个配线层115分别对应而形成。由此，能如该图中的电路图所示，使8个p通道MOS晶体管216及n通道MOS晶体管217全部连接于配线层120也就是说数据线200。
另外，如图10A所示，第4接触插塞121可按2个配线层115连接于配线层120的方式，仅与4个配线层115中的2个对应而形成。由此，能如该图中的电路图所示，使并列连接的8个p通道MOS晶体管216及n通道MOS晶体管217中的4个有效化，使剩余4个实质上不作为晶体管而发挥功能。也就是说，能形成8个p通道MOS晶体管216及n通道MOS晶体管217中的仅4个连接于配线层120也就是说数据线200的构成。
进而，如图10B所示，第4接触插塞121可按3个配线层115连接于配线层120的方式，仅与4个配线层115中的3个对应而形成。由此，能如该图中的电路图所示，使并列连接的8个p通道MOS晶体管216及n通道MOS晶体管217中的6个有效化，使剩余2个实质上不作为晶体管而发挥功能。也就是说，能形成8个p通道MOS晶体管216及n通道MOS晶体管217中的仅6个连接于配线层120也就是说数据线200的构成。
另外，虽未图示，但第4接触插塞121也可仅与4个配线层115中的1个对应而形成。由此，能形成并列连接的8个p通道MOS晶体管216及n通道MOS晶体管217中的仅2个连接于配线层120也就是说数据线200的构成。
此外，p通道MOS晶体管216及n通道MOS晶体管217的并列连接数并不限定于8，可少于此，也可多于此。
1.6数据信号发送的具体例子
以下，对这种构成中的数据信号发送的具体例子进行说明。
图11A及图11B是用来说明从第2闩锁电路11b向串行/并行转换电路(在图中简记作SERDES)12的读出数据信号发送的图。这里，为了简化说明及附图，将主数据总线MDB图示为包含4条数据线200，且仅图示出中继缓冲器电路19中用于数据读出动作时的反相器型中继缓冲器202-2。实际包含80条数据线200的主数据总线MDB执行的数据信号发送是该4条数据线200的情况的扩展，可同样地考量。
图11A表示出了经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号全部为相同电平(同相)的情况。该情况下，在各反相器型中继缓冲器202-2中，数据信号的电平反转，由此在相邻的数据线200之间，产生发送互不相同的电平的数据信号的区间。
也就是说，在第2闩锁电路11b至第偶数条数据线200的配置有一反相器型中继缓冲器202-2的位置的区间P1、第奇数条数据线200的配置有一反相器型中继缓冲器202-2的位置至第偶数条数据线200的配置有另一反相器型中继缓冲器202-2的位置的区间P3、及第奇数条数据线200的配置有另一反相器型中继缓冲器202-2的位置至串行/并行转换电路12的区间P5，发送相同电平的数据信号。
与此相对地，在第偶数条数据线200的配置有一反相器型中继缓冲器202-2的位置至第奇数条数据线200的配置有一反相器型中继缓冲器202-2的位置的区间P2、第偶数条数据线200的配置有另一反相器型中继缓冲器202-2的位置至第奇数条数据线200的配置有另一反相器型中继缓冲器202-2的位置的区间P4，发送互不相同的电平的数据信号。在该区间P2及P4，如该图所示，发生配线间电容导致的信号串扰。在这种发送全部同相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为40％。
图11B表示出了经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况。该情况下，也为：在各反相器型中继缓冲器202-2中，数据信号的电平反转，由此在相邻的数据线200之间，发送互不相同的电平的数据信号，从而产生发生配线间电容导致的信号串扰的区间P1、P3及P5。在这种发送各比特分别反相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为60％。
在经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号仅在1条或2条数据线200上为不同电平的情况下，在4条数据线200整体，配线间电容造成的影响成为40％与60％之间。
1.7本实施方式的效果
若为本实施方式的构成，则能提高半导体存储装置的可靠性。以下，详述本效果。
首先，对中继缓冲器电路19(反相器型双向中继缓冲器201)的错位配置达成的效果进行说明。
随着半导体存储装置1的高集成化，在主数据总线MDB中跨及较长距离并行走线的多条数据线200的配线间距离逐渐变窄。然而，因主数据总线MDB的总线宽度较大，故从面积及成本方面来说，难以向数据线200的配线间放入屏蔽配线。因此，在相邻的数据线200中，若发送互不相同的电平的数据信号，则会由在配线间电容而发生信号串扰，其变成噪音，从而有可能发生所发送的数据信号的钝化或延迟。由此，在发送互不相同的电平的数据信号的数据线200与发送互为相同电平的数据信号的数据线200之间，截至数据信号到达接收侧为止会产生较大的延迟差，从而有可能发生数据的无效(INVALID)期间增大或总线数据信号的占空比恶化。因此，也许会导致接收侧的数据获取窗变窄，对正确数据的收发造成障碍，从而妨碍数据总线的高速动作。
串行/并行转换电路12中用来取入读出数据的数据获取窗的宽窄是基于最大程度地受到了配线间电容造成的影响的情况、及最小程度地受到了配线间电容造成的影响的情况。在图12A中，作为比较例，表示出了在相邻的数据线200上相同的位置形成有中继缓冲器电路19的构成中的数据获取窗。在图12A中，横轴表示时间，纵轴表示电压。在该图中，虚线表示最大程度地受到了配线间电容的影响的情况(在该比较例中，为100％)，实线表示最小程度地受到了配线间电容的影响的情况(在该比较例中，为0％)。在本例中，对由在受到配线间电容的影响，而发生所发送的数据信号的钝化或延迟，数据获取窗的尺寸为W1的情况进行了图示。
与此相对地，图12B表示出了如本实施方式般，在相邻的数据线200上将中继缓冲器电路19错位配置的构成中的串行/并行转换电路12中的数据获取窗。在该图中，虚线表示最大程度地受到了配线间电容的影响的情况(在本实施方式中，为60％)，实线表示最小程度地受到了配线间电容的影响的情况(在本实施方式中，为40％)。在本实施方式中，如所述1.5项的数据信号发送的具体例子中所说明般，在注目数据线200整体，配线间电容造成的影响均一化，为40％～60％，影响差成为20％。通过如此般配线间电容的影响度减少，所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，数据获取窗的尺寸成为大于W1的W2。
如此，本实施方式中，通过对相邻的数据线200各自的2个部位，在相邻的数据线200上互不相同的位置，形成中继缓冲器电路19，也就是说通过错位配置中继缓冲器电路19，能将信号串扰造成的不良影响抑制到最小限度。因此，在本实施方式中，为了实现高速读写，而缩小了以往的存储体面尺寸，并将对存储体面的存取速率高速化，且并未搭载多个存储体面而造成总容量的大幅浪费，从而也就是说即便为实现了高速及大容量的半导体存储装置的构成，也能抑制信号的劣化。由此，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
进而，能抑制数据获取窗变窄，因此能应对更高频率的输出信号(时钟信号)，从而能提高半导体存储装置的处理能力。
其次，对第2闩锁电路11b所具备的各附触发器双向中继缓冲器电路211的数据读出侧的中继缓冲器212-2中的p通道MOS晶体管216及n通道MOS晶体管217的与数据总线配线的配线负荷相应的晶体管尺寸(驱动能力、通道宽度)达成的效果进行说明。
如图1及图5所示，第2闩锁电路11b与串行/并行转换电路12之间的包括主数据总线MDB的数据线200在内的数据总线配线长度并不一样，从而在配线寄生电阻及电容上有可能产生差异。另一方面，如图8所示的第2闩锁电路11b的各附触发器双向中继缓冲器电路211的中继缓冲器212-2中的p通道MOS晶体管216及n通道MOS晶体管217的晶体管个数也就是说晶体管尺寸是以最长的数据总线配线的长度也就是说最大的配线负荷为基准而设计。而且，通过变更形成第4接触插塞121的个数，能变更有效晶体管的个数，也就是说能变更p通道MOS晶体管216及n通道MOS晶体管217的晶体管尺寸。
因此，在本实施方式中，以使主数据总线MDB的各数据线200中的数据信号的斜率一致的方式，将中继缓冲器212-2中的p通道MOS晶体管216及n通道MOS晶体管217的晶体管尺寸形成为与数据总线配线的配线负荷相应的尺寸。例如，在连接的数据总线配线的配线负荷较大的数据线200中的晶体管216、217中，通过设定为使用全部8个晶体管的较大的晶体管尺寸，如图12C中虚线所示，成为延迟变少并且斜率上升的信号。相反地，例如，在连接的数据总线配线的配线负荷较小的数据线200中的晶体管216、217中，通过设定为使用8个晶体管中的4个的较小的晶体管尺寸，如图12C中实线所示，成为会发生延迟并且斜率倒伏的信号。结果，数据获取窗的尺寸成为大于W2的W3。因此，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
此外，关于第1闩锁电路11a与串行/并行转换电路12之间的包括主数据总线MDB的数据线200在内的数据总线配线，也同样地，在数据总线配线的配线负荷上存在差异。因此，关于第1闩锁电路11a所具备的各附触发器双向中继缓冲器电路211的数据读出侧的中继缓冲器212-2中的p通道MOS晶体管216及n通道MOS晶体管217，通过设定为与数据总线配线的配线负荷相应的晶体管尺寸，也能达成相同的效果。
另外，关于配置在主数据总线MDB的数据线200的中继缓冲器电路19(反相器型双向中继缓冲器201)中距串行/并行转换电路12最近者、也就是说数据读出时的最终段，在它们与串行/并行转换电路12之间的数据总线配线上也有可能产生差异。因此，关于它们所具备的读出侧的反相器型中继缓冲器202-2的p通道MOS晶体管206及n通道MOS晶体管207，也采用与第2闩锁电路11b中的p通道MOS晶体管216及n通道MOS晶体管217相同的构成，并使它们以与配线负荷相应的晶体管尺寸形成，由此可期待更进一步的效果。
进而，关于这些中继缓冲器电路19(反相器型双向中继缓冲器201)中距第2闩锁电路11b最近者、也就是说数据写入时的最终段，在它们与第2闩锁电路11b之间的数据总线配线上也有可能产生差异。因此，关于它们所具备的写入侧的反相器型中继缓冲器202-1的p通道MOS晶体管206及n通道MOS晶体管207，也可采用相同的晶体管构成，并以与配线负荷相应的晶体管尺寸形成，由此使各数据总线配线中的数据信号的斜率一致。
1.8变化例
在第1实施方式中，以相邻的2条数据线200为单位，在2条数据线200之间错位配置中继缓冲器电路19(反相器型双向中继缓冲器201)，但也可以3条数据线200为单位，而非以2条数据线200为单位。
图13A及图13B是表示其一例的图。此外，在这些图中，为了简化，仅表示出了中继缓冲器电路19中的反相器型双向中继缓冲器201的读出侧的反相器型中继缓冲器202-2。该例子中，设置在第1条、第4条、第7条、...数据线200的一中继缓冲器电路19设置在第2闩锁电路11b至与串行/并行转换电路12侧对应的数据线200的全长的约1/4的位置。另一中继缓冲器电路19设置在串行/并行转换电路12至与第2闩锁电路11b侧对应的数据线200的全长的约1/4的位置。而且，所述一中继缓冲器电路19是以在与沿着数据线的方向正交的方向呈一列排列的方式设置，另外，所述另一中继缓冲器电路19也是以在与沿着数据线的方向正交的方向呈一列排列的方式设置。也就是说，一中继缓冲器电路19的集合是以与另一中继缓冲器电路19的集合，在与沿着数据线的方向正交的方向并列排列的方式设置。
设置在第2条、第5条、第8条、...数据线200的2个中继缓冲器电路19中的一中继缓冲器电路19是以在沿着数据线200的方向，位于设置在第1条、第4条、第7条、...数据线200的一中继缓冲器电路19与第2闩锁电路11b之间的方式设置。更具体来说，设置在从设置在第1条、第4条、第7条、...数据线200的一中继缓冲器电路19向第2闩锁电路11b侧，移动相当于设置在第1条、第4条、第7条、...数据线200的2个中继缓冲器电路19间的配线长度的1/3所到达的位置。另外，另一中继缓冲器电路19在沿着数据线200的方向，设置在从设置在第1条、第4条、第7条、...数据线200的另一中继缓冲器电路19向第2闩锁电路11b侧，移动相当于设置在第1条、第4条、第7条、...数据线200的2个中继缓冲器电路19间的配线长度的1/3所到达的位置。而且，与第1条、第4条、第7条、...数据线200同样地，一中继缓冲器电路19的集合是以与另一中继缓冲器电路19的集合，在与沿着数据线的方向正交的方向并列排列的方式设置。
设置在第3条、第6条、第9条、...数据线200的2个中继缓冲器电路19中的一中继缓冲器电路19在沿着数据线200的方向，设置在从设置在第1条、第4条、第7条、...数据线200的一中继缓冲器电路19向串行/并行转换电路12侧，移动相当于设置在第1条、第4条、第7条、...数据线200的2个中继缓冲器电路19间的配线长度的1/3所到达的位置。另外，另一中继缓冲器电路19在沿着数据线200的方向，设置在从设置在第1条、第4条、第7条、...数据线200的另一中继缓冲器电路19向串行/并行转换电路12侧，移动相当于设置在第1条、第4条、第7条、...数据线200的2个中继缓冲器电路19间的配线长度的1/3所到达的位置。而且，与第1条、第4条、第7条、...数据线200同样地，一中继缓冲器电路19的集合是以与另一中继缓冲器电路19的集合，在与沿着数据线的方向正交的方向并列排列的方式设置。
这种构成中，在如图13A所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号全部为相同电平(同相)的情况下，在4条数据线200整体，配线间电容造成的影响成为31％。另外，在如图13B所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况下，在4条数据线200整体，配线间电容造成的影响成为44％。
如此，在本变化例中，配线间电容的影响度也减少，因此所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，与第1实施方式同样地，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
2.第2实施方式
其次，对第2实施方式的半导体存储装置进行说明。本实施方式是在所述第1实施方式中，将追加的中继缓冲器电路配置在相邻的数据线200上互不相同的位置。其他构成与第1实施方式相同，因此以下仅对与第1实施方式不同的方面进行说明。
2.1主数据总线的构成
图14A及图14B是表示本实施方式中的追加的中继缓冲器电路与包含反相器型双向中继缓冲器201的中继缓冲器电路19的配置关系的图。在这些图中，为了简化说明及附图，将主数据总线MDB图示为包含4条数据线200，且对在中继缓冲器电路19，仅图示出用于数据读出动作时的反相器型中继缓冲器202-2。实际包含80条数据线200的主数据总线MDB执行的数据信号发送是该4条数据线200的情况的扩展，可同样地考量。
另外，追加的中继缓冲器电路例如可包含在图6所示的中继缓冲器电路19的构成中省略了反相器203所得的双向中继缓冲器。也就是说，双向中继缓冲器包含用于写入动作时的中继缓冲器、及用于读出动作时的中继缓冲器。各中继缓冲器具有包含NAND电路及NOR电路的反相器、及包含p通道MOS晶体管及n通道MOS晶体管的反相器。在图14A及图14B中，为了简化，对在追加的中继缓冲器电路，仅表示出了其双向中继缓冲器中用于数据读出动作时的中继缓冲器221。
在本实施方式中，追加的中继缓冲器电路(中继缓冲器221)在沿着数据线200的方向，配置在与相邻的数据线200的2个中继缓冲器电路19分别对应的位置。也就是说，第奇数条数据线200的2个追加的中继缓冲器电路是以与第偶数条数据线200的2个中继缓冲器电路，在与沿着数据线200的方向正交的方向并列排列的方式设置。同样地，第偶数条数据线200的2个追加的中继缓冲器电路是以与第奇数条数据线200的2个中继缓冲器电路，在与沿着数据线200的方向正交的方向并列排列的方式设置。也就是说，主数据总线MDB包含80条数据线200，其中这些80条数据线200是将配置有2组由包含反相器型双向中继缓冲器201的中继缓冲器电路19与包含双向中继缓冲器的追加的中继缓冲器电路所构成的组的数据线200、及配置有2组由包含双向中继缓冲器的追加的中继缓冲器电路与包含反相器型双向中继缓冲器201的中继缓冲器电路19所构成的组的数据线200分别交替地各形成有40条而成。
2.2数据信号发送的具体例子
图14A表示出了从第2闩锁电路11b经由主数据总线MDB向串行/并行转换电路12送出的读出数据信号全部为相同电平(同相)的情况。该情况下，在各中继缓冲器221中，数据信号的电平不反转，仅在各反相器型中继缓冲器202-2中，数据信号的电平反转。由此，与第1实施方式同样地，在相邻的数据线200之间，产生发送互不相同的电平的数据信号的区间P2及P4。在该区间P2及P4，如该图所示，发生配线间电容导致的信号串扰。在这种发送全部同相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响与第1实施方式同样地，成为40％。
图14B表示出了向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况。该情况下，也为：在各中继缓冲器221中，数据信号的电平不反转，在各反相器型中继缓冲器202-2中，数据信号的电平反转，由此在相邻的数据线200之间，发送互不相同的电平的数据信号，从而产生发生配线间电容导致的信号串扰的区间P1、P3及P5。在这种发送各比特分别反相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响与第1实施方式同样地，成为60％。
在经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号仅在1条或2条数据线200上为不同电平的情况下，在4条数据线200整体，配线间电容造成的影响成为40％与60％之间。
2.3本实施方式的效果
因此，在本实施方式中，也与第1实施方式同样地，配线间电容的影响度减少。由此，所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，与第1实施方式同样地，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
另外，在本实施方式中，能使第奇数条数据线200与第偶数条数据线200两者间，中继缓冲器电路间(中继缓冲器202-2、221间)的数据线200的配线长度也就是说配线负荷一致。
此外，不言而喻，通过根据配线负荷与第1实施方式同样地变更各晶体管尺寸，能获得与第1实施方式相同的效果。
另外，在中继缓冲器电路19的反相器型双向中继缓冲器201中，写入侧、读出侧各自的反相器型中继缓冲器202-1、202-2能如图6所示，包含3个反相器。在追加的中继缓冲器电路的双向中继缓冲器中，写入侧、读出侧各自的中继缓冲器221能如上所述，包含2个反相器。如此，若在与沿着数据线200的方向正交的方向配置在相邻的数据线200的大致相同位置的反相器型中继缓冲器202-2与中继缓冲器221中，反相器的段数不同，则有相邻的数据线200间发生相位偏移的虞。因此，通过变更构成反相器型中继缓冲器202-2或中继缓冲器221的最终段反相器的晶体管的晶体管尺寸，以吸收该反相器的段数的不同，能抑制相邻的数据线200间发生的相位偏移。
2.4变化例
2.4.1第1变化例
首先，参照图15A及图15B对第2实施方式的第1变化例进行说明。
在本实施方式中，也与第1实施方式的变化例同样地，能如图15A及图15B所示，以相邻的3条数据线200为单位，配置中继缓冲器电路19(反相器型双向中继缓冲器201)及追加的中继缓冲器电路(双向中继缓冲器)。此外，在图15A及图15B中，将中继缓冲器电路19(反相器型双向中继缓冲器201)图示为读出侧的反相器型中继缓冲器202-2，将追加的中继缓冲器电路(双向中继缓冲器)图示为读出侧的中继缓冲器221。
这种构成中，在如图15A所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号全部为相同电平(同相)的情况下，在4条数据线200整体，配线间电容造成的影响成为41％。另外，在如图15B所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况下，在4条数据线200整体，配线间电容造成的影响成为59％。
如此，在本第1变化例中，配线间电容的影响度也减少，因此所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
2.4.2第2变化例
其次，参照图16A及图16B对第2实施方式的第2变化例进行说明。
第2实施方式中，在主数据总线MDB的各数据线200中，通过驱动器尺寸吸收了包含反相器型双向中继缓冲器201的中继缓冲器电路19与包含双向中继缓冲器的追加的中继缓冲器电路的反相器的段数的不同。也可通过对追加的中继缓冲器电路追加传输闸，而吸收反相器的段数的不同，以此代替如上所述变更驱动器尺寸的方法。
如图16A及图16B所示，反相器型中继缓冲器202-2具有反相器203、包含NAND电路204及NOR电路205的反相器208、包含p通道MOS晶体管206及n通道MOS晶体管207的反相器209。与此相对地，第2实施方式中的追加的中继缓冲器电路的中继缓冲器221具有包含NAND电路及NOR电路的反相器222、包含p通道MOS晶体管及n通道MOS晶体管的反相器223。本第2变化例中，在中继缓冲器221中，在反相器222的前段，进而形成传输闸224。或也可在反相器223的后段，形成传输闸224。
这种构成中，在如图16A所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号全部为相同电平(同相)的情况下，在4条数据线200整体，配线间电容造成的影响与第1及第2实施方式同样地，成为40％。另外，在如图16B所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况下，在4条数据线200整体，配线间电容造成的影响与第1及第2实施方式同样地，成为60％。
如此，在本第2变化例中，配线间电容的影响度也减少，因此所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
2.4.3第3变化例
其次，参照图17A及图17B对第2实施方式的第3变化例进行说明。
对在包含反相器型双向中继缓冲器201的中继缓冲器电路19与包含双向中继缓冲器的追加的中继缓冲器电路的反相器的段数的不同，本变化例是通过调整中继缓冲器电路19与追加的中继缓冲器电路之间的配线的长度而进行吸收，以此代替通过驱动器尺寸进行吸收。
具体来说，如图17A及图17B所示，以使中继缓冲器电路19的反相器型双向中继缓冲器201中的各反相器型中继缓冲器202-2与追加的双向中继缓冲器中的各中继缓冲器221之间的配线较短，相反地使各中继缓冲器221与各反相器型中继缓冲器202-2之间的配线较长的方式，变更形成中继缓冲器电路19与追加的中继缓冲器的位置。
这种构成中，在如图17A所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号全部为相同电平(同相)的情况下，在4条数据线200整体，配线间电容造成的影响成为58％。另外，在如图17B所示般经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况下，在4条数据线200整体，配线间电容造成的影响成为43％。
如此，在本第3变化例中，配线间电容的影响度也减少，因此所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
3.第3实施方式
其次，对第3实施方式的半导体存储装置进行说明。本实施方式是通过如所述第1实施方式般将包含反相器型双向中继缓冲器201的中继缓冲器电路19以在与沿着数据线200的方向正交的方向并列排列的方式设置，且将主数据总线MDB的各数据线200以与其他数据线200交叉的方式形成，而使中继缓冲器电路19彼此的相邻关系与物理配置位置关系不同。其他构成与第1实施方式相同，因此以下仅对与第1实施方式不同的方面进行说明。
3.1主数据总线的构成
在图18A及图18B中，为了简化说明及附图，将主数据总线MDB图示为包含4条数据线200，且仅图示出中继缓冲器电路19中用于数据读出动作时的反相器型中继缓冲器202-2。实际包含80条数据线200的主数据总线MDB执行的数据信号发送是该4条数据线200的情况的扩展，可同样地考量。
在本实施方式中，如图18A及图18B所示，主数据总线MDB的各数据线200中的一(第1段)中继缓冲器电路19及另一(第2段)中继缓冲器电路19是以与其他数据线200中的第1段中继缓冲器电路19及第2段中继缓冲器电路19，在与沿着数据线200的方向正交的方向并列排列的方式设置。而且，在第2闩锁电路11b与各第1段中继缓冲器电路19之间、及各第1段中继缓冲器电路19与各第2段中继缓冲器电路19之间，各数据线200可与其他数据线200交叉地形成。
一般来说，数据线200例如形成在半导体衬底100上的金属配线层M2。在该金属配线层M2，例如形成有作为核心部2的存储体面PLN中的源极线SL而发挥功能的配线层111等、从芯片控制电路13向核心部2传输控制信号及时钟信号等各种信号的信号配线、及电源配线。在图1中，控制信号及时钟信号的信号配线是避开主数据总线MDB与第1及第2闩锁电路11a、11b而记载，但实际上，作为图18A及图18B中以虚线表示的配线231，其与主数据总线MDB的数据线200交叉。因此，在该交叉位置，数据线200是以潜入较金属配线层M2更靠下方的金属配线层M1或M0的形式形成。
在本实施方式中，通过在数据线200与配线231交叉的位置进行各数据线200与其他数据线200的交叉，无需将数据线200的特殊潜入构造形成在新的位置，也就是说能实现数据线200彼此的交叉。
3.2数据信号发送的具体例子
图18A表示出了从第2闩锁电路11b经由主数据总线MDB向串行/并行转换电路12送出的读出数据信号全部为相同电平(同相)的情况。该情况下，在各中继缓冲器电路19(反相器型中继缓冲器202-2)中，数据信号的电平反转。然而，在相邻的数据线200之间，不产生发送互不相同的电平的数据信号的区间。
也就是说，在第2闩锁电路11b至第2闩锁电路11b与配置有各第1段中继缓冲器电路19的位置之间的数据线200的一交叉位置的区间P11、一交叉位置至配置有各第1段中继缓冲器电路19的位置的区间P12、配置有各第1段中继缓冲器电路19的位置至配置有各第1段中继缓冲器电路19的位置与配置有各第2段中继缓冲器电路19的位置之间的数据线200的另一交叉位置的区间P13、另一交叉位置至配置有各第2段中继缓冲器电路19的位置的区间P14、配置有各第2段中继缓冲器电路19的位置至串行/并行转换电路12的区间P15，均在相邻的数据线200之间，发送相同电平的数据信号。由此，在这种发送全部同相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为0％。
图18B表示出了向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况。该情况下，在各中继缓冲器电路19中，数据信号的电平反转，由此在相邻的数据线200之间，发送互不相同的电平的数据信号，从而产生发生配线间电容导致的信号串扰的区间P11～P15。该情况下，在区间P11、P14及P15，在全部相邻的数据线200之间发生信号串扰，在区间P12及P13，仅在部分相邻的数据线200之间发生信号串扰。在这种发送各比特分别反相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为73％。
在经由第2闩锁电路11b向主数据总线MDB送出的读出数据信号仅在1条或2条数据线200上为不同电平的情况下，在4条数据线200整体，配线间电容造成的影响成为0％与73％之间。
在不进行数据线200彼此的交叉的情况下，在注目数据线200整体，配线间电容造成的影响成为0％～100％，产生较大的影响差。与此相对地，通过如本实施方式般，进行数据线200彼此的交叉，在注目数据线200整体，配线间电容造成的影响均一化，为0％～73％，相对于不进行数据线200彼此的交叉的情况下的100％，能使影响差减少到73％。
3.3本实施方式的效果
因此，在本实施方式中，也与第1实施方式同样地，配线间电容的影响度减少。由此，所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，与第1实施方式同样，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。但本实施方式需要使3条以上数据线200彼此交叉。
此外，不言而喻，通过根据配线负荷与第1实施方式同样地变更各晶体管尺寸，能获得与第1实施方式相同的效果。
4.第4实施方式
其次，对第4实施方式的半导体存储装置进行说明。本实施方式是将所述第3实施方式的主数据总线MDB的数据线200彼此的交叉应用于所述第1或第2实施方式。其他构成与第3实施方式相同，因此以下仅对与第3实施方式不同的方面进行说明。
4.1主数据总线的构成
如第3实施方式的数据线200彼此的交叉也可应用于所述第1及第2实施方式。第1实施方式与第2实施方式的不同在于追加的中继缓冲器电路的有无。因此，以下，以将数据线200彼此的交叉应用于所述第2实施方式的情况为例进行说明。
在图19A及图19B中，为了简化说明及附图，将主数据总线MDB图示为包含4条数据线200，且仅图示出了中继缓冲器电路19及追加的中继缓冲器电路中用于数据读出动作时的反相器型中继缓冲器202-2及中继缓冲器221。实际包含80条数据线200的主数据总线MDB执行的数据信号发送是该4条数据线200的情况的扩展，可同样地考量。
在本实施方式中，如图19A及图19B所示，如第2实施方式的中继缓冲器电路19(反相器型中继缓冲器202-2)与追加的中继缓冲器电路(中继缓冲器221)的配置中，可在各段的反相器型中继缓冲器202-2及中继缓冲器221之前、及第2条与第3条数据线200中的最终段反相器型中继缓冲器202-2及中继缓冲器221之后，使数据线200彼此交叉。
4.2数据信号发送的具体例子
图19A表示出了从第2闩锁电路11b经由主数据总线MDB向串行/并行转换电路12送出的读出数据信号全部为相同电平(同相)的情况。该情况下，在各中继缓冲器221中，数据信号的电平不反转，在各反相器型中继缓冲器202-2中，数据信号的电平反转。在相邻的数据线200之间，发送互不相同的电平的数据信号，从而产生发生配线间电容导致的信号串扰的区间。
这里，在第2闩锁电路11b与串行/并行转换电路12之间，存在区间P21～P30。区间P21是第2闩锁电路11b至第2闩锁电路11b与配置有各第1段追加的中继缓冲器电路或中继缓冲器电路19的位置之间的数据线200的第1交叉位置的区间。区间P22是第1交叉位置至配置有各第1段追加的中继缓冲器电路或中继缓冲器电路19的位置的区间。区间P23是配置有各第1段追加的中继缓冲器电路或中继缓冲器电路19的位置至配置有各第1段追加的中继缓冲器电路或中继缓冲器电路19的位置与配置有各第1段中继缓冲器电路19或追加的中继缓冲器电路的位置之间的数据线200的第2交叉位置的区间。区间P24是第2交叉位置至配置有各第1段中继缓冲器电路19或追加的中继缓冲器电路的位置的区间。区间P25是配置有各第1段中继缓冲器电路19或追加的中继缓冲器电路的位置至配置有各第1段中继缓冲器电路19或追加的中继缓冲器电路的位置与配置有各第2段追加的中继缓冲器电路或中继缓冲器电路19的位置之间的数据线200的第3交叉位置的区间。区间P26是第3交叉位置至配置有各第2段追加的中继缓冲器电路或中继缓冲器电路19的位置的区间。区间P27是配置有各第2段追加的中继缓冲器电路或中继缓冲器电路19的位置至配置有各第2段追加的中继缓冲器电路或中继缓冲器电路19的位置与配置有各第2段中继缓冲器电路19或追加的中继缓冲器电路的位置之间的数据线200的第4交叉位置的区间。区间P28是第4交叉位置至配置有各第2段中继缓冲器电路19或追加的中继缓冲器电路的位置的区间。区间P29是配置有各第2段中继缓冲器电路19或追加的中继缓冲器电路的位置至配置有各第2段中继缓冲器电路19或追加的中继缓冲器电路的位置与串行/并行转换电路12之间的数据线200的第5交叉位置的区间。区间P30是第5交叉位置至串行/并行转换电路12的区间。
在从第2闩锁电路11b经由主数据总线MDB向串行/并行转换电路12送出的读出数据信号全部为相同电平(同相)的情况下，如图19A所示，在区间P23、P24、P27及P28，在全部相邻的数据线200间发生信号串扰。在这种发送全部同相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为30％。
图19B表示出了向主数据总线MDB送出的读出数据信号在每条数据线200分别为不同电平(反相)的情况。该情况下，也为：在各中继缓冲器221中，数据信号的电平不反转，在各反相器型中继缓冲器202-2中，数据信号的电平反转，由此在相邻的数据线200之间，发送互不相同的电平的数据信号，从而在区间P21～P30全体，发生配线间电容导致的信号串扰。该情况下，在区间P21及P30，在全部相邻的数据线200之间发生信号串扰，在区间P22～P29，仅在部分相邻的数据线200之间发生信号串扰。在这种发送各比特分别反相的读出数据信号的情况下，在4条数据线200整体，配线间电容造成的影响成为60％。
此外，在将如第1实施方式的中继缓冲器电路19错位配置的构成中，将数据线200彼此交叉的情况下，情况也相同。
4.3本实施方式的效果
因此，在本实施方式中，也与第3实施方式同样地，配线间电容的影响度减少。由此，所发送的数据信号的钝化或延迟的差减少，能缩小发送反相的数据信号的数据线200与发送同相的数据信号的数据线200之间产生的截至数据信号到达接收侧为止的延迟差。结果，与第1实施方式同样地，能充分地确保串行/并行转换电路12中的数据获取窗，从而能抑制误读出。由此，能提高半导体存储装置的可靠性。
此外，不言而喻，通过根据配线负荷与第1实施方式同样地变更各晶体管尺寸，能获得与第1实施方式相同的效果。
通过应用所述实施方式，可提供一种能提高可靠性的半导体存储装置。
此外，实施方式并不限定于上文所说明的方式，而可进行各种变化。
进而，在所述实施方式中，半导体存储装置可为由存储单元晶体管二维配置在半导体衬底上而成的存储体面NAND型闪速存储器，也可为具有其他存储器的半导体存储装置。
进而，所述实施方式中所谓的“连接”，也包括中间介置有例如晶体管或电阻等其他部件从而间接连接的状态。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式可采用其他各种方式加以实施，在不脱离发明主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书的发明及其同等的范围内。
[符号说明]
1 半导体存储装置
2 核心部
3 周边电路部
11a 第1闩锁电路
11b 第2闩锁电路
12 串行/并行转换电路
13 芯片控制电路
14 时钟产生电路
15 输入输出电路
16 输出电路
17 输入电路
18 逻辑控制电路
19 中继缓冲器电路
30 存储单元阵列
31a 行解码器
31b 行解码器
32a 列解码器
32b 列解码器
33 感测放大器
34 页缓冲器
35 输入输出缓冲器
100 半导体衬底
101 n型井
102 p型井
103 n+型扩散层
104 配线层
105 半导体层
106 隧道绝缘膜
107 电荷储存层
108 块绝缘膜
109 接触插塞
110 配线层
111 配线层
112 元件分离区域
113 导电层
114 p+型扩散层
115 配线层
116 接触插塞
117 接触插塞
118 配线层
119 接触插塞
120 配线层
121 接触插塞
200 数据线
201 反相器型双向中继缓冲器
202-1 反相器型中继缓冲器
202-2 反相器型中继缓冲器
203 反相器
204 NAND电路
205 NOR电路
206 p通道MOS晶体管
207 n通道MOS晶体管
208 反相器
209 反相器
211 附触发器双向中继缓冲器电路
212-1 中继缓冲器
212-2 中继缓冲器
213 触发器
214 NAND电路
215 NOR电路
216 p通道MOS晶体管
217 n通道MOS晶体管
221 中继缓冲器
222 反相器
223 反相器
224 传输闸
231 配线
DP1 第1数据通道
DP2 第2数据通道
Div(Div0～Div4) 分割块
LI 源极线接点
M0 金属配线层
M1 金属配线层
M2 金属配线层
MDB 主数据总线
MT0～MT7 存储单元晶体管
MX 金属配线层
NS NAND串
PLN0～PLN15 存储体面
SGD0～SGD3 选择栅极线
SGS 选择栅极线
SL 源极线
ST1 选择晶体管
ST2 选择晶体管
SU(SU0～SU3) 串单元
WL0～WL7 字线
BL0～BL(N-1) 位线

Claims (16)

1.一种半导体存储装置，其特征在于具备：
存储单元阵列，具有第1存储单元与第2存储单元；
转换电路，能进行从并行数据向串行数据的转换、及从串行数据向并行数据的转换；
第1数据总线，包含能在所述第1存储单元与所述转换电路之间并列传递数据信号的第1数据线及第2数据线；
第2数据总线，包含能在所述第2存储单元与所述转换电路之间并列传递数据信号的第3数据线及第4数据线；
第1缓冲器，在所述第3数据线上，设置在从所述转换电路的与所述第3数据线连接的输出端起算第n个，其中n为1以上的整数；
第2缓冲器，在所述第3数据线上，设置在从与所述第3数据线连接的输出端起算第n+1个；及
第3缓冲器，在所述第4数据线上，设置在从所述转换电路的与所述第4数据线连接的输出端起算第n个；且
与所述第3数据线连接的输出端至所述第1缓冲器的距离和与所述第4数据线连接的输出端至所述第3缓冲器的距离不相同，
与所述第3数据线连接的输出端至所述第2缓冲器的距离长于与所述第4数据线连接的输出端至所述第3缓冲器的距离。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1缓冲器与所述第3缓冲器之间的距离大致等于所述第2缓冲器与所述第3缓冲器之间的距离。
3.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第4缓冲器，在所述第3数据线上，设置在从与所述第3数据线连接的输出端起算第n+2个；及
第5缓冲器，在所述第4数据线上，设置在从与所述第4数据线连接的输出端起算第n+1个；且
所述第2缓冲器及所述第3缓冲器输出使输入信号的逻辑电平反转所得的输出信号，
所述第1缓冲器、所述第4缓冲器及所述第5缓冲器输出与输入信号相同的逻辑电平的输出信号。
4.一种半导体存储装置，其特征在于具备：
存储单元阵列，具有第1存储单元与第2存储单元；
转换电路，能进行从并行数据向串行数据的转换、及从串行数据向并行数据的转换；
第1数据总线，包含能在所述第1存储单元与所述转换电路之间并列传递数据信号的第1数据线及第2数据线；
第2数据总线，包含能在所述第2存储单元与所述转换电路之间并列传递数据信号的第3数据线及第4数据线；
第1缓冲器，在所述第3数据线上，设置在从所述转换电路的与所述第3数据线连接的输出端起算第n个，且输出与输入信号相同的逻辑电平的输出信号，其中n为1以上的整数；
第2缓冲器，设置在从与所述第3数据线连接的输出端起算第n+1个，且输出使输入信号的逻辑电平反转所得的输出信号；
第3缓冲器，在所述第4数据线上，设置在从所述转换电路的与所述第4数据线连接的输出端起算第n个，且输出使输入信号的逻辑电平反转所得的输出信号；及
第4缓冲器，设置在从与所述第4数据线连接的输出端起算第n+1个，且输出与输入信号相同的逻辑电平的输出信号。
5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于还具备：
第6缓冲器，设置在所述第1数据线，包含能向所述第1数据总线输出信号的第1晶体管；及
第7缓冲器，设置在所述第2数据线，包含能向所述第1数据总线输出信号的第2晶体管；且
所述第1晶体管的驱动能力与所述第2晶体管的驱动能力不同。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述第6缓冲器将从包含所述第1存储单元的第1面读出的数据信号输出到所述第1数据线，
所述第7缓冲器将从所述第1面读出的数据信号输出到所述第2数据线，且
所述半导体存储装置还具备：第8缓冲器，将从包含所述第2存储单元的第2面读出的数据信号输出到所述第3数据线；及第9缓冲器，将从所述第2面读出的数据信号输出到所述第4数据线；
所述第6缓冲器至与所述第3数据线连接的输出端的所述第3数据线的配线距离短于所述第8缓冲器至所述转换电路的与所述第1数据线连接的输出端的所述第1数据线的配线距离，
所述第7缓冲器至与所述第4数据线连接的输出端的所述第4数据线的配线距离短于所述第9缓冲器至所述转换电路的与所述第2数据线连接的输出端的所述第2数据线的配线距离。
7.根据权利要求6所述的半导体存储装置，其特征在于：
所述第8缓冲器包含能向所述第3数据线输出信号的第3晶体管，
所述第9缓冲器包含能向所述第4数据线输出信号的第4晶体管，且
所述第3晶体管的驱动能力与所述第4晶体管的驱动能力不同。
8.根据权利要求5所述的半导体存储装置，其特征在于：
所述第1缓冲器及所述第2缓冲器分别包含能向所述第1数据线输出信号的第3晶体管，
所述第3缓冲器包含能向所述第2数据线输出信号的第4晶体管，
所述第1缓冲器或所述第2缓冲器的所述第3晶体管的驱动能力与所述第2缓冲器或所述第1缓冲器的所述第3晶体管的驱动能力及所述第4晶体管的驱动能力不同。
9.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体存储装置还具备与所述第1存储单元连接的第1闩锁电路、及与所述第2存储单元连接的第2闩锁电路，且
所述第1数据总线中所述转换电路的输出端与所述第1闩锁电路间的第1路径的长度短于将所述第2数据总线中所述转换电路的所述输出端与所述第2闩锁电路连结的第2路径的长度，
所述第1缓冲器、所述第2缓冲器及所述第3缓冲器设置在所述第2路径。
10.一种半导体存储装置，其特征在于具备：
转换电路，能进行从并行数据向串行数据的转换、及从串行数据向并行数据的转换；
存储单元阵列，包含第1存储单元、第2存储单元，能存储从所述转换电路输出的数据；
第1数据总线，包含能在所述第1存储单元与所述转换电路之间传递数据信号的第1数据线、第2数据线及第3数据线；
第2数据总线，包含能在所述第2存储单元与所述转换电路之间并列传递数据信号的第4数据线、第5数据线及第6数据线；
第1缓冲器，在所述第4数据线上，设置在从所述转换电路的与所述第4数据线连接的输出端起算第n个，其中n为1以上的整数；
第2缓冲器，在所述第4数据线上，设置在从与所述第4数据线连接的输出端起算第n+1个；
第3缓冲器，在所述第5数据线上，设置在从所述转换电路的与所述第5数据线连接的输出端起算第n个；
第4缓冲器，在所述第5数据线上，设置在从与所述第5数据线连接的输出端起算第n+1个；
第5缓冲器，在所述第6数据线上，设置在从所述转换电路的与所述第6数据线连接的输出端起算第n个；及
第6缓冲器，在所述第6数据线上，设置在从与所述第6数据线连接的输出端起算第n+1个；且
所述第1缓冲器与所述第5缓冲器相邻，所述第2缓冲器与所述第4缓冲器相邻。
11.根据权利要求10所述的半导体存储装置，其特征在于：所述第1至第6缓冲器将输入数据信号的逻辑电平反转后再发送。
12.根据权利要求10所述的半导体存储装置，其特征在于：
所述第2缓冲器、所述第4缓冲器及所述第5缓冲器将输入信号的逻辑电平反转后再发送，
所述第1缓冲器、所述第3缓冲器及所述第6缓冲器再发送与输入信号的逻辑电平为相同逻辑电平的信号。
13.根据权利要求10至12中任一项所述的半导体存储装置，其特征在于还具备：
第7缓冲器，设置在所述第4数据线，包含能向所述第4数据线输出信号的第1晶体管；
第8缓冲器，设置在所述第5数据线，包含能向所述第5数据线输出信号的第2晶体管；及
第9缓冲器，设置在所述第4数据线，包含能向所述第6数据线输出信号的第3晶体管；且
所述第1晶体管的驱动能力与所述第2晶体管及所述第3晶体管中至少一者的驱动能力不同。
14.根据权利要求13所述的半导体存储装置，其特征在于：
所述第7缓冲器将从所述第2存储单元读出的数据信号输出到所述第1数据线，
所述第8缓冲器将从所述第2存储单元读出的数据信号输出到所述第2数据线，
所述第9缓冲器将从所述第2存储单元读出的数据信号输出到所述第3数据线，
所述半导体存储装置还具备将从所述第1存储单元读出的数据信号输出到所述第4数据线的第10缓冲器、将从所述第1存储单元读出的数据信号输出到所述第5数据线的第11缓冲器、及将从所述第1存储单元读出的数据信号输出到所述第6数据线的第12缓冲器，
所述第7缓冲器至所述转换电路的与所述第1数据线连接的输出端的所述第1数据线的配线距离短于所述第10缓冲器至与所述第4数据线连接的输出端的所述第4数据线的配线距离，
所述第8缓冲器至所述转换电路的与所述第2数据线连接的输出端的所述第2数据线的配线距离短于所述第11缓冲器至与所述第5数据线连接的输出端的所述第5数据线的配线距离，
所述第9缓冲器至所述转换电路的与所述第3数据线连接的输出端的所述第3数据线的配线距离短于所述第12缓冲器至与所述第6数据线连接的输出端的所述第6数据线的配线距离。
15.根据权利要求14所述的半导体存储装置，其特征在于：
所述第10缓冲器包含能向所述第1数据线输出信号的第4晶体管，
所述第11缓冲器包含能向所述第2数据线输出信号的第5晶体管，
所述第12缓冲器包含能向所述第3数据线输出信号的第6晶体管，且
所述第4晶体管的驱动能力与所述第5晶体管及所述第6晶体管中至少一者的驱动能力不同。
16.根据权利要求13所述的半导体存储装置，其特征在于：
所述第1缓冲器及所述第2缓冲器分别包含能向所述第4数据线输出信号的第4晶体管，
所述第3缓冲器及所述第4缓冲器分别包含能向所述第5数据线输出信号的第5晶体管，
所述第5缓冲器及所述第6缓冲器分别包含能向所述第6数据线输出信号的第6晶体管，
所述第1缓冲器或所述第2缓冲器的所述第4晶体管的驱动能力与所述第2缓冲器或所述第1缓冲器的所述第4晶体管的驱动能力、所述第5晶体管的驱动能力及所述第6晶体管的驱动能力中至少一者不同。
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