JP2003058594A - 半導体集積回路の設計方法及び設計装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路としての集積度等を低下させる
ことなく、同回路に生じる遅延変動をより適切に抑制す
ることのできる半導体集積回路の設計方法、及び同設計
を好適に支援する設計支援装置を提供する。 【解決手段】ライブラリ１２やレイアウト１４は、基準
セルと、この基準セルに対し、Ｐ／Ｎ比を変更したＰ／
Ｎ比変更セルとを備える。論理合成／物理設計部２０
は、設計仕様格納部１０に格納されている回路情報に従
い、上記基準セルに関する情報を用いてレイアウト設計
までの設計を行う。レイアウト設計の終了した回路に対
し、遅延変動解析部３０において遅延変動解析がなされ
る。更に、遅延変動対策部４０では、遅延変動解析結果
に基づき、遅延変動が所定以上である配線について、そ
の配線を介して信号が入力される論理回路を有する基準
セルをＰ／Ｎ比変更セルに変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法及び同設計を支援するための設計支援装置に関
する。

【０００２】

【従来の技術】近年、半導体集積回路の微細化に伴い、
配線と半導体基板との間の容量よりはむしろ、隣接する
配線間のカップリング容量が無視できないものとなりつ
つある。そして、このカップリング容量の増大によっ
て、配線の電位遷移時間が伸長したり、同遷移時間が短
縮したりする遅延変動が深刻な問題となってきている。

【０００３】このカップリング容量は、図１８に模式的
に示すように、平行に引き回された各配線ａ、ｂ間に形
成される容量成分Ｃａｂである。そして、このカップリ
ング容量が増大すると、これら各配線ａ、ｂにとっての
実効的な容量の変化を招き、ひいてはその時定数の変化
がそれら配線の電位遷移に少なからず影響を及ぼすよう
になる。すなわち、上記各配線ａ、ｂにおける同時の電
位変化をΔＶａ、ΔＶｂとし、これら各配線ａ、ｂやそ
の配置環境に起因する定数をＣ０、また電源電圧をＥと
すると、例えば、配線ａから見た実効的な容量Ｃは、上
記カップリング容量Ｃａｂに依存して下式（ｃ１）で表
される。 Ｃ＝Ｃ０＋Ｃａｂ｜ΔＶｂ−ΔＶａ｜／Ｅ …（ｃ１） したがって、このカップリング容量Ｃａｂが増大すれ
ば、配線ａ、ｂの電位遷移による上記実効的な容量Ｃの
変化も増大する。そして特に、例えば各配線ａ、ｂにお
いて、それらに印加される電位（信号）が互いに反転し
た論理値に遷移される場合には、上記実効容量Ｃも大と
なり、同印加される電位の遷移時間は大きく伸長され
る。また、各配線ａ、ｂにおいて、それらに印加される
電位（信号）が互いに等しい論理値に遷移される場合、
上記実効容量Ｃも小となり、同印加される電位の遷移時
間は、配線ａ又は配線ｂのいずれか一方で電位遷移が生
じた場合と比較して短縮される。

【０００４】そこで従来は、隣接配線間のスペースを拡
大したり、配線にリピータを挿入したりするなど、上記
カップリング容量を直接的に低減することで、こうした
遅延変動を抑制するようにしていた。

【０００５】

【発明が解決しようとする課題】このように、カップリ
ング容量さえ、これを低減することができれば、上記遅
延変動も確かに抑制されるようにはなる。しかし、上記
のように隣接配線間のスペースを拡大する場合には、半
導体集積回路としての集積度を低下させることとなる。
また、リピータを挿入する場合には、電位遷移時間が短
縮されるようになるために、このリピータの挿入によっ
て新たな遅延変動が発生するおそれもある。

【０００６】本発明は、こうした実情に鑑みてなされた
ものであり、その目的は、半導体集積回路としての集積
度等を低下させることなく、同回路に生じる遅延変動を
より適切に抑制することのできる半導体集積回路の設計
方法、及び同設計を好適に支援する設計支援装置を提供
することにある。

【０００７】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、レイアウト設計の終了した半導体
集積回路において生じる遅延変動を解析する解析工程
と、この解析された遅延変動が許容の範囲を超える配線
についてこれを抽出する抽出工程と、この抽出された配
線を介して信号が入力される論理回路の論理閾値を変更
する変更工程とを備えることをその要旨とする。

【０００８】遅延変動の大きな配線においては、その配
線を介して信号が入力される論理回路の出力信号の出力
タイミングも許容範囲から外れたものとなる。この点、
上記設計方法では、この論理回路の論理閾値を変更する
ことで、集積度の低下を招くことなく、この論理回路の
出力タイミングについて、その遅延変動量を適切に低減
することができるようになる。

【０００９】なお、この請求項１記載の発明において、
上記遅延変動が遅延増加である場合には、請求項２記載
の発明によるように、前記抽出工程において抽出される
配線は前記論理回路の出力信号の一方の論理値から他方
の論理値への反転タイミングが所定以上遅れる配線であ
り、前記変更工程における前記論理閾値の変更は、前記
出力信号を反転させる前記論理回路の入力端の電位遷移
量の値を小さくすることで行われることとしてもよい。

【００１０】また、上記請求項１記載の発明において、
上記遅延変動が遅延短縮である場合には、請求項３記載
の発明によるように、前記抽出工程において抽出される
配線は前記論理回路の出力信号の一方の論理値から他方
の論理値への反転タイミングが所定以上早まる配線であ
り、前記変更工程における前記論理閾値の変更は、前記
出力信号を反転させる前記論理回路の入力端の電位遷移
量の値を大きくすることで行われることとしてもよい。

【００１１】請求項４記載の発明は、レイアウト設計の
終了した半導体集積回路において生じる遅延変動を解析
する工程と、この解析された遅延変動が許容の範囲を超
えるか否かを判断する判断工程と、同遅延変動が許容の
範囲を超えると判断されるとき、その遅延変動の原因と
なる配線を駆動するドライバをより駆動能力の小さなも
のに変更する変更工程とを備えることをその要旨とす
る。

【００１２】上記設計方法によれば、遅延変動の原因と
なる配線を駆動するドライバを駆動能力の小さなものに
変更することで、遅延変動が許容の範囲を超えた配線の
遅延変動を低減することができる。すなわち、上記ドラ
イバを駆動能力の小さなものに変更すると、上記ドライ
バの出力による上記遅延変動の原因となる配線の電位遷
移時間が増大するため、これが遅延変動に与える影響を
低減させることができ、ひいては遅延変動を低減するこ
とができる。

【００１３】請求項５記載の発明は、レイアウト設計の
終了した半導体集積回路において生じる遅延変動を解析
する解析工程と、この解析された遅延変動が許容の範囲
を超えるか否かを判断する判断工程と、同遅延変動が許
容の範囲を超えると判断されるとき、遅延変動が許容範
囲を超えていない配線を駆動するドライバをより駆動能
力の小さなものに変更する変更工程とを備えることをそ
の要旨とする。

【００１４】上記設計方法によれば、遅延変動が許容の
範囲を超えていない配線を駆動するドライバを駆動能力
の小さなものに変更することで、遅延変動が許容範囲を
超えた配線の遅延変動を低減することができる。すなわ
ち、上記ドライバを駆動能力の小さなものに変更する
と、上記ドライバの出力による電位遷移時間が増大し、
これらドライバの変更された配線の電位遷移が上記遅延
変動に与える影響を低減することができ、ひいては遅延
変動を低減することができる。

【００１５】なお、上記請求項４又は５記載の発明は、
請求項６記載の発明によるように、前記判断工程におい
て判断する前記遅延変動が許容の範囲を超えるときは、
印加される電位の論理値遷移時間が所定値を超えて伸長
されるときであるようにしてもよい。これにより、上記
請求項４又は５記載の発明の効果をいっそう好適に奏す
ることができる。

【００１６】請求項７記載の発明は、レイアウト設計の
終了した半導体集積回路において生じる遅延変動が許容
の範囲を超える可能性のある隣接配線を前記レイアウト
設計に関する情報に基づき判断する判断工程と、同遅延
変動が許容の範囲を超える可能性があると判断された隣
接配線を駆動するドライバをより駆動能力の小さなもの
に変更する変更工程とを備えることをその要旨とする。

【００１７】上記設計方法によれば、遅延変動が許容の
範囲を超える可能性のあると判断された隣接配線を駆動
するドライバを駆動能力の小さなものに変更する。この
ため、遅延変動にかかる設計変更として駆動能力の小さ
い素子を優先することができ、ひいては、半導体集積回
路としての低消費電力化を促進することができる。しか
も、遅延変動が許容範囲を超える可能性のある隣接配線
を前記レイアウト設計に関する情報に基づき判断するた
めに、変更前の処理を簡素化することができる。

【００１８】上記請求項７記載の発明は、請求項８記載
の発明によるように、前記判断工程において判断する前
記遅延変動が許容の範囲を超える可能性のある隣接配線
は、それら隣接配線間のカップリング容量が所定値を超
える隣接配線であるようにしてもよい。

【００１９】これにより、遅延変動が許容の範囲を超え
る可能性のある隣接配線の特定を簡易に行うことができ
るようになる。請求項９記載の発明は、請求項６〜８の
いずれかに記載の発明において、前記変更工程における
より駆動能力の小さいドライバへの変更後、印加される
電位の論理値遷移時間が所定値を超えて伸長される配線
について、該配線を駆動するドライバをより駆動能力の
大きなものに変更する工程を更に備えることをその要旨
とする。

【００２０】上記設計方法では、上記駆動能力の小さな
ものへの変更後においても遅延増加量が所定値を超える
配線について、その配線を駆動するドライバを駆動能力
の大きなものに変更する。これにより、このドライバの
出力による上記配線の電位遷移速度を高めることがで
き、ひいては、遅延増加量を低減することができるよう
になる。

【００２１】請求項１０記載の発明は、レイアウト設計
の終了した半導体集積回路において生じる遅延変動を解
析する解析工程と、平行に敷設された配線を備えたモデ
ル回路及び該モデル回路の入出力信号についてのそれぞ
れ遅延変動量との関係を定めた複数の遅延変動要因の中
から前記解析された遅延変動に対して支配的となる遅延
変動要因特性を選択する選択工程と、この選択された特
性の遅延変動要因を排除すべく前記レイアウト設計され
た半導体集積回路を設計変更する変更工程とを備えるこ
とをその要旨とする。

【００２２】遅延変動の要因は複数存在するために、遅
延変動の要因に応じて効率的な遅延変動対策手法は異な
ったものとなる。この点、上記設計方法によれば、遅延
変動量との関係を定めた複数の遅延変動要因に基づいて
設計変更を行うことで、遅延変動対策を適切に行うこと
ができるようになる。すなわち、遅延変動量との関係を
定めた複数の遅延変動要因を用いることで、解析された
遅延変動に対して支配的となる遅延変動要因特性を選択
することができる。そして、この選択された要因に応じ
てこれを排除すべく設計変更をすることで、遅延変動対
策を適切に行うことができるようになる。

【００２３】請求項１１記載の発明は、請求項１０記載
の発明において、前記遅延変動要因特性として、少なく
とも前記平行に敷設された配線間のカップリング容量及
びそれら各配線に印加される電位の相対的な遷移態様に
関する特性を含むことをその要旨とする。

【００２４】上記設計方法では、遅延変動に大きく影響
する配線間のカップリング容量及び前記各配線に印加さ
れる電位の相対的な遷移態様に関する特性を遅延変動要
因特性として含めた。このため、解析された遅延変動に
対して支配的となる遅延変動要因特性を適切に選択する
ことができる。

【００２５】請求項１２記載の発明は、請求項１１記載
の発明において、前記平行に敷設された配線が、前記遅
延変動量の定義される被ノイズ配線と前記遅延変動の原
因となる加害配線とからなり、前記遅延変動要因特性と
して、前記加害配線に入力される信号波形に関する特性
を含むことをその要旨とする。

【００２６】上記設計方法によれば、上記遅延変動量と
の関係を定めた複数の遅延変動要因特性を簡易に取得す
ることができるようになる。また、遅延変動要因特性と
して、前記加害配線へ入力される信号波形に関する特性
を含めることで、この加害配線に対応する配線へ入力さ
れる信号波形の変更による遅延変動対策を行うこともで
きるようになる。

【００２７】請求項１３記載の発明は、請求項１２記載
の発明において、前記遅延変動要因特性として、前記被
ノイズ配線を駆動するドライバの駆動能力に関する特性
を含むことをその要旨とする。

【００２８】これにより、解析された遅延変動に対して
支配的となる遅延変動要因特性をいっそう適切に選択す
ることができる。なお、請求項１３記載の発明は、請求
項１４記載の発明によるように、前記変更工程での前記
レイアウト設計された半導体集積回路に対する設計変更
が、ａ．前記モデル回路の被ノイズ配線に対応する配線
を駆動するドライバの駆動能力の増大、並びにｂ．前記
モデル回路の加害配線に対応する配線に入力される信号
波形の変更、並びにｃ．前記モデル回路の被ノイズ配線
に対応する配線へのリピータの挿入、並びにｄ．被ノイ
ズ配線及び加害配線の少なくとも一方に対応する配線の
経路の変更のいずれかであるようにしてもよい。これに
より、設計変更を適切に行うことができる。

【００２９】請求項１５記載の発明は、請求項１１〜１
４のいずれかに記載の発明において、前記選択工程での
前記遅延変動要因特性の選択が、前記解析された遅延変
動が許容の範囲を超える配線とこの遅延変動の原因とな
る配線とを抽出し、それら抽出した配線に印加される電
位の相対的な遷移態様に基づいて行われることをその要
旨とする。

【００３０】いくつかの遅延変動要因特性において、各
配線に印加される電位の相対的な遷移態様に対する遅延
変動量の変化は、これら各遅延変動要因特性毎に異なる
性質を示す。したがって、各配線に印加される電位の相
対的な遷移態様に応じて、遅延変動を効率的に低減する
ことのできる遅延変動要因特性は異なったものとなる。

【００３１】この点、上記設計方法によれば、各配線に
印加される電位の相対的な遷移態様に応じて上記設計変
更を行なうことで、これを適切に行うことができるとと
もに、この設計変更にかかる処理を迅速に行うことがで
きるようになる。

【００３２】請求項１６記載の発明は、請求項１〜６の
いずれか又は請求項１０〜１５のいずれかに記載におい
て、前記解析工程での前記遅延変動解析が、平行に敷設
された配線を備えたモデル回路及び該モデル回路の入出
力信号についての遅延変動量との関係を定めた遅延変動
要因特性に基づいて行われることをその要旨とする。

【００３３】上記遅延変動量との関係を定めた複数の遅
延変動要因特性を用いれば、レイアウト設計が終了され
た半導体集積回路に関する情報と上記要因特性とを対応
させることで、遅延変動量を算出することができる。

【００３４】この点、上記設計方法によれば、この遅延
変動量との関係を定めた複数の遅延変動要因特性を用い
ることで、遅延変動解析を効率よく行うことができるよ
うになる。

【００３５】なお、請求項１６記載の発明は、請求項１
７記載の発明によるように、前記平行に敷設された配線
が、前記遅延変動量の定義される被ノイズ配線と前記遅
延変動の原因となる加害配線とからなり、前記遅延変動
要因特性は、これら配線間のカップリング容量、及び前
記被ノイズ配線へ信号を出力するドライバの駆動能力に
関する特性、及び前記各配線に印加される電位の相対的
な遷移態様、及び前記加害配線へ入力される信号波形に
関する特性を含むようにすることで、遅延変動解析を適
切に行うことができる。

【００３６】また、請求項１１〜１５のいずれか又は請
求項１７記載の発明は、請求項１８記載の発明によるよ
うに、前記遅延変動要因特性として、前記各特性のうち
の前記各配線に印加される電位の相対的な遷移態様以外
の特性について、それら特性毎に、当該特性及び前記印
加される電位の相対的な遷移態様と遅延変動量との関係
を定めたマトリクスデータを用いるようにしてもよい。
これにより、遅延変動量との関係を定めた複数の遅延変
動要因特性を用いて行われる上記設計変更や遅延解析を
簡易に行うことができる。

【００３７】請求項１９記載の発明は、レイアウト設計
の終了した半導体集積回路において生じる遅延変動を抑
制すべく行われる設計変更を支援する半導体集積回路の
設計支援装置において、前記レイアウト設計に用いる基
準セル及び、該基準セル内に設けられた論理回路に設定
された論理閾値と異なる論理閾値が設定された論理回路
を有する１乃至複数の変更セルに関するデータを保持す
る記憶手段と、前記レイアウト設計が終了された半導体
集積回路に生じる遅延変動を解析する解析手段と、この
解析される遅延変動が抑制されるように前記基準セルを
前記変更セルに変更する変更手段とを備えることをその
要旨とする。

【００３８】上記構成によれば、スタンダードセル方式
を採用する場合において、請求項１〜３記載の発明の方
法を的確に実施することができる。請求項２０記載の発
明は、レイアウト設計の終了した半導体集積回路におい
て生じる遅延変動を抑制すべく行われる設計変更を支援
する半導体集積回路の設計支援装置において、前記レイ
アウト設計が終了された半導体集積回路に生じる遅延変
動を解析する解析手段と、この解析される遅延変動が許
容の範囲を超える配線についてその遅延変動の原因とな
る配線を駆動するドライバを有する機能セルを該ドライ
バよりも駆動能力の小さいドライバを有する機能セルに
変更する変更手段とを備えることをその要旨とする。

【００３９】上記構成によれば、スタンダードセル方式
を採用する場合において、請求項４記載の発明の方法を
的確に実施することができる。請求項２１記載の発明
は、レイアウト設計の終了した半導体集積回路において
生じる遅延変動を抑制すべく行われる設計変更を支援す
る半導体集積回路の設計支援装置において、前記レイア
ウト設計が終了された半導体集積回路に生じる遅延変動
を解析する解析手段と、この解析される遅延変動が許容
の範囲を超えない配線を駆動するドライバを有する機能
セルを該ドライバよりも駆動能力の小さいドライバを有
する機能セルに変更する変更手段とを備えることをその
要旨とする。

【００４０】上記構成によれば、スタンダードセル方式
を採用する場合において、請求項５記載の発明の方法を
的確に実施することができる。請求項２２記載の発明
は、レイアウト設計の終了した半導体集積回路において
生じる遅延変動を抑制すべく行われる設計変更を支援す
る半導体集積回路の設計支援装置において、前記レイア
ウト設計が終了された半導体集積回路に関する情報に基
づき遅延変動が許容範囲を超える可能性のある隣接配線
を抽出する抽出手段と、この抽出される隣接配線を駆動
するドライバを有する機能セルを該ドライバよりも駆動
能力の小さいドライバを有する機能セルに変更する変更
手段とを備えることをその要旨とする。

【００４１】上記構成によれば、スタンダードセル方式
を採用する場合において、請求項７記載の発明の方法を
的確に実施することができる。請求項２３記載の発明
は、レイアウト設計の終了した半導体集積回路において
生じる遅延変動を抑制すべく行われる設計変更を支援す
る半導体集積回路の設計支援装置において、平行に敷設
された配線を備えたモデル回路及び該モデル回路の入出
力信号についてのそれぞれの遅延変動量との関係を定め
た複数の遅延変動要因特性を保持する記憶手段と、前記
レイアウト設計が終了された半導体集積回路に生じる遅
延変動を解析する解析手段と、この解析される遅延変動
と前記記憶手段の保持する遅延変動要因特性とに基づ
き、同解析される遅延変動の変動要因が排除されるよう
に前記レイアウト設計が終了された半導体集積回路の回
路変更を行なう変更手段とを備えることをその要旨とす
る。

【００４２】上記構成によれば、請求項１０〜１５記載
の発明の方法を的確に実施することができる。なお、こ
の請求項２３記載の発明は、請求項２４記載の発明によ
るように、前記平行に敷設された配線が、前記遅延変動
量の定義される被ノイズ配線と前記遅延変動の原因とな
る加害配線とからなり、前記遅延変動要因特性は、これ
ら配線間のカップリング容量、及び前記被ノイズ配線へ
信号を出力するドライバの駆動能力に関する特性、及び
前記各配線に印加される電位の相対的な遷移態様、及び
前記加害配線へ入力される信号波形に関する特性を含
み、前記遅延変動要因特性として、前記各特性のうちの
前記各配線に印加される電位の相対的な遷移態様以外の
特性について、それら特性毎に、当該特性及び前記印加
される電位の相対的な遷移態様と遅延変動量との関係を
定めたマトリクスデータを用いるようにしてもよい。こ
れにより、遅延変動量との関係を定めた複数の遅延変動
要因特性を用いて行われる上記回路変更を簡易に行うこ
とができる。

【００４３】請求項２５記載の発明は、レイアウト設計
の終了した半導体集積回路において生じる遅延変動を抑
制すべく行われる設計変更を支援する半導体集積回路の
設計支援装置において、平行に敷設された配線を備えた
モデル回路及び該モデル回路の入出力信号についての遅
延変動量との関係を定めた遅延変動要因特性を保持する
記憶手段と、該記憶手段に保持された遅延変動要因特性
に基づいて前記レイアウト設計が終了された半導体集積
回路に生じる遅延変動を解析する解析手段とを備えるこ
とをその要旨とする。

【００４４】上記構成によれば、請求項１６記載の発明
の方法を的確に実施することができる。

【００４５】

【発明の実施の形態】以下、本発明にかかる半導体集積
回路の設計方法及び設計支援装置の第１の実施形態につ
いて、図面を参照しつつ説明する。

【００４６】図１は、本実施形態にかかる設計支援装置
の構成を示すブロック図である。なお、この支援装置は
スタンダードセル方式の設計、及び同設計にかかる回路
の遅延変動の対策を支援する装置として構成されてい
る。

【００４７】はじめに、同支援装置を構成する各部の機
能について説明する。まず、設計仕様格納部１０は、例
えばハードウェア記述言語（ＨＤＬ）で記述された半導
体集積回路の機能及び構造に関する情報が格納される部
分であり、ハードディスク装置等の記憶装置によって構
成されている。

【００４８】また、ライブラリ１２は、半導体集積回路
を構成すべき各種機能セルのセル情報や、それら機能セ
ルの遅延情報、セットアップ及びホールドタイムに関す
る制約情報等、それら機能セルの性能情報が格納される
部分である。このライブラリ１２も、ハードディスク装
置等の記憶装置によって構成されている。なお、上記各
種機能セルは、論理演算子（論理積、論理和、排他的論
理和、排他的論理積、否定等）やフリップフロップ回路
等又はそれらを用いて形成される回路である。

【００４９】一方、レイアウト１４は、上記各機能セル
の面積情報等、同機能セルのレイアウトに関する情報が
格納される部分であり、これについてもハードディスク
装置等の記憶装置によって構成されている。

【００５０】また、プロセスパラメータ１６は、指定さ
れた設計ルール（素子サイズに関するルール）に応じた
素子特性や、配線特性に関する情報が格納される部分で
あり、これについてもハードディスク装置等の記憶装置
によって構成されている。

【００５１】また、論理合成／物理設計部２０は、設計
仕様格納部１０に格納されている回路情報に基づいてゲ
ートレベルの回路を生成する（回路設計）とともに、こ
の生成した回路に対応し上記機能セルの自動配置及びそ
れら配置された機能セル間の配線（レイアウト設計）を
行う部分である。ここで、上記回路情報に基づくゲート
レベルの回路の生成は、上記ライブラリ１２に登録され
ている機能セルを用いて行なわれる。また、上記機能セ
ルの自動配置、及びそれら配置された機能セル間の配線
は、上記回路設計に用いられた機能セルに対応する上記
レイアウト１４の有するレイアウトデータを用いて行な
われる。なお、これら自動配置や配線等の物理的な合成
にかかる機能は、外部の自動配置・配線ツールから提供
される構成としてもよい。ここで生成された回路のネッ
トリストが次の遅延変動解析部３０に供給される。この
ネットリストは、階層構造を保持しており、各機能セル
から構成される機能ブロック内のネットリストと機能ブ
ロック間のネットリストとからなる。

【００５２】遅延変動解析部３０は、上記ネットリスト
に表される全ての論理回路の構造（ネットリスト情報）
と各論理回路間の全ての接続情報（ファンアウト数）と
を解析して、当該回路各部の遅延変動解析を行う部分で
ある。この遅延変動解析に際しては、上記プロセスパラ
メータ１６の有する情報も用いられる。なお、この遅延
変動解析部３０は、ハードディスク装置、あるいはＲＯ
ＭやＲＡＭ等の半導体メモリに対策実行手順に関するプ
ログラムが記録された記憶装置によって構成されてい
る。

【００５３】また、遅延変動対策部４０は、上記遅延変
動解析部３０の解析結果に基づいて遅延変動対策を施す
部分である。この遅延変動対策部４０も、ハードディス
ク装置、あるいはＲＯＭやＲＡＭ等の半導体メモリに対
策実行手順に関するプログラムが記録された記憶装置に
よって構成されている。

【００５４】その他、入力部５０は、タッチペンやキー
ボード等の入力装置からなって、回路設計のための各種
情報や命令を入力する部分である。また、フロア表示部
６０は、上記入力情報や設計、あるいは設計変更された
回路のレイアウト図等を可視表示する部分である。一
方、制御部７０は、このフロア表示部６０をはじめ、上
述した設計仕様格納部１０、ライブラリ１２、レイアウ
ト１４、プロセスパラメータ１６、論理合成／物理設計
部２０、遅延変動解析部３０、及び遅延変動対策部４０
の動作を統轄する部分である。

【００５５】こうした構成を有する設計支援装置におい
て、上記論理合成／物理設計部２０によってレイアウト
設計の終了された半導体集積回路は、上記遅延変動解析
部３０によって遅延変動解析がなされる。そして、同集
積回路において遅延変動が許容の範囲を超える個所につ
いては、上記遅延変動対策部４０において遅延変動を低
減する対策が施される。ただし、この際、単にカップリ
ング容量を低減する対策を施すと、集積度の低下を招く
等の不都合が生じることについては上述したとおりであ
る。

【００５６】そこで、本実施形態では、解析された遅延
変動が許容の範囲を超える配線について、該配線を介し
て信号が入力される論理回路の論理閾値を変更する。す
なわち、この遅延変動が大きな配線を介して信号が入力
される論理回路においては、該回路への信号の入出力タ
イミングが許容の範囲から大きくずれたものとなる。こ
れに対して、同論理回路の論理閾値を変更することで、
論理回路の出力タイミングについて、そのずれを低減す
ることができるようになる。

【００５７】詳しくは、該配線を介して信号が入力され
る論理回路において、次のような論理閾値の変更を行な
う。 （イ）論理回路の出力信号の一方の論理値から他方の論
理値への反転タイミングが所定以上遅れる配線において
は、同出力信号を反転させる論理回路の入力端の電位遷
移量の値を小さくする。

【００５８】（ロ）論理回路の出力信号の一方の論理値
から他方の論理値への反転タイミングが所定以上早まる
配線においては、同出力信号を反転させる論理回路の入
力端の電位遷移量の値を大きくする。

【００５９】上記変更により、論理回路への入力信号が
遅れている場合には論理回路の出力信号の反転タイミン
グを早め、この遅れを低減することができる。また、論
理回路への入力信号が早まっている場合には論理回路の
出力信号の反転タイミングを遅れさせ、このタイミング
の早まりを低減することができる。

【００６０】具体的には、この論理回路としてＣＭＯＳ
回路からなる組み合わせ論理回路を用いるとともに、同
論理回路の論理閾値の変更は、このＣＭＯＳ回路のＰチ
ャネルトランジスタとＮチャネルトランジスタとの所定
の特性値の比を変化させることで行なう。より具体的に
は、これら両トランジスタのゲート幅の比（Ｐ／Ｎ比）
を変化させることで行なう。

【００６１】こうした態様にて遅延変動対策を実施すべ
く、上記設計支援装置は、図１に示したライブラリ１２
において、次のものを記憶保持している。すなわち、通
常のＰ／Ｎ比からなる論理回路の設けられた機能セル
（基準セル）のライブラリ以外に、同基準セルに対応し
て、このＰ／Ｎ比と異なるＰ／Ｎ比を有する論理回路の
設けられた１乃至複数の機能セル（変更セル）のライブ
ラリを保持している。

【００６２】ここで、本実施形態にかかる遅延変動対策
手順（設計方法）について、図２を用いて更に説明す
る。この一連の手順においては、まず図２のステップ１
００に示すように、先の図１に示したレイアウト１４に
おいて、基準セルのレイアウト（基準レイアウト）と変
更セルのレイアウト（Ｐ／Ｎ比変更レイアウト）とを準
備する。なお、ここでいう基準セル内に設けられた論理
回路のＰ／Ｎ比は、必ずしも１つの決まった値でなくて
もよく様々な値をとってもよい。この際、変更セル内に
設けられた論理回路のＰ／Ｎ比は、対応する基準セル内
の論理回路のＰ／Ｎ比に対して大ないし小に変化させた
ものとなる。また、この変更セル内の論理回路において
は、必ずしもＰ／Ｎ比が一律に変更されるわけではな
い。例えば２つのインバータにて構成されるバッファ回
路においては、次のようにして論理回路を変更する。す
なわち、基準セル内のバッファ回路に用いられるインバ
ータのＰ／Ｎ比よりも大きなものと小さなものとを１つ
づつ用いて構成するか、一方のインバータのみＰ／Ｎ比
を変更して構成することで論理閾値を変更する。

【００６３】更に、ステップ１１０において、これら基
準セル及び変更セルのライブラリを準備する。こうした
準備の下に、上記論理合成／物理設計部２０では、基準
セルを用いて回路設計やレイアウト設計を行なう（ステ
ップ１２０）。

【００６４】そして、レイアウト設計がなされた半導体
集積回路において配線間のカップリングノイズの大きな
配線が、上記遅延変動対策部４０によって抽出される
（ステップ１３０）。すなわちここでは、レイアウト設
計がなされた半導体集積回路についての上記ネットリス
トや上記プロセスパラメータ１６の保持する情報に基づ
いて、カップリングノイズの大きくなる可能性のある配
線が抽出される。この抽出に際しては、例えば、配線間
のカップリング容量が所定以上であるものについて、そ
れら２つの配線を抽出するなどすればよい。

【００６５】こうした配線が抽出されると、ステップ１
４０において、次の処理がなされる。まず、上記遅延変
動解析部３０でこれら配線間の電位の遷移態様が解析さ
れる。次に、上記遅延変動対策部４０で、遅延変動量が
大きなものについてその配線を介して信号が入力される
セル（後段のセル）が抽出され、更に、そのセルの入出
力信号が抽出される。

【００６６】ここではまず、遅延変動解析部３０におい
て、以下の処理がなされる。 （ハ）上記カップリングノイズが大きくなる配線と、こ
れに接続する機能セルとの有する情報を、上記ライブラ
リ１２や、レイアウト１４、プロセスパラメータ１６か
ら取得する。 （ニ）上記情報を用いてカップリング容量を考慮しつつ
各機能セルや各配線における遅延変動を個別に算出す
る。 （ホ）上記個別に算出された遅延変動の算出結果を用い
て、クロックに同期した機能セル、若しくは同機能セル
内の順序回路等、クロックに同期する回路間に配置され
た組み合わせ論理回路や配線での信号の伝達態様を解析
する。

【００６７】次に、上記遅延変動対策部４０では、上記
解析された信号の伝達態様に基づき、遅延変動が許容の
範囲を超える配線が抽出される。この遅延変動の許容の
範囲は、例えば、上記クロックと同期するセル間等の信
号の伝達タイミングについて、このタイミングが許容さ
れる範囲内に収まるように設定すればよい。次に、こう
して抽出された配線を介して信号が入出力される論理回
路と同入出力信号とが抽出される。

【００６８】そして、遅延変動が許容の範囲を超える配
線にかかる論理回路の入出力信号に基づいて、上記
（イ）又は（ロ）の対策が施される（ステップ１５
０）。ここで、本実施形態による遅延変動の低減対策の
効果について、図３及び図４に基づいて説明する。

【００６９】図３は、上記効果を説明するために用いた
実施回路例の回路図である。同図３（ａ）において、イ
ンバータ等を構成するデザインルールとして「０．２５
μｍ」のデザインルールを用い、配線Ｌ１及び配線Ｌ２
の長さを「６ｍｍ」等とした場合を想定する。

【００７０】この回路において、配線Ｌ１を配線Ｌ２に
対して「０．７ｎｓ」遅延させて互いに反転した論理値
へと遷移させる場合に生じる遅延変動を考察する。ここ
では、遅延変動を低減すべく用いられる論理回路とし
て、配線Ｌ２を介して信号の入力されるインバータＩｖ
Ａを用いる。このインバータＩｖＡの回路構成を図３
（ｂ）に示す。同図３（ｂ）に示されるように、同イン
バータＩｖＡは、ＣＭＯＳ回路からなる。

【００７１】このインバータのＰ／Ｎ比を約「２．３」
（Ｐチャネルのゲート幅／Ｎチャネルのゲート幅＝「１
４．１６：６．２４（μｍ）」）としたときのノード
ｘ、ｙ、ｚでの電位の遷移態様を図４（ａ）に示す。同
図４（ａ）に示されるように、この場合、ノードｘの立
ち上がりからノードｚが立ち上がるまで、換言すればイ
ンバータＩｖＡの出力が立ち上がるまでに要する時間Δ
Ｔｓは、「１．９８ｎｓ」であった。これに対し、上記
インバータのＰ／Ｎ比を約「６．８」（Ｐチャネルのゲ
ート幅／Ｎチャネルのゲート幅＝「１４．１６：２．０
８（μｍ）」）としたときのノードｘ、ｙ、ｚでの電位
の遷移態様を図４（ｂ）に示す。同図４（ｂ）に示され
るように、この場合、ノードｘの立ち上がりからノード
ｚが立ち上がるまで、換言すればインバータＩｖＡの出
力が立ち上がるまでに要する時間ΔＴｃは、「０．７５
ｎｓ」に低減された。なお、図４では、立ち上がりの指
標として電位遷移量が電源電圧ＶＤＤの半値となる時点
を用いた。

【００７２】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）レイアウト設計が終了された半導体集積回路にお
いて、遅延変動が許容の範囲を超える配線について、同
配線を介して信号が入力される論理回路の論理閾値を変
更した。これにより、集積度の低下等を招くことなく、
遅延変動を好適に低減することができる。

【００７３】なお、上記実施形態は、以下のように変更
して実施してもよい。 ・論理回路の論理閾値の変更は、Ｐチャネルトランジス
タ及びＮチャネルトランジスタのゲート幅の比を変更す
るものに限らない。例えば、両トランジスタのゲート長
を変更してトランジスタ特性値の比を変更してもよい。
また、これらトランジスタに印加されるバイアス電圧の
少なくとも一方について、基準セル内のものと変更セル
内のものとで変更してもよい。

【００７４】・論理閾値を変更する論理回路としては、
組み合わせ論理回路に限らない。例えば、フリップフロ
ップ等の順序回路においても、動作を変更させる入力端
子の電位遷移量を変更する（論理閾値の変更）ことは有
効である。この際、順序回路間の遅延変動が許容範囲を
超える個所について、組み合わせ論理回路の論理閾値の
変更をまず第１に行い、これによっても遅延変動が許容
範囲を超える場合に順序回路の論理閾値を変更するよう
にしてもよい。

【００７５】（第２の実施形態）以下、本発明にかかる
半導体集積回路の設計方法及び設計支援装置の第２の実
施形態について、上記第１の実施形態との相違点を中心
に図面を参照しつつ説明する。

【００７６】上記第１の実施形態では、論理回路の論理
閾値を変更することで遅延変動を低減した。これに対し
て、本実施形態では、遅延変動解析により解析された遅
延変動が許容の範囲を超えたとき、その遅延変動の原因
となる配線を駆動するドライバを駆動能力の小さなもの
に変更する。詳しくは、本実施形態では、遅延変動が許
容の範囲を超えるとは、印加される電位の論理値遷移時
間が所定値を超えて伸長されるときとする。

【００７７】このように、遅延変動の原因となる配線
（加害配線）を駆動するドライバを駆動能力の小さなも
のに変更することで、同加害配線との間のカップリング
容量が大きな配線（被ノイズ配線）の遅延変動を低減す
ることができる。すなわち、ドライバの駆動能力を小さ
くすると、同ドライバの出力による配線の電位遷移が遅
延される。このため、被ノイズ配線及び加害配線間の電
位遷移にかかる干渉を低減することができ、ひいては遅
延変動を低減することができる。更に、遅延変動対策時
に、駆動能力の小さなドライバを優先して利用すること
となるため、半導体集積回路の低消費電力化を促進する
こともできる。

【００７８】図５は、本実施形態にかかる設計支援装置
の構成を示すブロック図である。なお、この支援装置も
スタンダードセル方式の設計、及び同設計にかかる回路
の遅延変動の対策を支援する装置として構成されてい
る。ただし、本実施形態においては、ライブラリ１２ｂ
やレイアウト１４ｂについては、駆動能力の異なるドラ
イバを設けた機能セルに関するデータを保持するものと
なる。

【００７９】ここで、図５に示す遅延変動対策部４０ｂ
の行なう遅延変動の低減にかかる手順について、図６に
基づいて説明する。図６に示すように、この処理におい
ては、まずステップ２００において、先の図１に示した
ものと同様の遅延変動解析部３０における遅延変動解析
に基づいて、タイミング違反個所を抽出する（ステップ
２００）。このタイミング違反個所は、上記遅延増加量
が所定以上となることである。こうして違反個所が抽出
されると、ステップ２１０において上記加害配線へ信号
を出力するドライバをサイズの小さなものに取り替える
（ダウンサイズ化）。これは、上記加害配線へ信号を出
力するドライバを有する機能セルを、同ドライバよりも
駆動能力の小さなドライバを有する機能セルに変更する
ことで行う。そして、遅延変動解析を再度行ない、タイ
ミング違反が解消されたか否かが判断される（ステップ
２２０）。そして、加害配線側のドライバのダウンサイ
ズ化後においても、タイミング違反が解消されないとき
には、ステップ２３０において、従来のタイミング最適
化の処理を行なう。

【００８０】なお、上記ステップ２００におけるタイミ
ング違反個所の抽出は、詳しくは、図７に示す態様にて
行なわれる。図７は、本実施形態におけるタイミング違
反個所の抽出にかかる処理手順を示す。

【００８１】この一連の手順においては、まずステップ
２１２において、レイアウト設計の終了された半導体集
積回路のカップリング容量の抽出を行う。すなわち、先
の図５に示す遅延変動解析部３０において、上記集積回
路のネットリスト情報やファンアウト数、更には、プロ
セスパラメータ１６の有する情報等に基づいてカップリ
ング容量の抽出を行なう。

【００８２】そして、ステップ２１４においては、抽出
されたカップリング容量等を考慮して、遅延変動解析が
行なわれる。ここでは、次の手順で遅延変動解析がなさ
れる。 （チ）上記集積回路に用いられた機能セルの有する情報
に加えて、プロセスパラメータ１６の有する情報やカッ
プリング容量を用いて各機能セルや各配線における遅延
変動を個別に算出する。 （リ）上記個別に算出された遅延変動の算出結果を用い
て、クロックに同期した機能セル、若しくは同機能セル
内の順序回路等、クロックに同期する回路間に配置され
た組み合わせ論理回路や配線の信号の伝達態様を解析す
る。

【００８３】こうして遅延変動解析がなされると、この
解析結果に基づいてステップ２１６は、タイミング違反
個所を抽出する。このタイミング違反個所は、例えば、
上記クロックに同期する回路間の信号の伝達時間が、同
クロックによって定まる許容範囲を超えた個所とすれば
よい。なお、ここでは、タイミング違反にかかる配線
（被ノイズ配線）を抽出するとともに、同被ノイズ配線
のタイミング違反の原因となる配線（加害配線）が抽出
される。

【００８４】これにより、先の図６に示したステップ２
１０において、加害配線のドライバのダウンサイズ化が
可能となる。そして、加害配線のドライバのダウンサイ
ズ化後もタイミング違反が解消されない場合には、図６
に示したように従来のタイミング最適化がなされる。

【００８５】ここで、本実施形態における加害配線のド
ライバのダウンサイズ化後の遅延変動の対策手順につい
て、図８に基づいて説明する。すなわち、加害配線のド
ライバのダウンサイズ化後も被ノイズ配線においてタイ
ミング違反（遅延増加）が解消されない場合には、ま
ず、上記被ノイズ配線のドライバを駆動能力の大きなも
のに変更する（ステップ２３１）。このように、被ノイ
ズ配線のドライバを駆動能力の大きなものに変更するこ
とで、被ノイズ配線を介して転送される信号の伝播速度
を高めることができ、ひいては被ノイズ配線の遅延増加
を低減することができる。

【００８６】こうした被ノイズ配線のドライバの駆動能
力の増大にもかかわらずタイミング違反が解消されない
場合には、ステップ２３３〜２３７に示す対策を行な
う。すなわち、被ノイズ配線へのリピータの挿入、被ノ
イズ配線や加害配線の配線経路の変更、違反経路の距離
を短縮すべく機能セル配置の変更を順次行なう。そし
て、こうした一連の対策によってもタイミング違反が解
消しない場合には、先の図５に示す論理合成／物理設計
部２０において回路設計前に行なわれる論理設計にまで
遡り、これを変更する（ステップ２３９）。

【００８７】次に、上記加害配線を駆動するドライバの
ダウンサイズによる効果について示す。ここでは、加害
配線及び被ノイズ配線について、先の図３（ａ）に示し
た回路と同様の回路を用いた。そして、加害配線Ｌ１を
駆動するドライバ（ここではインバータ）の駆動能力
を、Ｐ／Ｎ比が「２８．３２：１２．４８」のものか
ら、Ｐ／Ｎ比が「４．７２：２．０８」のものに変更し
た。これにより、被ノイズ配線と加害配線との間に遅延
増加量が最大となる遷移時間差を設定した場合、遅延増
加量が「３．０ｎｓ」から「０ｎｓ」へ減少した。

【００８８】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （２）印加される電位の論理値遷移時間が所定値を超え
て伸長されるときに、その遅延増加の原因となる加害配
線を駆動するドライバの駆動能力を低減させた。これに
より、集積度の低下等を招くことなく、遅延変動の増大
を好適に低減することができる。

【００８９】（第３の実施形態）以下、本発明にかかる
半導体集積回路の設計対策方法及び設計支援装置の第３
の実施形態について、上記第２の実施形態との相違点を
中心に図面を参照しつつ説明する。

【００９０】上記第２の実施形態では、遅延変動解析に
よって解析された遅延変動が許容の範囲を超えるとき
に、その遅延増加の原因となる加害配線を駆動するドラ
イバの駆動能力を低減させた。これに対し、本実施形態
では、解析された遅延変動が許容の範囲を超えたとき、
同遅延変動が許容の範囲を超えていない配線を駆動する
ドライバを駆動能力の小さなものに変更する。

【００９１】このように、遅延変動が許容の範囲を超え
ていない配線を駆動するドライバを駆動能力の小さなも
のに変更することで、遅延変動が許容の範囲を超えた配
線の遅延変動を減少させることができる。すなわち、上
記ドライバを駆動能力の小さなものに変更すると、ドラ
イバの出力による電位遷移が遅延されることとなる。こ
れにより、これらドライバによる配線の電位遷移が上記
遅延変動に与える影響を低減させることができ、ひいて
は遅延変動を低減することができる。

【００９２】しかも、解析された遅延変動が許容範囲を
超えていない配線を駆動するドライバを一律にダウンサ
イズ化することで、遅延変動対策にかかる処理を簡素化
することができる。また、遅延変動対策時に、上記第２
の実施形態以上に駆動能力の小さなドライバを優先して
利用することとなるため、半導体集積回路の低消費電力
化をいっそう促進することができる。

【００９３】図９に、本実施形態にかかる遅延変動対策
の手順を示す。ここでも、まず先の図７に準じた処理に
よって、タイミング違反個所の抽出が行なわれる（ステ
ップ３００）。ただし、ここでは加害配線については、
これを特定しなくてもよい。続くステップ３１０におい
ては、タイミング違反となった配線以外の配線を駆動す
るドライバのダウンサイズ化を行なう。これは、タイミ
ング違反となった配線以外の配線を駆動するドライバを
有する機能セルを、同ドライバよりも駆動能力の小さな
ドライバを有する機能セルに変更することで行う。

【００９４】そして、ダウンサイズ化の対策のなされた
後に、ステップ３２０において、新たなレイアウトデー
タに基づいて遅延変動解析がなされる。そして、上記対
策によってもタイミング違反が解消されていない場合に
は、ステップ３３０において、先の図８に示した一連の
対策を施す。

【００９５】以上説明した本実施形態によれば、先の第
２の実施形態の上記（２）の効果に加えて以下の効果が
得られるようになる。 （３）解析された遅延変動が許容の範囲を超えるとき、
加害配線であるか否かにかかわらず同許容の範囲を超え
ない配線を駆動するドライバを駆動能力の小さなものに
変更した。これにより、加害配線を特定する処理を削除
することができる等、遅延変動対策にかかる処理を低減
することができる。また、半導体集積回路において、先
の第２の実施形態以上に駆動能力の小さな素子が優先し
て利用されることとなり、同集積回路の低消費電力化を
いっそう促進することができる。

【００９６】（第４の実施形態）以下、本発明にかかる
半導体集積回路の設計方法及び設計支援装置の第４の実
施形態について、上記第２の実施形態との相違点を中心
に図面を参照しつつ説明する。

【００９７】上記第２の実施形態では、遅延変動解析に
よって解析された遅延変動が許容の範囲を超えるとき
に、その遅延増加の原因となる加害配線を駆動するドラ
イバの駆動能力を低減させた。これに対し、本実施形態
では、遅延変動が許容の範囲を超える可能性のある隣接
配線をレイアウト設計に関する情報に基づき判断し、同
判断された隣接配線を駆動するドライバをより駆動能力
の小さなものに変更する。このように遅延変動が許容の
範囲を超える可能性のある隣接配線を一律にダウンサイ
ズ化することで、駆動能力の小さな素子が優先して利用
されることとなる。そして、この後、遅延変動解析によ
って遅延変動が許容の範囲を超える配線については、同
配線を駆動するドライバのアップサイズ化を行うこと
で、遅延変動を的確に低減することができる。

【００９８】詳しくは、この遅延変動が許容範囲を超え
る可能性のある隣接配線を、これら隣接配線間のカップ
リング容量が所定値を超える配線とする。これにより、
レイアウト設計の終了された半導体集積回路の有する情
報から、上記可能性のある隣接配線を簡易に抽出するこ
とができる。

【００９９】図１０に、本実施形態の遅延変動対策の手
順を示す。ここではまず、先の図７のステップ２１２と
同様にして、カップリング容量の抽出を行なう（ステッ
プ４００）。そして、抽出されたカップリング容量が所
定以上となるものについて、同カップリング容量を有す
る隣接配線である２つの配線を駆動するドライバを、駆
動能力の小さなものに変更する。これは、これら２つの
配線を駆動するドライバを有する機能セルを、前記ドラ
イバよりも駆動能力の小さなドライバを有する機能セル
に変更することで行う。

【０１００】そして、ダウンサイズ化の対策のなされた
後に、ステップ４２０において、新たなレイアウトデー
タに基づいて遅延変動解析がなされる。そして、上記対
策によってもタイミング違反が解消されていない場合に
は、ステップ４３０において、先の図８に示した一連の
対策を施す。

【０１０１】以上説明した本実施形態によれば、先の第
２の実施形態の上記（２）の効果に加えて以下の効果が
得られるようになる。 （４）遅延変動が許容の範囲を超える可能性のある隣接
配線をレイアウト設計に関する情報に基づき判断し、同
隣接配線を駆動するドライバを駆動能力の小さなものに
変更した。これにより、遅延変動解析を行なう前に予め
対策を施すことができ、遅延変動対策にかかる処理を簡
素化することができる。

【０１０２】（５）遅延変動が許容範囲を超える可能性
のある隣接配線を、これら隣接配線間のカップリング容
量が所定値を超える配線とした。これにより、上記許容
範囲を超える可能性のある隣接配線を、簡易に抽出する
ことができる。

【０１０３】なお、本実施形態は、以下のように変更し
て実施してもよい。 ・遅延変動が許容範囲を超える可能性のある隣接配線
は、必ずしもカップリング容量が所定値を超える配線と
する定義に限らない。例えば、隣接するドライバにて駆
動される隣接配線長が所定以上の長さを有するときとす
るなど、適宜の定義を用いてよい。

【０１０４】また、上記第２〜第４の実施形態は、以下
のように変更して実施してもよい。 ・印加される電位の論理値遷移時間が所定値を超えて短
縮されるときにも、加害配線を駆動するドライバのダウ
ンサイズ化は有効である。この場合、上記第２の実施形
態と同様の回路にて、同様に加害配線Ｌ１を駆動するド
ライバの駆動能力を、Ｐ／Ｎ比が「２８．３２：１２．
４８」のものから、Ｐ／Ｎ比が「４．７２：２．０８」
のものに変更したときの効果は次のようになった。すな
わち、被ノイズ配線と加害配線との間に遅延減少量が最
大となる遷移時間差を設定した場合、遅延減少量（の絶
対値）が「−１．１６ｎｓ」から「−０．４０ｎｓ」へ
減少した。

【０１０５】（第５の実施形態）以下、本発明にかかる
半導体集積回路の設計方法及び設計支援装置の第５の実
施形態について、上記各実施形態との相違点を中心に図
面を参照しつつ説明する。

【０１０６】上記各実施形態では、レイアウト設計の終
了された半導体集積回路について、遅延変動を低減すべ
く第１に行なう対策が予め定められていた。これに対
し、本実施形態では、まず、上記各実施形態同様、遅延
変動解析によって、遅延変動量が許容の範囲を超えた配
線を抽出する。次に、平行に敷設された配線を備えたモ
デル回路及び該モデル回路の入出力信号についてのそれ
ぞれの遅延変動量との関係を定めた複数の遅延変動要因
の中から解析された遅延変動にとって支配的となる遅延
変動要因特性を選択する。そして、この選択された特性
の遅延変動要因を排除すべくレイアウト設計された半導
体集積回路を設計変更する。なお、本実施形態において
も、対策を施す対象となる遅延変動を、印加される電位
の論理値遷移時間が所定値を超えて伸長されるときとす
る。

【０１０７】このように、遅延変動量との関係を定めた
遅延変動要因特性を用いることで、解析された遅延変動
に応じて適切な遅延変動対策を施すことができるように
なる。すなわち、遅延変動解析によって遅延変動が所定
以上であるものについて、同遅延変動にとって支配的と
なる遅延変動要因を、上記遅延変動との関係を定めた遅
延変動要因特性に基づいて選択することができる。そし
て、この選択された要因に応じて、これを排除するよう
な設計変更を行うことで、遅延変動対策を適切に行うこ
とができるようになる。

【０１０８】詳しくは、上記遅延変動要因特性に、配線
間のカップリング容量及び各配線に印加される電位の相
対的な遷移態様に関する特性を含める。すなわち、先に
示した式（ｃ１）からもわかるように、遅延変動は、配
線間のカップリング容量のみならず、それら配線に印加
される電位の相対的な遷移態様に大きく依存している。
このため、遅延変動要因特性としてこれらを含めること
で、解析された遅延変動にとって支配的な要因を適切に
選択することができるようになる。

【０１０９】より詳しくは、上記モデル回路として、平
行に敷設された２本の配線を想定し、その一方の配線
（被ノイズ配線）に対し遅延変動量を定義し、もう一方
の配線を、この遅延変動の原因となる加害配線とする。
このように、２本の平行に敷設された配線という簡素な
モデルを用いることで、上記遅延変動量との関係を定め
た遅延変動要因特性を簡易に取得することができる。具
体的には、本実施形態では、このモデル回路として、先
の図３に示した回路と同様の回路を用いる。

【０１１０】更に、上記遅延変動要因特性として、加害
配線へ入力される信号波形に関する特性と被ノイズ配線
を駆動するドライバの駆動能力に関する特性とを含め
る。すなわち、先の式（ｃ１）に示したように、隣接配
線間の信号波形の変化によって上記実効容量Ｃが大きく
変化するために、この信号波形によって遅延変動は大き
く変化する。また、先の第２の実施形態で述べたよう
に、配線を駆動するドライバの駆動能力によっても、遅
延変動は大きく変化する。このように、これらの特性に
よって遅延変動量は大きく変化するため、これらの特性
を含めた遅延変動要因特性を用いることで、設計変更を
的確に行うことができるようになる。具体的には、加害
配線へ入力される信号波形に関する特性として波形のな
まり度合いを、また、被ノイズ配線へ信号を出力するド
ライバの駆動能力に関する特性としてドライバサイズを
それぞれ用いる。

【０１１１】そして、本実施形態では、解析された遅延
変動が許容の範囲を超える配線とこの遅延変動の原因と
なる配線とを抽出するとともに、これら両配線に印加さ
れる電位の相対的な遷移態様に応じて上記遅延変動対策
としての設計変更を行う。以下、これについて説明す
る。

【０１１２】図１１は、被ノイズ配線及び加害配線の遷
移時間差（被ノイズ配線の遷移タイミングから加害配線
の遷移タイミングを減算したもの）と、遅延変動量との
関係を模式的に示したものである。同図１１では、被ノ
イズ配線と加害配線とを互いに異なる論値値の電位へと
反転させる場合を想定している。そして、図１１（ａ）
では、カップリング容量を変化させたときの遅延変動量
の変化が、また、図１１（ｂ）では、加害配線の信号波
形のなまり度合いを変化させたときの遅延変動量の変化
が、それぞれ示されている。すなわち、図１１（ａ）に
示されるように、遅延変動量（電位遷移時間の伸長量）
は、カップリング容量が大きいほど大きくなる。また、
図１１（ｂ）に示されるように、遅延変動量（電位遷移
時間の伸長量）は、加害配線の信号波形をなまらせるほ
ど小さくなる。

【０１１３】ところで、図１１に示されるように、これ
らカップリング容量に依存した遅延変動量のピークと加
害配線の信号波形なまりに依存した遅延変動量のピーク
とでは、そのピークにおける被ノイズ配線及び加害配線
の遷移時間差が異なる。すなわち、領域ΔＴ２におい
て、カップリング容量の変化によって遅延変動量はほと
んど変化しない。これに対し、同領域ΔＴ２において、
加害配線の信号波形なまりの変化によって遅延変動量は
大きく変化する。したがって、遷移時間差が領域ΔＴ２
にある場合、カップリング容量の変更よりも加害配線に
入力される信号波形のなまり度合いを増大させた方が遅
延変動量を効率よく低減させることができる。

【０１１４】一方、図１１に示されるように、遷移時間
差が領域ΔＴ１にあるときには、カップリング容量を低
減する対策が効率的である。なお、上記被ノイズ配線へ
信号を入力するドライバの駆動能力の変化も、この遷移
時間差と大きく関係している。

【０１１５】こうした性質を考慮して、本実施形態で
は、具体的には、上記両配線に印加される電位の相対的
な遷移態様に基づき、以下の４つの対策のいずれかを行
う。 ａ．レイアウト設計の終了された半導体集積回路におい
て、被ノイズ配線に対応する配線を駆動するドライバの
駆動能力を増大させる。 ｂ．レイアウト設計の終了された半導体集積回路におい
て、加害配線に対応する配線に入力される信号波形のな
まり度合いを増大させる。 ｃ．レイアウト設計の終了された半導体集積回路におい
て、被ノイズ配線に対応する配線へリピータを挿入す
る。 ｄ．被ノイズ配線及び加害配線の少なくとも一方の配線
に対応する配線の経路を変更する。（これは、カップリ
ング容量を低減させるために行う。）こうした印加され
る電位の相対的な遷移時間差に基づいた回路変更を容易
に行うべく、本実施形態では、上記遅延変動要因特性
を、図１２に示されるようにマトリクスデータとして設
定する。すなわち、カップリング容量、加害配線の入力
波形のなまり度合い、被ノイズ配線のドライバサイズの
各特性について、これら各特性及び遷移時間差と遅延変
動量との関係を定めたマトリクスデータとして設定す
る。

【０１１６】ここで、本実施形態の設計支援装置及び同
支援装置を用いて行われる設計方法について説明する。
図１３に、本実施形態にかかる設計支援装置の全体構成
を示す。なお、この支援装置もスタンダードセル方式の
設計、及び同設計にかかる回路の遅延変動の対策を支援
する装置として構成されている。この図１３において、
先の図５との違いは、上記モデル回路に関するデータを
有するモデル回路３１と、先の図１２に示すマトリクス
データを有する特性データ４１とを備えることである。
なお、これらモデル回路３１及び特性データ４１は、ハ
ードディスク装置等の記憶装置によって構成されてい
る。

【０１１７】図１４に、この支援装置を用いて行われる
遅延変動対策手順（設計方法にかかる手順）を示す。こ
こではまず、その設計に際し、各配線の電気的特性や素
子サイズ、素子の動作モデル等、半導体集積回路に関す
るプロセス・デバイス情報が確定すると、モデル回路３
１及びプロセスパラメータ１６に基づいて先の図１２に
示すデータを以下の手順で生成する。 （ヌ）上記プロセス・デバイス情報に基づいて、プロセ
スパラメータ１６から該当するデータを入手する。上記
プロセス・デバイス情報には、様々な配線層の情報が含
まれる。したがって、これら各配線層内及び各配線層間
の特性に関するデータを、プロセスパラメータ１６から
入手する。すなわち、多層配線構造をとる半導体集積回
路においては、同一配線層上での隣接配線と異なる配線
層上での隣接配線とでは、それら隣接配線が互いに及ぼ
す影響に差異が生じる。また、配線層によって素子サイ
ズ等のパラメータが変化することもある。このため、こ
れら各配線層の差異を考慮した特性のデータを入手す
る。 （ル）上記入手されたデータに基づいて、先の図３に示
したモデル回路におけるカップリング容量等、各種パラ
メータの取り得る範囲を設定する。 （ヲ）被ノイズ配線及び加害配線間の遷移時間差を少し
ずつ変化させながら、カップリング容量及び被ノイズ配
線のドライバの駆動能力及び加害配線の波形なまり度合
いをそれぞれパラメータとするシミュレーションを行う
（ステップ５００）。このシミュレーションに際して
は、被ノイズ配線及び加害配線が同じ配線層や、それぞ
れ異なる配線層に敷設される条件下においてシミュレー
ションを行う。そして、このシミュレーション結果に基
づき、先の図１２に示したマトリクスデータを生成する
（ステップ５１０）。

【０１１８】一方、半導体集積回路のレイアウト設計が
終了すると、先の図７と同様にしてステップ６００〜６
２０の各処理を行う。すなわち、まず、カップリング容
量を抽出し（ステップ６００）、これに基づいて遅延変
動解析を行う（ステップ６１０）。次に、遅延変動解析
に基づいてタイミング違反個所の有無を判断する（ステ
ップ６２０）。そして、タイミング違反個所がある場合
には、上記マトリクスデータに基づいて遅延変動対策を
行う（ステップ６３０）。

【０１１９】この遅延変動対策について、図１５に基づ
いて更に詳述する。すなわち、遅延変動解析に基づいて
タイミング違反個所が抽出されると、このタイミング違
反個所の遅延変動解析に関するデータ（解析データ）と
上記特性データとに基づいて上記ａ〜ｄの遅延変動対策
の選択を行う（ステップ６３１）。ここでは、遅延変動
解析部３０ｃの解析データに基づき、遅延変動対策部４
０ｃでは、まずタイミング違反を生じた配線を上記被ノ
イズ配線に対応する配線とし、この遅延変動の原因とな
った配線を加害配線に対応する配線として抽出する。そ
して、この抽出された両配線間の信号の遷移時間差と、
これら両配線間のカップリング容量と、加害配線に対応
する配線の波形なまりと、被ノイズ配線に対応する配線
のドライバ駆動能力とを解析データとして抽出する。

【０１２０】そして、この解析データの両配線間の信号
の遷移時間差に基づき、カップリング容量及び加害配線
に対応する配線の波形なまり及び被ノイズ配線に対応す
る配線のドライバ駆動能力のいずれを変更する対策を行
うかを選択する。なお、ここで、加害配線に対応する配
線の波形なまり度合い及び被ノイズ配線に対応する配線
のドライバ駆動能力のいずれによっても略等しい効果が
得られる場合には、加害配線に対応する配線の波形なま
り度合いの増大を優先させることが望ましい。

【０１２１】次に、ステップ６３１の選択に基づき遅延
変動対策が行われる（ステップ６３２）。ここでは、選
択された遅延変動対策に基づき、機能セルの変更や、配
線経路の変更等が行われる。すなわち、例えば被ノイズ
配線に対応する配線を駆動するドライバの駆動能力を増
大させる場合には、同ドライバを有する機能セルを、こ
のドライバよりも駆動能力の大きなドライバを有する機
能セルに変更するなどする。

【０１２２】以上説明した本実施形態によれば以下の効
果が得られるようになる。 （６）遅延変動量との関係を定めた遅延変動要因特性の
中から解析され遅延変動にとって支配的な要因を選択
し、この要因を排除すべく設計変更を行った。これによ
り、解析された遅延変動に応じて適切な対策を施すこと
ができるようになる。

【０１２３】（７）モデル回路として、平行に敷設され
た２本の配線を想定し、その一方の配線（被ノイズ配
線）に対し、遅延変動量を定義するとともに、もう一方
の配線をこの遅延変動の原因となる加害配線とした。こ
れにより、遅延変動量との関係を定めた遅延変動要因特
性を簡易に取得することができる。

【０１２４】（８）遅延変動要因特性として、被ノイズ
配線の遅延変動に影響を及ぼすカップリング容量、遷移
時間差、加害配線の入力信号波形、被ノイズ配線のドラ
イバ駆動能力を用いた。これにより、解析され遅延変動
にとって支配的な要因を適切に選択することができるよ
うになる。

【０１２５】（９）加害配線に対応する配線及び被ノイ
ズ配線に対応する配線間の信号の遷移時間差に基づい
て、回路変更を行うことで、この選択にかかる処理を迅
速に行うことができる。

【０１２６】（１０）遅延変動量との関係を定めた遅延
変動要因特性を、加害配線及び被ノイズ配線が様々な配
線層に敷設されることを想定して設定した。これによ
り、各配線層やそれら配線層間の特性を反映したより適
切な遅延変動対策を行うことができる。

【０１２７】（第６の実施形態）以下、本発明にかかる
半導体集積回路の設計方法及び設計支援装置の第６の実
施形態について、上記第５の実施形態との相違点を中心
に図面を参照しつつ説明する。

【０１２８】上記第５の実施形態では、上記遅延変動量
との関係を定めた遅延変動要因特性に基づいて設計変更
を行った。これに対し、本実施形態では、この遅延変動
量との関係を定めた遅延変動要因特性を用いて遅延変動
解析も行う。

【０１２９】すなわち、遅延変動量との関係を定めた遅
延変動要因特性を用いるなら、レイアウト設計の終了さ
れた半導体集積回路の遅延変動量を算出することができ
る。すなわち、同集積回路の隣接配線間のカップリング
容量や、遷移時間差、加害配線に対応する配線の入力信
号波形、被ノイズ配線に対応する配線のドライバの駆動
能力等から、遅延変動量を算出することができる。した
がって、レイアウトの終了した半導体集積回路に関する
データに基づき遅延変動解析を行う際に、上記遅延変動
量との関係を定めた遅延変動要因特性を用いることで、
この遅延変動解析を簡易に行うことができる。

【０１３０】図１６に、本実施形態の遅延変動解析及び
それに引き続いて行われる遅延変動対策についての手順
を示す。ここでも、先の図１４に示したステップ５００
及びステップ６００において、先の図１２に示されたデ
ータを生成する。また、先の図１４に示したステップ６
００同様、レイアウト設計の終了した半導体集積回路に
関するデータ（レイアウトデータ）に基づき、カップリ
ング容量を抽出する（ステップ７００）。次に、こうし
て抽出されたカップリング容量や先の図１２に示したデ
ータ等を用いて遅延変動解析を行う（ステップ７１
０）。これは、以下の手順で行う。 （ワ）上記集積回路に用いられた機能セルの有する情報
や抽出された上記カップリング容量に加えて、遅延変動
量との関係を定めた遅延変動要因特性を用いて各機能セ
ルや各配線における遅延変動を個別に算出する。 （カ）個別に算出された遅延変動を用いて、クロックに
同期した機能セル、若しくは同機能セル内の順序回路
等、クロックに同期する回路間に配置された組み合わせ
論理回路や配線での信号の伝達態様を解析する。

【０１３１】こうして解析された信号の伝達態様に基づ
き、タイミング違反の有無が判断される（ステップ７２
０）。このタイミング違反個所は、先の図７のステップ
２１６同様、上記クロックに同期する回路間の信号の伝
達態様が、同クロックによって定まる許容範囲を超えた
個所とするなどすればよい。

【０１３２】そして、タイミング違反があると判断され
ると、先の図１４のステップ６３０と同様、遅延変動対
策が施される。以上説明した本実施形態によれば，先の
第５の実施形態の上記（６）〜（１０）の効果に加え
て、更に以下の効果が得られるようになる。

【０１３３】（１１）遅延変動量との関係を定めた遅延
変動要因特性に基づいて遅延変動解析を行うことで、こ
の遅延変動解析を効率的に行うことができる。なお、上
記第５及び第６の実施形態は、以下のように変更して実
施してもよい。

【０１３４】・印加される電位の論理値遷移時間が所定
値を超えて縮小されるとき、あるいは同遷移時間が所定
値を超えて伸長されるときと縮小されるときとの両方に
対して、上記遅延変動量との関係を定めた遅延変動要因
特性に基づく遅延変動解析や、遅延変動対策を行っても
よい。

【０１３５】・モデル回路は、先の図３に示したような
回路に限らない。例えば、図１７に示す回路でもよい。
ここでは、３本の配線を平行に敷設するとともに、その
真中の配線を被ノイズ配線と定義する。これにより、例
えば多層配線構造を有する半導体集積回路において、上
下の配線層からの影響を同時に考慮することができるよ
うになる。なお、これらモデル回路において配線の配置
を記述する「平行」とは、必ずしも数学的に定義された
「平行」に限らず、互いに電位が影響しあう程度に並べ
て敷設される関係を含む。

【０１３６】・遅延変動要因特性としては、上記各実施
形態で例示したものに限らない。特に、加害配線に入力
される信号波形に関する特性としては、上記波形のなま
り度合いに限らず、例えば加害配線を駆動するドライバ
特性でもよい。また、被ノイズ配線を駆動するドライバ
の駆動能力に関する特性としては、ドライバサイズに限
らず、被ノイズ配線へ出力される信号の特性でもよい。

【０１３７】・遅延変動量との関係を定めた遅延変動要
因特性を、プロセス・デバイス情報の入手後に算出する
代わりに、様々なプロセス・デバイス情報に対応した遅
延変動量との関係を定めた遅延変動要因特性を記憶保持
するようにしてもよい。

【０１３８】・遅延変動量との関係を定めた遅延変動要
因特性は、必ずしもこれらモデル特性と遅延変動量との
マップ形式のデータに限らない。例えば、モデル特性を
独立変数、遅延変動量を従属変数とするモデル式として
もよい。この場合、例えば遅延変動解析の解析データの
有する各種要因に関する値をこのモデル式に入力し、遅
延変動量を最も低減することのできる要因を選択するよ
うにしてもよい。

【０１３９】（その他の実施形態）なお、上記第１〜６
実施形態は、以下のように変更して実施してもよい。 ・スタンダードセル方式にて半導体集積回路を設計する
場合に限らない。例えばゲートアレイであっても、トラ
ンジスタサイズの異なるものが設けられたマスタ基板が
用いられていれば、上記第１〜第４の実施形態における
論理閾値の変更やドライバの駆動能力の変更を行うこと
ができる。また例えば、いかなる設計手法が用いられて
いる場合であれ、レイアウト設計の終了した半導体集積
回路に関する情報に基づいて、上記遅延変動量との関係
を定めた遅延変動要因特性を用いた遅延変動対策や遅延
変動解析を行うことができる。

【０１４０】・上記第１〜第５の実施形態における遅延
変動解析手法は、上記各実施形態で例示したものに限ら
ない。遅延変動解析手法としては、隣接配線のカップリ
ング容量を考慮した任意のタイミング解析手法を用いて
よい。

【０１４１】なお、上記各実施形態及びその変形例から
把握することのできる技術思想としては、以下のものが
ある。 （１）レイアウト設計が終了された半導体集積回路にお
いて生じる遅延変動を解析する半導体集積回路の遅延変
動解析方法において、前記遅延変動の解析を、平行に敷
設された配線を備えたモデル回路及び該モデル回路の入
出力信号についての遅延変動量との関係を定めた遅延変
動要因特性に基づいて行なうことを特徴とする半導体集
積回路の遅延変動解析方法。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の設計方法及び
設計支援装置の第１の実施形態について、その全体構成
を示すブロック図。

【図２】同実施形態における遅延変動対策手順を示すフ
ローチャート。

【図３】同実施形態の遅延変動対策の適用対象例として
の論理回路を示す回路図。

【図４】上記遅延変動対策の効果を説明するタイムチャ
ート。

【図５】本発明にかかる半導体集積回路の設計方法及び
設計支援装置の第２の実施形態について、その全体構成
を示すブロック図。

【図６】同実施形態における遅延変動対策手順を示すフ
ローチャート。

【図７】同実施形態におけるタイミング違反個所の抽出
手順を示すフローチャート。

【図８】同実施形態における遅延変動対策手順を示すフ
ローチャート。

【図９】本発明にかかる半導体集積回路の設計方法及び
設計支援装置の第３の実施形態について、その遅延変動
対策手順を示すフローチャート。

【図１０】本発明にかかる半導体集積回路の設計方法及
び設計支援装置の第４の実施形態について、その遅延変
動対策手順を示すフローチャート。

【図１１】シミュレーションによる遅延変動の特性を示
す図。

【図１２】本発明にかかる半導体集積回路の設計方法及
び設計支援装置の第５の実施形態において、特性データ
と遅延変動量との関係を定めるマトリクスデータを示す
図。

【図１３】同実施形態の設計支援装置の全体構成を示す
ブロック図。

【図１４】同実施形態の遅延変動対策手順を示すフロー
チャート。

【図１５】同実施形態の遅延変動対策手順を示すフロー
チャート。

【図１６】本発明にかかる半導体集積回路の設計方法及
び設計支援装置の第６の実施形態について、遅延変動解
析手順及び遅延変動対策手順を示すフローチャート。

【図１７】第５及び６の実施形態の変形例で用いるモデ
ル回路を示す回路図。

【図１８】カップリング容量を模式的に示す図。

【符号の説明】

１０…設計仕様格納部、１２、１２ｂ、１２ｃ…ライブ
ラリ、１４、１４ｂ、１４ｃ…レイアウト、１６…プロ
セスパラメータ、２０…論理合成／物理設計部、３０、
３０ｃ…遅延変動解析部、３１…モデル回路、４０、４
０ｂ、４０ｃ…遅延変動対策部、４１…特性データ、５
０…入力部、６０…フロア表示部、７０…制御部。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 27/04 Ｄ 21/822 21/82 Ｔ 27/04 (72)発明者 上田 佳孝 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B046 AA08 BA04 JA01 5F038 CA17 CD05 CD08 CD09 CD13 EZ20 5F064 BB28 DD02 DD03 EE02 EE03 EE46 EE47 FF04 FF36 FF52 HH06 HH09 HH12

Claims (25)

【特許請求の範囲】
1. 【請求項１】レイアウト設計の終了した半導体集積回路
   において生じる遅延変動を解析する解析工程と、 この解析された遅延変動が許容の範囲を超える配線につ
   いてこれを抽出する抽出工程と、 この抽出された配線を介して信号が入力される論理回路
   の論理閾値を変更する変更工程とを備える半導体集積回
   路の設計方法。
2. 【請求項２】前記抽出工程において抽出される配線は前
   記論理回路の出力信号の一方の論理値から他方の論理値
   への反転タイミングが所定以上遅れる配線であり、前記
   変更工程における前記論理閾値の変更は、前記出力信号
   を反転させる前記論理回路の入力端の電位遷移量の値を
   小さくすることで行われる請求項１記載の半導体集積回
   路の設計方法。
3. 【請求項３】前記抽出工程において抽出される配線は前
   記論理回路の出力信号の一方の論理値から他方の論理値
   への反転タイミングが所定以上早まる配線であり、前記
   変更工程における前記論理閾値の変更は、前記出力信号
   を反転させる前記論理回路の入力端の電位遷移量の値を
   大きくすることで行われる請求項１記載の半導体集積回
   路の設計方法。
4. 【請求項４】レイアウト設計の終了した半導体集積回路
   において生じる遅延変動を解析する工程と、 この解析された遅延変動が許容の範囲を超えるか否かを
   判断する判断工程と、 同遅延変動が許容の範囲を超えると判断されるとき、そ
   の遅延変動の原因となる配線を駆動するドライバをより
   駆動能力の小さなものに変更する変更工程とを備える半
   導体集積回路の設計方法。
5. 【請求項５】レイアウト設計の終了した半導体集積回路
   において生じる遅延変動を解析する解析工程と、 この解析された遅延変動が許容の範囲を超えるか否かを
   判断する判断工程と、 同遅延変動が許容の範囲を超えると判断されるとき、遅
   延変動が許容範囲を超えていない配線を駆動するドライ
   バをより駆動能力の小さなものに変更する変更工程とを
   備える半導体集積回路の設計方法。
6. 【請求項６】前記判断工程において判断する前記遅延変
   動が許容の範囲を超えるときは、印加される電位の論理
   値遷移時間が所定値を超えて伸長されるときである請求
   項４又は５記載の半導体集積回路の設計方法。
7. 【請求項７】レイアウト設計の終了した半導体集積回路
   において生じる遅延変動が許容の範囲を超える可能性の
   ある隣接配線を前記レイアウト設計に関する情報に基づ
   き判断する判断工程と、 同遅延変動が許容の範囲を超える可能性があると判断さ
   れた隣接配線を駆動するドライバをより駆動能力の小さ
   なものに変更する変更工程とを備える半導体集積回路の
   設計方法。
8. 【請求項８】前記判断工程において判断する前記遅延変
   動が許容の範囲を超える可能性のある隣接配線は、それ
   ら隣接配線間のカップリング容量が所定値を超える隣接
   配線である請求項７記載の半導体集積回路の設計方法。
9. 【請求項９】請求項６〜８のいずれかに記載の半導体集
   積回路の設計方法において、 前記変更工程におけるより駆動能力の小さいドライバへ
   の変更後、印加される電位の論理値遷移時間が所定値を
   超えて伸長される配線について、該配線を駆動するドラ
   イバをより駆動能力の大きなものに変更する工程を更に
   備えることを特徴とする半導体集積回路の設計方法。
10. 【請求項１０】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を解析する解析工程と、 平行に敷設された配線を備えたモデル回路及び該モデル
    回路の入出力信号についてのそれぞれ遅延変動量との関
    係を定めた複数の遅延変動要因の中から前記解析された
    遅延変動に対して支配的となる遅延変動要因特性を選択
    する選択工程と、 この選択された特性の遅延変動要因を排除すべく前記レ
    イアウト設計された半導体集積回路を設計変更する変更
    工程とを備える半導体集積回路の設計方法。
11. 【請求項１１】前記遅延変動要因特性として、少なくと
    も前記平行に敷設された配線間のカップリング容量及び
    それら各配線に印加される電位の相対的な遷移態様に関
    する特性を含む請求項１０記載の半導体集積回路の設計
    方法。
12. 【請求項１２】前記平行に敷設された配線が、前記遅延
    変動量の定義される被ノイズ配線と前記遅延変動の原因
    となる加害配線とからなり、前記遅延変動要因特性とし
    て、前記加害配線に入力される信号波形に関する特性を
    含む請求項１１記載の半導体集積回路の設計方法。
13. 【請求項１３】前記遅延変動要因特性として、前記被ノ
    イズ配線を駆動するドライバの駆動能力に関する特性を
    含む請求項１２記載の半導体集積回路の設計方法。
14. 【請求項１４】前記変更工程での前記レイアウト設計さ
    れた半導体集積回路に対する設計変更が、 ａ．前記モデル回路の被ノイズ配線に対応する配線を駆
    動するドライバの駆動能力の増大、並びに ｂ．前記モデル回路の加害配線に対応する配線に入力さ
    れる信号波形の変更、並びに ｃ．前記モデル回路の被ノイズ配線に対応する配線への
    リピータの挿入、並びに ｄ．被ノイズ配線及び加害配線の少なくとも一方に対応
    する配線の経路の変更のいずれかである請求項１３記載
    の半導体集積回路の設計方法。
15. 【請求項１５】前記選択工程での前記遅延変動要因特性
    の選択が、前記解析された遅延変動が許容の範囲を超え
    る配線とこの遅延変動の原因となる配線とを抽出し、そ
    れら抽出した配線に印加される電位の相対的な遷移態様
    に基づいて行われる請求項１１〜１４のいずれかに記載
    の半導体集積回路の設計方法。
16. 【請求項１６】前記解析工程での前記遅延変動解析が、
    平行に敷設された配線を備えたモデル回路及び該モデル
    回路の入出力信号についての遅延変動量との関係を定め
    た遅延変動要因特性に基づいて行われる請求項１〜６の
    いずれか又は請求項１０〜１５のいずれかに記載の半導
    体集積回路の設計方法。
17. 【請求項１７】前記平行に敷設された配線が、前記遅延
    変動量の定義される被ノイズ配線と前記遅延変動の原因
    となる加害配線とからなり、前記遅延変動要因特性は、
    これら配線間のカップリング容量、及び前記被ノイズ配
    線へ信号を出力するドライバの駆動能力に関する特性、
    及び前記各配線に印加される電位の相対的な遷移態様、
    及び前記加害配線へ入力される信号波形に関する特性を
    含む請求項１６記載の半導体集積回路の設計方法。
18. 【請求項１８】前記遅延変動要因特性として、前記各特
    性のうちの前記各配線に印加される電位の相対的な遷移
    態様以外の特性について、それら特性毎に、当該特性及
    び前記印加される電位の相対的な遷移態様と遅延変動量
    との関係を定めたマトリクスデータを用いる請求項１１
    〜１５のいずれか又は請求項１７記載の半導体集積回路
    の設計方法。
19. 【請求項１９】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 前記レイアウト設計に用いる基準セル及び、該基準セル
    内に設けられた論理回路に設定された論理閾値と異なる
    論理閾値が設定された論理回路を有する１乃至複数の変
    更セルに関するデータを保持する記憶手段と、 前記レイアウト設計が終了された半導体集積回路に生じ
    る遅延変動を解析する解析手段と、 この解析される遅延変動が抑制されるように前記基準セ
    ルを前記変更セルに変更する変更手段とを備えることを
    特徴とする半導体集積回路の設計支援装置。
20. 【請求項２０】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 前記レイアウト設計が終了された半導体集積回路に生じ
    る遅延変動を解析する解析手段と、 この解析される遅延変動が許容の範囲を超える配線につ
    いてその遅延変動の原因となる配線を駆動するドライバ
    を有する機能セルを該ドライバよりも駆動能力の小さい
    ドライバを有する機能セルに変更する変更手段とを備え
    ることを特徴とする半導体集積回路の設計支援装置。
21. 【請求項２１】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 前記レイアウト設計が終了された半導体集積回路に生じ
    る遅延変動を解析する解析手段と、 この解析される遅延変動が許容の範囲を超えない配線を
    駆動するドライバを有する機能セルを該ドライバよりも
    駆動能力の小さいドライバを有する機能セルに変更する
    変更手段とを備えることを特徴とする半導体集積回路の
    設計支援装置。
22. 【請求項２２】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 前記レイアウト設計が終了された半導体集積回路に関す
    る情報に基づき遅延変動が許容範囲を超える可能性のあ
    る隣接配線を抽出する抽出手段と、 この抽出される隣接配線を駆動するドライバを有する機
    能セルを該ドライバよりも駆動能力の小さいドライバを
    有する機能セルに変更する変更手段とを備えることを特
    徴とする半導体集積回路の設計支援装置。
23. 【請求項２３】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 平行に敷設された配線を備えたモデル回路及び該モデル
    回路の入出力信号についてのそれぞれの遅延変動量との
    関係を定めた複数の遅延変動要因特性を保持する記憶手
    段と、 前記レイアウト設計が終了された半導体集積回路に生じ
    る遅延変動を解析する解析手段と、 この解析される遅延変動と前記記憶手段の保持する遅延
    変動要因特性とに基づき、同解析される遅延変動の変動
    要因が排除されるように前記レイアウト設計が終了され
    た半導体集積回路の回路変更を行なう変更手段とを備え
    ることを特徴とする半導体集積回路の設計支援装置。
24. 【請求項２４】前記平行に敷設された配線が、前記遅延
    変動量の定義される被ノイズ配線と前記遅延変動の原因
    となる加害配線とからなり、 前記遅延変動要因特性は、これら配線間のカップリング
    容量、及び前記被ノイズ配線へ信号を出力するドライバ
    の駆動能力に関する特性、及び前記各配線に印加される
    電位の相対的な遷移態様、及び前記加害配線へ入力され
    る信号波形に関する特性を含み、 前記遅延変動要因特性として、前記各特性のうちの前記
    各配線に印加される電位の相対的な遷移態様以外の特性
    について、それら特性毎に、当該特性及び前記印加され
    る電位の相対的な遷移態様と遅延変動量との関係を定め
    たマトリクスデータを用いる請求項２３記載の半導体集
    積回路の設計支援装置。
25. 【請求項２５】レイアウト設計の終了した半導体集積回
    路において生じる遅延変動を抑制すべく行われる設計変
    更を支援する半導体集積回路の設計支援装置において、 平行に敷設された配線を備えたモデル回路及び該モデル
    回路の入出力信号についての遅延変動量との関係を定め
    た遅延変動要因特性を保持する記憶手段と、 該記憶手段に保持された遅延変動要因特性に基づいて前
    記レイアウト設計が終了された半導体集積回路に生じる
    遅延変動を解析する解析手段とを備えることを特徴とす
    る半導体集積回路の設計支援装置。