WO2005043420A1 - 電子回路設計プログラム、電子回路設計方法および電子回路設計装置 - Google Patents

電子回路設計プログラム、電子回路設計方法および電子回路設計装置 Download PDF

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WO2005043420A1
WO2005043420A1 PCT/JP2003/014072 JP0314072W WO2005043420A1 WO 2005043420 A1 WO2005043420 A1 WO 2005043420A1 JP 0314072 W JP0314072 W JP 0314072W WO 2005043420 A1 WO2005043420 A1 WO 2005043420A1
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electronic circuit
noise
wiring
value
driver
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PCT/JP2003/014072
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Inventor
Yoichiro Ishikawa
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Fujitsu Limited
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F30/30—Circuit design
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    • G06F30/33—Design verification, e.g. functional simulation or model checking
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    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Definitions

  • the present invention relates to an electronic circuit design program, an electronic circuit design method, and an electronic circuit design device suitable for use in electronic circuit design and noise check.
  • the present invention relates to a bright electronic device capable of shortening the design time.
  • FIG. 16 is a flowchart illustrating a conventional electronic circuit design method.
  • JTL Registered Transfer Level
  • RTL design the functional operation of a logic circuit is described by the flow of data signals and control signals, and the logic specifications of the electronic circuit to be designed are designed.
  • step SA2 the logic specifications designed in step SA1 are input, and technology mapping, optimization processing using delay time, area, etc. as evaluation functions are performed, and gate-level cells (logic circuits) are generated. Logic synthesis processing is performed.
  • step S A3 floor plan processing is performed to determine the approximate arrangement of each cell on the semiconductor chip while optimizing the semiconductor chip size ⁇ electrical characteristics.
  • step SA4 each cell is arranged on the arrangement surface based on the schematic arrangement determined in step SA3, and wiring is performed between cells.
  • step SA5 a signal is input to all the placed cells, and it is determined whether the signal is output at the desired timing ⁇ frequency. Timing analysis is performed. Since this timing analysis covers all cells, it takes several days even with a large computer.
  • step SA6 it is determined whether there is an error in the timing analysis result. If the result of step SA 6 is “Y e S ”, that is, if the timing analysis result is an error, in step SA 4 the cell is redesigned so that no error occurs, Be changed. 'In step SA5, timing analysis after redesign is performed in the same manner as described above. Timing analysis takes several days even with a large computer. At step SA6, it is determined whether there is an error in the timing analysis result. If there is an error again due to a redesign error, the cell arrangement and wiring are changed again in step SA4. Thereafter, steps SA4 to SA6 are repeated until the determination result of step SA6 becomes "No".
  • step SA7 the static noise value (hereinafter simply referred to as the noise value) in each cell and wiring for which the timing analysis has been performed. ) Is performed.
  • step SA8 it is determined whether the noise value is equal to or less than a limit value (threshold). If the determination result of step SA 8 is “No”, that is, if the noise value exceeds the limit value, in step SA 4, the noise value becomes equal to or less than the limit value, and no error occurs in the timing analysis result. In this way, the cell layout and wiring are changed.
  • step SA5 timing analysis after redesign is performed in the same manner as described above. Timing analysis takes several days even with a large computer.
  • step SA6 it is determined whether there is an error in the timing analysis result. This Here, if the determination result of step SA6 is “Yes”, in step SA4, the design is again re-designed, and the cell arrangement and wiring are changed.
  • step S A6 determines whether or not the noise value after the redesign is equal to or less than the limit value (threshold). If the determination result of step SA8 is "No", that is, if the noise value exceeds the limit value, in step SA4, the noise value becomes equal to or less than the limit value, and an error occurs in the timing analysis result. Redesigned to prevent this from happening and cell placement and routing changed.
  • Step SA4 to Step SA8 are repeated until the determination result of Step SA8 becomes “Yes”. If the result of the determination in step SA8 is “Yes”, that is, if there is no error in the timing analysis result and the noise value is equal to or less than the limit value, in step SA9, the design is performed based on the arrangement and wiring of each cell. Manufacturing data for manufacturing the target electronic circuit is created.
  • Patent Document 1 JP 2002-259481 A
  • step SA4 cell placement and wiring re-design are performed in step SA4 based on the experience and can of the designer, so there are many design reworks and the design time is lengthened. There was a problem of inviting.
  • step SA4 since there are many objects to be processed, it is difficult to keep everything within the limit value.
  • step SA5 a timing analysis is performed in step SA5 shown in FIG. 16, and then a static noise check is performed in step SA7.
  • the present invention has been made in view of the above, and an object of the present invention is to provide an electronic circuit design program, an electronic circuit design method, and an electronic circuit design device capable of shortening the design time. Disclosure of the invention
  • the present invention provides a computer which calculates a noise value related to a part of electronic circuits among all electronic circuits to be designed, and when the noise value exceeds a limit value, a predetermined method.
  • a simple noise check step of changing the parameters of the electronic circuit so that the noise value is equal to or less than the limit value a timing analysis step of analyzing signal transmission timing for all the electronic circuits, and a timing analyzed
  • a static noise check step for executing the simple noise check step when the noise value exceeds a limit value a simple noise check step of changing the parameters of the electronic circuit so that the noise value is equal to or less than the limit value
  • a timing analysis step of analyzing signal transmission timing for all the electronic circuits
  • a timing analyzed for executing the simple noise check step when the noise value exceeds a limit value.
  • the present invention calculates a noise value for a part of all the electronic circuits to be designed and, when the noise value exceeds the limit value, determines that the noise value is equal to or less than the limit value by a predetermined method.
  • a simple noise check step of changing the parameter ⁇ of the electronic circuit a timing analysis step of analyzing signal transmission timing for all electronic circuits, and calculating a noise value for all electronic circuits whose timing has been analyzed.
  • a static noise check step of executing the simple noise check step when the noise value exceeds the limit value.
  • the present invention calculates a noise value for a part of all the electronic circuits to be designed and, when the noise value exceeds the limit value, determines that the noise value is equal to or less than the limit value by a predetermined method.
  • Simple noise check means for changing the parameters of the electronic circuit so as to obtain, timing analysis means for analyzing signal transmission timing for all electronic circuits, and calculating a noise value for all electronic circuits whose timing has been analyzed, When the noise value exceeds the limit value, a starter for operating the simple noise check means is provided. And a tick noise check unit.
  • a noise value for some of the electronic circuits to be designed is calculated, and when the noise value exceeds the limit value, the noise value is limited by a predetermined method.
  • Change the parameters of the electronic circuit so that it is less than or equal to the value analyze the timing of signal transmission, calculate the noise value for all electronic circuits, and if the noise value exceeds the limit value, Since the calculation of the noise value and the change of the parameters are performed, the design time can be shortened.
  • FIG. 1 is a block diagram showing a configuration of one embodiment according to the present invention
  • FIG. 2 is a diagram for explaining an outline of a simple static noise check in the same embodiment
  • FIG. FIG. 4 is a diagram showing a wiring information file format 30 F in the example
  • FIG. 4 is a diagram showing a wiring information file 3 O i representing the net group 31 shown in FIG. 5 (a); is a diagram der showing a net group 3 1 at the same embodiment is
  • FIG. 6 is a diagram showing a wiring information file 3 0 2 representing a net group 3 4 shown in FIG. 7 (a)
  • the 7 drawing is a diagram showing a net group 3 4 in the same embodiment
  • FIG. 8 is a diagram showing a wiring information file 3 0 3 representing the net group 3 7 shown in FIG. 9 (a)
  • FIG. 9 is a diagram showing a net group 37 in the same embodiment
  • FIG. 10 is a diagram showing the net group in the same embodiment.
  • FIG. 13 is a flowchart for explaining the simple static noise check processing shown in FIG. 12, and
  • FIG. 14 is a flowchart for explaining the wiring restriction information file creation processing shown in FIG.
  • FIG. 15 is a block diagram showing a configuration of a modification of the same embodiment, and FIG.
  • FIG. 16 is a flowchart for explaining a conventional electronic circuit designing method. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of one embodiment according to the present invention.
  • the electronic circuit designing apparatus 1 0, RTL design described above, logic synthesis, floorplan processing, Fast static noise check to be described later (see FIG. 2), data '5 timing analysis, static noisy's check, create manufacturing data It is a device that designs electronic circuits by using such methods.
  • the control unit 11 controls the design. The details of the operation of the control unit 11 will be described later.
  • the storage unit 12 stores computer programs, various information, and data used in the control unit 11.
  • the input unit 13 is a keyboard, a mouse, an external data reading unit, or the like.
  • the output unit 14 outputs manufacturing data and the like to an external device.
  • the display unit 15 is an LCD (Liquid Crystal Display), a CRT (Cathode Ray Tube), or the like.
  • the technology information file storage unit 20 stores the technology information file 21 shown in FIG.
  • Technology information file 21 is a wiring that connects cells
  • Technology information includes the width of the wiring that can be used in each wiring layer, the noise suppression space value (minimum space value of the wiring interval when noise suppression is considered), the wiring unit length, the type, name, and noise value of the distribution layer And the like.
  • the wiring information file storage unit 30 stores the wiring information file
  • the wiring information file is based on the wiring information file format 30F shown in Fig. 3, and is used to define the wiring information for each net (minimum unit of electronic circuit) to be subjected to static noise check. File.
  • 'A net consists of a driver (cell) on the transmitting side, a receiver (cell) on the receiving side, and wiring connecting the driver and the receiver.
  • FIG. 5 (a) shows a plan view of the net group 31.
  • the net group 31 is distributed and wired over three wiring layers, ie, the A layer, the B layer, and the C layer shown in FIG. 5 (b), and is composed of an aggressor net 32 and a victim net 33. I have.
  • the aggressor net 32 includes a driver 32 a (cell), a receiver 32 b (cell), and a wiring 32 c connecting the driver 32 a and the receiver 32 b. Give noise to it.
  • the wiring 32c is between the pin (X) of the driver 32a and the pin (A) of the receiver 32b, and is distributed over the layer B and the layer A shown in FIG. 5 (b). Is established.
  • the Victim net 33 shown in FIG. 5 (a) is composed of a driver 33a (cell), a receiver 33b (cell), and a wiring 33c connecting between the driver 33a and the receiver 33b. It receives noise from the aggressor net 32.
  • the wiring 33c is provided between the pin (X) of the driver 33a and the pin (A) of the receiver 33b, and is disposed on the C layer shown in FIG. 5 (b).
  • DV indicates the start of wiring information.
  • DV-END indicates the end of the wiring information.
  • driver macro name is the name given to the driver. For example, driver 3
  • the driver pin name is the dryino pin name, for example, the pin (X) of the driver 32a.
  • the receiver macro name is a name given to the receiver, for example, MCRRV1 of the receiver 32b (see FIG. 5 (a)).
  • Receiver pin name is Receiver
  • KI ND Net type is the type of aggressor net 32 (for clock signal transmission, For example, clock.
  • the driver macro name is a name given to the driver, for example, MCRDV2 of the driver 33a (see FIG. 5 (a)).
  • the driver pin name is the pin name of the driver, for example, the pin (X) of the driver 33a.
  • the receiver macro name is a name given to the receiver, for example, MCRRV2 of the receiver 33b (see Fig. 5 (a)).
  • the receiver pin name is the pin name of the receiver 33b, for example, the pin (A) of the receiver 33b.
  • K IND net type indicates the type of Victim net 33 (for clock signal transmission, power supply, etc.), for example, clock.
  • PARJ aggressor net ⁇ , aggressor net wiring layer, Victim net wiring width, Victim net wiring layer, parallel section length PR, parallel section adjacent distance WD, driver parallel section distance DL It consists of the following information.
  • the aggressor net's distribution line is one interval of the aggressor net's Torii !! For example, the wiring width (0.8 Aim) of wiring 32c (see Fig. 5 (a)) .
  • the aggressor net has a rooster layer in which three aggressor nets are provided, for example, the B layer of the aggressor net 32.
  • Line width of the V Ictim net is the width of the wiring of the V Ictim net is For example, the wiring width of the wiring 33 c (see FIG. 5 (a)) (1. 6 ⁇ ⁇ ).
  • the wiring layer of the vict im net is a wiring layer in which the victim net is arranged, for example, the C layer of the victim net 33.
  • the parallel section length PR is the length of the section where the aggressor net wiring and the Victim net wiring are close to each other and are parallel (hereinafter referred to as the parallel section), and in the case of Fig. 5 (a). , 300 m.
  • the parallel section adjacent distance WD is the adjacent distance between wirings in the above parallel section, and in the case of FIG. 5 (a), it is 3 ⁇ .
  • the driver-to-parallel section distance DL is the distance from the driver of the aggressor net to the parallel section and the line distance. In the case of FIG. 5 (a), it is 200 Aim.
  • FIG. 4 shows a wiring information file 30 representing the net group 31 shown in FIG. 5 (a).
  • the wiring information file 3 corresponds to the wiring information file format 3 OF (see FIG. 3), and is stored in the wiring information file storage unit 30.
  • FIG. 6 shows a wiring information file 302 representing the net group 34 shown in FIG. 7 (a).
  • Wiring information file 3 0 2 corresponds to a wiring information file Four Matsudo 3 0 F (see FIG. 3), is stored in the wiring information Fairu storage 3 0.
  • FIG. 7 (a) shows a plan view of the net group 34.
  • the net group 34 includes: a wiring layer A, a wiring layer B, and a wiring layer C shown in FIG. 7 (b). Composed of power.
  • the aggressor net 35 is composed of a dry cell 35 a (cell), a receiver 35 b (cell), and a wiring 35 c connecting the driver 35 a and the receiver 35 b. Gives noise to the Victim net 36.
  • the wiring 35c is between the pin (X) of the driver 35a and the pin (A) of the receiver 35b, and the layers B and C shown in FIG. It is arranged over the layers.
  • the Victim net 36 shown in Fig. 7 (a) is a wiring connecting the driver 36a (cell), the receiver 36b (cell), and the connection between the driver 36a and the receiver 36b. 3c and receives noise from the aggressor net 35.
  • the wiring 36c is provided between the pin (X) of the driver 36a and the pin (A) of the receiver 36b, and is disposed on the C layer shown in FIG. 7 (b).
  • the wiring 36c and the wiring 35c have two parallel sections. Therefore, the wiring information
  • the broadcast file 30 2 (see FIG. 6), PAR so as to correspond to the two parallel sections are two descriptions.
  • Wiring information file 30 3 representing the net group 37 shown in FIG. 9 (a) is shown.
  • Wiring information file 30 3 corresponds to the wiring information file Four Matsudo 3 OF (see FIG. 3), is stored in the wiring information file storage section 30.
  • FIG. 9 (a) shows a plan view of the net group 37.
  • the net group 37 is wired over the three wiring layers, the A layer, the B layer, and the C layer shown in Fig. 9 (b), and the aggressor net 38, the aggressor net 39, and the Victim net 40 It is composed of
  • the aggressor net 38 is composed of a driver 38a (senor), a receiver 38b (cell), and a roving line 38c connecting and connecting between the driver 38a and the receiver 38b. Give noise to 40.
  • Wiring 3
  • the aggressor net 39 is composed of a driver 39 a (senor), a receiver 39 b (cell), and a wiring 39 c connecting between the driver 39 a and the receiver 39 b. Give noise.
  • Wiring 3
  • 9c is between the pin (X) of the driver 39a and the pin (A) of the receiver 39b, and is disposed over the B layer and the A layer shown in FIG. 9 (b). .
  • the Victim net 40 shown in FIG. 9 (a) is composed of a driver 40a (cell), a receiver 4Ob (cell), and a wiring 40c connecting between the driver 40a and the receiver 40b. And receives noise from both aggressor net 38 and aggressor net 39.
  • the wiring 40c is provided between the pin (X) of the driver 4Oa and the pin (A) of the receiver 4Ob, and is disposed on the C layer shown in FIG. 9 (b).
  • Wiring 40c has two parallel sections between wiring 38c and wiring 39c. have. Therefore, the wiring information file 3 0 3 (see FIG. 8) is, PAR so as to correspond to the two parallel sections are two descriptions.
  • the simple static noise check shown in FIG. 2 is performed before arranging and wiring all cells and performing timing analysis.
  • the technology information file 21 and the wiring information file 30 i corresponding to some of the cells among the cells are input and the noise value of some of the cells is less than the limit value.
  • a check is performed to determine
  • the wiring constraint information file 50 i is the same as the wiring information file 30 i! / This is a file in which the parallel section adjacent distance WD and the parallel section length PR are restricted so that the noise value is equal to or less than the constraint value, and has the same format as the wiring information file 3.
  • the check result list 60 i is a list representing the result of the simple static noise check based on the wiring information file 30, and includes the wiring information file name, the technology information file name, and the V ictim net name, aggressor net name, parameter limit value, noise value, etc.
  • check result list 6 0 3 shown in the first 1 figure corresponds to the wiring information Fuainore 3 0 3.
  • the wiring constraint information file storage unit 50 stores the above-described wiring constraint information file 50 and the like.
  • step SB1 the control unit 11 of the electronic circuit design device 10 executes RTL design in the same manner as in step SA1.
  • the control unit 11 receives the logical specification designed in step SB1, performs technology mapping, and performs optimal mapping processing using the delay time, area, and the like as an evaluation function. Logic synthesis processing for generating a logic circuit).
  • step S B3 the control unit 11 executes a floor plan process for determining a schematic arrangement of each cell on the semiconductor chip while optimizing the size of the semiconductor chip and the electrical characteristics.
  • step SB4 the control unit 11 executes a simple static noise check. Specifically, in step SC1 shown in FIG. 13, the control unit 11 transmits, for example, the wiring information file 30 1 (wiring information file 30 2 ( Referring FIG. 6) reads the wiring information file 30 3 (see FIG. 8) as well) from the wiring information FuRyo I le storage unit 30, interprets the wiring information file 30 ⁇ .
  • the wiring information file 3 is specified by the user, for example.
  • step S C2 the control unit 11 reads the technology information file 21 (see FIG. 2) from the technology information file storage unit 20 and corners the technology information file 21.
  • step SC3 the control unit 11 sorts out the parameters used for noise value calculation based on the interpretation of step S C1 and step S C2.
  • step SC4 the control unit 11 substitutes parameters for the noise value (Nv) in the net group 31 (see FIG. 5) corresponding to the wiring information file 30i into the following equation (1). Calculate.
  • ⁇ V ⁇ L n XK a XK b , f ( ⁇ C, L) X a ag X a vc ⁇ (1)
  • ⁇ L n is the sum of the parallel section lengths.
  • K a is a coefficient in V ictim net.
  • K b is a coefficient in the aggressor net.
  • f ( ⁇ C, L) is a relaxation function that takes into account the waveform rounding of the aggressor net due to wiring from the driver of the aggressor net to the parallel section. Yes, determined from distance and capacity.
  • ag is the driver coefficient of the aggressor net, which is determined by the driving capability of the driver.
  • a vc is a driver coefficient of the victim net, and is determined by the driving capability of the driver.
  • step S C5 the control unit 11 determines whether or not the force is equal to or less than the noise value (Nv) I calculated in step S C4 and a preset limit value. If the determination result in step SC5 is “Yes”, in step SC6, the control unit 11 outputs a check result list 60 ⁇ ⁇ ⁇ .
  • step SC7 if the result of the determination in step SC5 is "No", that is, if the noise value exceeds the limit value, in step SC7, a wiring constraint information file creation process is executed.
  • the parameters for example, parallel section length PR, parallel section adjacent distance WD
  • the parameters include, for example, the first method, the second method, and the third method.
  • the first method is to reduce the noise value by extending the parallel section adjacent distance WD by a unit length (for example, lm).
  • the second method is to reduce the noise value by shortening the parallel section length PR by a unit length (for example, ⁇ ).
  • the third method is to reduce the noise value by extending the parallel section 'adjacent distance WD by a unit length (for example, 1111) and shortening the parallel section length PR by a unit length (for example, 1 m). It is.
  • a method of reducing the noise value in addition to the above first to third methods, a method of reducing the wiring width of the aggressor net, a method of reducing the driver driving capability of the victim net, and a method of reducing the aggressor A method of reducing the net driver driving capability, a method of shortening the driver parallel section distance DL, or a method of combining a plurality of methods may be applied.
  • the control unit 11 determines whether or not the first method described above is set in advance by the user in the wiring constraint information file creation processing.
  • step SD2 the control unit 11 executes the first method to extend the parallel section adjacent distance WD in the wiring information file 30 by a unit length. .
  • step SD3 the control unit 11 calculates a noise value in consideration of the changed adjacent distance WD between parallel sections in the same manner as in step SC4 (see FIG. 13).
  • step SD4 the control unit 11 determines whether or not the noise value calculated in step SD3 is equal to or less than a preset limit value. If the result of the determination in step S D4 is S “No”, in step S D2, the control unit 11 further extends the parallel section adjacent distance WD in the wiring information file 30 by a unit length. In step SD3, the control unit 11 calculates the noise value in consideration of the changed parallel section adjacent distance WD in the same manner as in step SC4 (see FIG. 13).
  • Step SD2 to Step SD4 are repeated until the determination result of Step SD4 becomes "Yes".
  • step SD5 the control unit 11 creates a wiring constraint information file 50 corresponding to the changed wiring information file 3 ( ⁇ .
  • step S C8 the control unit 11 outputs the wiring restriction information file 50 # and stores it in the wiring restriction information file storage unit 50.
  • step SC6 the control unit 11 outputs the check result list 6 ( ⁇ .
  • step SD6 the control unit 11 determines whether the above-described second method is preset by the user. Determine whether or not.
  • step SD 7 the control unit 11 executes the second method to calculate the parallel section length PR in the wiring information file 30 ⁇ ⁇ as a unit. Shorten the length.
  • step SD8 the control unit 11 As in step SC4, the noise value is calculated in consideration of the changed parallel section length PR. ,
  • step SD9 control unit 11 determines whether or not the noise value calculated in step SD8 is equal to or less than a preset limit value. If the determination result in step SD9 is "No", in step SD7, the control unit 11 further shortens the parallel section length PR in the wiring information file 30 by a unit length. In step SD8, the control unit 11 calculates a noise value in consideration of the changed parallel section length PR.
  • Step SD7 to Step SD9 are repeated until the determination result of Step SD9 becomes "Yes".
  • step SD5 the control section 11 generates the changed wiring information file 30 and the corresponding wiring restriction information file 50i.
  • step SC8 the control unit 11 outputs the wiring constraint information file 50 and stores it in the wiring constraint information file storage unit 50.
  • step SC6 the control unit 11 outputs the check result list 60.
  • step SD10 the control unit 11 executes the third method.
  • the parallel section adjacent distance WD in the wiring information file 30 mm is extended by the unit length
  • the parallel section length PR is shortened by the unit length.
  • step SD11 the control unit 11 calculates a noise value in consideration of the changed parallel section adjacent distance WD and parallel section length PR in the same manner as in step SC4.
  • step SD12 control unit 11 determines whether or not the noise value calculated in step SD11 is equal to or smaller than a preset limit value. If the determination result in step SD12 is "No", in step SD10, the control ⁇ [511] further increases the parallel section adjacent distance WD in the wiring information file 30 ⁇ by a unit length, and further increases the parallel section length. Further shorten the unit length of PR. In step SD11, the control unit 11 considers the parallel section adjacent distance WD and the parallel section length PR after the change, and Calculate the close value.
  • steps SD10 to SD12 are repeated until the determination result of step SD12 becomes "Yes".
  • step SD5 the control section 11 creates a wiring constraint information file 50 corresponding to the changed wiring information file 30.
  • step SC8 the control unit 11 outputs the wiring constraint information file 50 and stores it in the wiring constraint information file storage unit 50.
  • step SC6 the control section 11 outputs a check result list 60.
  • step SB5 based on the schematic layout determined in step SB3 and the routing information file (routing constraint information file) created in step SB4, each cell is placed on the placement plane. The wiring is made between the cells.
  • step SB6 a signal is input to all the arranged cells, and a timing analysis is performed to determine whether a signal is output at a desired timing / frequency. Since this timing analysis covers all cells, it takes several days even with a large computer.
  • step SB7 it is determined whether or not there is an error in the timing analysis result. If the result of the determination in step SB 7 is “Yes”, that is, if the result of the timing analysis is an error, in step SB 5 the design is re-designed so that no error occurs, and the cell placement and routing are changed. You.
  • step SB6 timing analysis after redesign is performed in the same manner as described above. Timing analysis takes several days even with a large computer.
  • step SB7 it is determined whether there is an error in the timing analysis result. Here, if there is an error again due to a redesign error, the cell arrangement and wiring are changed again in step SB5. Thereafter, Step SB5 to Step SB7 are repeated until the determination result of Step SB7 becomes "No".
  • step SB8 each timing-analyzed cell and wiring are A static noise check is performed to check the static noise value (hereinafter, simply referred to as a noise value).
  • step SB4 since the simple static noise check has been executed in step SB4, noise is reduced as compared with the conventional case.
  • step SC4 This static noise check is the same as step SC4 (see FIG. 13), but in this case, the noise value is calculated for all the wiring information files (all cells).
  • step SB9 it is determined whether the noise value is equal to or less than a limit value (threshold). If the determination result in step SB 9 is “No”, that is, if the noise value exceeds the limit value, in step SB 4, a simple static noise check is performed on some of the wiring information files. Is done.
  • Step SB4 to Step SB9 are repeated until the determination result of Step SB9 becomes "Yes".
  • step SB 9 If the determination result of step SB 9 is “Yes”, that is, if there is no error in the timing analysis result and the noise value is equal to or less than the limit value, in step SB 10, based on the arrangement and wiring of each cell, Then, manufacturing data for manufacturing the electronic circuit to be designed is created.
  • step SB4 shown in FIG. 12 the noise values of some of the electronic circuits (cells) to be designed are calculated, and the noise value is calculated. If the value exceeds the limit value, the parameters of the electronic circuit are changed by a predetermined method so that the noise value is equal to or less than the limit value, the timing of signal transmission is analyzed in step SB6, and the timing is analyzed in step SB8. Calculate the noise value for all the electronic circuits, and if the noise value exceeds the limit value in step SB9, execute step SB4 (calculate the noise value for the negative electronic circuit and change the parameters). Therefore, the design time can be shortened.
  • a program for realizing each of the above-described functions is recorded on the computer-readable recording medium 200 shown in FIG.
  • Each function may be realized by reading the recorded program into the computer 100 and executing it.
  • the computer 100 executes the CPU (Central Processing
  • ROM Read Only Memory
  • RAM Random Access
  • the CPU 110 reads the program recorded on the recording medium 200 via the reader 150 and executes the program to realize the above-described functions.
  • the recording medium 200 include an optical disk, a flexible disk, and a hard disk.
  • a noise value for a part of all the electronic circuits to be designed is calculated, and when the noise value exceeds the limit value, a predetermined method is used.
  • the parameters of the electronic circuit are changed so that the noise value is equal to or less than the limit value, the timing of signal transmission is analyzed, the noise value for all the electronic circuits is calculated, and when the noise value exceeds the limit value, Since the calculation of the noise value and the change of the parameters relating to the electronic circuit of the unit are performed, the effect of shortening the design time can be achieved.
  • the electronic circuit design program, the electronic circuit design method, and the electronic circuit design device according to the present invention are useful for setting an electronic circuit, and are particularly suitable for reducing the design time.

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Abstract

設計対象の全電子回路（セル）のうち一部の電子回路に関するノイズ値を計算し、該ノイズ値が制限値を超えた場合、所定の方法により、該ノイズ値が制限値以下となるように電子回路のパラメータ（平行区間長、平行区間隣接距離等）を変更し（簡易ノイズチェック）、全電子回路について、信号伝送のタイミングを解析し、タイミングが解析済みの全電子回路に関するノイズ値を計算し、該ノイズ値が制限値を超えた場合、簡易ノイズチェックを実行させる。

Description

電子回路設計プログラム、 電子回路設計方法および電子回路設計装置 技術分野
本発明は、 電子回路の設計、 ノイズチェックに用いて好適な電子回路設計プロ グラム、 電子回路設計方法および電子回路設計装置に関するものであり、 特に、 設計時間の短縮化を図ることができ明る電子回路設計プログラム、 電子回路設計方
1
法および電子回路設計装置に関するもの糸田である。
'
背景技術
近年、 各種電子回路の小型ィヒゃ高速ィ匕に伴い、 電子回路を設計する際のノイズ 解析とノイズ対策が重要になってきている。 従って、 従来では、 ノイズが制限値 となるように電子回路が設計されている。
第 1 6図は、 従来の電子回路設計方法を説明するフローチャートである。 ステップ S A 1では、 J T L (Register Transfer Level) 設計が行われる。 R T L設計では、 論理回路の機能的な動作をデータ信号の流れと制御信号とで記 述し、 設計対象の電子回路における論理仕様が設計される。 ，
ステップ S A 2では、 ステップ S A 1で設計された論理仕様を入力とし、 テク ノロジマッビング、 遅延時間や面積等を評価関数とした最適化処理を行レ、、 ゲー トレベルのセル （論理回路） を生成するための論理合成処理が実行される。 ステップ S A 3では、 半導体チップのサイズゃ電気的特性の最適化をめざしな がら、 半導体チップ上における各セルの概略配置を決定するためのフロアプラン 処理が実行される。
ステップ S A 4では、 ステップ S A 3で決定された概略配置に基づいて、 各セ ルが配置面に配置され、 セル間が配線される。 ステップ S A 5では、 配置された 全セルに信号を入力し、 所期のタイミングゃ周波数で信号が出力されるかという タイミング解析が行われる。 このタイミング解析には、 全セルが対象となるため、 大型計算機を用いても数日を要する。
ステップ S A 6では、 タイミング解析結果にエラーがあるか否かが判断される。 ステップ S A 6の判断結果が 「Y e S」 である場合、 すなわち、 タイミング解析 結果がエラーである場合、.ステップ S A 4では、 エラーが発生しないように再設 計され、 セルの配置や配線が変更される。 ' ステップ S A 5では、 上述と同様にして、，再設計後におけるタイミング解析が 行われる。 タイミング解析には、 大型計算機を用いても数日をさらに要する。 ス テツプ S A 6では、 タイミング解析結果にエラーがあるか否かが判断される。 ここで、 再設計のミスに起因して、 再度エラーがある場合、 ステップ S A 4で は、 セルの配置や配線が再度変更される。 以後、 ステップ S A 6の判断結果が 「 N o」 となるまで、 ステップ S A 4〜ステップ S A 6が繰り返される。
そして、 タイミング解析結果にエラーが無く、 ステップ S A 6の判断結果が 「 N o」 になると、 ステップ S A 7では、 タイミング解析済みの各セル、 配線にお けるスタティックノイズ値 (以下、 単にノイズ値と称する) をチェックするため のスタティックノイズチェックが実行される。
このスタティックノイズチェックにおいては、 配線の幅、 配線層および長さに 応じて容量値および抵抗値が計算され、 配線同士の平行区間とセル （ドライバ、 レシーバ等） の種類に応じたパラメータに基づいて、 ノイズ値が計算される。 ステップ S A 8では、 ノイズ値が制限値 （しきい値） 以下であるか否かが判断 される。 ステップ S A 8の判断結果が 「N o」 である場合、 すなわち、 ノイズ値 が制限値を超えている場合、 ステップ S A 4では、 ノイズ値が制限値以下となり、 かつタイミング解析結果にエラーが発生しないように哥設計され、 セルの配置や 配線が変更される。
ステップ S A 5では、 上述と同様にして、 再設計後におけるタイミング解析が 行われる。 タイミング解析には、 大型計算機を用いても数日をさらに要する。 ス テツプ S A 6では、 タイミング解析結果にエラーがあるか否かが判断される。 こ こで、 ステップ S A 6の判断結果が 「Ye s」 である場合、 ステップ S A 4では、 再び、 再設計され、 セルの配置や配線が変更される。
また、 ステップ S A 6の判断結果が 「No」 である場合、 ステップ S A 7では、 上述と同様にして、 再設計後におけるスタティックノイズチェックが実行される。 ステップ S A 8では、 再設計後におけるノイズ値が制限値 （しきい値） 以下であ る力否かが判断される。 ステップ S A 8の判断結果が 「No」 である場合、 すな わち、 ノイズ値が制限値を超えている場合、 ステップ SA4では、 ノイズ値が制 限値以下となり、 かつタイミング解析結果にエラーが発生しないように再設計さ れ、 セルの配置や配線が変更される。
以後、 ステップ SA8の判断結果が 「Ye s」 となるまで、 ステップ SA4〜 ステップ SA8が繰り返される。 そして、 ステップ SA8の判断結果が 「Ye s 」 、 すなわち、 タイミング解析結果にエラーが無く、 かつノイズ値が制限値以下 である場合、 ステップ S A 9では、 各セルの配置、 配線に基づいて、 設計対象の 電子回路を製造するための製造データが作成される。
特許文献 1 特開 2002— 259481号公報
ところで、 従来の電子回路設計方法においては、 設計者の経験やカンに基づい て、 ステップ S A 4でセル配置 ·配線の再設計が行われるため、 設計の手戻りが 多く、 設計時間の長時間化を招くという問題があった。 また、 従 の電子回路設 計方法においては、 処理対-象物が多いため、 全てを制限値内に収めることが困難 である。
また、 従来の電子回路設計方法においては、 第 16図に示したステップ SA5 でタイミング解析が実行された後、 ステップ SA 7でスタティックノィズチェッ クが実行される。
ここで、 タイミング解析には、 前述したように膨大な時間を要する。
しかしながら、 従来の電子回路設計方法においては、 タイミング解析結果が O Kでも、 スタティックノイズチェックで NGとなれば、 ステップ S A 4で再び、 セル配置'配線を再設計し、 再び、 膨大な時間をかけて、 タイミング解析を実行 しなければならず、 このことが、 設計時間をさらに長時間化させる要因となる。 本発明は、 上記に鑑みてなされたもので、 設計時間の短縮化を図ることができ る電子回路設計プログラム、 電子回路設計方法および電子回路設計装置を提供す ることを目的としている。 発明の開示
上記目的を達成するために、 本発明は、 コンピュータに、 設計対象の全電子回 路のうち一部の電子回路に関するノィズ値を計算し、 該ノィズ値が制限値を超え た場合、 所定の方法により、 該ノィズ値が制限値以下となるように前記電子回路 のパラメ一タを変更する簡易ノイズチェック工程と、 全電子回路について、 信号 伝送のタイミングを解析するタイミング解析工程と、 タイミングが解析済みの全 電子回路に関するノイズ値を計算し、 該ノイズ値が制限値を超えた場合、 前記簡 易ノィズチェック工程を実行させるスタティックノィズチェック工程と、 を実行 させるための電子回路設計プログラムである。
また、 本発明は、 設計対象の全電子回路のうち一部の電子回路に関するノイズ 値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方法により、 該ノイズ値 が制限値以下となるように前記電子回路のパラメ→を変更する簡易ノィズチェ ック工程と、 全電子回路について、 信号伝送のタイミングを解析するタイミング 解析工程と、 タイミングが解析済みの全電子回路に関するノイズ値を計算し、 該 ノイズ値が制限値を超えた場合、 前記簡易ノイズチヱック工程を実行させるスタ ティックノイズチェック工程と、 を含むことを特徴とする。
また、 本発明は、 設計対象の全電子回路のうち一部の電子回路に関するノイズ 値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方法により、 該ノイズ値 が制限値以下となるように前記電子回路のパラメータを変更する簡易ノィズチェ ック手段と、 全電子回路について、 信号伝送のタイミングを解析するタイミング 解析手段と、 タイミングが解析済みの全電子回路に関するノイズ値を計算し、 該 ノィズ値が制限値を超えた場合、 前記簡易ノイズチェック手段を動作させるスタ ティックノイズチェック手段と、 を備えたことを特徴とする。
かかる発明によれば、 設計対象の全電子回路のうち一部の電子回路に関するノ ィズ値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方法により、 該ノィ ズ値が制限値以下となるように電子回路のパラメータを変更し、 信号伝送のタイ ミングを解析し、 全電子回路に関するノィズ値を計算し、 該ノィズ値が制限値を 超えた場合、 一部の電子回路に関するノイズ値計算、 パラメータの変更を行わせ ることとしたので、'設計時間の短縮化を図ることができる。 図面の簡単な説明
第 1図は、 本発明にかかる一実施例の構成を示すブロック図であり、 第 2図は、 同一実施例における簡易スタティックノイズチェックの概要を説明する図であり、 第 3図は、 同一実施例における配線情報フアイルフォーマット 3 0 Fを示す図で あり、 第 4図は、 第 5図 （a ) に示したネット群 3 1を表す配線情報ファイル 3 O iを示す図であり、 第 5図は、 同一実施例におけるネット群 3 1を示す図であ り、 第 6図は、 第 7図 （ a ) に示したネット群 3 4を表す配線情報フアイル 3 0 2を示す図であり、 第 7図は、 同一実施例におけるネット群 3 4を示す図であり、 第 8図は、 第 9図 （a ) に示したネット群 3 7を表す配線情報ファイル 3 0 3を 示す図であり、 第 9図は、 同一実施例におけるネット群 3 7を示す図であり、 第 1 0図は、 同一実施例におけるチェッ 結果リスト 6 を示す図であり、 第 1 1図は、 同一実施例におけるチェック結果リスト 6 0 3を示す図であり、 第 1 2 図は、 同一実施例の動作を説明するフローチャートであり、 第 1 3図.は、 第 1 2 図に示した簡易スタティックノイズチェック処理を説明するフローチヤ一トであ り、 第 1 4図は、 第 1 3図に示した配線制約情報ファイル作成処理を説明するフ ローチャートであり、 第 1 5図は、 同一実施例の変形例の構成を示すブロック図 であり、 第 1 6図は、 従来の電子回路設計方法を説明するフローチャートである。 発明を実施するための最良の形態 以下、 図面を参照して本発明にかかる一実施例について詳細に説明する。 第 1 図は、 本発明にかかる一実施例の構成を示すプロック図である。
同図において、 電子回路設計装置 1 0は、 前述した R T L設計、 論理合成、 フ ロアプラン処理、 後述する簡易スタティックノイズチェック （第 2図参照） 、 タ ' 5 イミング解析、 スタティックノィズチェック、 製造データ作成等により電子回路 の設計を行う装置である。 - 制御部 1 1は、 設計に関する制御を行う。 この制御部 1 1の動作の詳細につい ては、 煢述する。 記憶部 1 2は、 制御部 1 1で用いられるコンピュータプロダラ ム、 各種情報、 データを記憶する。 入力部 1 3は、 キーボード、 マウス、 外部デ 10 一タ読取部等である。 出力部 1 4は、 製造データ等を外部装置へ出力する。 表示 部 1 5は、 L C D (Liquid Crystal Display) や C R T (Cathode Ray Tube) 等 である。
テクノロジ情報ファィル格納部 2 0は、 第 2図に示したテクノロジ情報ファィ ル 2 1を格納している。 テクノロジ情報フアイル 2 1は、 セル間を接続する配線
15 に必要なテクノ口ジ特性を定義するテクノ口ジ情報のファイルである。
テクノロジ情報は、 各配線層で使用可能な配線の幅、 ノイズ対策スペース値 （ ノイズ対策を考慮した場合の配線間隔の最小スペース値） 、 配線ユニット長、 配 if泉層の種類、 名称、 ノイズ値の制限値等である。
第 1図に戻り、 配線情報ファィル格納部 3 0は、 配線情報ファィルを格納して
20 レ、る。 配線情報ファイルは、 第 3図に示した配線情報ファイルフォーマット 3 0 Fに基づレ、て、 スタティックノイズチェック対象の各ネット （電子回路の最小単 位） における配線情報を定義するための配線情報のファイルである。
' ネットは、 送信側のドライバ （セル） と、 受信側のレシーバ （セル） と、 ドラ ィパとレシーバとを接続する配線とから構成されている。
25 2つのネットが隣接配置されている場合、 両配線の平行区間で一方の配線は、 他方の配線へノイズを与える。 以下では、 ノイズを与える側のネットを a g g r e s s o rネットと称する。 ノイズを受ける側のネットを V i c t i mネットと 称する。 ' 第 5図 （a) には、 ネット群 31の平面図が図示されている。 ネット群 31は、 第 5図 （b) に示した A層、 B層および C層という 3つの配線層にまたがって配 ,線されており、 a g g r e s s o rネット 32および v i c t i mネット 33力、 ら構成されている。
a g g r e s s o rネット 32は、 ドライバ 32 a (セル) と、 レシーバ 32 b (セル) と、 ドライバ 32 aとレシーバ 32 bとの間を接続する配線 32 cと から構成されており、 V i c t imネット 33に対してノイズを与える。 配線 3 2 cは、 ドライバ 32 aのピン （X) とレシーバ 32 bのピン （A) との間であ つて、 第 5図 （b) に示した B層おょぴ A層にまたがって配設されている。
第 5図 （a) に示した V i c t i mネット 33は、 ドライバ 33 a (セル） と、 レシーバ 33 b (セル） と、 ドライバ 33 aとレシーバ 33 bとの間を接続する 配線 33 cとから構成されており、 a g g r e s s o rネット 32からノィズを 受ける。 配線 33 cは、 ドライバ 33 aのピン （X) とレシーバ 33 bのピン （ A) との間であって、 第 5図 （b) に示した C層に配設されている。
第 3図に示した配線情報ファイルフォーマット 30 Fにおいて、 DVは、 配線 情報の開始を表す。 DV— ENDは、 配線情報の終了を表す。 AGRSは、 上述 した a g g r e s s o rネットに関する情報を表し、 ドライバマクロ名、 ドライ バピン名、 レシーバマクロ名、 レシーバピン名、 K I ND=ネット種別の情報で ある。
ドライバマクロ名は、 ドライパに付与された名称であり、 例えば、 ドライバ 3
2 a (第 5図 （a) 参照） の MCRDV1である。 ドライバピン名は、 ドライノく のピン名であり、 例えば、 ドライバ 32 aのピン （X) である。
レシーバマクロ名は、 レシーバに付与された名称であり、 例えば、 レシーバ 3 2 b (第 5図 (a) 参照) の MCRRV1である。 レシーバピン名は、 レシーバ
32 bのピン名であり、 例えば、 レシーバ 32 bのピン (A) である。 KI ND =ネット種別は、 a g g r e s s o rネット 32の種別 （clock信号伝送用、 電 源用等） を表し、 例えば、 clockである。
VCTMは、 上述した V i c t imネットに関する情報を表し、 ドライバマク 口名、 ドライバピン名、 レシーバマクロ名、 レシーバピン名、 KI ND=ネット 種別の情報である。
ドライバマクロ名は、 ドライバに付与された名称であり、 例えば、 ドライバ 3 3 a (第 5図 （a) 参照） の MCRDV2である。 ドライバピン名は、 ドライバ のピン名であり、 例えば、 ドライバ 33 aのピン （X) である。
レシーバマクロ名は、 レシーバに付与された名称であり、 例えば、 レシーバ 3 3 b (第 5図 （a) 参照） の MCRRV2である。 レシーバピン名は、 レシーバ 33 bのピン名であり、 例えば、 レシーバ 33 bのピン （A) である。 K I ND =ネット種別は、 V i c t i mネット 33の種別 （clock信号伝送用、 電源用等 ) を表し、 例えば、 clockである。
PARJま、 a g g r e s s o rネットの酉己線 Ψ虽、 a g g r e s s o rネットの 配線層、 V i c t i mネットの配線幅、 V i c t i mネットの配線層、 平行区間' 長 PR、 平行区間隣接距離 WD、 ドライバ一平行区間距離 DLの情報から構成さ れている。
a g g r e s s o rネットの配茅泉 Ψ畐は、 a g g r e s s o rネットの酉己!!の 1隔 であり、 例えば、 配線 32 c (第 5図 （a) 参照） の配線幅 （0. 8 Ai m) であ る。 a g g r e s s o rネットの酉己,線層は、 a g g r e s s o rネットが酉 3設さ れた酉己線層であり、 例えば、 a g g r e s s o rネット 32の B層である。
V i c t i mネットの配線幅は、 V i c t i mネットの配線の幅であり、 例え ば、 配線 33 c (第 5図 （a) 参照） の配線幅 （1. 6 μπι) である。 v i c t imネットの配線層は、 v i c t i mネットが配設された配線層であり、 例えば V i c t i mネット 33の C層である。 平行区間長 PRは、 a g g r e s s o r ネットの配線と V i c t i mネットの配線とが近接した状態で平行とされている 区間 （以下、 平行区間と称する） の長さであり、 第 5図 （a) の場合、 300 mである。 平行区間隣接距離 WDは、 上記平行区間における配線間の隣接距離であり、 第 5図 （a ) の場合、 3 μ ΐηである。 ドライバ一平行区間距離 D Lは、 a g g r e s s o rネットのドライバから平行区間までの酉己,線距離であり、 第 5図 （a ) の 場合、 2 0 0 Ai mである。
第 4図には、 第 5図 （ a ) に示したネット群 3 1を表す配線情報ファイル 3 0 が図示されている。 配線情報ファイル 3 は、 配線情報ファイルフォーマツ ト 3 O F (第 3図参照） に対応しており、 配線情報ファイル格納部 3 0に格納さ れている。
第 6図には、 第 7図 （a ) に示したネット群 3 4を表す配線情報ファイル 3 0 2が図示されている。 配線情報ファイル 3 0 2は、 配線情報ファイルフォーマツ ト 3 0 F (第 3図参照） に対応しており、 配線情報ファィル格納部 3 0に格納さ れている。
第 7図 （a ) には、 ネット群 3 4の平面図が図示されている。 ネット群 3 4は、 ： 第 7図 （b ) に示した A層、 B層および C層という 3つの配線層にまたがって配 ϋされており、 a g g r e s s o rネット 3 5およぴ V i c t i mネット 3 6力、 ら構成されている。
a g g r e s s o rネット 3 5は、 ドライノく 3 5 a (セル） と、 レシーバ 3 5 b (セル） と、 ドライバ 3 5 aとレシーバ 3 5 bとの間を接続する配線 3 5 cと から構成されており、 V i c t i mネット 3 6に対してノイズを与える。 配線 3 5 cは、 ドライバ 3 5 aのピン （X) とレシーバ 3 5 bのピン （A) との間であ つて、 第 7図 （b ) に示した B層、 C層おょぴ A層に亘つて配設されている。 第 7図 （a ) に示した V i c t i mネット 3 6は、 ドライバ 3 6 a (セル） と、 レシーバ 3 6 b (セル） と、 ドライバ 3 6 aとレシーバ 3 6 bとの間を接続する 配線 3 6 cとから構成されており、 a g g r e s s o rネット 3 5からノイズを 受ける。 配線 3 6 cは、 ドライバ 3 6 aのピン （X) とレシーバ 3 6 bのピン （ A) との間であって、 第 7図 （b ) に示した C層に配設されている。
配線 3 6 cと配線 3 5 cとは、 2つの平行区間を有している。 従って、 配線情 報ファイル 302 (第 6図参照） には、 上記 2つの平行区間に対応させて PAR が 2つ記述されている。
第 8図には、 第 9図 （ a ) に示したネット群 37を表す配線情報フアイル 30 3が図示されている。 配線情報ファイル 303は、 配線情報ファイルフォーマツ ト 3 OF (第 3図参照） に対応しており、 配線情報ファイル格納部 30に格納さ れている。
第 9図 （a) には、 ネット群 37の平面図が図示されている。 ネット群 37は、 第 9図 （b) に示した A層、 B層おょぴ C層という 3つの配線層にまたがって配 線されており、 a g g r e s s o rネット 38、 a g g r e s s o rネット 39 および V i c t i mネット 40から構成されている。
a g g r e s s o rネット 38は、 ドライバ 38 a (セノレ） と、 レシーバ 38 b (セル） と、 ドライバ 38 aとレシーバ 38 bとの間を接,镜する酉己線 38 cと から構成されており、 v i c t i mネット 40に対してノイズを与える。 配線 3
8 cは、 ドライバ 38 aのピン （X) とレシーバ 38 bのピン （A) との間であ つて、 第 9図 （b) に示した C層および B層にまたがって配設されている。
a g g r e s s o rネット 39は、 ドライバ 39 a (セノレ） と、 レシーバ 39 b (セル） と、 ドライバ 39 aとレシーバ 39 bとの間を接続する配線 39 cと から構成されており、 v i c t i mネット 40に対してノイズを与える。 配線 3
9 cは、 ドライバ 39 aのピン （X) とレシーバ 39 bのピン （A) との間であ つて、 第 9図 （b) に示した B層および A層にまたがって配設されている。
第 9図 （a) に示した V i c t i mネット 40は、 ドライバ 40 a (セル） と、 レシーバ 4 O b (セル） と、 ドライバ 40 aとレシーバ 40 bとの間を接続する 配線 40 cとから構成されており、 a g g r e s s o rネット 38および a g g r e s s o rネット 39の双方からノイズを受ける。 配線 40 cは、 ドライバ 4 O aのピン （X) とレシーバ 4 O bのピン （A) との間であって、 第 9図 （b) に示した C層に配設されている。
配線 40 cは、 配線 38 cおよび配線 39 cとの間にそれぞれ 2つの平行区間 を有している。 従って、 配線情報ファイル 3 0 3 (第 8図参照） には、 上記 2つ の平行区間に対応させて P A Rが 2つ記述されている。
ここで、 一実施例では、 全セルを配置、 配線し、 タイミング解析を実行する前 に、 第 2図に示した簡易スタティックノイズチェックが実行される。
簡易スタティックノイズチェックでは、 テクノロジ情報ファイル 2 1、 全セル のうち、 一部のセルに対応する配線情報ファイル 3 0 i等を入力として、 当該一 部のセルのノィズ値が制限値以下であるか否かのチェックが実行される。
ノイズ値が制限値を超えている場合、 ノイズ値が制限値以下となるように、 配 線情報ファイル 3 0 丄のパラメータのうちノイズ低減に効果がある平行区間隣接 距離 WD、 平行区間長 P R等に制約がかけられ、 自動的に変更される。
簡易スタティックノイズチェックでは、 配線情報ファイル 3 (^が入力された 場合、 配線情報ファイル 3 0 こ対応する配線制約情報ファイル 5 と、 チェ ック結果リスト 6 O iとが出力される。
配線制約情報フアイル 5 0 iは、 配線情報フアイル 3 0 iにつ！/、て、 ノィズ値 が制約値以下となるように平行区間隣接距離 WDや平行区間長 P Rに制約がかけ られたファイルであり、 配線情報ファイル 3 と同様のフォーマツトとされて いる。
第 1 0図に示したように、 チェック結果リスト 6 0 iは、 配線情報フアイル 3 0 に基づく、 簡易スタティックノイズチェックの結果を表すリストであり、 配 線情報フアイル名、 テクノロジ情報フアイル名、 V i c t i mネット名、 a g g r e s s o rネット名、 パラメータの制限値、 ノイズ値等である。
なお、 第 1 1図に示したチェック結果リスト 6 0 3は、 配線情報フアイノレ 3 0 3に対応している。
第 1図に戻り、 配線制約情報フ了ィル格納部 5 0は、 上述した配線制約情報フ アイノレ 5 0ェ等を格納する。
つぎに、 一実施例の動作について、 第 1 2図〜第 1 4図に示したフローチヤ一 トを参照しつつ説明する。 ステップ S B 1では、 電子回路設計装置 10の制御部 11は、 ステップ S A 1 と同様にして、 RTL設計を実行する。 ステップ SB 2では、 制御部 11は、 ス テツプ S B 1で設計された論理仕様を入力とし、 テクノロジマッピング、 遅延時 間や面積等を評価関数とした最適ィ匕処理を行い、 ゲートレベルのセル （論理回路 ) を生成するための論理合成処理を実行する。
ステップ S B 3では、 制御部 1 1は、 半導体チップのサイズゃ電気的特性の最 適化をめざしながら、 半導体チップ上における各セルの概略配置を決定するため , のフロアプラン処理を実行する。
ステップ SB 4では、 制御部 1 1は、 簡易スタティックノイズチェックを実行 する。 具体的には、 第 13図に示したステップ SC 1では、 制御部 1 1は、 全セ ルのうち一部のセルに対応する例えば、 配線情報ファイル 301 (配線情報ファ ィル 302 (第 6図参照） 、 配線情報ファイル 303 (第 8図参照） も同様） を 配線情報フ了ィル格納部 30から読み出し、 この配線情報フアイル 30丄を解釈 する。 配線情報ファイル 3 は、 例えば、 ユーザにより指定される。
ステップ S C 2では、 制御部 1 1は、 テクノロジ情報ファィル格納部 20より テクノロジ情報ファイル 21 (第 2図参照） を読み出し、 このテクノロジ情報フ アイノレ 21を角? -釈する。
ステップ SC3では、 制御部 1 1は、 ステップ S C 1およびステップ S C 2の 解釈に基づいて、 ノィズ値計算に用いられるパラメータを整理する。
ステップ S C 4では、 制御部 1 1は、 配線情報ファイル 30 iに対応するネッ ト群 31 (第 5図参照） におけるノイズ値 (Nv) を以下の （1) 式にパラメ一 ■ タを代入して計算する。
Ν V =∑ LnXKa XKb, f (∑C， L) X aagX avc · · · (1) (1) 式において、 ∑Lnは、 平行区間長の合計である。 Kaは、 V i c t i mネットにおける係数である。 Kbは、 a g g r e s s o rネットにおける係数 である。 f (∑C， L) は、 a g g r e s s o rネットのドライバから平行区間 までの配線による a g g r e s s o rネットの波形なまりを考慮した緩和関数で あり、 距離および容量から求められる。
o;agは、 a g g r e s s o rネットのドライバ係数であり、 ドライバの駆動 能力により決定される。 avcは、 v i c t i mネットのドライバ係数であり、 ドライバの駆動能力により決定される。
ステップ S C 5では、 制御部 11は、 ステップ S C 4で計算されたノィズ値 ( Nv) I 予め設定された制限値以下である力否かを判断する。 ステップ SC 5 の判断結果が 「Ye s」 である場合、 ステップ SC 6では、 制御部 11は、 チェ ック結果リスト 60丄を出力する。
一方、 ステップ S C 5の判断結果が 「N o」 である場合、 すなわち、 ノィズ値 が制限値を超えている場合、 ステップ SC 7では、 配線制約情報ファイル作成処 理を実行する。
この配線制約情報フアイル作成処理では、 上記ノィズ値が制限値以下となるよ うに、 配線情報ファイルのパラメータ （例えば、 平行区間長 PR、 平行区間隣接 距離 WD) を変更 （微調整） し、 配線制約情報ファイルを作成するための処理で ある。 パラメータを変更 （微調整） する方法としては、 例えば、 第 1の方法、 第 2の方法、 第 3の方法がある。
第 1の方法は、 平行区間隣接距離 WDを単位長さ （例えば、 l m) ずつ伸ば し、 ノイズ値を低減する方法である。 第 2の方法は、 平行区間長 PRを単位長さ (例えば、 Ι μηι) ずつ短くし、 ノイズ値を低減する方法である。 第 3の方法は、 平行区間 '隣接距離 WDを単位長さ （例えば、 1 111) ずつ伸ばすとともに、 平行 区間長 PRを単位長さ （例えば、 1 m) ずつ短くし、 ノイズ値を低減する方法 である。
なお、 一実施例においては、 ノイズ値を低減する方法としては、 上記第 1〜第 3の方法以外に、 a g g r e s s o rネットの配線幅を狭くする方法、 v i c t i mネットのドライバ駆動能力を小さくする方法、 a g g r e s s o rネットの ドライバ駆動能力を小さくする方法、 ドライバ一平行区間距離 DLを短くする方 法、 各方法を複数組み合わせる方法を適用してもよい。 配線制約情報ファィル作成処理にぉレ、て、 第 14図に示したステップ S D 1で は、 制御部 11は、 ユーザにより、 上述した第 1の方法が予め設定されているか 否かを判断する。 ステップ SD1の判断結果が 「Ye s」 である場合、 ステップ SD2では、 制御部 1 1は、 第 1の方法を実行することにより、 配線情報ファィ ル 30 における平行区間隣接距離 WDを単位長さ伸ばす。 ステップ S D 3では、 制御部 11は、 ステップ SC4 (第 13図参照） と同様にして、 変更後の平行区 間隣接距離 WDを考慮して、 ノイズ値を計算する。
ステップ SD 4では、 制御部 11は、 ステップ SD 3で計算されたノイズ値力 予め設定された制限値以下である力否かを判断する。 ステップ S D 4の判断結果 力 S 「N o」 である場合、 ステップ S D 2では、 制御部 1 1は、 配線情報フアイル 30 こおける平行区間隣接距離 WDをさらに単位長さ伸ばす。 ステップ S D 3 では、 制御部 1 1は、 ステップ SC4 (第 13図参照） と同様にして、 変更後の 平行区間隣接距離 WDを考慮して、 ノイズ値を計算する。
以後、 ステップ SD4の判断結果が 「Ye s」 となるまで、 ステップ SD2〜 ステップ SD 4が繰り返される。
そして、 ステップ SD 4の判断,結果が 「Ye s」 になると、 ステップ SD 5で は、 制御部 11は、 変更後の配線情報ファイル 3 (^に対応する配線制約情報フ アイノレ 50 を作成する。
第 13図に戻り、 ステップ S C 8では、 制御部 11は、 配線制約情報フアイル 50丄を出力するとともに、 配線制約情報ファイル格納部 50に格納する。 ステ ップ SC6では、 制御部 1 1は、 チェック結果リスト 6 (^を出力する。
一方、 第 14図に示したステップ SD 1の判断結果が 「No」 である場合、 ス テツプ S D 6では、 制御部 1 1は、 ユーザにより、 上述した第 2の方法が予め設 定されているか否かを判断する。
ステップ S D 6の判断結果が 「 Y e s」 である場合、 ステップ S D 7では、 制 御部 11は、 第 2の方法を実行することにより、 配線情報フアイル 30丄におけ る平行区間長 PRを単位長さ短くする。 ステップ SD8では、 制御部 1 1は、 ス テツプ SC4と同様にして、 変更後の平行区間長 PRを考慮して、 ノイズ値を計 算する。 ，
ステップ S D 9では、 制御部 11は、 ステップ S D 8で計算されたノィズ値が、 予め設定された制限値以下であるか否かを判断する。 ステップ S D 9の判断結果 が 「N o」 である場合、 ステップ S D 7では、 制御部 1 1は、 配線情報フアイル 30 こおける平行区間長 PRをさらに単位長さ短くする。 ステップ SD 8では、 制御部 11は、 変更後の平行区間長 PRを考慮して、 ノイズ値を計算する。
以後、 ステップ SD 9の判断結果が 「Ye s」 となるまで、 ステップ SD7〜 ステップ SD 9が繰り返される。
そして、 ステップ SD 9の判断結果が 「Ye s」 になると、 ステップ SD5で は、 制御部 11は、 変更後の配線情報ファイル 30 こ対応する配線制約情報フ アイノレ 50 iをィ乍成する。
第 13図に戻り、 ステップ SC 8では、 制御部 1 1は、 配線制約情報ファイル 50 を出力するとともに、 配線制約情報ファイル格納部 50に格納する。 ステ ップ S C 6では、 制御部 1 1は、 チェック結果リスト 60 を出力する。
一方、 第 14図に示したステップ SD 6の判断結果が 「No」 であり、 第 3の 方法が設定されている場合、 ステップ SD 10では、 制御部 11は、 第 3の方法 を実行することにより、 配線情報ファイル 30丄における平行区間隣接距離 WD を単位長さのばし、 平行区間長 PRを単位長さ短くする。 ステップ SD 11では、 制御部 11は、 ステップ S C 4と同様にして、 変更後の平行区間隣接距離 WDお よび平行区間長 PRを考慮して、 ノイズ値を計算する。
ステップ SD 12では、 制御部 11は、 ステップ SD 11で計算されたノイズ 値が、 予め設定された制限値以下であるか否かを判断する。 ステップ SD 12の 判断結果が 「No」 である場合、 ステップ SD 10では、 制御咅 [511は、 配線情 報ファイル 30丄における平行区間隣接距離 WDをさらに単位長さのばすととも に、 平行区間長 PRをさらに単位長さ短くする。 ステップ SD 11では、 制御部 11は、 変更後の平行区間隣接距離 WDおよび平行区間長 PRを考慮して、 ノィ ズ値を計算する。
以後、 ステップ S D 1 2の判断結果が 「Y e s」 となるまで、 ステップ S D 1 0〜ステップ S D 1 2が繰り返される。
そして、 ステップ S D 1 2の判断結果が 「Y e s」 になると、 ステップ S D 5 では、 制御部 1 1は、 変更後の配線情報フアイル 3 0 に対応する配線制約情報 ファイル 5 0 を作成する。
第 1 3図に戻り、 ステップ S C 8では、 制御部 1 1は、 配線制約情報ファイル 5 0 を出力するとともに、 配線制約情報ファイル格納部 5 0に格納する。 ステ ップ S C 6では、 制御部 1 1は、 チェック結果リスト 6 0 を出力する。
第 1 2図に戻り、 ステップ S B 5では、 ステップ S B 3で決定された概略配置 およびステップ S B 4で作成された配線情報ファイル （配線制約情報ファイル） に基づいて、 各セルが配置面に配置され、 セル間が配線される。
ステップ S B 6では、 配置された全セルに信号入力し、 所期のタイミングゃ周 波数で信号が出力されるかというタイミング解析が行われる。 このタイミング解 析には、 全セルが対象となるため、 大型計算機を用いても数日を要する。
ステップ S B 7では、 タイミング解析結果にエラーがある力否かが判断される。 ステップ S B 7の判断結果が 「Y e s」 である場合、 すなわち、 タイミング解析 結果がエラーである場合、 ステップ S B 5では、 エラーが発生しないように再設 計され、 セルの配置や配線が変更される。
ステップ S B 6では、 上述と同様にして、 再設計後におけるタイミング解析が 行われる。 タイミング解析には、 大型計算機を用いても数日をさらに要する。 ス テツプ S B 7では、 タイミング解析結果にエラーがあるか否かが判断される。 ここで、 再設計のミスに起因して、 再度エラーがある場合、 ステップ S B 5で は、 セルの配置や配線が再度変更される。 以後、 ステップ S B 7の判断結果が 「 N o」 となるまで、 ステップ S B 5〜ステップ S B 7が繰り返される。
そして、 タイミング解析結果にエラーが無く、 ステップ S B 7の判断結果が 「 N o」 になると、 ステップ S B 8では、 タイミング解析済みの各セル、 配線にお けるスタティックノイズ値 （以下、 単にノイズ値と称する） をチェックするため のスタティックノイズチェックが実行される。
この場合、 ステップ S B 4で簡易スタティックノィズチェックが実行済みであ るため、 従来に比べて、 ノイズが低減される。
このスタティックノイズチェックにおいては、 ステップ S C 4 (第 1 3図参照 ) と同様であるが、 この場合、 全ての配線情報ファイル （全セル） を対象とし、 ノイズ値が計算される。
ステップ S B 9では、 ノイズ値が制限値 （しきい値） 以下であるか否かが判断 される。 ステップ S B 9の判断結果が 「N o」 である場合、 すなわち、 ノイズ値 が制限値を超えている場合、 ステップ S B 4では、 一部の配線情報ファイルに対 して、 簡易スタティックノイズチェックが実行される。
以後、 ステップ S B 9の判断結果が 「Y e s」 になるまで、 ステップ S B 4〜 ステップ S B 9が繰り返される。
そして、 ステップ S B 9の判断結果が 「Y e s」 、 すなわち、 タイミング解析 結果にエラーが無く、 かつノイズ値が制限値以下である場合、 ステップ S B 1 0 では、 各セルの配置、 配線に基づいて、 設計対象の電子回路を製造するための製 造データが作成される。
以上説明したように、 一実施例によれば、 第 1 2図に示したステップ S B 4で、 設計対象の全電子回路 （セル） のうち一部の電子回路に関するノイズ値を計算し、 該ノィズ値が制限値を超えた場合、 所定の方法により、 該ノィズ値が制限値以下 となるように電子回路のパラメータを変更し、 ステップ S B 6で信号伝送のタィ ミングを解析し、 ステップ S B 8で全電子回路に関するノイズ値を計算し、 ステ ップ S B 9で該ノィズ値が制限値を超えた場合、 ステップ S B 4 (—部の電子回 路に関するノイズ値計算、 パラメータの変更） を実行させることとしたので、 設 計時間の短縮化を図ることができる。
以上本発明にかかる一実施例について図面を参照して詳述してきたが、 具体的 な構成例はこの一実施例に限られるものではなく、 本発明の要旨を逸脱しない範 囲の設計変更等があっても本発明に含まれる。
例えば、 前述した一実施例においては、 前述した各機能を実現するためのプロ グラムを第 1 5図に示したコンピュータ読み取り可能な記録媒体 2 0 0に記録し て、 この記録媒体 2 0 0に記録されたプログラムをコンピュータ 1 0 0に読み込 ませ、 実行することにより各機能を実現してもよい。
コンピュータ 1 0 0は、 上記プログラムを実行する C P U (Central
Processing Unit) 1 1 0と、 キーポード、 マウス等の入力装置 1 2 0と、 各種 データを記憶する R OM (Read Only Memory) 1 3 0と、 演算パラメータ等を記 '慮する R AM (Random Access Memory) 1 4 0と、 記録媒体 2 0 0からプログラ ムを読み取る読取装置 1 5 0と、 ディスプレイ、 プリンタ等の出力装置 1 6 0と から構成されている。
C P U 1 1 0は、 読取装置 1 5 0を経由して記録媒体 2 0 0に記録されている プログラムを読み込んだ後、 プログラムを実行することにより、 前述した各機能 を実現する。 なお、 記録媒体 2 0 0としては、 光ディスク、 フレキシブノレデイス ク、 ハードディスク等が挙げられる。
以上説明したように、 本発明によれば、 設計対象の全電子回路のうち一部の電 子回路に関するノイズ値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方 法により、 該ノィズ値が制限値以下となるように電子回路のパラメータを変更し、 信号伝送のタイミングを解析し、 全電子回路に関するノイズ値を計算し、 該ノィ ズ値が制限値を超えた場合、 一部の電子回路に関するノイズ値計算、 パラメータ の変更を行わせることとしたので、 設計時間の短縮化を図ることができるという 効果を奏する。 産業上の利用可能性
以上のように、 本発明にかかる電子回路設計プログラム、 電子回路設計方法お よび電子回路設計装置は、 電子回路の設定に対して有用であり、 特に、 設計時間 の短縮に適している。

Claims

1 . コンピュータに、
設計対象の全電子回路のうち一部の電子回路に関するノィズ値を計算し、 該ノ ィズ値が制限値を超えた場合、 所定の方法により、 該ノィズ値が制限値以下とな るように前記電子回路のパラメータを変更する簡易ノイズチェック工程と、.
全電子回路について、 信号伝青送のタイミングを解析するタイミング解析工程と、 タイミングが解析済みの全電子回求路に関するノィズ値を計算し、 該ノィズ値が
1
制限値を超えた場合、 前記簡易ノイズチ 9のェック工程を実行させるスタティックノ ィズチェック工程と、
を実行させるための電子回路設計プログラム。囲 .
2 . 前記所定の方法は、 電子回路における隣接配線の平行区間長を短くする方 法であることを特徴とする請求の範囲第 1項に記載の電子回路設計プログラム。
3 . 前記所定の方法は、 電子回路における隣接配線の平行区間の距離を伸ばす 方法であることを特徴とする請求の範囲第 1項に記載の電子回路設計プログラム。
4 . 前記所定の方法は、 電子回路における配線幅を狭くする方法であることを 特徴とする請求の範囲第 1項に記載の電子回路設計プログラム。
5 . 前記所定の方法は、 電子回路におけるドライバの駆動能力を小さくする方 法であることを特徴とする請求の範囲第 1項に記載の電子回路設計プログラム。
6 . 前記所定の方法は、 電子回路におけるドライバから、 隣接配線の平行区間 までの距離を短くする方法であることを特徴とする請求の範囲第 1項に記載の電 子回路設計プログラム。
7. 設計対象の全電子回路のうち一部の電子回路に関するノィズ値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方法により、 該ノイズ値が制限値以下 となるように前記電子回路のパラメータを変更する簡易ノイズチェック工程と、 全電子回路について、 信号伝送のタイミングを解析するタイミング解析工程と、 タイミングが解析済みの全電子回路に関するノイズ値を計算し、 該ノイズ値が 制限値を超えた場合、 前記簡易ノイズチェック工程を実行させるスタティックノ ィズチェック工程と、
を含むことを特徴とする電子回路設計方法。
8 . 前記所定の方法は、 電子回路における隣接配線の平行区間長を短くする方 法であることを特徴とする請求の範囲第 7項に記載の電子回路設計方法。
' 9 . 前記所定の方法は、 電子回路における隣接配線の平行区間の距離を伸ばす 方法であることを特徴とする請求の範囲第 7項に記載の電子回路設計方法。
1 0 . 前記所定の方法は、 電子回路における配線幅を狭くする方法であること を特徴とする請求の範囲第 7項に記載の電子回路設計方法。 1 1 . 前記所定の方法は、 電子回路におけるドライバの駆動能力を小さくする 方法であることを特徴とする請求の範囲第 7項に記載の電子回路設計方法。
1 2 . 前記所定の方法は、 電子回路におけるドライバから、 隣接配線の平行区 間までの距離を短くする方法であることを特徴とする請求の範囲第 7項に記載の 電子回路設計方法。
1 3 . 設計対象の全電子回路のうち一部の電子回路に関するノィズ値を計算し、 該ノイズ値が制限値を超えた場合、 所定の方法により、 該ノイズ値が制限値以下 となるように前記電子回路のパラメータを変更する簡易ノイズチェック手段と、 全電子回路について、 信号伝送のタイミングを解析するタイミング解析手段と、 タイミングが解析済みの全電子回路に関するノィズ値を計算し、 該ノィズ値が 制限値を超えた場合、 前記簡易ノイズチェック手段を動作させるスタティックノ ィズチェック手段と、
を備えたことを特徴とする電子回路設計装置。
1 4 . 前記所定の方法は、 電子回路における隣接配線の平行区間長を短くする 方法であることを特徴とする請求の範囲第 1 3項に記載の電子回路設計装置。
1 5 . 前記所定の方法は、 電子回路における隣接配線の平行区間の距離を伸ば す方法であることを特徴とする請求の範囲第 1 3項に記載の電子回路設計装置。 1 6 . 前記所定の方法は、 電子回路における配線幅を狭くする方法であること を特徴とする請求の範囲第 1 3項に記載の電子回路設計装置。
1 7 . '前記所定の方法は、 電子回路におけるドライバの駆動能力を小さくする 方法であることを特徴とする請求の範囲第 1 3項に記載の電子回路設計装置。
1 8 . 前記所定の方法は、 電子回路におけるドライバから、 隣接配線の平行区 間までの距離を短くする方法であることを特徴とする請求の範囲第 1 3項に記載 の電子回路設計装置。
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