JP2002092069A

JP2002092069A - クロストークを考慮した信号遅延解析方法とそれを用いた遅延改善方法及びｌｓｉ設計方法

Info

Publication number: JP2002092069A
Application number: JP2000281196A
Authority: JP
Inventors: Yoshiyuki Kawakami; 善之川上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-09-18
Filing date: 2000-09-18
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】信号遷移とタイミングを考慮してクロストー
クによる遅延への影響が大きなところを検出・改善す
る。【解決手段】信号遷移を反映したカップリング容量を
考慮して抵抗・容量ネットワークを定義し、タイミング
解析をリンクさせて遅延計算を行う。新たに求められた
タイミング解析結果を基に、再度カップリング容量を定
義して抵抗・容量ネットワークを作成し、再び遅延計算
とタイミング解析を実施する。この操作を繰り返し、遅
延変動量を検出することにより、クロストークの影響を
発生させやすい場所を特定する。また、セル配置後の概
略配線経路の決定時の抵抗・容量ネットワークを用いる
ことにより、ＬＳＩ設計の早期段階でクロストークの影
響を解析する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）の設計方法に関するものであり、特にＬＳＩ
中の配線におけるクロストークを考慮した信号遅延解析
方法とそれを用いた遅延改善方法に関するものである。

【０００２】

【従来の技術】ＬＳＩの製造技術の向上により、デバイ
スの高速化、配線幅や配線間隔の短縮化、及び配線層の
多層化が進み、回路の誤動作を引き起こす要因となるク
ロストークノイズ現象が無視できなくなってきている。
この現象は、信号が変化する場合に、配線間の容量を介
して電流が流れるときに発生する。

【０００３】クロストークノイズの影響を正確に求める
方法として、ＬＳＩ製造後にその動作試験を行う方法が
あるが、万一違反が発見された場合、設計や製造のやり
直しが必要となるため、多大なコストとＴＡＴ（turn-a
round time）がかかり過ぎる難点がある。

【０００４】そこで、レイアウト設計後に、その配線結
果を用いて配線間のカップリング容量を求め、クロスト
ークノイズを算出する方法が提案されている。例えば、
特開平１１−４０６７７号公報に開示された方法では、
同時に信号遷移する複数の隣接ネットの容量値を算出し
て、クロストークを検出する。信号遷移時間と信号遷移
方向の見積もりには、静的タイミングシミュレータを用
いる。静的に処理がなされるので、高速検出が可能とな
る。

【０００５】カップリング容量の大きさは、信号遷移の
方向によって異なる。例えば、２つの信号が同方向遷移
の場合では、ほぼゼロに近くなるが、異方向遷移の場
合、片側が定常状態であるときの容量値に比べて、ほぼ
２倍近くになる。このことは、遷移方向を正確に見積も
らないとクロストークノイズによる遅延の影響を正確に
は検出できないことになる。これらに関する報告は、"F
ull-Chip Verificationof UDSM Designs", Proceedings
of ICCAD'98, pp.453-460の中で紹介されている。

【０００６】ところで、前述の特開平１１−４０６７７
号公報の技術は容量のみに着目した方法であるが、実際
の配線には寄生抵抗が存在するため、クロストークノイ
ズの影響による遅延の変化を考えるとき、抵抗の影響を
無視するわけにはいかない。容量に加えて抵抗の影響を
加味したモデルは公知例１（"Reduced Order Macromode
l of Coupled interconnects for timing and function
al verification of sub half-micron IC designs", Pr
oceedings of ASP-DAC'98, pp.45-50）に報告されてい
る。これは、クロストークの影響を１つのマクロブロッ
クで表現し、それを用いて解析するものである。

【０００７】一方、ＬＳＩの製造技術の急激な進化はデ
ザインルールの縮小化を加速させ、結果としてＬＳＩ内
部で物理的な変化をもらたし、更に設計の困難さを増す
ことになった。例えば、回路内を信号が伝達する時間、
すなわち信号遅延時間（以下、単に「遅延時間」とい
う。）に占める配線遅延とゲート遅延の関係が、「配線
遅延＞ゲート遅延」になり、チップ設計において配線遅
延を考慮することは必須の課題となっている。これは、
トランジスタデバイスや配線パターンの寸法が小さくな
っているのに対してトランジスタの能力（例えば、ドレ
イン電流量）が変わらないためゲート遅延が小さくな
り、一方、配線遅延は配線抵抗が大きくなってきたため
に、ゲート遅延に比べて小さくならないことから起こる
ものである。そのため、配線に着目したタイミング設計
が重要なものとなっている。

【０００８】機能ブロック間配線は比較的長配線なの
で、配線遅延が大きくなる。その配線遅延を低減するこ
とは最も重要なことである。その対策として、以下の２
つが挙げられる。

【０００９】１）リピータ（遅延調整セル：バッファ）
を挿入して総遅延時間を削減する。すなわち、元々の駆
動セルではその配線全体を駆動するには弱い力なので、
それを補うためにリピータの挿入によって配線分割し、
適正な遅延を得るようにする技術である。

【００１０】２）配線幅と配線間隔を変えて長配線の遅
延を削減する。すなわち、配線幅を広げることによっ
て、実質的に配線抵抗を下げ、遅延の削減を行う。この
場合、配線容量が大きくなる場合があるので、その配線
につながる出力側のトランジスタの駆動能力を大きくす
ることも必要となる。

【００１１】１）に関する代表的なリピータ挿入アルゴ
リズムは、公知例２（"Buffer Placement in Distribut
ed RC-tree Networks for Minimal Elmore Delay", Pro
ceedings of International Symposium Circuits and S
ystems, 1990, pp.865-868）によって開示されている。
また、２）に関しては、公知例３（"Optimal Wire Sizi
ng and Buffer Insertion for Low Power and a Genera
lized Delay Model",Proceedings of IEEE Internation
al Conference on Computer-Aided Design, 1995, pp.1
38-143）に開示されている。これらに代表される遅延改
善（最小化）アルゴリズムは、回路の時間的な振る舞い
に関係なく、予め与えられた配線ＲＣネットワークを基
に、静的に処理される。

【００１２】

【発明が解決しようとする課題】まず、クロストークノ
イズに対する遅延の影響を検出するために、前述の技術
は下記の問題点を有している。

【００１３】第１の問題点は、特開平１１−４０６７７
号公報の技術では、カップリング容量の大小だけでクロ
ストーク検出を行っている点である。しかし実際、クロ
ストークが発生するとタイミングのずれが生じるため、
その影響を考慮しないと正確には遅延を求めることがで
きない。

【００１４】第２の問題点は、公知例１ではクロストー
クノイズの解析を行うために予めクロストークモデルに
基づくマクロライブラリを用意することが必要な点であ
る。

【００１５】第３の問題点は、特開平１１−４０６７７
号公報や公知例１等は、レイアウト設計完了後を対象に
しているものであり、論理設計又はレイアウト設計の初
期段階で適用できるものでないことである。すなわち、
もしクロストークノイズによる誤動作が起こり易いこと
がレイアウト設計完了後に分かったとしたら、論理設計
やレイアウトの修正をやり直すことが必要となり、結果
として設計のＴＡＴが大きくなる問題がある。

【００１６】第４の問題点は、公知例２や公知例３の遅
延改善方法がクロストークの影響を考慮したものでない
ため、たとえその方法で遅延改善を行ったとしても、ク
ロストークの影響によって誤動作を起こす可能性を残し
ていることである。

【００１７】本発明の目的は、従来と比べてより精度の
高い、クロストークの影響を考慮した信号遅延解析方法
と、それを用いた遅延改善方法及びＬＳＩ設計方法を提
供することにある。

【００１８】

【課題を解決するための手段】本発明に係る第１の信号
遅延解析方法は、遅延解析を行う対象となる配線ネット
Ｎ_tと、当該ネットＮ_tに対してある距離以内に存在する
他の配線ネットＮ_aとのクロストークを考慮して遅延解
析するとき、それら配線ネット間のカップリング容量を
各配線ネットの信号遷移を考慮して決定し、その結果を
基に遅延計算及びタイミング解析を行うことにより、ク
ロストークの影響が大きい配線ネットを検出するもので
ある。

【００１９】具体的には、本発明に係る第１の信号遅延
解析方法は、基本素子とその間を接続する配線とから構
成されるＬＳＩの設計において既に配線パターンが定義
されている場合の信号遅延解析方法であって、着目した
任意の配線ネットＮ_tと、当該配線ネットＮ_tに任意の距
離より近い位置にある他の配線ネットＮ_aとがあり、前
記配線ネットＮ_t及びＮ_aに対して寄生抵抗及び寄生容量
を定義した抵抗・容量ネットワークにおいて前記配線ネ
ットＮ_t及びＮ_aの間でカップリング容量Ｃ_j（ｊは任意
の自然数）が定義されているとき、前記カップリング容
量Ｃ_jに対してあるパラメータｋ_jを乗じた形で抵抗・容
量ネットワークを作成する第１のステップと、前記パラ
メータｋ_jを０か１か２のいずれかに初期化し、前記カ
ップリング容量Ｃ_jを対接地に置き換えて新たな抵抗・
容量ネットワークを作成する第２のステップと、前記第
２のステップで得られた抵抗・容量ネットワークから全
ての基本素子及び配線ネットの遅延時間を計算する第３
のステップと、前記第３のステップで得られた全ての基
本素子及び配線ネットの遅延時間並びに基本素子の論理
情報を基に、前記ＬＳＩのプライマリインプットからプ
ライマリアウトプットまでのタイミング解析をｉ（ｉは
２以上の自然数）回繰り返す毎に、第ｉ回目のタイミン
グ解析ＴＡ_iを行う第４のステップと、ｉ−１回目とｉ
回目のタイミング解析結果ＴＡ_iとＴＡ_i-1とを比較する
第５のステップと、前記配線ネットＮ_tにおける信号遷
移状態とその開始時刻と遅延時間とを表す組情報を求め
る第６のステップと、前記第６のステップで求めた組情
報を基に、前記配線ネットＮ _tの信号遷移期間における
配線ネットＮ_t及びＮ_aの各々の信号遷移状態に応じて前
記パラメータｋ_jを更新して、新たな抵抗・容量ネット
ワークを作成する第７のステップと、前記第４から第７
のステップをｉ回だけ繰り返した時点で、その回に求め
た遅延時間とその前の回で求めた遅延時間との差が任意
の指定値よりも大きいとき、前記配線ネットＮ_tを、ク
ロストークの影響を受け易いクリティカルネットとして
検出する第８のステップとを備えたものである。

【００２０】本発明に係る第１の遅延改善方法は、クロ
ストークの影響を考慮した形で最適化を行うものであ
る。その方法は、上記第１の信号遅延解析方法を基に、
ネット間の信号遷移を考慮したカップリング容量を取り
入れた抵抗・容量ネットワークを用いて遅延解析をし、
その結果を使って、バッファ挿入、対象ネットの配線幅
の拡大や隣接する配線との間隔の拡大、その配線が存在
する配線層を変えること、その配線ネットを駆動するト
ランジスタの能力を変えることのいずれか、又はそれら
の組み合わせによってなされる。

【００２１】本発明に係る第２の信号遅延解析方法は、
レイアウト設計における論理セル配置が終わった段階で
概略配線を決定する際に、配線ネット間のクロストーク
の影響をある縦横に区切られた矩形スロット内の配線の
有無によって区別し、それを基に上記第１の信号遅延解
析方法でクロストークの影響が大きい配線ネットをクリ
ティカルネットとして検出するものである。

【００２２】本発明に係る第２の遅延改善方法は、上記
第２の信号遅延解析方法で検出されたクリティカルネッ
トの概略配線経路を当該クリティカルネットと同一の矩
形スロットに存在しない他のネットの経路に変更するこ
とにより、クロストークの影響を低減するものである。

【００２３】また、本発明に係るＬＳＩ設計方法は、論
理設計からレイアウト設計へとトップダウンに設計を行
う方法であって、論理設計が完了した後、論理セルを配
置し、その間を配線するレイアウト設計を行うとき、配
線経路を決定する概略配線ステップにおいて上記第２の
遅延改善方法を採用し、その後詳細配線を行った後に、
最終的なタイミング決定を行うときに上記第１の遅延改
善方法を採用することとしたものである。

【００２４】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態を図１〜図１２を参照しながら説明する。

【００２５】図１は、本発明の第１の実施形態における
クロストークを考慮した信号遅延解析方法を実現するフ
ロー図である。本方法は、８つのステップＳ１〜Ｓ８か
らなる。

【００２６】図２の回路図を例に挙げて説明する。図２
において、５０１から５０６は論理セルを表している。
セル５０１からセル５０２に向かって信号が流れるもの
と仮定し、その間に配線ネット５０７が存在する。本実
施形態では、この配線ネット５０７に関するクロストー
クを考慮した信号遅延の解析について説明する。

【００２７】ここでは、配線ネット５０７に隣接して他
の配線ネット５０８、５０９があるものとする。配線ネ
ット５０８はセル５０３からセル５０４に、配線ネット
５０９はセル５０５からセル５０６にそれぞれ接続され
ており、また、図２中の矢印の方向に信号が流れるもの
と仮定する。

【００２８】まず、ステップＳ１で図２の論理セル及び
配線のパターンから寄生抵抗及び寄生容量の抽出を行
い、抵抗・容量ネットワークを作成する。

【００２９】図３及び図４は、ある回路で寄生抵抗容量
抽出を行った結果を示している。図３は、２つのネッ
ト、パスＡ→Ｂ→Ｃ→ＤとパスＥ→Ｆ→Ｇ→Ｈとの間に
２つのカップリング容量が定義されていることを示して
いる。図４は、このネットワークをある記述で表現した
ものである。左端の列にある文字の先頭が“Ｃ”のと
き、その行は容量に関する定義であり、先頭が“Ｒ”の
とき、抵抗に関する定義である。例えば、１行目のＣ１
によれば、ノードＡとグラウンド間の容量として、Ｃ_a
［ｆＦ］が付いている。また、１１行目のＲ１によれ
ば、ノードＡとノードＢの間に抵抗Ｒ_abが与えられてい
る。カップリング容量はＣ３とＣ６の行で定義されてい
る。ステップＳ１では、このカップリング容量値（図４
では、Ｃ_bf［ｆＦ］とＣ_cg［ｆＦ］）に対してあるカッ
プリング容量パラメータ（カップリング係数）ｋ_jを与
える。４列目のｋ₁×Ｃ_bf［ｆＦ］とｋ₂×Ｃ_cg［ｆＦ］
とはそれを示している。

【００３０】このような操作を図２に対して施した結果
を図５に示す。配線ネット５０７に対して任意の間隔で
他の配線ネットが存在する場合、その配線パターン間に
カップリング容量を発生させる。図２では、区間１と区
間２と区間３がその場合に対応している。

【００３１】例えば、区間１では、ノードＮ₁とノード
Ｎ₇との間にカップリング容量Ｃ₁₇を、ノードＮ₂とノー
ドＮ₈との間にカップリング容量Ｃ₂₈をそれぞれ定義す
る。また、上記と同様にしてカップリング容量パラメー
タｋ_jを与える。

【００３２】同様にして、区間２では、ノードＮ₃とノ
ードＮ₁₁との間にカップリング容量Ｃ₃₁₁を、ノードＮ₄
とノードＮ₁₂との間にカップリング容量Ｃ₄₁₂を、区間
３では、ノードＮ₅とノードＮ₉との間にカップリング容
量Ｃ₅₉を、ノードＮ₆とノードＮ₁₀との間にカップリン
グ容量Ｃ₆₁₀を各々定義する。

【００３３】次に、ステップＳ２によって、生成された
抵抗・容量ネットワークにおけるカップリング容量パラ
メータｋ_jに対して、０か１か２を与え、抵抗・容量ネ
ットワークを更新する。この意味は、次のとおりであ
る。すなわち、ｋ_j＝０なら、カップリング容量はゼロ
となるので、クロストークによる相互配線ネットの影響
は無い状態と等しくなるため、回路実動作から考える
と、（楽観的な）理想的な状態である。逆に、ｋ_j＝２
なら、カップリング容量は２倍となるので、クロストー
クによる相互配線ネットの影響が大きく見積もられるた
め、回路実動作から考えると、悲観的な見積もりとな
る。ｋ_j＝１は、その間に位置しているのでクロストー
クによる相互配線ネットの影響を適度に模擬しており、
実動作により近い状態といえる。したがって、ｋ_j＝１
が推奨である。

【００３４】パラメータｋ_jが割り当てられたら、カッ
プリング容量は、対接地容量として書き直す。図６はそ
の結果を示している。ここでは、パラメータｋ₁〜ｋ₆を
いずれも１としている。

【００３５】次に、この更新された抵抗・容量ネットワ
ークと全セル（基本素子）に対して、ステップＳ３で遅
延時間を計算する。遅延計算方法は、任意の方法でよ
い。その計算手法としては、Ｅｌｍｏｒｅ法（Journal
of Applied Physics, 1948, pp.55-63）、ＲＰＨ法（IE
EE Trans. Computer-Aided Design, 1983, pp.202-21
1）、ＡＷＥ法（IEEE Trans. Computer-Aided Design,
1990, pp.352-366）等が代表的なものである。

【００３６】図７は、図２の遅延計算の結果を示してい
る。この例では、内部セル遅延は全てｔ_d＝２の場合を
示している。また、配線遅延は、配線ネット５０７がｔ
_d＝８、配線ネット５０８はｔ_d＝７、配線ネット５０９
はｔ_d＝３であるものとする。

【００３７】更に、ステップＳ４でステップＳ３から得
られた結果を基にタイミング解析を行う。このとき、回
路全体に対してプライマリインプットからプライマリア
ウトプットまでの解析を行う。図８は、図２のタイミン
グ解析の結果を示している。この例では、セル５０１、
５０３、５０５の入力信号到達時刻をそれぞれ０、２、
３としている。各セル５０１から５０２、セル５０３か
ら５０４、セル５０５から５０６の遅延分布を、セル５
０１の入力信号が到達する時刻を基準に時間軸を合わせ
て表現すると、図９となる。ここで重要なことは、配線
ネット５０７の信号遷移が時刻２から時刻１０の間で起
こっており、その遷移期間に配線ネット５０８及び５０
９の信号遷移が含まれていることである。すなわち、配
線ネット５０７はそれら２つの配線ネット５０８及び５
０９からクロストークの影響を受ける可能性があること
を意味する。

【００３８】このステップＳ４は、次に続くステップＳ
５からステップＳ７を通じて、２回以上実行する。ここ
で、実行結果をタイミング解析結果の集合ＴＡ_iと表
し、例えば１回目はｉ＝１とする。解析結果とは、例え
ば、各セルの端子毎に到達する信号遅延時間の結果等で
ある。

【００３９】次に、ステップＳ５でタイミング解析の結
果の比較を行う。比較は、タイミング解析結果の集合Ｔ
Ａ_i-1とＴＡ_iで行う。ただし、１回目はｉ＝１なのでＴ
Ａ₀が存在しないため、比較は行わない。

【００４０】ステップＳ６で、タイミング解析結果ＴＡ
_iを基に配線ネットにおける信号遷移状態とその開始時
刻とその遅延時間とを再び求める。それらの項目を組情
報Ｑ（信号遷移状態、開始時刻、遅延時間）とする。図
１０に、図２におけるセル５０１、５０３、５０５の出
力側ピンの信号遷移状態を示している。例えば、セル５
０１の出力信号波形は立ち上がりである。各配線ネット
の入力側に対して、組情報Ｑ₅₀₁、組情報Ｑ₅₀₃、組情報
Ｑ₅₀₅は図示のとおりである。

【００４１】次に、ステップＳ７で、各組情報Ｑを基に
カップリング容量パラメータｋ_jを更新し、新たな抵抗
・容量ネットワークを作成する。ｋ_jの更新ルールを図
１１に示す。ここでは７つのルールがある。ルール
（ａ）によれば、２つの配線ネットの信号遷移状態がと
もに立ち上がり波形のとき、ｋ_j＝０とする。ルール
（ｂ）によれば、２つの配線ネットの信号遷移状態がと
もに立ち下がり波形のとき、同様にｋ_j＝０とする。ル
ール（ｃ）によれば、一方が立ち上がり波形、他方が立
ち下がり波形のとき、ｋ_j＝２とする。ルール（ｄ）〜
（ｇ）によれば、２つの配線ネットのうち片側の配線ネ
ットの信号遷移がない場合、すなわち２つの配線ネット
の各信号遷移期間に重なりがない場合には、ｋ_j＝１と
する。

【００４２】これらのルールを図１０に適用したとき、
区間１はｋ₁＝ｋ₂＝０、区間２はｋ ₃＝ｋ₄＝２、区間３
はｋ₅＝ｋ₆＝０となる。最終結果を図１２に示す。

【００４３】再び、ステップＳ４に戻って、ステップＳ
４からステップＳ７を任意回数ｉだけ繰り返す。タイミ
ング解析結果は、その都度ＴＡ₂、ＴＡ₃、Ｔ
Ａ₄、．．．と増える。ステップＳ５では、隣り合うタ
イミング解析結果の組み合わせＴＡ_i-1とＴＡ_iとを比較
し、タイミング変化を記録する。ステップＳ５で各セル
に到達する時刻を比較してその変化量が大きい（タイミ
ング変化が大きい）とき、それにつながる配線ネットを
特定する。それをステップＳ８によって、遅延解析結果
とともに出力する。

【００４４】以上により、ステップＳ４からステップＳ
７によって、クロストークの影響を考慮した遅延計算を
行い、その変動をステップＳ８で検出することにより、
クロストークの影響が大きい配線ネットを特定すること
ができる。

【００４５】（第２の実施形態）図１３は、本発明の第
２の実施形態における長距離配線ネットのクロストーク
を考慮した遅延改善方法を実現するフロー図である。本
方法は５つのサブステップＳ１０ａ〜Ｓ１０ｅを含む１
１ステップＳ１〜Ｓ１１からなる。

【００４６】この方法は、第１の実施形態で得られた
（ステップＳ８による）遅延解析結果に基づいて遅延改
善を行うことを基本とする。遅延改善を行う対象となる
配線ネットは当然タイミング違反のパス上にあるネット
であるが、そのときの抵抗・容量ネットワークはステッ
プＳ８の遅延解析結果のうち、そのネットの総容量値が
最大であるときのものを用いる（容量最大の抵抗・容量
ネットワーク採用ステップ＝ステップＳ９）。これによ
って、タイミングを考慮して、遅延最大でかつクロスト
ークが発生しやすい最悪の組み合わせを模擬することが
可能となる。

【００４７】タイミング改善ステップＳ１０では、配線
ネットを駆動するセルのトランジスタ能力の変更（ステ
ップＳ１０ａ）、バッファ挿入（ステップＳ１０ｂ）、
配線幅拡大（ステップＳ１０ｃ）、配線間隔拡大（ステ
ップＳ１０ｄ）、配線層変更（ステップＳ１０ｅ）を行
う。ステップＳ１０ａ及びＳ１０ｂは配線ネットに流れ
る信号の伝達時間を変える意味があり、ステップＳ１０
ｃ〜Ｓ１０ｅは、カップリング容量値自体を低減するこ
とにより、クロストークの影響を少なくするものであ
る。改善ステップＳ１０の実行後にタイミング違反が残
っている場合には、ステップＳ１１からステップＳ１へ
戻る。

【００４８】図１４はバッファ３１とバッファ３２との
間にある配線ネットの遅延改善についての例である。こ
の配線ネットに隣接して３つの配線ネットが存在し、各
々とカップリング容量があるものと仮定する。

【００４９】ステップＳ１からステップＳ８によって得
られた抵抗・容量ネットワークのうち、最大容量のネッ
トワークを抽出する。それが遅延改善のための基となる
抵抗・容量ネットワークとなる。そのネットワークに対
して、まずバッファ挿入による遅延改善を考える。この
ときのバッファ挿入位置候補を図１５に点線の丸で示し
ている。最適化の方法は問わない。例えば、前出の公知
例２や公知例３を用いてもよい。

【００５０】図１５で真中の丸の候補位置が選択された
ら、図１６のようにバッファ３３を挿入することとな
る。それと同時に、バッファ３１、３２間の配線へのク
ロストークの影響を考慮して、例えばバッファ３１のト
ランジスタ駆動能力の変更や、バッファ３１とバッファ
３２との間の配線層の変更を行う。その理由は、以下の
とおりである。すなわち、クロストークの影響を受ける
のは同時変化のときである。バッファ３３とバッファ３
２との間の配線については、バッファ３３に信号が到達
する時刻がこの遅延改善によって変更されているため
に、再度タイミング解析を行わないと正確なことは分か
らない。したがって、この場合の改善は特に行わない。
それに対して、バッファ３１の入力信号到達時刻はバッ
ファ３３を挿入したとしても変更がないため、バッファ
３１とバッファ３３との間の配線は依然としてクロスト
ークの影響を受ける可能性が残る。そこで、バッファ３
１とバッファ３３との間の信号タイミングを変化させる
ために、トランジスタ能力や配線層を変更することにす
る。

【００５１】この改善によるタイミング変化を再度評価
するために、図１３に示すようにステップＳ１１からス
テップＳ１へ戻る。その後、バッファ３３とバッファ３
２との間の配線ネットに対してステップＳ１０でタイミ
ング改善の要求があるとき、今度はその間の改善を実施
する。これによって、タイミング改善とともにクロスト
ークの影響を低減することができる。その結果を図１７
に示す。

【００５２】以上によれば、遅延改善時にクロストーク
の影響を考慮した最適化が可能となる。

【００５３】（第３の実施形態）本発明の第３の実施形
態を図１８〜図２０を参照しながら説明する。

【００５４】図１８は本発明の第３の実施形態における
概略配線時のクロストークを考慮した信号遅延解析方法
を実現するフロー図である。本方法は１０ステップＳ２
１〜Ｓ３０からなる。ＬＳＩを設計するときの１手法で
あるスタンダードセル（標準論理セル）方式ブロックの
作成を例にとって説明する。

【００５５】図１９（ａ）では、スタンダードセル方式
ブロックの初期フロアプランに対して、既にスタンダー
ドセルが割り当てられているものとする。同図では４行
の領域があり、２０個のセルが配置されているものとす
る。このうち４個のセル２１〜２４に着目する。

【００５６】まず、ステップＳ２１でこのブロックを縦
横の直線によって仮想的に領域の矩形スロット分割を行
う。この例の場合、図１９（ｂ）に示すように２０（＝
４×５）個のます目ができた。

【００５７】次に、ステップＳ２２で概略配線経路の決
定を行う。ここで、経路は格子のます目の中を通過する
ものとする。その結果の例を図１９（ｃ）に示してい
る。図示のように２つのネットが同じスロットを通過し
ているものとする。

【００５８】次に、ステップＳ２３でカップリング容量
パラメータを含んだ抵抗・容量ネットワークを作成す
る。このステップＳ２３は上記ステップＳ１とは次の点
で異なる。１点目、抵抗・容量値はこの場合、概略配線
経路しか求められていないので正確ではないが、単位長
さに対する容量とシート抵抗に基づいて、矩形スロット
や物理的なセル位置の関係から求めることができる。こ
のステップではその計算結果を使う。もう１つ異なる点
は、概略配線経路では相対的な位置関係が定まっていな
いため、配線ネットの隣接関係を正確に求めることがで
きない。そのため、上記ステップＳ１では求めることが
できた距離に基づく隣接関係が定義できない。そこで、
このステップＳ２３では、同一矩形スロットに入るもの
は隣接とみなす。例えば、図１９（ｄ）で斜線が施され
ている２つの矩形スロットは、各々２つの概略配線経路
が属する部分である。これらの部分に関しては、それら
２つの配線ネットは隣接しているものと解釈し、カップ
リング容量を定義する。

【００５９】カップリング容量値自体は、２つの配線が
最小間隔で隣接したときに発生する容量値を代表して用
いる。その結果、図２０のような抵抗・容量ネットワー
クとして表現できる。

【００６０】よって、それ以下の手順は、第１の実施形
態と同じ手順を適用することができ、クロストークの影
響を考慮したタイミング解析が可能となる。以下の説明
は省略する。

【００６１】（第４の実施形態）図２１は、本発明の第
４の実施形態における概略配線時のクロストークを考慮
した遅延改善方法を実現するフロー図である。本方法は
２つのサブステップＳ３１ａ〜Ｓ３１ｂを含む１２ステ
ップＳ２１〜Ｓ３２からなる。

【００６２】この方法は、第３の実施形態で得られた
（ステップＳ３０による）遅延解析結果に基づいて遅延
改善を行うことを基本とする。クロストーク改善ステッ
プＳ３１では、概略配線経路の変更（ステップＳ３１
ａ）や、必要ならセル配置の変更（ステップＳ３１ｂ）
を行う。それでもクロストークの改善が不十分である場
合には、ステップＳ３２からステップＳ２３へ戻る。こ
れにより、クロストークの影響の大きい配線ネット数を
低減することが可能となる。

【００６３】以上によれば、セル配置後の概略配線経路
の決定時にクロストークの影響を考慮した遅延解析が可
能となるため、ＬＳＩ設計の早期段階でその影響に対し
て低減の対策を打つことが可能となる。

【００６４】（第５の実施形態）本発明の第５の実施形
態におけるクロストークを考慮したＬＳＩ設計方法につ
いて説明する。

【００６５】このＬＳＩ設計方法は、先に説明した第１
から第４の実施形態の組み合わせによって実現する。ま
ず、論理セルの配置を行った後、概略配線経路決定時に
カップリング容量パラメータを含んだ抵抗・容量ネット
ワークを用いてクロストークの影響を解析する（第３の
実施形態）。その結果、影響が大と思われる配線ネット
を特定し、それらを低減するように概略配線経路の変更
又はセルの配置変更を行う（第４の実施形態）。この最
適化によって、詳細配線より前の段階でクロストークの
影響を低減する効果が期待できる。

【００６６】次に、詳細配線を行った後、実配線パター
ンに基づいた寄生抵抗容量抽出結果によるカップリング
容量パラメータを含んだ抵抗・容量ネットワークを用い
て、遅延解析を行う（第１の実施形態）。この遅延解析
によって得られた結果を基に、クロストークの影響によ
る遅延の変動が見つかった場合は、論理変更、トランジ
スタ駆動能力の変更、配線パターンの変更等を行って、
タイミングの差を生じさせてその影響を抑える。更にタ
イミング違反の配線ネットに対して、回路のタイミング
を考慮してカップリング容量が最大となる抵抗・容量ネ
ットワークを使ってトランジスタ能力の変更をはじめと
する遅延改善方法（第２の実施形態）を適用し、タイミ
ング改善を実施する。

【００６７】以上によれば、セル配置から詳細配線の完
了まで一貫して、カップリング容量を考慮した抵抗・容
量ネットワークを使って遅延改善を施すことにより、Ｌ
ＳＩ設計において一貫したクロストーク解析とその改善
が実施できる。

【００６８】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、信号遷移を考慮したカップリング容量を反映した抵
抗・容量ネットワークを定義して、クロストークの影響
を考慮した遅延計算を行い、その変動を検出することに
より、クロストークの影響を発生させやすい配線ネット
を特定することができる。更に、詳細配線後の遅延改善
時にクロストークの影響を考慮した最適化が可能とな
る。

【００６９】また、セル配置後の概略配線経路の決定時
にクロストークの影響を考慮した遅延解析が可能となる
ため、ＬＳＩ設計の早期段階でその影響に対して低減の
対策を打つことが可能となる。

【００７０】また、セル配置から詳細配線の完了まで一
貫して、カップリング容量を考慮した抵抗・容量ネット
ワークを使うことにより、ＬＳＩ設計において一貫した
クロストーク解析とその改善が実施できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る信号遅延解析方
法を示すフロー図である。

【図２】図１の方法を説明するための回路図である。

【図３】カップリング容量パラメータを含んだ抵抗・容
量ネットワークの例である。

【図４】図３のリスト表現である。

【図５】図２に対するカップリング容量パラメータを含
んだ抵抗・容量ネットワークの例である。

【図６】図５に対してカップリング容量を対接地に変換
した場合の例である。

【図７】図２の遅延計算の途中結果である。

【図８】図２の遅延計算の最終結果である。

【図９】図８のタイムチャート表現である。

【図１０】図２のタイミング解析結果である。

【図１１】（ａ）〜（ｇ）はカップリング容量パラメー
タを求めるときのルールである。

【図１２】図５に対して図１１のルールを適用したとき
の例である。

【図１３】本発明の第２の実施形態に係る遅延改善方法
を示すフロー図である。

【図１４】図１３中のタイミング改善ステップの説明図
である。

【図１５】図１３中のタイミング改善ステップの他の説
明図である。

【図１６】図１３中のタイミング改善ステップの更に他
の説明図である。

【図１７】図１３中のタイミング改善ステップの更に他
の説明図である。

【図１８】本発明の第３の実施形態に係る信号遅延解析
方法を示すフロー図である。

【図１９】（ａ）〜（ｄ）は図１８の方法の説明図であ
る。

【図２０】図１８の方法の他の説明図である。

【図２１】本発明の第４の実施形態に係る遅延改善方法
を示すフロー図である。

【符号の説明】

Ｓ１カップリング容量パラメータｋ_jを含んだ抵抗・
容量ネットワークの作成ステップＳ２ｋ_j＝０又は１又は２で対接地容量化した抵抗・
容量ネットワークの作成ステップＳ３全基本素子及び配線の遅延時間の計算ステップＳ４プライマリインプットからプライマリアウトプッ
トまでのタイミング解析ＴＡ_iステップＳ５前のＴＡ_i-1と現在のＴＡ_iの結果の比較ステップＳ６全配線に対する組情報Ｑ（信号遷移状態、開始時
刻、遅延時間）の計算ステップＳ７カップリング容量パラメータｋ_jを更新した抵抗
・容量ネットワークの作成ステップＳ８遅延解析結果の出力ステップＳ９最大容量の抵抗・容量ネットワークの採用ステッ
プＳ１０タイミング改善ステップＳ２１矩形スロット領域分割ステップＳ２２概略配線経路の決定ステップＳ２３矩形スロット領域に基づいたカップリング容量
パラメータｋ_jを含んだ抵抗・容量ネットワークの作成
ステップＳ２４ｋ_j＝０又は１又は２で対接地容量化した抵抗
・容量ネットワークの作成ステップＳ２５全基本素子及び配線の遅延時間の計算ステップＳ２６プライマリインプットからプライマリアウトプ
ットまでのタイミング解析ＴＡ_iステップＳ２７前のＴＡ_i-1と現在のＴＡ_iの結果の比較ステッ
プＳ２８全配線に対する組情報Ｑ（信号遷移状態、開始
時刻、遅延時間）の計算ステップＳ２９カップリング容量パラメータｋ_jを更新した抵
抗・容量ネットワークの作成ステップＳ３０遅延解析結果の出力ステップＳ３１クロストーク改善ステップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｃ

Claims

【特許請求の範囲】

【請求項１】基本素子とその間を接続する配線とから
構成されるＬＳＩの設計において既に配線パターンが定
義されている場合の信号遅延解析方法であって、着目した任意の配線ネットＮ_tと、当該配線ネットＮ_tに
任意の距離より近い位置にある他の配線ネットＮ_aとが
あり、前記配線ネットＮ_t及びＮ_aに対して寄生抵抗及び
寄生容量を定義した抵抗・容量ネットワークにおいて前
記配線ネットＮ _t及びＮ_aの間でカップリング容量Ｃ
_j（ｊは任意の自然数）が定義されているとき、前記カ
ップリング容量Ｃ_jに対してあるパラメータｋ_jを乗じた
形で抵抗・容量ネットワークを作成する第１のステップ
と、前記パラメータｋ_jを０か１か２のいずれかに初期化
し、前記カップリング容量Ｃ_jを対接地に置き換えて新
たな抵抗・容量ネットワークを作成する第２のステップ
と、前記第２のステップで得られた抵抗・容量ネットワーク
から全ての基本素子及び配線ネットの遅延時間を計算す
る第３のステップと、前記第３のステップで得られた全ての基本素子及び配線
ネットの遅延時間並びに基本素子の論理情報を基に、前
記ＬＳＩのプライマリインプットからプライマリアウト
プットまでのタイミング解析をｉ（ｉは２以上の自然
数）回繰り返す毎に、第ｉ回目のタイミング解析ＴＡ_i
を行う第４のステップと、ｉ−１回目とｉ回目のタイミング解析結果ＴＡ_iとＴＡ
_i-1とを比較する第５のステップと、前記配線ネットＮ_tにおける信号遷移状態とその開始時
刻と遅延時間とを表す組情報を求める第６のステップ
と、前記第６のステップで求めた組情報を基に、前記配線ネ
ットＮ_tの信号遷移期間における配線ネットＮ_t及びＮ_a
の各々の信号遷移状態に応じて前記パラメータｋ_jを更
新して、新たな抵抗・容量ネットワークを作成する第７
のステップと、前記第４から第７のステップをｉ回だけ繰り返した時点
で、その回に求めた遅延時間とその前の回で求めた遅延
時間との差が任意の指定値よりも大きいとき、前記配線
ネットＮ_tを、クロストークの影響を受け易いクリティ
カルネットとして検出する第８のステップとを備えたこ
とを特徴とする信号遅延解析方法。
【請求項２】請求項１記載の信号遅延解析方法で検出
されたクリティカルネットの遅延改善方法であって、前記第７のステップで繰り返し得られた抵抗・容量ネッ
トワークのうち、最大の遅延時間を導いた抵抗・容量ネ
ットワークを採用する第９のステップと、前記第９のステップで採用した抵抗・容量ネットワーク
を基に、前記クリティカルネットとして検出された配線
ネットＮ_tの遅延を最小化するために、当該配線ネット
Ｎ_tへのバッファ挿入、当該配線ネットＮ_tの配線幅の拡
大、当該配線ネットＮ_tに隣接する配線との間隔の拡
大、当該配線ネットＮ_t又は隣接配線が存在する配線層
の変更、当該配線ネットＮ_tを駆動するトランジスタの
能力の変更のいずれか、又はそれらの組み合わせを実施
する第１０のステップとを更に備え、前記第１０のステップで変更された配線ネットＮ_tに対
して再び前記第１から第１０のステップを、タイミング
違反が解消されるまで繰り返して行うことを特徴とする
遅延改善方法。
【請求項３】基本素子とその間を接続する配線とから
構成されるＬＳＩの設計において配線パターンが仮想的
にしか定義されていない場合の信号遅延解析方法であっ
て、最終的にでき上がるＬＳＩ全体をいくつかの矩形スロッ
トに分割する第１のステップと、前記第１のステップで求めた矩形スロットを通過する配
線経路を仮想的に定義する第２のステップと、着目した任意の配線ネットＮ_tと、当該配線ネットＮ_tが
属する矩形スロットの中に存在する他の配線ネットＮ_a
とがあり、前記配線ネットＮ_t及びＮ_aに対して仮想的に
寄生抵抗及び寄生容量を定義した抵抗・容量ネットワー
クにおいて前記配線ネットＮ_t及びＮ_aの間でカップリン
グ容量Ｃ_j（ｊは任意の自然数）が定義されていると
き、前記カップリング容量Ｃ_jに対してあるパラメータ
ｋ_jを乗じた形で抵抗・容量ネットワークを作成する第
３のステップと、前記パラメータｋ_jを０か１か２のいずれかに初期化
し、前記カップリング容量Ｃ_jを対接地に置き換えて新
たな抵抗・容量ネットワークを作成する第４のステップ
と、前記第４のステップで得られた抵抗・容量ネットワーク
から全ての基本素子及び配線ネットの遅延時間を計算す
る第５のステップと、前記第５のステップで得られた全ての基本素子及び配線
ネットの遅延時間並びに基本素子の論理情報を基に、前
記ＬＳＩのプライマリインプットからプライマリアウト
プットまでのタイミング解析をｉ（ｉは２以上の自然
数）回繰り返す毎に、第ｉ回目のタイミング解析ＴＡ_i
を行う第６のステップと、ｉ−１回目とｉ回目のタイミング解析結果ＴＡ_iとＴＡ
_i-1とを比較する第７のステップと、前記配線ネットＮ_tにおける信号遷移状態とその開始時
刻と遅延時間とを表す組情報を求める第８のステップ
と、前記第８のステップで求めた組情報を基に、前記配線ネ
ットＮ_tの信号遷移期間における配線ネットＮ_t及びＮ_a
の各々の信号遷移状態に応じて前記パラメータｋ_jを更
新して、新たな抵抗・容量ネットワークを作成する第９
のステップと、前記第６から第９のステップをｉ回だけ繰り返した時点
で、その回に求めた遅延時間とその前の回で求めた遅延
時間との差が任意の指定値よりも大きいとき、前記配線
ネットＮ_tを、クロストークの影響を受け易いクリティ
カルネットとして検出する第１０のステップとを備えた
ことを特徴とする信号遅延解析方法。
【請求項４】請求項３記載の信号遅延解析方法で検出
されたクリティカルネットの概略配線経路を当該クリテ
ィカルネットと同一の矩形スロットに存在しない他のネ
ットの経路に変更することにより、クロストークの影響
を低減することを特徴とする遅延改善方法。
【請求項５】論理設計からレイアウト設計へとトップ
ダウンに設計を行うＬＳＩ設計方法であって、論理設計が完了した後、論理セルを配置し、その間を配
線するレイアウト設計を行うとき、配線経路を決定する
概略配線ステップにおいて請求項４記載の遅延改善方法
を採用し、その後詳細配線を行った後に、最終的なタイミング決定
を行うときに請求項２記載の遅延改善方法を採用するこ
とを特徴とするＬＳＩ設計方法。