JP2008027302A - レイアウト評価装置 - Google Patents
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Abstract
【解決手段】上記課題を解決するために、レイアウト評価装置10に、第1の個別指標値を生成する第1の個別指標値生成部11と、第2の個別指標値を生成する第2の個別指標値生成部12と、第2の個別指標値から第2の指標値を算出する評価式であって第2の指標値とそのブロックサイズとが相関関係を持つ評価式を生成する相関関係抽出部13と、第2の指標値とそのブロックサイズとが相関関係を有する範囲を特定し、第2の個別指標値に換えて第1の個別指標値を評価式に与えて得る第1の指標値が相関範囲に含まれる場合にレイアウト可能と判断するレイアウト評価部14と、を備える。
【選択図】図1
Description
図1は、本発明の実施例に係るレイアウト評価装置10の概要を説明する図である。
図1に示すレイアウト評価装置10は、評価対象ネットリストから第1の個別指標値を生成する第1の個別指標値生成部11と、レイアウト済ネットリスト毎に第2の個別指標値を生成する第2の個別指標値生成部12と、第2の個別指標値から第2の指標値を算出する評価式であって第2の指標値とそのブロックサイズとが相関関係を持つ評価式を生成する相関関係抽出部13と、第2の指標値とそのブロックサイズとが相関関係を有する範囲(以下、「相関範囲」という)を特定し、第2の個別指標値に換えて第1の個別指標値を評価式に与えて得る第1の指標値が相関範囲に含まれる場合にレイアウト可能と判断するレイアウト評価部14と、を備える。
また、レイアウト済ネットリストは、既に当該ネットリストに基づいてレイアウト設計又は回路製造まで完了した結果、レイアウト可能であることやそのブロックサイズが既知となっているネットリストである。
(指標値)=(評価係数1)*(個別指標値1)+(評価係数2)*(個別指標値2)+
・・・・・+(評価係数n)*(個別指標値n)
・・・ (1)
ここで、第2の指標値とそのブロックサイズとが相関を持つように評価係数1〜nを決定するには、例えば、第2の指標値がブロックサイズに近い値となるように、評価係数1〜nを決めればよい。すなわち、各レイアウト済ネットリストについて、式(1)の右辺の値とブロックサイズとの差がなるべく小さくなるように評価係数1〜nを決定すればよい。
−(評価係数n)*(個別指標値n))*((ブロックサイズ)
−(評価係数1)*(個別指標値1)−・・・
−(評価係数n)*(個別指標値n))
・・・ (2)
レイアウト評価部14は、第2の指標値とブロックサイズとが相関関係を有する範囲を特定する。
図2に示すレイアウト評価装置10は、周辺機器や各種ソフトウェアを実行する他に本実施例に係るレイアウト評価を実現するプログラムを実行するCPU21と、プログラムを実行するために使用される揮発性のメモリ22(例えば、RAM)と、外部からのデータ入力手段である入力装置23(例えば、キーボードやマウス)と、データ等を表示する出力装置24と、レイアウト評価装置10が動作するために必要なプログラムやデータの他に本実施例に係るレイアウト評価を実現するプログラムを記録する外部記録装置25と、メモリ22や外部記録装置25のデータを可搬記録媒体27(例えば、フロッピイディスクやMOディスク、CD−RやDVD−Rなど)に出力し、あるいは可搬記録媒体27からプログラムやデータ等を読み出す媒体駆動装置26と、ネットワーク29に接続するネットワーク接続装置28と、を有し、これらの装置がバス20に接続されて相互にデータの受け渡しが行える構成となっている。
図3は、本発明の実施例に係るレイアウト評価装置10の処理の概要を示すフローチャートである。
ステップS306bにおいて、レイアウト評価装置10は、全ての第2の個別指標組について、第2の個別指標組と、そのブロックサイズと、のペア(以下、「第2の指標組」という)を作成する。
評価係数1〜nを決定すると、レイアウト評価装置10は、処理をステップS308bに移行する。そして、第2の指標値とそのブロックサイズとが相関関係を有する範囲を特定する。本実施例では、第2の指標値とそのブロックサイズとの相関グラフにおける上限ラインと下限ラインを求めて相関範囲を特定する。
(指標値)=5*(セル総面積)+2*(ネット数)+1*(ピン数)
・・・ (3)
図7に示したセル総面積、ネット数及びピン数を式(3)に代入することによって第1の指標値(図7に示す72、88)が算出される。
図8は、図3に示したステップS302a及びS302bにおける個別指標値算出処理のフローチャートを示す図である。
ステップS803aにおいて、レイアウト評価装置10は、メモリ22上に展開されている評価対象ネットリスト又はレイアウト済ネットリスト(以下、図8の説明において単に「ネットリスト」という)からセルの名前とその個数を取り出す。
(2)ネット総数算出力
ステップS803bにおいて、レイアウト評価装置10は、メモリ22上に展開されているネットリストからネットの名前を全て取り出す。そして、ステップS804bにおいて、ステップS803bで取り出したネットの数を集計する。
(3)ピン総数計算処理
ステップS803cにおいて、レイアウト評価装置10は、メモリ22上に展開されているネットリストからセルの名前とその個数を取り出す。
(4)垂直方向配線量算出処理
ステップS803dにおいて、レイアウト評価装置10は、ネットリストのレベルソートを行なう。
(5)垂直方向配線のもつれ度合い算出処理
ステップS803eにおいて、レイアウト評価装置10は、ネットリストのレベルソートを行なう。
接続グループ数が少なければ少ないほど配線の交差は多くなるのでレイアウトが難しくなる。すなわち、もつれ合い度合いが大きいほどレイアウトが難しいという指標となる。
図11は、図3に示したステップS307bにおける評価係数決定処理のフローチャートを示す図である。
ステップS1101において、レイアウト評価装置10は、ステップS306bで作成した第2の指標組をメモリ22等から取得する。さらに、評価式(式(1)に示した評価式を構成する評価係数1〜n)をメモリ22等から取得する。
ステップS1105において、レイアウト評価装置10は、図3に示したステップS304bで読み出した設計データから単位面積当りのセルの面積を取得する。そして、ステップS1104でプロットしたX−Y座標上にZ軸を追加し、第2の指標値に対応する単位面積当りのセルの面積をそれぞれプロットする。
−(評価係数n)*(個別指標値n))*((セルの単位当り面積)
−(評価係数1)*(個別指標値1)−・・・
−(評価係数n)*(個別指標値n))
・・・(4)
そして、評価係数1〜nが決定すると、ステップS1105と同様に、レイアウト評価装置10は、ステップS1104でプロットしたX−Y座標にZ軸を追加し、第2の指標値に対応する単位面積当りのセルの面積をプロットする。そして、ステップS1107に移行する。
なお、本実施例では、単位面積当りのセル面積をZ軸に使用したがこれに限定する趣旨ではない。例えば、単位面積当りの配線の面積等、実際のレイアウトから抽出した集計値であってレイアウトの難易度を表しているものを使用すればよい。
(付記1) 所望の回路における接続状態を表す第1の論理情報を用いて、該所望の回路のレイアウト実現性を評価するレイアウト評価装置であって、
前記第1の論理情報から、前記所望の回路レイアウト可否の判断材料となる第1の個別指標値を生成する第1の個別指標値生成部と、
レイアウト可能に設計された回路における接続状態を表す第2の論理情報から、前記所望の回路レイアウト可否の判断材料となる第2の個別指標値を生成する第2の個別指標値生成部と、
前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズとが相関関係を持つように、前記第2の論理情報に対応する前記第2の指標値を算出する評価式を生成する相関関係抽出部と、
前記第2の論理情報において、前記第2の指標値と前記ブロックサイズとが相関関係を有する範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて前記評価式から算出される第1の指標値が前記範囲内に含まれる場合に、前記所望の回路のレイアウトが可能と判断するレイアウト評価部と、
を備えるレイアウト評価装置。
(付記2) 前記第1及び第2の個別指標値には、セルの総面積、ネットの総数、ピン密度、垂直方向配線量、垂直方向配線のもつれ度合いのいずれか1つまたは2つ以上を使用する、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記3) 前記評価式は、前記第1または第2の指標値毎に、該第1または第2の指標値と所定の係数との積を算出し、該積の総和を算出する、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記4) 前記所定の係数は、前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズと、が相関関係を持つように決定された係数である、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記5) 前記第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、の相関関係の範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価部をさらに備える、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記6) 前記第3の指標値は、前記第2の論理情報が表す回路のレイアウトから抽出した単位当りのセル面積、単位面積当りの配線面積のいずれか1つを使用する、
ことを特徴とする付記5に記載のレイアウト評価装置。
(付記7) 前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、が相関関係を持つように前記第2の指標値を算出する難易度評価式を生成する相関関係抽出部と、
前記第2の論理情報において、前記第2の指標値と前記第3の指標値とが前記相関関係を有する範囲を特定し、前記難易度評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価部と、をさらに備える、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記8) 前記ブロックサイズに換えて、該ブロックサイズを所定のセルのサイズで割った値を使用する、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記9) 前記レイアウト評価部は、前記第1の指標値が前記範囲内に含まれるために必要な前記ブロックサイズの範囲を特定し、該範囲をレイアウト可能なブロックサイズの範囲とする、
ことを特徴とする付記1に記載のレイアウト評価装置。
(付記10) 所望の回路における接続状態を表す第1の論理情報を用いて、該所望の回路のレイアウト実現性を評価するレイアウト評価方法であって、
前記第1の論理情報から、前記所望の回路レイアウト可否の判断材料となる第1の個別指標値を生成する処理と、
レイアウト可能に設計された回路における接続状態を表す第2の論理情報から、前記所望の回路レイアウト可否の判断材料となる第2の個別指標値を生成する処理と、
前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズとが相関関係を持つように、前記第2の論理情報に対応する前記第2の指標値を算出する評価式を生成する相関関係抽出処理と、
前記第2の論理情報において、前記第2の指標値と前記ブロックサイズとが相関関係を有する範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて前記評価式から算出される第1の指標値が前記範囲内に含まれる場合に、前記所望の回路がレイアウト可能と判断するレイアウト評価処理と、
を行なうレイアウト評価方法。
(付記11) 前記第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、の相関関係の範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価処理、
をさらに行なう付記10に記載のレイアウト評価方法。
(付記12) 前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、が相関関係を持つように前記第2の指標値を算出する難易度評価式を生成する相関関係抽出処理と、
前記第2の論理情報において、前記第2の指標値と前記第3の指標値とが前記相関関係を有する範囲を特定し、前記難易度評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価処理と、
をさらに行なう付記10に記載のレイアウト評価方法。
(付記13) 所望の回路における接続状態を表す第1の論理情報を用いて、該所望の回路のレイアウト実現性を評価するレイアウト評価方法であって、
前記第1の論理情報から、前記所望の回路レイアウト可否の判断材料となる第1の個別指標値を生成して記憶部に記憶するステップと、
レイアウト可能に設計された回路における接続状態を表す第2の論理情報から、前記所望の回路レイアウト可否の判断材料となる第2の個別指標値を生成して記憶部に記憶するステップと、
前記記憶部から前記第2の個別指標値を読出し、該第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズとが相関関係を持つように、前記第2の論理情報に対応する前記第2の指標値を算出する評価式を生成するステップと、
前記第2の論理情報において、前記第2の指標値と前記ブロックサイズとが相関関係を有する範囲を特定し、前記記憶部から前記第1の個別指標値を読出し、前記評価式における前記第2の個別指標値を該第1の個別指標値に換えて前記評価式から算出される第1の指標値が前記範囲内に含まれる場合に、前記所望の回路がレイアウト可能と判断するステップと、
を情報処理装置に実行させるレイアウト評価のためのプログラム。
(付記14) 前記第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、の相関関係の範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するステップ、
をさらに情報処理装置に実行させる付記13に記載のレイアウト評価のためのプログラム。
(付記15) 前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、が相関関係を持つように前記第2の指標値を算出する難易度評価式を生成するステップと、
前記第2の論理情報において、前記第2の指標値と前記第3の指標値とが前記相関関係を有する範囲を特定し、前記難易度評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するステップと、
をさらに情報処理装置に実行させる付記13に記載のレイアウト評価のためのプログラム。
11 第1の個別指標値生成部
12 第2の個別指標値生成部
13 相関関係抽出部
14 レイアウト評価部
Claims (10)
- 所望の回路における接続状態を表す第1の論理情報を用いて、該所望の回路のレイアウト実現性を評価するレイアウト評価装置であって、
前記第1の論理情報から、前記所望の回路レイアウト可否の判断材料となる第1の個別指標値を生成する第1の個別指標値生成部と、
レイアウト可能に設計された回路における接続状態を表す第2の論理情報から、前記所望の回路レイアウト可否の判断材料となる第2の個別指標値を生成する第2の個別指標値生成部と、
前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズとが相関関係を持つように、前記第2の論理情報に対応する前記第2の指標値を算出する評価式を生成する相関関係抽出部と、
前記第2の論理情報において、前記第2の指標値と前記ブロックサイズとが相関関係を有する範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて前記評価式から算出される第1の指標値が前記範囲内に含まれる場合に、前記所望の回路のレイアウトが可能と判断するレイアウト評価部と、
を備えるレイアウト評価装置。 - 前記第1及び第2の個別指標値には、セルの総面積、ネットの総数、ピン密度、垂直方向配線量、垂直方向配線のもつれ度合いのいずれか1つまたは2つ以上を使用する、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記評価式は、前記第1または第2の指標値毎に、該第1または第2の指標値と所定の係数との積を算出し、該積の総和を算出する、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記所定の係数は、前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズと、が相関関係を持つように決定された係数である、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、の相関関係の範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価部をさらに備える、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記第3の指標値は、前記第2の論理情報が表す回路のレイアウトから抽出した単位当りのセル面積、単位面積当りの配線面積のいずれか1つを使用する、
ことを特徴とする請求項5に記載のレイアウト評価装置。 - 前記第2の論理情報毎に前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報が表す回路のレイアウトから抽出した第3の指標値と、が相関関係を持つように前記第2の指標値を算出する難易度評価式を生成する相関関係抽出部と、
前記第2の論理情報において、前記第2の指標値と前記第3の指標値とが前記相関関係を有する範囲を特定し、前記難易度評価式における前記第2の個別指標値を前記第1の個別指標値に換えて算出する第1の指標値の前記範囲内における位置に応じてレイアウト難易度を判断するレイアウト難易度評価部と、をさらに備える、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記ブロックサイズに換えて、該ブロックサイズを所定のセルのサイズで割った値を使用する、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 前記レイアウト評価部は、前記第1の指標値が前記範囲内に含まれるために必要な前記ブロックサイズの範囲を特定し、該範囲をレイアウト可能なブロックサイズの範囲とする、
ことを特徴とする請求項1に記載のレイアウト評価装置。 - 所望の回路における接続状態を表す第1の論理情報を用いて、該所望の回路のレイアウト実現性を評価するレイアウト評価方法であって、
前記第1の論理情報から、前記所望の回路レイアウト可否の判断材料となる第1の個別指標値を生成する処理と、
レイアウト可能に設計された回路における接続状態を表す第2の論理情報から、前記所望の回路レイアウト可否の判断材料となる第2の個別指標値を生成する処理と、
前記第2の個別指標値を用いて算出される第2の指標値と、前記第2の論理情報におけるブロックサイズとが相関関係を持つように、前記第2の論理情報に対応する前記第2の指標値を算出する評価式を生成する相関関係抽出処理と、
前記第2の論理情報において、前記第2の指標値と前記ブロックサイズとが相関関係を有する範囲を特定し、前記評価式における前記第2の個別指標値を前記第1の個別指標値に換えて前記評価式から算出される第1の指標値が前記範囲内に含まれる場合に、前記所望の回路がレイアウト可能と判断するレイアウト評価処理と、
を行なうレイアウト評価方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006200992A JP4882573B2 (ja) | 2006-07-24 | 2006-07-24 | レイアウト評価装置 |
US11/560,484 US7559042B2 (en) | 2006-07-24 | 2006-11-16 | Layout evaluating apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006200992A JP4882573B2 (ja) | 2006-07-24 | 2006-07-24 | レイアウト評価装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008027302A true JP2008027302A (ja) | 2008-02-07 |
JP4882573B2 JP4882573B2 (ja) | 2012-02-22 |
Family
ID=38972820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006200992A Expired - Fee Related JP4882573B2 (ja) | 2006-07-24 | 2006-07-24 | レイアウト評価装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7559042B2 (ja) |
JP (1) | JP4882573B2 (ja) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090409 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101214 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110218 |
|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110921 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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