JP4664222B2

JP4664222B2 - 許容値算出方法及び検証方法

Info

Publication number: JP4664222B2
Application number: JP2006082835A
Authority: JP
Inventors: 亮柴田; 友彦古藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2011-04-06
Anticipated expiration: 2026-03-24
Also published as: US7630845B2; JP2007257450A; US20070225941A1

Description

本発明は、許容値算出方法及び検証方法に関するものである。
近年、半導体プロセスの微細化に伴い、システムＬＳＩなどの半導体集積回路の設計において、電源ノイズ対策のための設計が重要な課題となっている。このノイズの見積りにおいて、入出力回路の電源電圧許容値を求めることが要求されている。

半導体集積回路は、半導体プロセスの微細化によって高集積化され、入出力数が多くなっている。このような半導体集積回路においては、複数の入出力回路が同時、同相にてスイッチングすると、その電源配線の電圧に変動が発生する。このようにして発生する電源電圧の変動は、同時スイッチングノイズ（SSN:Simultaneous Switching Noise）と呼ばれる（例えば、非特許文献１参照）。電源電圧の変動は、半導体集積回路の誤動作の原因となるため、同時スイッチングノイズを見積り（例えば、特許文献１参照）、低減するための取り組みが種々となされている。

半導体集積回路の設計において、発生する同時スイッチングノイズにより入力回路が正常動作するか否かを判断する必要がある。この判断は、入力回路における電源電圧変動の許容値と、同時スイッチングノイズとをそれぞれ算出し、その許容値とノイズ値を比較することにより、ノイズ値が許容できるか否かを判断する。

従来、入力回路の電源電圧（高電位側電源（外部電源電圧）と低電位側電源（グランド）の電圧）を変化させ、出力信号が変化するときの電圧値を、それぞれ外部電源の許容値とグランドの許容値としていた。例えば、図９（ａ）に示すように、入力回路１１の低電位側電源端子とグランドとの間に可変電源１２を接続する。そして、入力回路１１の外部入力端子にＨレベルの信号Ｓｔを入力し、低電位側電源端子に供給する電圧（グランド電位）を変化させ、入力回路１１の出力信号を所定の観測点（図中、×にて示す点）で観測する。観測点における電位は、図９（ｂ）に示すように、グランド電位の上昇に従ってＨレベルからＬレベルへと変化する。観測点の電位がＨレベルからＬレベルへと変化するときのグランド電位を、グランド電位における許容値とする。

同様に、図１０（ａ）に示すように、入力回路１１の高電位側電源端子と外部電源との間に可変電源１２を接続する。そして、入力回路１１の外部入力端子にＬレベルの信号Ｓｔを入力し、高電位側電源端子に供給する電圧（外部電源電位）を変化させ、入力回路１１の出力端子における電圧を観測する。観測点における電位は、図１０（ｂ）に示すように、外部電源電位の下降に従ってＬレベルからＨレベルへと変化する。観測点の電位がＬレベルからＨレベルへと変化するときの外部電源電位を、外部電源電位における許容値とする。
特開２００５−３８４００号公報 R.Senthinathan,JL Prince,"Simultaneous. Switching Noise of CMOS Devices and Systems",KIuwer Academic Publishers,1994,pp.23-28

ところで、入出力回路に差動入力部を持つバッファ回路が用いられる場合がある。この場合、上記と同様に、グランド電位を変化させてもその変化に対して信号が入力されるトランジスタがオフするため、グランド電位の変化に対して常にＨレベルが出力される、つまり出力信号が変化しないため、従来方法では許容値を得ることができない。実際の差動入力部を持つバッファ回路は、グランド電位の変動に対して出力波形が崩れるため、信号を正常に伝達することができない、つまり同時スイッチングノイズにより誤動作する場合がある。

また、半導体集積回路の動作周波数（入力信号の周波数）により、電源電圧の変動に対する誤動作が変化する。しかし、上記の従来方法では、動作周波数に関係なく許容値が一意に決まるため、動作周波数に対する許容値を得ることができない。

本発明は上記問題点を解決するためになされたものであって、その目的は、差動入力を備えた入出力回路における同時スイッチングノイズに対する許容値を算出することができる許容値算出方法を提供することにある。また、差動入力を備えた入出力回路における同時スイッチングノイズに対して算出した許容値により半導体集積回路を検証することができる検証方法を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、入出力回路の差動入力部に対して所定デューティ比のパルス信号を入力し、差動入力部の電源電圧を変化させて該電圧変化に対する出力信号のデューティ比を測定し、そのデューティ比と許容範囲とを比較して許容値を算出するようにした。この構成によれば、電源電圧の変動に応じて差動入力部の出力信号の波形が変化するため、デューティ比を測定することにより、差動入力部を持つ入出力回路において同時スイッチングノイズに対する許容値を算出することができる。

請求項２に記載の発明によれば、許容範囲の上限値及び下限値とデューティ比の測定値とを比較し、該測定値が上限値又は下限値と一致するときの電源電圧を許容値とする。この構成により、許容範囲に対応する許容値を得ることができる。

請求項３に記載の発明によれば、許容範囲は、半導体集積回路の目標性能によって設定された。この構成によれば、半導体集積回路の目標性能に対応した許容値を算出することにより、従来方法に対し、余分なマージンを取り除き、適正なマージン設計を可能にすることができる。

請求項４に記載の発明によれば、半導体集積回路のパッケージの電気的特性情報を抽出する工程と、半導体集積回路の電源入出力数と入出力回路の配置を決定する工程と、半導体集積回路において同時変化するタイミングを抽出する工程と、複数の回路が同時にスイッチングするときのスイッチングノイズを算出する工程と、差動入力部を有する入出力回路において、電源電圧を変更したときの出力信号のデューティ比を測定し、該測定値と許容範囲とを比較して算出した許容値と、スイッチングノイズのノイズ値とを比較する工程と、ノイズ値と許容値との比較結果に基づいて同時スイッチングノイズ低減のための施策を行う工程と、を備えてなる。従って、差動入力部を備えた入出力回路における同時スイッチングノイズに対して算出した許容値により半導体集積回路の配置を検証することができる。

請求項１〜３に記載の発明によれば、差動入力を備えた入出力回路における同時スイッチングノイズに対する許容値を算出することが可能な許容値算出方法を提供することができる。

請求項４に記載の発明によれば、差動入力を備えた入出力回路における同時スイッチングノイズに対して算出した許容値により半導体集積回路を検証することが可能な検証方法を提供することができる。

以下、本発明を具体化した一実施形態を図１〜図７に従って説明する。
図１は、入出力回路における許容値を算出する許容値算出処理、同時スイッチングノイズの検証処理を実施するためのコンピュータシステムの概略構成図である。

このコンピュータ２１は、一般的なＣＡＤ(Computer Aided Design) 装置からなり、中央処理装置（以下、ＣＰＵという）２２、メモリ２３、記憶装置２４、表示装置２５、入力装置２６、及びドライブ装置２７により構成され、それらはバス２８を介して相互に接続されている。

ＣＰＵ２２は、メモリ２３を利用してプログラムを実行し、差動入力部を持つ入出力回路における許容値を算出する許容値算出処理、同時スイッチングノイズの検証処理を実行する。メモリ２３には、各種処理を実現するために必要なプログラムとデータが格納され、このメモリ２３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等（図示略）を含む。

表示装置２５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装置２６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等（図示略）が用いられる。

記憶装置２４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等（図示略）を含む。この記憶装置２４には、差動入力部を持つ入出力回路における許容値を算出する許容値算出処理、同時スイッチングノイズの検証処理のためのプログラムデータ、ネットリストやレイアウトデータ等の各種データが格納されている。ＣＰＵ２２は、入力装置２６による指示に応答して前記プログラムデータをメモリ２３へ転送し、それを逐次実行する。

ＣＰＵ２２が実行するプログラムデータは、記録媒体２９にて提供される。ドライブ装置２７は、記録媒体２９を駆動し、その記憶内容にアクセスする。ＣＰＵ２２は、ドライブ装置２７を介して記録媒体２９からプログラムデータを読み出し、それを記憶装置２４にインストールする。

記録媒体２９としては、磁気テープ(MT)，メモリカード，フレキシブルディスク，光ディスク(CD,DVD,… )，光磁気ディスク(MO,MD,…)等（図示略）、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体２９に、上述のプログラムデータを格納しておき、必要に応じて、メモリ２３にロードして使用することもできる。

尚、記録媒体２９には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。

次に、差動入力部を持つ入出力回路における許容値を算出する許容値算出処理を説明する。
ＣＰＵ２２は、入出力回路の差動入力部に対して所定デューティ比のパルス信号を入力し、電源電圧変動に対する入出力回路の出力信号におけるデューティ比、入出力回路におけるゲート遅延時間が許容範囲を満たせるか否かにより、入出力回路の許容値を測定する。許容範囲は、半導体集積回路の目標性能（例えば、タイミング制約）によって決定される。

詳述すると、差動入力部を持つ入出力回路は、入力信号に対する出力信号の波形が電源電圧の変動に応じて変化する。従って、出力信号の波形におけるデューティ比、入力信号に対する出力信号の遅延時間（＝ゲート遅延時間）を観測することにより、電源電圧の変動に対する許容値を測定することができる。

図２に示すように、差動入力部を持つ入出力回路（以下、単に入出力回路という）３０は、外部電源としての高電位電源Ｖｄｄに接続された一対のＰチャネルＭＯＳトランジスタＴ１，Ｔ２を備えている。両トランジスタＴ１，Ｔ２にはそれぞれ入力トランジスタとしてのＮチャネルＭＯＳトランジスタＴ３，Ｔ４が接続され、更に両トランジスタＴ３，Ｔ４には定電流源としてのＮチャネルＭＯＳトランジスタＴ５が接続されている。第１トランジスタＴ１のゲートは第２トランジスタＴ２のゲート及びドレインに接続されている。即ち、トランジスタＴ１，Ｔ２はカレントミラーを構成するように接続されている。第３トランジスタのゲートには入力信号Ｓｉが供給され、第４トランジスタＴ４のゲートにはリファレンス電圧Ｖｒが入力される。第５トランジスタのゲートには制御電圧Ｖｃが供給される。そして、第１トランジスタＴ１と第３トランジスタＴ３の間のノードから出力信号Ｓｏが出力される。尚、本実施形態の入出力回路は、半導体集積回路において同時にスイッチングするものであり、パッケージへの入力信号が供給される入力回路、パッケージから外部へ信号を出力するための出力回路、双方向（入力方向及び出力方向）に信号を伝播する入出力回路、パッケージの内部回路から他の内部回路へと信号を伝播するバッファ回路、等を含む。

図２は、グランド電位の変動に対する許容値を測定する場合の構成を示し、第５トランジスタＴ５とグランドとの間に可変電源３１が接続されている。ＣＰＵ２２は、入出力回路３０に供給する信号Ｓｉのデューティ比を例えば５０パーセントに設定する。ＣＰＵ２２は、電源電圧としてグランド電圧をＤＣ的に変化させる、つまり可変電源３１制御して第５トランジスタＴ５のソース電圧を変化させる。ここでいう電圧をＤＣ的に変化させることは、パルス状の入力信号Ｓｉの変化時間に比べて十分に長い時間にて変化させることである。つまり、入力信号Ｓｉが変化する所定期間においてグランド電圧は一定であり、測定期間全体を見ればグランド電圧が変化しているように電圧を変化させる。

そして、ＣＰＵ２２は、その電圧変化に対する出力信号Ｓｏのデューティ比を測定する。また、ＣＰＵ２２は、入出力回路３０のゲート遅延時間、即ち入力信号Ｓｉに対する出力信号Ｓｏの遅延時間を測定する。尚、許容値の測定には、デューティ比及びゲート遅延時間の少なくとも一方を行えばよい。

ＣＰＵ２２は、測定値と許容範囲とを比較し、その比較結果に基づいてグランド電圧の変動に対する許容値を決定する。例えば、図３に示すように、ＣＰＵ２２は、測定値と許容範囲の上限値及び下限値とを比較し、測定値が上限値又は下限値と一致するときのグランド電圧を許容値とする。

外部電源の変動に対する許容値を測定する場合、図２に示す可変電源３１を、高電位電源Ｖｄｄと第１及び第２トランジスタＴ１．Ｔ２との間に接続する。次に、ＣＰＵ２２は、グランド電圧に対する許容値の測定と同様に、外部電圧をＤＣ的に変化させる、つまり可変電源３１を制御して第１及び第２トランジスタＴ１，Ｔ２のソース電圧を変化させ、その電圧変化に対する出力信号Ｓｏのデューティ比、入出力回路３０のゲート遅延時間を測定する。そして、ＣＰＵ２２は、測定値と許容範囲とを比較し、その比較結果に基づいて外部電源の変動に対する許容値を決定する。例えば、図４に示すように、ＣＰＵ２２は、測定値と許容範囲の上限値及び下限値とを比較し、測定値が上限値又は下限値と一致するときの外部電源電圧を許容値とする。尚、図４の横軸は、外部電源の変動量、つまり高電位電源Ｖｄｄと第１及び第２トランジスタＴ１，Ｔ２のソース電圧との差電圧である。従って、測定値が上限値又は下限値と一致するときの外部電源変動量を外部電源電圧から減算することにより、外部電源電圧における許容値を得ることができる。

図５は、グランド電圧の変化に対する遅延時間の測定結果を示し、その遅延時間が許容範囲を越えるときのグランド電圧を許容値とする。図６は、外部電源電圧の変動量に対する遅延時間の特性結果を示し、その遅延時間が許容範囲を越えるときの変動量により求められる外部電源電圧を許容値とする。

次に、上記のようにして得られた許容値を用いた同時スイッチングノイズの検証処理を説明する。
図７は、同時スイッチングノイズの検証処理のフローチャートである。

先ず、半導体集積回路が実装されるパッケージのリード等のインダクタンスをパッケージの電気的特性情報として抽出し（ステップ４１）。次に、電源の入出力（Ｉ／Ｏ）回路の数、配置を決定し（ステップ４２）、入出力回路が同時変化するタイミングを抽出する（ステップ４３）。これらの情報は、図１のメモリ２３又は記憶装置２４に記憶される。

次に、入出力回路における同時スイッチングノイズを算出し（ステップ４４）、上記方法により算出した許容値とノイズ値とを比較する（ステップ４５）。ノイズ値が許容値以上（ステップ４５においてＮＧ）の場合、同時スイッチングノイズ低減のための施策を行う（ステップ４６）。施策には、タイミング変更等により同時スイッチングするバッファ数を減らすこと、パッケージのインダクタンスを小さくすること、電源ピン（外部電源、グランド）の数を増やすこと、入出力回路の種類の変更すること、等がある。半導体集積回路の構成に応じて、これら施策のうちの少なくとも１つを行う。そして、行った施策に応じたステップへ移行する。例えば、パッケージのインダクタンスを変更した場合、ステップ４１に移行して新たなインダクタンスを抽出する。

ステップ４５においてノイズ値が許容値より小さい（ＯＫ）の場合、パッケージを確定し（ステップ４７）、入出力回路の配置を決定し（ステップ４８）、検証処理を終了する。

上記工程からなる検証処理によって、差動入力部を備えた入出力回路３０における同時スイッチングノイズに対して算出した許容値により半導体集積回路の配置を検証することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）入出力回路３０の差動入力部に対して所定デューティ比のパルス信号Ｓｉを入力し、差動入力部の電源電圧を変化させて該電圧変化に対する出力信号Ｓｏのデューティ比を測定し、そのデューティ比と許容範囲とを比較して許容値を算出するようにした。この結果、電源電圧の変動に応じて差動入力部の出力信号の波形が変化するため、出力信号Ｓｏにおけるデューティ比及びゲート遅延時間の少なくとも何れか一方を測定することにより、差動入力部を持つ入出力回路において同時スイッチングノイズに対する許容値を算出することができる。

（２）許容範囲の上限値及び下限値とデューティ比の測定値とを比較し、該測定値が上限値又は下限値と一致するときの電源電圧を許容値とするようにした。この結果、許容範囲に対応する許容値を得ることができる。

（３）許容範囲を、半導体集積回路の目標性能によって設定した。従来方法では、差動入力部を備えた入出力回路における許容値を算出することができないため、半導体集積回路の設計においてマージンを余分に取らざるを得ない。しかし、本実施形態の方法によれば、半導体集積回路の目標性能に対応した許容値を算出することができるため、従来方法に対し、半導体集積回路の設計における余分なマージンを取り除き、適正なマージン設計を可能にすることができる。

尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態では、図８（ａ）に示すように電源電圧をＤＣ的に変化させるようにしたが、変化のさせ方を適宜変更しても良い。例えば、図８（ｂ）に示すように、電源電圧を三角波に従ってスイープさせる。この場合、スイープさせるタイミングを、図において破線、一点鎖線、二点鎖線のように、入力信号Ｓｉの変化に対して時間的に変更するようにしてもよい。これにより、入力信号Ｓｉが変化してからの時間経過に従って許容値が変化するかを確認することができる。尚、三角波に替えて、サイン波、のこぎり波等、電圧を変更する波形形状を変更しても良い。

また、図８（ｃ）に示すように、電源における予め同時スイッチングノイズの波形を記憶装置２４等に記憶し、そのノイズ波形に基づいて電源電圧を変化させるようにしてもよい。

・上記実施形態における入出力回路３０の構成を適宜変更しても良い。例えば、信号Ｓｏを増幅するバッファや反転バッファを備える構成としてもよい。また、互いに異なる電源電圧が入力され入力信号と出力信号の振幅を変更するレベルシフト回路などに具体化しても良い。

・上記実施形態では、パルス状の信号Ｓｉを入出力回路３０に入力し、入力信号Ｓｉに対する出力信号Ｓｏの遅れ、即ちゲート遅延時間を得るようにしたが、入力信号をパルス状とする必要はなく、単に入力信号Ｓｉを変化させてから出力信号Ｓｏが変化するまでの時間を測定して許容値を得るようにしてもよい。

コンピュータシステムの概略構成図である。バッファ回路の回路図である。許容値抽出処理の説明図である。許容値抽出処理の説明図である。許容値抽出処理の説明図である。許容値抽出処理の説明図である。検証処理のフローチャートである。（ａ）〜（ｃ）は変更する電源電圧の波形図である。（ａ）（ｂ）は従来の許容値抽出方法の説明図である。（ａ）（ｂ）は従来の許容値抽出方法の説明図である。

符号の説明

３０入出力回路
Ｓｉ入力信号
Ｓｏ出力信号

Claims

差動入力部を有する入出力回路における同時スイッチングノイズに対する許容値をコンピュータにて算出する許容値算出方法であって、
前記コンピュータの中央処理装置が、前記差動入力部に対して所定デューティ比のパルス信号を入力し、差動入力部の電源電圧を変化させて該電圧変化に対する出力信号のデューティ比を測定し、そのデューティ比と許容範囲とを比較して前記許容値を算出するようにした、ことを特徴とする許容値算出方法。
前記中央処理装置が、前記許容範囲の上限値及び下限値とデューティ比の測定値とを比較し、該測定値が上限値又は下限値と一致するときの電源電圧を前記許容値とする、ことを特徴とする請求項１記載の許容値算出方法。
前記許容範囲は、半導体集積回路の目標性能によって設定されたことを特徴とする請求項１または２に記載の許容値算出方法。
コンピュータの中央処理装置が実行する検証方法であって、
前記中央処理装置は、
半導体集積回路のパッケージの電気的特性情報を抽出する工程と、
前記半導体集積回路の電源入出力数と入出力回路の配置を決定する工程と、
前記半導体集積回路において同時変化するタイミングを抽出する工程と、
前記複数の回路が同時にスイッチングするときのスイッチングノイズを算出する工程と、
差動入力部を有する入出力回路において、電源電圧を変更したときの出力信号のデューティ比を測定し、該測定値と許容範囲とを比較して算出した許容値と、前記スイッチングノイズのノイズ値とを比較する工程と、
前記ノイズ値と前記許容値との比較結果に基づいて同時スイッチングノイズ低減のための施策を行う工程と、
を実行することを特徴とする検証方法。