JP5056650B2 - 電圧変動量見積方法、装置、半導体装置動作検証装置、半導体装置設計方法、プリント板設計方法、及びプログラム - Google Patents

Description

本発明は、それぞれ入出力信号が入出力可能なピンを複数、備えた半導体装置で発生するノイズに対応するための技術に関する。

ＦＰＧＡ（Field Programmable Gate Array）は、ピンの配置、ピンに割り当てるＩＯ信号、及び回路構成、等をユーザ側が自由に設定（プログラミング）できる半導体装置である。入出力（ＩＯ）信号では、スタンダード（ＬＶＴＴＬ（低電圧ＴＴＬ）／ＬＶＣＭＯＳ（低電圧ＣＭＯＳ）／ＨＳＴＬ（高速トランシーバロジック）等）、出力電流値（１２ｍＡ／８ｍＡ／４ｍＡ等）、スルーレート制御（ＦＡＳＴ／ＳＬＯＷ）をユーザ側で設定することができる。このようなことから、非常に自由度の高い設計ができるようになっている。

各ピンに割り当てたＩＯ信号が同時動作した場合、ＳＳＯ（Simultaneous Switching Output）ノイズと呼ばれるノイズが発生する。このＳＳＯノイズは、ＦＰＧＡ内部に伝搬し、ＦＰＧＡに構成された回路の誤動作を誘発する。このことから、ＦＰＧＡを適切に動作させるには、つまりＦＰＧＡを対象とした設計を適切に行うには、発生するＳＳＯノイズ量を見積もるだけでなく、ＳＳＯノイズが回路に与える影響を定量的に見積もることも重要と考えられる。また、見積もった結果を設計（プログラミング）に適切に反映させることも重要である。

ＦＰＧＡでは、ピン数の増加や回路動作の高速化に伴い、ＳＳＯノイズが及ぼす影響の度合いはより大きくなってきている。このような背景もあり、今後はＳＳＯノイズに適切に対応することが非常に重要になると考えられる。
特開２００５−４２４５号公報

本発明は、入出力信号が入出力可能なピンを複数、備えた半導体装置で発生するＳＳＯノイズによる影響を定量化するための技術を提供することを第１の目的とする。
また本発明は、ＳＳＯノイズに適切に対応するための技術を提供することを第２の目的とする。

本発明を適用した１システムでは、入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧にノイズによって発生する等価的な変動量を見積もることにより、ノイズの影響を定量化する。そのために、半導体装置内に構成される回路の動作可能な最大周波数と内部電源電圧との間に存在する第１の関係を特定する第１の特定工程と、入出力信号を入出力させるピンの本数に基づいて、回路の最大周波数と入出力信号によるノイズ量との間に存在する第２の関係を特定する第２の特定工程と、第１、及び第２の関係を基に、半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を見積もる変動量見積工程と、をコンピュータに実行させる。

第１及び第２の関係は共に、半導体装置の特性を表している。それにより、上記システムでは、予測されたノイズ量の影響を内部電源電圧の等価的な変動量の形で高精度に定量化する。ＳＳＯノイズの影響を定量化することにより、現在の設計で生じる不具合に対応
すべきか否かの判断や、行うべき対応、つまり設計変更の内容の特定等も容易となる。

本発明が適用された１システムによれば、入出力信号が入出力可能なピンを複数、備えた半導体装置で発生するＳＳＯノイズによる影響を定量化することができる。また、ＳＳＯノイズに適切に対応することができる。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
図１は、本実施形態による電圧変動量見積装置を用いて構築されたシステムの構成を示す図である。このシステムは、ＦＰＧＡのような多数のピンを備えた設計（プログラミング）可能な半導体装置を解析対象に想定したものであり、図１に示すように電圧変動量見積装置２０とＳＳＯノイズ見積装置１０とを接続させた形で構築されている。

ＳＳＯノイズ見積装置１０は、ピン情報記憶部１１、本数算出部１２、発生ノイズ情報記憶部１３及びノイズ算出部１４を備えている。本実施形態による電圧変動量見積装置２０は、第１の記憶部２１、第２の記憶部２２、変動量算出部２３、合否判定部２４及び出力部２５を備えている。

ＳＳＯノイズ見積装置１０及び電圧変動量見積装置２０は共に、コンピュータ等のデータ処理装置に専用のアプリケーション・プログラム（以降「アプリケーション」と略記）を実行させることで実現される。そのアプリケーションは、個別に用意しても良いが、一つであっても良い。一つであった場合、つまりＳＳＯノイズ見積装置１０と電圧変動量見積装置２０の両方を実現できるアプリケーションであった場合、それらの装置１０及び２０を備えたシステムは１台のコンピュータ上で実現させることができる。アプリケーションの実行により電圧変動量見積装置２０は実現可能であることから、そのアプリケーションは光ディスク、フラッシュメモリ、或いはハードディスク装置等のコンピュータがアクセス可能な記録媒体に格納して配布しても良い。通信ネットワークを介してコンピュータに受信させても良い。

始めに、ＳＳＯノイズ見積装置１０について、図２を参照して具体的に説明する。このＳＳＯノイズ見積装置１０は、半導体装置（例えばＦＰＧＡ）が備えたピン毎に、他のピンのＩＯ信号が同時動作した場合に発生するＳＳＯノイズ量を見積もる装置である。出願人が出願した特願２００７−１２００６０号に記載された装置と基本的に同じ機能を備えている。

ピン情報記憶部１１は、ピン毎に、配置された位置を示す位置情報、及び割り当てられたＩＯ信号に係わるＩＯユーザ設定情報を含むピン情報を格納している。ピン毎のピン情報は、半導体装置の設計結果から得られる情報である。ＩＯユーザ設定情報は、ＩＯ信号のスタンダード（ＬＶＴＴＬ（低電圧ＴＴＬ）／ＬＶＣＭＯＳ（低電圧ＣＭＯＳ）／ＨＳＴＬ（高速トランシーバロジック）等）、出力電流値（１２ｍＡ／８ｍＡ／４ｍＡ等）、スルーレート制御（ＦＡＳＴ／ＳＬＯＷ）等を含むユーザ側で設定したＩＯ信号に係わる情報である。

図２は、ＳＳＯノイズ量の見積もり方法を説明する図である。図２中に示すグラフは、横軸は同時動作するＩＯ信号（ピン）の数（図中「ＳＷ（同時動作信号）本数」と表記）、縦軸は発生すると予想されるＳＳＯノイズ量（具体的には例えば電圧レベルの変化量、或いはＩＯ信号と予想発生ノイズ量の電圧比、等）をそれぞれとっている。それにより、このグラフは、同時動作するＩＯ信号数による予想発生ＳＳＯノイズ量の変化を示している。ＩＯ信号による予想発生ＳＳＯノイズ量の変化を示す情報は、発生ノイズ情報として発生ノイズ情報記憶部１３に格納されている。

発生するＳＳＯノイズ量は、ＩＯ信号によって異なる。このため発生ノイズ情報は、スタンダード及び出力電流値のうちの少なくとも一つが異なるユーザ設定情報毎に用意している。図２には、互いにＩＯ信号が異なるユーザ設定情報Ａ〜Ｃの計３つの発生ノイズ情報を示している。

図３は、発生ノイズ情報の生成方法を説明するための図である。図３に表記の「×」「○」は何れもピンを表している。「×」で示すピンは、ＳＳＯノイズ量を見積もる対象ピンである。

その対象ピンに生じるＳＳＯノイズ量を見積もるために考慮するピンは、その対象ピンとの位置関係によりグルーピングしている。図３に示す例では、対象ピンの周囲に存在するピンを、対象ピンが存在するエリア３１の外側に位置する１ピン幅のエリア３２に存在するピンのグループ（第１のグループ）、そのエリア３２の外側に位置する１ピン幅のエリア３３に存在するピンのグループ（第２のグループ）、及びそのエリア３３の外側に位置する１ピン幅のエリア３４に存在するピンのグループ（第３のグループ）にグルーピングすることを表している。各グループの最大ピン数は、第１のグループでは８ピン、第２のグループでは１６ピン、第３グループでは２４ピンである。

ピンに入出力するＩＯ信号によって対象ピンに発生するＳＳＯノイズ量は、対象ピンからの距離によって異なる。対象ピンに近いほど、より大きいＳＳＯノイズを発生させる。このことから、図２にグラフで示す発生ノイズ情報は、第１のグループからピン数を増やしながらＳＳＯノイズ量を実測することで得ている。従って図３に示す例では、発生ノイズ情報は、１〜８ピンの間は第１のグループのみでピン数を増やし、９〜２４ピンの間は第２のグループのみでピン数を増やし、２５〜４８ピンの間は第３のグループのみでピン数を増やし、ＳＳＯノイズ量を実測することで得られる。図２に示す発生ノイズ情報は何れも、本数が少なくなるほど勾配が急となっている。このことから、対象ピンに近いピンほど、より大きいＳＳＯノイズを発生させることが分かる。

図２に示すような発生ノイズ情報はＩＯユーザ設定情報毎に発生ノイズ情報記憶部１３に格納されている。その発生ノイズ情報を用いたＳＳＯノイズ量の見積もりは以下のようにして行われる。

発生するＳＳＯノイズ量は、ＩＯ信号によって異なる。このため本数算出部１２は、ピン情報記憶部１１に格納された各ピンのピン情報を参照して、ＩＯユーザ設定情報毎に、ピンの本数を算出する。図３に「×」で示す対象ピンでは、エリア３２〜３４の何れかに存在するピンの本数をＩＯユーザ設定情報毎に算出する。ＩＯユーザ設定情報毎に算出したピンの本数は、ノイズ算出部１４に通知される。図２において、横軸に示すａ〜ｃはＩＯユーザ設定情報Ａ〜Ｃでそれぞれ算出された本数を表している。

ノイズ算出部１４は、本数が通知されたＩＯユーザ設定情報の発生ノイズ情報を発生ノイズ情報記憶部１３から読み出し、対象ピンに発生すると予想されるＳＳＯノイズ量を見積もる。その見積もりは、ＩＯユーザ設定情報毎に予想されるＳＳＯノイズ量を算出し、算出したＳＳＯノイズ量を累算することで行う。

ＩＯユーザ設定情報毎のＳＳＯノイズ量の算出は、ＩＯユーザ設定情報毎に発生ノイズ情報上の対応区間を割り当てて行われる。ＩＯユーザ設定情報Ａ〜Ｃでそれぞれ算出した本数がａ〜ｃであった場合には、図２に示すように、ＩＯユーザ設定情報Ａでは０〜ａ本の区間、ＩＯユーザ設定情報Ｂではａ〜ａ＋ｂ本の区間、ＩＯユーザ設定情報Ｃではａ＋
ｂ〜ａ＋ｂ＋ｃ本の区間が割り当てられる。それにより、ＩＯユーザ設定情報Ａ分の予想されるＳＳＯノイズ量Ｎｏｉｓｅ＿Ａとして、ａ本時のＳＳＯノイズ量から０本時のＳＳＯノイズ量を減算した値を算出する。同様に、ＩＯユーザ設定情報Ｂ分の予想されるＳＳＯノイズ量Ｎｏｉｓｅ＿Ｂとして、ａ＋ｂ本時のＳＳＯノイズ量からａ本時のＳＳＯノイズ量を減算した値を、ＩＯユーザ設定情報Ｃ分の予想されるＳＳＯノイズ量Ｎｏｉｓｅ＿Ｃとして、ａ＋ｂ＋ｃ本時のＳＳＯノイズ量からａ＋ｂ本時のＳＳＯノイズ量を減算した値をそれぞれ算出する。これらＳＳＯノイズ量Ｎｏｉｓｅ＿Ａ、Ｎｏｉｓｅ＿Ｂ及びＮｏｉｓｅ＿Ｃの累算値が対象ピンで見積もるＳＳＯノイズ量となる。

対応区間は、予想されるＳＳＯノイズ量が大きいＩＯユーザ設定情報ほど、本数が少ない位置に割り当てる。これは、見積もるＳＳＯノイズ量が実際よりも小さくなることを回避するためである。

次に、電圧変動量見積装置２０について詳細に説明する。
図７は、ＦＰＧＡに発生する内部電源電圧の変動を説明するための図である。この図７に表記のＶＣＣｉｎ、ＶＣＣoは共に内部電源電圧を示している。ＰチャネルＭＯＳＦＥＴ（以降「ＰＭＯＳトランジスタ」と表記）ＰＭ１及びＮチャネルＭＯＳＦＥＴ（以降「ＮＭＯＳトランジスタ」と表記）ＮＭ１から構成されるＣＭＯＳ（以降「第１のＣＭＯＳ」と表記）は、ＰＭＯＳトランジスタＰＭ１のソースに内部電源電圧ＶＣＣｉｎが印加され、ＮＭＯＳトランジスタＮＭ１のソースがグランド（ＧＮＤ）と接続された形となっている。ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の各ゲートには同じ信号が入力される。

一方、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２から構成されるＣＭＯＳ（以降「第２のＣＭＯＳ」と表記）は、ＰＭＯＳトランジスタＰＭ２のソースに内部電源電圧ＶＣＣｏが印加され、ＮＭＯＳトランジスタＮＭ２のソースがグランドと接続された形となっている。ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２の各ゲートは共に、第１のＣＭＯＳを構成するＰＭＯＳトランジスタＰＭ１のドレインと接続されている。ＰＭＯＳトランジスタＰＭ２のソースはピンＰ１と接続されている。

この第１および第２のＣＭＯＳを含む回路は、設計によりＦＰＧＡ７０に構成される。ピンＰ１から出力される信号は、第１のＣＭＯＳ、つまりＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１の各ゲートの入力信号がＨ（ハイ）の時にはＬ（ロー）、その入力信号はＬの時にはＨとなる。このことから、この回路はインバータとしての機能を備えている。

入力信号のレベルがＨからＬ、或いはＬからＨに変化する場合、第１或いは第２のＣＭＯＳからグランドに流れる電流が変化する。その電流の変化は、グランドの電圧レベルを変化させる。このため、グランド上にＳＳＯノイズが発生する。

グランドにおける電圧レベルの変化は、その電圧レベルを高くする方向に生じる。このため、グランドと内部電源電圧の間の電位差は小さくなって、内部電源電圧は見かけ上、低下することになる。デジタル回路における信号のスレショルドレベルはより高くなることになる。このことから、グランドにおける電圧レベルの変化は、内部電源電圧の変動（低下）と等価となる。

内部電源電圧の等価的な変動（低下）は、回路の動作に影響を及ぼす。回路が正常に動作しない論理的誤動作、各信号が定めた時間内に動作しないタイミングエラー、といった不具合を誘発させる。従い、ＦＰＧＡ等での設計（プログラミング）では、そのような内部電源電圧の等価的な変動を考慮する必要がある。このことから、電圧変動量見積装置２
０は、内部電源電圧の等価的な変動量を見積もることにより、ＳＳＯノイズの影響を定量化し設計を支援する装置として実現させている。以降、特に断らない限り、内部電源電圧の変動量とは等価的な変動量を指す意味で用いる。

内部電源電圧の変動量の見積もりは、第１及び第２の記憶部２１及び２２にそれぞれ格納された情報を用いて行われる。それら情報について、図４及び図５を参照して具体的に説明する。

図４は、内部回路の最大動作周波数の内部電源電圧による変化を示す図である。縦軸に周波数、横軸に電圧をとっている。それにより、内部回路が正常に動作する上限である最大動作周波数の内部電源電圧による依存性を示している。図４中、ＶＣＣは内部電源電圧、Ｆｍａｘは最大動作周波数を表している。

内部回路は、クロックにより動作するシフトレジスタ、或いはカウンタ等の最大動作周波数を測定するための回路である。そのような内部回路は、図４に示すように、内部電源電圧が高くなるほど、最大動作周波数もより高くなる傾向がある。そのような依存性を示す情報が第１の記憶部２１に格納されている。その情報は以降「電圧依存情報」と呼ぶことにする。

電圧依存情報の取得は、例えばＦＰＧＡにクロックで動作する内部回路を構成し、ＰＬＬ等を介してクロックを供給することにより、内部回路の動作を監視することで行う。異なる内部電源電圧毎に、クロックの周波数を変更しながら、最大動作周波数を測定することで行う。そのように実測するのではなく、シミュレーションにより取得しても良い。

図５は、ＳＳＯノイズに対する内部回路の最大動作周波数の変化を示す図である。縦軸に周波数、横軸にノイズをとっている。図５中、ＳＳＯはノイズ、＃ＳＷはＩＯ信号を同時動作させるピンの本数を表している。ＳＳＯと＃ＳＷを併記しているのは、ＳＳＯノイズはＩＯ信号を同時動作させるピンの本数を多くするほど大きくなる傾向があるからである。ＩＯ信号を同時動作させるピンの本数は以降「ＳＳＯ本数」と呼ぶことにする。

内部回路の最大動作周波数は、図５に示すように、ＳＳＯノイズが大きくなるほど低くなる。そのようなＳＳＯノイズによる最大動作周波数の変化を示す情報が第２の記憶部２２に格納されている。その情報は以降「ノイズ依存情報」と呼ぶことにする。図５で横軸上に表記のＭ１〜Ｍ３及び縦軸上に表記のｘ、ｙ、ｚはそれぞれ、異なるノイズ量、各ノイズ量のときに測定された最大動作周波数を示している。ｋはノイズ量が０のときの最大動作周波数を示している。

ノイズ依存情報の取得は、例えば内部電源電圧を一定とし、ＳＳＯ本数を変えながら、最大動作周波数とＳＳＯノイズ量を実測することで行う。このとき、クロックは位相を走査して、最大動作周波数とＳＳＯノイズ量は共に最悪値を求める。図７に示すように、内部電源電圧は複種類、存在するのが普通であることから、ノイズ依存情報は内部電源電圧の種類毎に用意する。

ＳＳＯノイズ量の測定には、その測定を正確に行うために、ＩＯ信号を入出力させないピンを用いる。ＳＳＯ本数の変更は、例えば上記発生ノイズ情報の取得と同様の手法を用いて行う。つまり、ＳＳＯノイズ量を見積もる対象ピンをＳＳＯノイズ量の測定用とし、その対象ピンに近いエリアからピンを割り当てていくことで行う。

図８は、最大動作周波数とＳＳＯノイズ量を実測する場合に行われるクロックの位相の走査を説明する図である。動作出力は内部回路から出力される信号の時間変化、出力ピン
はＳＳＯノイズ量の測定に用いるピンの電圧の時間変化を示している。

図８では、動作出力はクロックに同期する形で変化し、動作出力の変化に伴って発生するＳＳＯノイズによって出力ピンの電圧が一時的に変動している。しかし、出力ピンにおける電圧の変化は、内部回路の他に、他のピンで入出力されるＩＯ信号によっても生じる。従い、ＳＳＯノイズ量は、内部回路の動作、他のピンで入出力されるＩＯ信号がそれぞれ変化するタイミングに依存する面がある。最大動作周波数は、ＳＳＯノイズ量によって変化する可能性がある。このようなことから、クロックの位相を走査して、内部回路が動作するタイミングを変化させることにより、最大動作周波数とＳＳＯノイズ量は最悪値を探すようにしている。クロックの位相の走査は、図８に示すクロック波形を時間軸上、矢印で示す２つの方向にずらす形で行われる。

ＳＳＯノイズ見積装置１０が見積もったＳＳＯノイズ量は、例えば合否判定部２４により入力され、変動量算出部２３に通知される。そのＳＳＯノイズ量を通知された変動量算出部２３は、第１及び第２の記憶部２１及び２２から電圧依存情報およびノイズ依存情報を読み出し、その二つの情報を用いて内部電源電圧の変動量を算出する。

図６は、内部電源電圧の変動量の算出方法の説明図である。図６では、縦軸の右側に電圧依存情報を示すグラフ、その左側にノイズ依存情報を示すグラフを描いている。ノイズ依存情報は、横軸にノイズをとって示しているが、ノイズが大きくなる方向は図５とは逆とさせている。

図６中のＶＣＣｔｙｐは、変動量を算出する対象となる内部電源電圧を表している。その対象となる内部電源電圧の種類は、例えばＳＳＯノイズ見積装置１０からＳＳＯノイズ量と共に通知される。その内部電源電圧の種類は、対象ピンで設定されているＩＯユーザ設定情報が示すＩＯ信号から特定する。そのＶＣＣｔｙｐを表記した横軸上の位置は、変動が生じていない内部電源電圧の電圧値を示している。このことから、ＶＣＣｔｙｐは電圧値を指す意味でも用いる。

変動量の算出は、先ずノイズ依存情報を参照して、通知されたＳＳＯノイズ量に対応する最大動作周波数を特定する。次に、電圧依存情報を参照して、最大動作周波数に対応する電圧を特定する。最後に、例えば内部電源電圧の電圧値ＶＣＣｔｙｐから特定した電圧値を減算して得られる差分ΔＶＣＣを算出する。その差分ΔＶＣＣは、変動量として合否判定部２４に返す。

ノイズ依存情報、及び電圧依存情報は共に、最大動作周波数に関係する依存性を示している。それにより、最大動作周波数を中間パラメータとして、見積もったＳＳＯノイズ量から対応する内部電源電圧の変動量を見積もるようにしている。各情報は何れもＦＰＧＡの特性を表していることから、内部電源電圧の変動量を見積もる精度も信頼できるものとなる。

合否判定部２４は、返された変動量（差分ΔＶＣＣ）が予め定められた許容範囲内か確認することにより、合否を判定する。合否判定用に定めた許容範囲とは、例えばＦＰＧＡ７０に構成される回路が正常に動作する可能性が高いと考えられる内部電源電圧の降下量である。それにより、この合否判定は、回路が正常に動作するか否か確認することに相当する。このことから、不合格との判定は、ＦＰＧＡ７０の設計変更を行う必要性があることを意味している。合否判定の結果は、出力部２５により出力される。出力部２５による判定結果の出力は、表示装置上への表示、通信ネットワークを介した外部装置への送信、或いは記録媒体への格納によって行われる。

回路設計では、各種検証が行われる。これはＦＰＧＡ７０のような半導体装置でも同様である。その検証として、信号が伝搬していく時間差によって不具合（回路の誤動作など）が生じるか否か確認するためのタイミング解析がある。それにより、不具合が発生しないように、信号の伝搬を考慮したタイミング設計が行われる。

内部電源電圧の変動は、タイミング解析の結果に影響を与える。内部電源電圧の変動により、信号の立ち上がり、或いは立ち下がるタイミングが変化するからである。このことから、合否判定用の許容範囲は、タイミング設計上、許容できる電圧降下量を想定したものであっても良い。複数の異なる視点の許容範囲を用意し、許容範囲毎に合否判定を行わせても良い。用意する許容範囲は、上述したもの以外であっても良い。

ＩＯ信号を入出力させるピンの配置（割り当て）によってＳＳＯノイズ量は変化する。このことから、ＦＰＧＡ７０の設計変更は、ピン配置を変えることで対応できる。信号が伝搬する経路の変更によって対応可能であれば、タイミング設計により対応することができる。また、以下のような対応も可能である。

図９は、ＦＰＧＡ７０の内部構成を示す図である。その内部構成は、ＦＰＧＡ７０のチップに形成された回路を示したものである。そのチップには、ＩＯ信号用の入出力回路が形成されたエリアである複数のバンク（ＢＡＮＫ）９１、及びクロックの分配ツリー構造によって分割されるエリアであるリージョン９２が存在している。

バンク９１は、リージョン９２を囲むように配置されている。バンク９１及びリージョン９２は共に８つ存在している。各バンク９１及びリージョン９２には１〜８の何れかの数字を表記している。バンク９１のうちの何れかを表す場合には、表記した数値を用いて、例えば「９１−１」「９１−２」のように符号を記載することとする。これはリージョン９２でも同様である。

図９に示すような内部構成では、予測されるＳＳＯノイズ量はバンク９１によって異なることになる。従い、ＳＳＯノイズ量が大きいバンク９１に近いリージョン９２には比較的に低速に動作する回路を配置し、ＳＳＯノイズ量が小さいバンク９１に近いリージョン９２には比較的に高速に動作する回路を配置するといった対応（設計変更）を行っても良い。例えばバンク９１−３で予測されるＳＳＯノイズ量が最大であった場合には、リージョン９２−４或いはその近傍のリージョン９２に配置していた高速に動作する回路はリージョン９２−５といったバンク９１−３からより遠いところに配置を変更しても良い。そのような設計変更を行うことで、不具合が解消する可能性がある。

ＦＰＧＡ７０は、図１０に示すように、プリント板（ＰＣＢ：Printed Circuits Board）１００に搭載されて用いられる。そのＰＣＢ１００には、ＦＰＧＡ７０以外の半導体装置、例えば別のＦＰＧＡ、或いは異なる種類のＬＳＩ等が搭載されるのが普通である。図１０では、１１１〜１１３の計３個の半導体装置を示している。１０１は電源電圧を生成する電源装置である。

電源装置１０１は、電源プレーン１０２と接続されている。それにより、各半導体装置７０、１１１〜１１３には電源プレーン１０２を介して電源電圧が印加される。また、各半導体装置７０、１１１〜１１３はグランドプレーン１０３と接続されている。

ＦＰＧＡ７０で発生した内部電源電圧の等価的な変動は、グランドプレーン１０３に伝搬する。その伝搬の影響は、ＦＰＧＡ７０とのグランドプレーン１０３上の距離が短いほど大きくなる。このため、半導体装置１１１との配置上の距離Ｌ１は半導体装置１１２との配置上の距離Ｌ２とほぼ同じであるが、半導体装置１１１のほうが伝搬の影響は大きい
。このことから、ＦＰＧＡで見積もった内部電源電圧の変動量を考慮して、他の半導体装置の配置、つまりグランドプレーン１０３に着目した接続位置関係を設計することが望ましい。実際には、各半導体装置で内部電源電圧の変動量を見積もり、見積もった変動量と各半導体装置に要求される動作速度を考慮して、各半導体装置の配置を設計することが望ましい。

或る半導体装置の内部電源電圧の等価的な変動（ＳＳＯノイズ）が他の半導体装置に与える影響は、シミュレーションによる解析を用いて行うのが一般的である。しかし、その解析には、非常に精密なモデル化が必要である。電源電圧変動量見積装置２０は等価的な変動を見積もることから、他の半導体装置に与える影響の定量化に用いることができる。従って、シミュレーションによる解析との相関検証にも用いることができる。

以上の変形例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧のノイズによって発生する等価的な変動量を見積もる方法であって、
前記半導体装置内に構成される回路の動作可能な最大周波数と前記内部電源電圧との間に存在する第１の関係を特定する第１の特定工程と、
前記入出力信号を入出力させるピンの本数に基づいて、前記回路の最大周波数とノイズ量との間に存在する第２の関係を特定する第２の特定工程と、
前記第１、及び第２の関係を基に、前記半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を見積もる変動量見積工程と、
を有することを特徴とする電圧変動量見積方法。
（付記２）
前記半導体装置のＩＯ信号用の入出力回路が複数の第１の部分に分割され、且つ該半導体装置の内部回路がクロックの分配ツリー構造によって複数の第２の部分に分割可能な場合に、
前記第１及び第２の特定工程では、前記第２の部分毎に前記第１及び第２の関係をそれぞれ特定する、
ことを特徴とする付記１記載の電圧変動量見積方法。
（付記３）
前記第２の特定工程では、前記回路に供給するクロックの位相を走査して、前記最大周波数、及びノイズ量のうちの少なくとも一方は最悪値を採用する、
ことを特徴とする付記１、または２記載の電圧変動量見積方法。
（付記４）
入出力信号が入出力可能なピンを備えた半導体装置内で構成可能な回路の動作を検証するための装置であって、
付記１記載の電圧変動量見積方法を用いて、前記半導体装置での内部電源電圧の等価的な変動量を見積もる変動量見積部と、
前記変動量見積部で見積もった変動量を用いて、前記半導体装置での設計により構成される回路の動作を検証する動作確認部と、
を有することを特徴とする半導体装置動作検証装置。
（付記５）
入出力信号が入出力可能なピンを備えた半導体装置の設計を行うための方法であって、
付記１記載の電圧変動量見積方法を用いて、前記半導体装置での内部電源電圧の等価的な変動量を見積もる変動量見積工程と、
前記変動量見積工程で見積もった変動量を基に、前記半導体装置の設計変更を行う設計変更工程と、
を有することを特徴とする半導体装置設計方法。
（付記６）
前記変動量見積工程では、付記２記載の電圧変動量見積方法を用いて、前記第２の部分毎に前記変動量の見積もりを行い、
前記設計変更工程では、前記変動量見積工程で前記第２の部分毎に見積もった変動量を基に、前記設計変更として、それぞれの第２の部分に構成させる回路の配置を変更する、
ことを特徴とする付記５記載の半導体装置設計方法。
（付記７）
前記設計変更工程では、前記変動量見積工程で見積もった変動量が許容範囲外であった場合に、前記設計変更として、前記入出力信号を入出力させるピンの配置を変更する、
ことを特徴とする付記５記載の半導体装置設計方法。
（付記８）
前記設計変更工程では、前記変動量見積工程で見積もった変動量を、該変動量を見積もった時点での設計で想定された前記内部電源電圧の降下量と比較し、該変動量が該降下量より該内部電源電圧を降下させる値であった場合に、前記設計変更として、前記入出力信号を入出力させるピンの配置を変更する、
ことを特徴とする付記５記載の半導体装置設計方法。
（付記９）
前記設計変更工程では、前記設計変更として、前記変動量見積工程で見積もった変動量を用いたタイミング設計を行う、
ことを特徴とする付記５記載の半導体装置設計方法。
（付記１０）
入出力信号が入出力可能なピンを備えた半導体装置を搭載するプリント板を設計するための方法であって、
付記１記載の電圧変動量見積方法を用いて、前記プリント板に搭載する半導体装置での内部電源電圧の等価的な変動量を見積もる変動量見積工程と、
前記変動量見積工程で見積もった変動量に応じて、前記プリント板の設計を変更する設計変更工程と、
を有することを特徴とするプリント板設計方法。
（付記１１）
入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧のノイズによって発生する等価的な変動量を見積もる装置であって、
前記半導体装置内に構成される回路の動作可能な最大周波数と前記内部電源電圧との間に存在する関係を示す第１の情報を記憶した第１の記憶手段と、
前記回路の最大周波数とノイズ量との間に存在する関係を示す第２の情報を記憶した第２の記憶手段と、
前記第１、及び第２の情報を用いて、前記半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を算出する変動量算出手段と、
を具備することを特徴とする電圧変動量見積装置。
（付記１２）
前記変動量算出手段が算出した前記変動量が許容範囲内か否か判定する判定手段、
を更に具備することを特徴とする付記１０記載の電圧変動量見積装置。
（付記１３）
入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧のノイズによって発生する等価的な変動量を見積もる装置として用いられるコンピュータに、
前記半導体装置で予測されるノイズ量を取得する取得機能と、
前記取得機能により取得されたノイズ量、該半導体装置内に構成される回路の動作可能な最大周波数と前記内部電源電圧との間に存在する関係を示す第１の情報、及び該回路の最大周波数とノイズ量との間に存在する関係を示す第２の情報を用いて、該半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を算出する算出機能と、
を実現させるためのプログラム。

本実施形態による電圧変動量見積装置を用いて構築されたシステムの構成を示す図である。 ＳＳＯノイズ量の見積もり方法を説明する図である。 発生ノイズ情報の生成方法を説明するための図である。 内部回路の最大動作周波数の内部電源電圧による変化を示す図である。 ＳＳＯノイズに対する内部回路の最大動作周波数の変化を示す図である。 内部電源電圧の変動量の算出方法の説明図である。 ＦＰＧＡに発生する内部電源電圧の変動を説明するための図である。 最大動作周波数とＳＳＯノイズ量を実測する場合に行われるクロックの位相の走査を説明する図である。 ＦＰＧＡ７０の内部構成を示す図である。 プリント板を対象に行う設計変更を説明するための図である。

符号の説明

１０ ＳＳＯノイズ見積装置
２０ 電圧変動量見積装置
２１ 第１の記憶部
２２ 第２の記憶部
２３ 変動量算出部
２４ 合否判定部
２５ 出力部
７０ ＦＰＧＡ
９１ バンク
９２ リージョン

Claims (8)

1. 入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧にノイズによって発生する等価的な変動量を見積もる方法であって、
   コンピュータに、
   前記半導体装置内に構成される回路の動作可能な最大周波数と前記内部電源電圧との間に存在する第１の関係を特定する第１の特定工程と、
   前記入出力信号を入出力させるピンの本数に基づいて、前記回路の最大周波数と前記入出力信号によるノイズ量との間に存在する第２の関係を特定する第２の特定工程と、
   前記第１、及び第２の関係を基に、前記半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を算出する変動量算出工程と、
   を実行させることを特徴とする電圧変動量見積方法。
2. 前記半導体装置のＩＯ信号用の入出力回路が複数の第１の部分に分割され、且つ該半導体装置の内部回路がクロックの分配ツリー構造によって複数の第２の部分に分割可能な場合に、
   前記第１及び第２の特定工程では、前記第２の部分毎に前記第１及び第２の関係をそれぞれ特定する、
   ことを特徴とする請求項１記載の電圧変動量見積方法。
3. 入出力信号が入出力可能なピンを備えた半導体装置の設計を行うための方法であって、
   請求項１記載の電圧変動量見積方法を用いて、前記半導体装置での内部電源電圧の等価的な変動量を見積もる変動量見積工程をコンピュータに実行させ、
   前記変動量見積工程で見積もった変動量を基に、前記半導体装置の設計変更を行う設計変更工程を行う、
   ことを特徴とする半導体装置設計方法。
4. 前記変動量見積工程では、請求項２記載の電圧変動量見積方法を用いて、前記第２の部分毎に前記変動量の見積もりを行い、
   前記設計変更工程では、前記変動量見積工程で前記第２の部分毎に見積もった変動量を基に、前記設計変更として、それぞれの第２の部分に構成させる回路の配置を変更する、
   ことを特徴とする請求項３記載の半導体装置設計方法。
5. 前記設計変更工程では、前記変動量見積工程で見積もった変動量を該変動量を見積もった時点での設計で想定された前記内部電源電圧の降下量と比較し、該変動量が該降下量より該内部電源電圧を降下させる値であった場合に、前記設計変更として、前記入出力信号を入出力させるピンの配置を変更する、
   ことを特徴とする請求項３記載の半導体装置設計方法。
6. 前記設計変更工程では、前記設計変更として、前記変動量見積工程で見積もった変動量を用いたタイミング設計を行う、
   ことを特徴とする請求項３記載の半導体装置設計方法。
7. 入出力信号が入出力可能なピンを備えた半導体装置を搭載するプリント板を設計するための方法であって、
   請求項１記載の電圧変動量見積方法を用いて、前記プリント板に搭載する半導体装置での内部電源電圧の等価的な変動量を見積もる変動量見積工程をコンピュータに実行させ、
   前記変動量見積工程で見積もった変動量に応じて、前記プリント板の設計を変更する設計変更工程を行う、
   ことを特徴とするプリント板設計方法。
8. 入出力信号が入出力可能なピンを備えた半導体装置の内部電源電圧にノイズによって発生する等価的な変動量を見積もる装置であって、
   前記半導体装置内に構成される回路の動作可能な最大周波数と前記内部電源電圧との間に存在する関係を示す第１の情報を記憶した第１の記憶手段と、
   前記回路の最大周波数と前記入出力信号によるノイズ量との間に存在する関係を示す第２の情報を記憶した第２の記憶手段と、
   前記第１、及び第２の情報を用いて、前記半導体装置で予測されるノイズ量に対応する内部電源電圧の等価的な変動量を算出する変動量算出手段と、
   を具備することを特徴とする電圧変動量見積装置。

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