TWI472941B - 晶片輸出入設計的方法 - Google Patents

Description

晶片輸出入設計的方法

本發明係關於一種晶片輸出入設計的方法，且特別是有關於一種在考量同步轉態輸出(simultaneous switching output，SSO)時可將訊號輸出入單元的幾何位置資訊整合納入的晶片輸出入設計方法。

晶片(包括晶粒、積體電路及/或系統晶片：system-on-chip，SOC)是現代資訊社會最重要的硬體基礎之一，晶片設計業者也積極研發更好的晶片設計策略、流程與技術，不僅要滿足晶片客戶的基本需求與規格，還要盡量降低晶片的布局面積，以降低成本。

請參考第1圖，其所示意的是一晶片10的實施例。晶片10中設有一核心電路14與一輸出入介面12。核心電路14主控晶片10的功能與運作，輸出入介面12則於一環狀區域圍繞核心電路14。輸出入介面12包括有各種訊號輸出及/或輸入接墊(可統稱為訊號輸出入接墊，對應訊號輸出入腳位)、輸出入電源接墊與輸出入地端接墊(可統稱為輸出入供電接墊，對應輸出入供電腳位)；舉例而言，第1圖中的接墊Pio[i-1]、Pio[i]與Pio[i+1]即為訊號輸出入接墊，接墊Ppwr[j]為輸出入電源接墊，接墊Pgnd[k]則為輸出入地端接墊。

為使晶片10得以和外界(例如說同一電路板上的另一晶片、主動元件及/或被動元件，未圖示)交換資料訊號，輸出入介面12中的各個訊號輸出入接墊Pio[i]會與對應的訊號輸出入單元(cell)SIO[i]搭配。各訊號輸出入單元SIO[i]即是經由對應的訊號輸出入接墊Pio[i]向外界負載驅動輸出訊號，以及/或者由外界接收輸入訊號。由訊號輸出入單元接收的輸入訊號可進一步傳輸至核心電路14，使核心電路14能依據輸入訊號進行對應的運算、執行對應的功能。核心電路14的運作狀態與運算執行的結果亦可傳輸至訊號輸出入單元以被驅動輸出。

類似地，為使晶片10得以由外界汲取運作所需的電力，各輸出入電源接墊Ppwr[j]會與對應的輸出入電源單元IOpwr[j]搭配，經由電源帶(power stripe)16a而將外界提供的電源電壓Vddext耦接為晶片內部的電源電壓VddIO。各輸出入地端接墊Pgnd[k]則會與對應的輸出入地端單元IOgnd[k]搭配，經由電源帶16b而將外界的地端電壓Vssext耦接為晶片內部的地端電壓VddIO。輸出入電源單元IOpwr[j]與輸出入地端單元IOgnd[k]可統稱為輸出入供電單元。

在訂製晶片時，晶片的應用端客戶會訂定晶片所需具備的訊號輸出入腳位及各訊號輸出入腳位的邏輯排列順序(即訊號輸出入腳位序列)，並訂定各輸出入腳位所應遵循的時序規格。晶片設計業者則依據訊號輸出入腳位序列的需求與時序規格而為晶片進行輸出入設計，也就是為晶片安排訊號輸出入單元與輸出入供電單元。

核心電路14與各訊號輸出入單元SIO[i]所需的電力皆是經由輸出入供電接墊汲取的。由於訊號輸出入單元SIO[i]需負責大電壓、大電流的訊號輸出入，其所需的電力也較多；而訊號輸出入單元SIO[i]的高電力需求將會影響晶片內部的電源電壓VddIO與地端電壓Vss。舉例而言，當訊號輸出入單元SIO[i]要將一訊號由低位準驅動至高位準時，電源電壓VddIO會暫態地降低；當訊號輸出入單元SIO[i]要在訊號中驅動一個由高位準至低位準的轉態時，地端電壓Vss則會暫態地升高。

隨著晶片功能日趨多元，晶片所需的訊號輸出入接墊/腳位也越來越多。當許多個訊號輸出入單元同時驅動輸出訊號的轉態時(稱為同步轉態輸出，simultaneous switching output，SSO)，對電源電壓VddIO及/或地端電壓Vss的影響也會相加累積，並在訊號輸出入單元的訊號中引發同步轉態雜訊(simultaneous switching noise，SSN)。舉例而言，在某一時刻，假設某一訊號輸出入單元SIO[i1]只需在其訊號中穩定、靜態地維持一低位準，但若有足夠數目個其他訊號輸出入單元SIO[i2](i2不等於i1)同時驅動高位準至低位準的轉態，電源電壓VddIO及/或地端電壓Vss受影響的程度就會使訊號輸出入單元SIO[i1]的訊號電壓升高，無法正確維持低位準；若訊號輸出入單元SIO[i1]的位準高於一標準電壓ViL，就代表此輸出入設計已違反一地端同步轉態輸出規格。

類似地，假設某一訊號輸出入單元SIO[i1]只需在其訊號中穩定、靜態地維持一高位準，但若有足夠數目個其他訊號輸出入單元SIO[i2](i2不等於i1)同時驅動低位準至高位準的轉態，電源電壓VddIO及/或地端電壓Vss受影響的程度就會使訊號輸出入單元SIO[i1]的訊號電壓降低，無法正確維持高位準；若訊號輸出入單元SIO[i1]的位準低於一標準電壓ViH，就代表輸出入設計已違反一電源同步轉態輸出規格。地端同步轉態輸出規格與電源同步轉態輸出規格可統稱為同步轉態輸出規格。

外界提供的電源電壓Vddext與地端電壓Vssext是經由電路板PCB(如印刷電路板上的跡線，trace)、晶片封裝PKG(例如打線與導電架等等)、輸出入供電接墊與晶片內部的電源帶而成為晶片內部的電源電壓VddIO與地端電壓Vss。因此，當多個訊號輸出入單元同時驅動訊號轉態而導致同步轉態雜訊時，雜訊的大小程度會與電路板、晶片封裝、輸出入供電接墊與電源帶等等的等效電路(寄生電路)有關。舉例而言，此等效電路的電感越大，電源電壓VddIO與地端電壓Vss受影響的程度也就越大，同步轉態雜訊也就隨之增強。增加輸出入供電單元、輸出入供電接墊的數目可以有效縮減等效電路的電感；不過，過度增加輸出入供電單元/腳位的數目，會擴大晶片的整體布局面積，增加晶片的成本。

另一方面，訊號輸出入單元有多種不同的種類；不同種類的訊號輸出入單元有不同的驅動參數。舉例而言，驅動參數可包括驅動力(driving strength)與轉換率(slew rate)。若一訊號輸出入單元具有較高的驅動力(及/或轉換率)，其訊號的電流大小、品質、特性與時序(如波形、眼圖、上升時間與下降時間等)會較佳，也較能克服電路板與晶片封裝的品質變異；然而，當其驅動訊號轉態時，對電源電壓與地端電壓的影響也較大，連帶使同步轉態雜訊增強。

在習知的輸出入設計技術中，是依據同步轉態輸出規格而為不同種類的訊號輸出入單元分別訂定一對應的驅動因素(DF，driving factor)；此驅動因素代表的是：在符合地端同步轉態輸出規格下，每一訊號輸出入單元平均應搭配的輸出入供電單元數目。在為輸出入設計中所需的訊號輸出入腳位選擇訊號輸出入單元種類與數目後，便能依據各種訊號輸出入單元的數目與對應驅動因素累算出一驅動因素總和(SDF，sum of driving factors)。依據驅動因素總和，便可決定輸出入設計中應該納入的輸出入電源單元數目與輸出入地端單元數目。舉例而言，若某一晶片的訊號輸出入腳位序列需使用10個2mA的訊號輸出入單元(可以在輸出訊號中驅動2mA電流的訊號輸出入單元)、6個8mA的訊號輸出入單元與26個24mA的訊號輸出入單元，每一個2mA、8mA與24mA訊號輸出入單元所對應的驅動因素則分別為0.012、0.063與0.26，則驅動因素總和可計算為：0.012*10+0.063*6+0.26*24=7.258；將此數值微調進位後，可得出：此輸出入設計需採用8個輸出入地端單元與7個輸出入電源單元。

前述習知技術的缺點可討論如下。由於驅動因素為小數，驅動因素總和亦包括有小數部份，需進位以得出整數的輸出入供電單元個數；因此，習知技術的輸出入設計乃過度設計(over design)，其所採用的輸出入供電腳位數目偏多，會增加晶片的總腳位數目、整體布局面積與成本，不利於晶片的普及運用。

再者，習知技術僅單純考慮輸出入供電單元的數目，未考慮訊號輸出入單元與輸出入供電單元的幾何位置。舉例而言，如第1圖所示，輸出入電源單元IOpwr[j]與輸出入地端單元IOgnd[k]係經由電源帶16a與16b而將電源電壓VddIO、地端電壓Vss耦接至各訊號輸出入單元SIO[i]，故電源帶16a與16b的長短(關聯於訊號輸出入單元與輸出入電源單元間的距離，以及訊號輸出入單元與輸出入地端單元間的距離)與寄生效應也成為同步轉態雜訊的影響因素之一。然而，習知技術並未將此考量納入至輸出入設計中，無法得知輸出入供電單元擺放的較佳位置，也就無法在同步轉態雜訊與腳位數目的兩難間取得較佳的平衡。

另外，如第1圖所示，各訊號輸出入單元SIO[i]是經由晶片封裝PKG與電路板PCB而驅動外界的對應負載LD[i]。然而，由於習知技術未整合考慮晶片封裝及/或電路板等的寄生效應，晶片設計業者會盡量使用驅動力(及/或轉換率)較高的訊號輸出入單元，以利用較高的驅動餘裕滿足訊號輸出入腳位的時序規格。換言之，因為習知的輸出入設計欠缺整合性，使晶片設計業者需在驅動力方面進行過度設計。不過，驅動力較高的訊號輸出入單元需要搭配較多的輸出入供電單元才能符合同步轉態輸出規格，不利於晶片腳位的精簡。

再者，在訂定各種訊號輸出入單元所對應的驅動因素時，要先為各種類訊號輸出入單元求出對應的驅動指標(driving index)。驅動指標的意義可描述如下：在N個同類訊號輸出入單元搭配單一輸出入地端單元的配置下，當這N個同種訊號輸出入單元同時驅動高位準至低位準的轉態時，若另一個不驅動訊號轉態的同種類輸出入單元仍能使低位準訊號低於標準電壓ViL，則稱此數目N符合一驅動指標條件。在所有能符合此驅動指標條件的數目N中取其最大值，即為此種訊號輸出入單元的驅動指標，而驅動指標的倒數即為此種訊號輸出入單元所對應的驅動因素。由此可知，驅動因素僅考慮了同種類的訊號輸出入單元；若輸出入設計中有不同種類的訊號輸出入單元混合配置，就會影響驅動因素的正確性；連帶地，習知技術也就無法確保輸出入設計的正確性。

為克服習知技術的缺點，本發明的目的是提供一種依據一晶片的訊號輸出入腳位序列而為該晶片提供一輸出入設計的方法。訊號輸出入腳位序列包含有複數個需要被實現的訊號輸出入腳位，各訊號輸出入腳位關聯於一輸出入時序(IO timing)規格。而本發明方法包含：進行一設定步驟，為各訊號輸出入腳位設定一對應的驅動參數；進行一時序驗證步驟，依據各訊號輸出入腳位對應的驅動參數檢查各訊號輸出入腳位的運作時序是否違反關聯的輸出入時序規格。若一訊號輸出入腳位的運作時序未違反其所關聯的輸出入時序規格，則依據該訊號輸出入腳位所對應的驅動參數來為該訊號輸出入腳位設定一對應的單元種類。若一訊號輸出入腳位的運作時序違反關聯的輸出入時序規格，則於該訊號輸出入腳位所對應的驅動參數中修改轉換率，並進行一時序複驗步驟，以依據修改後驅動參數再度檢查其運作時序是否違反關聯的輸出入時序規格。在進行時序複驗步驟後，若該訊號輸出入腳位的運作時序仍違反關聯的輸出入時序規格，則於該訊號輸出入腳位所對應的驅動參數中修改驅動力，以依據修改後驅動參數重複前述的設定步驟；若運作時序已不再違反關聯的輸出入時序規格，亦重複設定步驟，以依據該訊號輸出入腳位所對應的修改後驅動參數而為該訊號輸出入腳位設定一對應的單元種類。在時序驗證步驟與時序複驗步驟中，當要依據一訊號輸出入腳位對應的驅動參數檢查該訊號輸出入腳位的運作時序時，係依據該訊號輸出入腳位所對應的供電、頻率、晶片封裝、電路板及/或負載模擬該訊號輸出入腳位於對應驅動參數下所能驅動的運作時序。

再者，依據各訊號輸出入腳位對應的單元種類選擇要被擺放至輸出入設計中的訊號輸出入單元，並依據訊號輸出入腳位序列依序在輸出入設計中逐一擺放各訊號輸出入單元。亦即，進行一訊號輸出入單元插入步驟，依據訊號輸出入腳位序列而在輸出入設計中擺放一訊號輸出入單元；並且，進行一同步轉態輸出計算步驟，針對輸出入設計中已擺放的訊號輸出入單元進行一同步轉態輸出的數值計算；再者，進行一同步轉態輸出驗證步驟，以檢查輸出入設計是否違反同步轉態輸出規格；若未違反，則重複至訊號輸出入單元插入步驟。

在進行同步轉態輸出驗證步驟後，若輸出入設計違反同步轉態輸出規格，則於輸出入設計中納入一去耦電容(decoupling capacitor)，並針對輸出入設計中已擺放的訊號輸出入單元再度進行同步轉態輸出的數值計算，據以進行一同步轉態輸出複驗步驟，檢查輸出入設計是否仍違反同步轉態輸出規格。若違反同步轉態輸出規格，則於輸出入設計中加入一輸出入供電單元。然後，便可重複至同步轉態輸出計算步驟。

一實施例中，同步轉態輸出規格包括一電源同步轉態輸出規格與一地端同步轉態輸出規格，而同步轉態輸出複驗步驟(與同步轉態輸出驗證步驟)係檢查輸出入設計是否違反電源同步轉態輸出規格與地端同步轉態輸出規格。在進行同步轉態輸出複驗步驟後，若輸出入設計違反電源同步轉態輸出規格，則於輸出入設計中加入一輸出入電源單元，其包括一輸出入電源接墊，用以耦接電源電壓；類似地，若輸出入設計違反地端同步轉態輸出規格，則於輸出入設計中加入一輸出入地端單元，其包括一輸出入地端接墊，用以耦接地端電壓。

在進行同步轉態輸出計算步驟時，係依據輸出入設計中各訊號輸出入單元的實體(physical)布局參數與位置進行數值模擬。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參考第2圖，其所示意的是依據本發明一實施例的流程100，用以實現本發明的晶片輸出入設計技術，以替一晶片提供一輸出入設計。流程100的主要步驟可描述如下。

步驟102：開始流程100。

步驟104：輸入設計資訊。舉例而言，本發明可在輸出入設計中將第2圖列示的設計資訊20至30皆納入考量。設計資訊20、22、24、26、28與30可分別為：訊號輸出入腳位序列、輸出入環(IO ring)的實體資訊(physical information)、訊號輸出入的電源與地端封裝實體資訊、訊號輸出入的電源與地端電路板實體資訊、輸出入時序規格與同步轉態輸出規格(第2圖中簡記為SSO規格)。

設計資訊20的訊號輸出入腳位序列記錄的是輸出入設計中需要被實現的訊號輸出入腳位，可包括訊號輸出入腳位的數目(可以是複數個)、訊號輸出入腳位的邏輯排列順序，以及/或者各訊號輸出入腳位所需具備的最小驅動力及/或迴轉率等等。設計資訊28則可以是和設計資訊20互相搭配的；設計資訊28記錄的是與各訊號輸出入腳位關聯的輸出入時序規格，其可包括各訊號輸出入腳位應符合的訊號輸出眼圖、波形需求及/或上升時間、下降時間等時間規則。

設計資訊22記錄的是輸出入環的實體資訊；輸出入環是晶片中用以安置訊號輸出入單元與輸出入供電單元的區域，輸出入環的實體資訊可以包括輸出入環的尺寸與材質實體參數等等，像是導體層(如金屬層及/或多晶矽層)的單位面積寄生電阻、寄生電感與寄生電容等等。

設計資訊24記錄的是和訊號輸出入有關的封裝實體資訊；晶片的訊號輸出入接墊、輸出入電源接墊及/或輸出入地端接墊會經由晶片封裝中的打線及/或導電架(lead frame)耦接至電路板，而這些打線及/或導電架的位置、尺寸、寄生效應及/或導電係數等等就可被包括在設計資訊24中。

類似地，晶片的訊號輸出入接墊要經由電路板上的訊號跡線才能耦接至外界的負載，輸出入電源接墊及/或輸出入地端接墊也要經由電路板的供電跡線才能耦接至外界的電源，而這些訊號跡線與供電跡線的位置、尺寸、寄生效應及/或導電係數等等就可被包括在設計資訊26中。

設計資訊30記錄的是輸出入設計應滿足的同步轉態輸出規格；舉例而言，同步轉態輸出規格包括一電源同步轉態輸出規格與一地端同步轉態輸出規格，電源同步轉態輸出規格可以對應標準電壓ViH，地端同步轉態輸出規格則可以對應標準電壓ViL。

步驟106：將各訊號輸出入腳位所對應的供電(如電源電壓的高低)、頻率(例如說是在各訊號輸出入腳位上的訊號頻率)與負載納入考量。

步驟108：為訊號輸出入腳位序列中的每一個訊號輸出入腳位定義對應的驅動力及/或轉換率，據此便可選擇要以何種訊號輸出入單元來實現各訊號輸出入腳位。此步驟可視為一設定步驟，為各訊號輸出入腳位設定一對應的驅動參數(可包括驅動力及/或轉換率)。

步驟110：進行一時序驗證步驟，依據各訊號輸出入腳位對應的驅動參數檢查各訊號輸出入腳位的運作時序是否違反關聯的輸出入時序規格(設計資訊28)。在針對訊號輸出入腳位序列中的某一訊號輸出入腳位進行時序驗證時，若未違反該訊號輸出入腳位所關聯的輸出入時序規格，代表在步驟108中為該訊號輸出入腳位設定的驅動參數可以滿足關聯的輸出入時序規格；因此，便可依據步驟108中設定的驅動參數而為該訊號輸出入腳位設定一對應的單元種類，也就是用以實現該訊號輸出入腳位的訊號輸出入單元。若訊號輸出入腳位序列中的所有訊號輸出入腳位皆不再違反各自的輸出入時序規格，便可繼續進行至步驟118。

相對地，在針對訊號輸出入腳位序列中的某一訊號輸出入腳位進行時序驗證時，若已違反該訊號輸出入腳位關聯的輸出入時序規格，則進行至步驟112。

步驟112：若某一訊號輸出入腳位原先的驅動參數會使該訊號輸出入腳位違反關聯的輸出入時序規格，則為該訊號輸出入腳位修改其驅動參數中的轉換率，並繼續進行至步驟114。

步驟114：此步驟為一時序複驗步驟；若某一訊號輸出入腳位的驅動參數已在步驟112中被修改，便可依據修改後的驅動參數再度檢查該訊號輸出入腳位的運作時序是否違反關聯的輸出入時序規格。若再度違反關聯的輸出入時序規格，則進行至步驟116。相對地，若不再違反關聯的輸出入時序規格，就可重複至步驟108，依據修改後的驅動參數決定該訊號輸出入腳位的所應採用的訊號輸出入單元。

步驟116：若修改某一訊號輸出入腳位的轉換率仍未能在步驟114滿足其所關聯的輸出入時序規格，便可進一步修改該訊號輸出入腳位所對應的驅動力，例如說是提高其驅動力。然後，可繼續至步驟108，以依據驅動力修改後的驅動參數為該訊號輸出入腳位重複步驟108與110。

在步驟110與114中，當要依據一訊號輸出入腳位的對應驅動參數檢查該訊號輸出入腳位的運作時序是否違反關聯的輸出入時序規格時，係依據該訊號輸出入腳位所對應的供電、頻率、負載(步驟106)、晶片封裝(設計資訊24)與電路板的實體資訊(設計資訊26)來模擬該訊號輸出入腳位於對應驅動參數下所能驅動的運作時序。雖然不同種類的訊號輸出入單元各有額定的驅動力與轉換率可用以預測各種訊號輸出入單元的運作時序(例如訊號的上升時間與下降時間等等)，但在實際應用時，訊號輸出入單元要經由晶片封裝與電路板才能傳輸至對應負載，故晶片封裝與電路板的寄生效應會使訊號輸出入單元的實際運作表現劣化。習知技術無法將晶片封裝及/或電路板的實體資訊納入輸出入設計的考量，導致晶片設計業者需對驅動參數進行過度設計，不利於晶片整體腳位數目的精簡。不過，在進行步驟110與114時，由於本發明流程100已將供電、頻率、負載大小、晶片封裝及/或電路板的實體資訊等等納入整合考慮，故可有效減少驅動參數的過度設計。

步驟118：開始進行輸出入設計。首先，於輸出入設計中插入一輸出入電源單元與一輸出入地端單元。此時，輸出入設計內尚未包括任何訊號輸出入單元。

步驟120：由步驟110進行至步驟118與120，流程100已經為訊號輸出入腳位序列中的所有訊號輸出入腳位決定了各訊號輸出入單元所應採用的驅動參數與訊號輸出入單元。而步驟120就是要進行一訊號輸出入單元插入步驟，依據訊號輸出入腳位序列的順序與各訊號輸出入腳位對應的單元種類而在輸出入設計中擺放一輸出入訊號腳位所對應的訊號輸出入單元。也就是說，針對訊號輸出入腳位序列中尚未被包括至輸出入設計中的訊號輸出入腳位(與訊號輸出入單元)，找出其中的第一個(依照訊號輸出入腳位序列的順序)，選擇其所對應的訊號輸出入單元，並將其擺放至輸出入設計中。

步驟121：在輸出入設計中新增一訊號輸出入單元後(步驟120)，便可進行一同步轉態輸出計算步驟，針對輸出入設計中已擺放的訊號輸出入單元進行一同步轉態輸出的數值計算。一實施例中，當要進行此同步轉態輸出的數值計算時，係依據輸出入設計中各訊號輸出入單元的實體布局參數與幾何位置進行數值模擬。舉例而言，針對輸出入設計中已擺放的訊號輸出入單元，可輪流使其中一個訊號輸出入單元為靜態的訊號輸出入單元(不驅動輸出訊號轉態，僅將訊號維持於穩態)，其他的訊號輸出入單元則同時驅動輸出訊號轉態，並經由數值模擬得知該靜態訊號輸出入單元的訊號位準。依據數值模擬的訊號位準是否高於標準電壓ViL及/或低於標準電壓ViH，即可判斷輸出入設計否違反地端同步轉態輸出規格及/或電源同步轉態輸出規格。在進行數值運算時，可由已擺放訊號輸出入單元的實體布局參數與幾何位置擷取出等效電路的寄生效應，以更真實地模擬輸出入設計對同步轉態雜訊的抑制能力。

步驟122：依據步驟121的數值計算結果進行一同步轉態輸出驗證步驟，檢查輸出入設計是否違反同步轉態輸出規格(設計資料30)；若未違反，則可繼續進行至步驟130。若輸出入設計已違反同步轉態輸出規格，則進行至步驟124。

步驟124：由於輸出入設計違反同步轉態輸出規格，故可在輸出入設計中納入一去耦電容。此去耦電容可以實現於晶片內部的核心電路區域，耦接於電源電壓與地端電壓之間。然後，可繼續進行至步驟126。

步驟126：再度針對輸出入設計中已擺放的訊號輸出入單元進行同步轉態輸出的數值計算，以進行一同步轉態輸出複驗步驟，再次檢查輸出入設計是否違反同步轉態輸出規格。由於輸出入設計中已經納入去耦電容(步驟126)，故在進行同步轉態輸出的數值計算時，去耦電容降低同步轉態雜訊的效果會一併反映於數值計算的結果。一實施例中，當要進行同步轉態輸出複驗步驟時，係檢查輸出入設計是否違反電源同步轉態輸出規格與地端同步轉態輸出規格。若違反其中之一，則繼續進行至步驟128。若加入去耦電容的輸出入設計已經不會違反電源同步轉態輸出規格與地端同步轉態輸出規格，則重複至步驟121。

步驟128：若加入去耦電容的輸出入設計仍違反同步轉態輸出規格，則視違反的規格而在輸出入設計中加入一輸出入電源單元及/或一輸出入地端單元。若輸出入設計違反電源同步轉態輸出規格，則於輸出入設計中加入一個具有輸出入電源接墊的輸出入電源單元。類似地，若輸出入設計違反地端同步轉態輸出規格，則於輸出入設計中加入一個具有輸出入地端接墊的輸出入地端單元。然後，流程100可繼續進行至步驟121。

步驟130：若訊號輸出入腳位序列中的所有訊號輸出入腳位皆已被實現於輸出入設計中，則進行至步驟132；若還有未被實現的訊號輸出入腳位(未擺放的訊號輸出入單元)，則重複至步驟120。

步驟132：結束流程100。流程100可針對晶片中的不同的電源領域(power domain)重複進行。也就是說，同一電源領域的訊號輸出入腳位可被列入至同一訊號輸出入腳位序列；針對此訊號輸出入腳位序列進行流程100，就可為此一電源領域提供一對應的輸出入設計，替該訊號輸出入腳位序列下的所有訊號輸出入腳位安排對應的訊號輸出入單元，並在適當位置穿插適當數目的輸出入電源單元及/或輸出入地端單元。

由以上描述可知，本發明流程100會依照訊號輸出入腳位序列逐一在輸出入設計中依序擺放各訊號輸出入腳位的訊號輸出入單元；每擺放一個，便針對當前的輸出入設計進行同步轉態輸出的數值計算，以檢查輸出入設計是否違反同步轉態輸出規格(步驟120、121與122)。若有違反，則進行步驟124及/或步驟128，以改善當前的輸出入設計，直到輸出入設計不再違反同步轉態輸出規格；然後，流程100又可重複步驟120、121與122，為次一個未實現的訊號輸出入腳位擺放對應的訊號輸出入單元，更新輸出入設計。因此，本發明可確實地依據已擺放訊號輸出入單元的幾何位置與實體布局參數評估輸出入設計對同步轉態雜訊的抑制能力，將幾何位置(與其衍生的寄生效應)等因素整合至輸出入設計的考量，以有效減少輸出入電源單元與輸出入地端單元的過度設計。

在流程100中，亦可選擇性地跳過步驟124與126，也就是說，若輸出入設計在步驟122中違反同步轉態輸出規格，流程100可直接由步驟122進行至步驟128，並由步驟128遞迴至步驟121。

請參考第3圖，其所示意的是依據流程100而為一晶片40提供一輸出入設計36的實施例。晶片40具有核心電路34與輸出入介面32；輸出入設計36即是要建置於輸出入介面32的輸出入環中，依據一訊號輸出入腳位序列38安排訊號輸出入單元及適當數目、適當位置的輸出入電源單元與輸出入地端單元。依照訊號輸出入腳位的邏輯排列順序，訊號輸出入腳位序列38有NI個待實現的輸出入訊號腳位pin[1]、pin[2]、...、pin[i]至pin[Ni]。當流程100開始後，經由步驟102至116，即可為訊號輸出入腳位序列38內的所有訊號輸出入腳位pin[1]至pin[Ni]定義對應的驅動力與轉換率，並可據此選擇各訊號輸出入腳位pin[i]應採用的訊號輸出入單元。然後，流程100便可進行步驟118，先在輸出入設計36中加入一輸出入電源單元IOpwr[1]與一輸出入地端單元IOgnd[1]。

在進行步驟118後，步驟120會在輸出入設計36中為第一個訊號輸出入腳位pin[1]加入第一個訊號輸出入單元SIO[1]。然後，步驟121與122會針對此時的輸入設計36(包括有輸出入電源單元IOpwr[1]、輸出入地端單元IOgnd[1]與訊號輸出入單元SIO[1])進行同步轉態輸出的數值計算與同步轉態輸出規格的檢查。假設此時的輸出入設計36能順利滿足同步轉態輸出規格，流程100就可經由步驟130而重複至步驟120，在輸出入設計36中擺放次一個訊號輸出入單元SIO[2]，對應訊號輸出入腳位序列38中的第二個訊號輸出入腳位pin[2]。針對已更新(已加入訊號輸出入單元SIO[2])的輸出入設計36，流程100會重複步驟121與122。

經由步驟120、121、122與130的重複進行，假設流程100已經在輸出入設計36中依序為訊號輸出入腳位pin[1]至pin[i-1]加入了對應的訊號輸出入單元SIO[1]至SIO[i-1]，且在步驟121中針對輸出入設計36內已擺放的訊號輸出入單元SIO[1]至SIO[i-1]進行同步轉態輸出的數值模擬，並繼續至步驟122。在步驟122中，假設輸出入設計36仍符合同步轉態輸出規格，流程100便會由步驟130重複至步驟120，在輸出入設計36中新增訊號輸出入單元SIO[i]，以實現訊號輸出入腳位序列38中的訊號輸出入腳位pin[i]，並繼續進行至步驟121與122。不過，在加入訊號輸出入單元SIO[i]後，假設輸出入設計36已經違反同步轉態輸出規格，就可由步驟122轉至步驟124。進行步驟126後，假設輸出入設計36仍違反地端同步轉態輸出規格，便可進行步驟128，在輸出入設計36中擺放一個新增的輸出入地端單元IOgnd[k]，並遞迴至步驟121與122。在新增輸出入地端單元IOgnd[k]後，假設輸出入設計36已經不再違反同步轉態輸出規格，流程100就可經由步驟130回到步驟120，在輸出入地端單元IOgnd[k]之後為訊號輸出入腳位pin[i+1]擺放對應的訊號輸出入單元SIO[i+1]，如第3圖所示。訊號輸出入單元SIO[1]至SIO[i+1]可以是相同種類或不同種類的訊號輸出入單元；換言之，即使輸出入設計中混雜了不同種類的訊號輸出入單元，本發明仍然可以依照同步轉態輸出規格的實際需求而適應性在輸出入設計中安插輸出入電源單元及/或輸出入地端單元。

總結來說，相較於習知技術，本發明在依據同步轉態輸出規格的需求提供輸出入設計時，可將訊號輸出入單元、輸出入電源單元與輸出入地端單元的幾何位置、實體布局參數乃至於晶片封裝與電路板寄生效應等因素整合納入考量，以避免驅動參數與腳位數目的過度設計，並有效精簡輸出入電源單元/接墊/腳位與輸出入地端單元/接墊/腳位的數目，降低晶片的成本。若輸出入電源腳位與輸出入地端腳位的數目因過度設計而過多，會使晶片成為接墊限制(pad-limited)的晶片；也就是說，晶片的整體布局面積將由接墊數目主控。相較之下，採用本發明技術後，便可有效縮減輸出入電源腳位與輸出入地端腳位的數目，使晶片成為核心限制(core-limited)的晶片，代表晶片的布局面積會被充分利用在實現晶片應有的功能，不會由輸出入介面主導晶片的布局面積。本發明流程100可用電腦系統實現。舉例而言，數值運算與模擬可用電腦系統進行。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、40．．．晶片

12、32．．．輸出入介面

14、34．．．核心電路

16a-16b．．．電源帶

20-30．．．設計資訊

36．．．輸出入設計

38．．．訊號輸出入腳位序列

100．．．流程

102-132．．．步驟

VddIO、Vddext．．．電源電壓

Vss、Vssext．．．地端電壓

V1H、V1L．．．標準電壓

Pio[.]、Ppwr[.]、Pgnd[.]．．．接墊

pin[.]．．．訊號輸出入腳位

LD[.]．．．負載

SIO[.]．．．訊號輸出入單元

IOpwr[.]．．．輸出入電源單元

IOgnd[.]．．．輸出入地端單元

第1圖示意的是一晶片的實施例。

第2圖示意的是依據本發明一實施例的流程。

第3圖示意的是依據第2圖流程而為一晶片提供一輸出入設計的實施例。

20-30．．．設計資訊

100．．．流程

102-132．．．步驟

Claims (17)

1. 一種為一晶片提供一輸出入設計的方法，包含：進行一訊號輸出入單元插入步驟，依據一訊號輸出入腳位序列而於該輸出入設計中擺放一訊號輸出入單元；進行一同步轉態輸出計算步驟，針對該輸出入設計中已擺放的訊號輸出入單元進行一同步轉態輸出的數值計算，並依據計算結果進行一同步轉態輸出驗證步驟，以檢查該輸出入設計是否違反一同步轉態輸出規格；以及若該輸出入設計未違反該同步轉態輸出規格，則重複至該訊號輸出入單元插入步驟，以依據該訊號輸出入腳位序列而在該輸出入設計中擺放另一訊號輸出入單元。
2. 如申請專利範圍第1項的方法，更包含：若該輸出入設計違反該同步轉態輸出規格，則於該輸出入設計中納入一去耦電容，並針對該輸出入設計中已擺放的訊號輸出入單元進行該同步轉態輸出的數值計算，據以進行一同步轉態輸出複驗步驟；其中，該同步轉態輸出複驗步驟係檢查該輸出入設計是否違反該同步轉態輸出規格。
3. 如申請專利範圍第2項的方法，更包含：在進行該同步轉態輸出複驗步驟後，若該輸出入設計違反該同步轉態輸出規格，則於該輸出入設計中加入一輸出入供電單元；其中，該輸出入供電單元包含一輸出入供電接墊，用以耦接一電源電壓或一地端電壓。
4. 如申請專利範圍第2項的方法，其中，該同步轉態輸出規格包含一電源同步轉態輸出規格與一地端同步轉態輸出規格，而該同步轉態輸出複驗步驟係檢查該輸出入設計是否違反該電源同步轉態輸出規格與該地端同步轉態輸出規格。
5. 如申請專利範圍第4項的方法，更包含：在進行該同步轉態輸出複驗步驟後，若該輸出入設計違反該電源同步轉態輸出規格，則於該輸出入設計中加入一輸出入電源單元；其中，該輸出入電源單元包含一輸出入電源接墊，用以耦接一電源電壓。
6. 如申請專利範圍第4項的方法，更包含：在進行該同步轉態輸出複驗步驟後，若該輸出入設計違反該電源同步轉態輸出規格，則於該輸出入設計中加入一輸出入地端單元；其中，該輸出入地端單元包含一輸出入地端接墊，用以耦接一地端電壓。
7. 如申請專利範圍第1項的方法，其中，在進行該同步轉態輸出的數值計算時，係依據該輸出入設計中各該訊號輸出入單元的實體(physical)布局參數與位置進行數值模擬。
8. 如申請專利範圍第1項的方法，其中該訊號輸出入腳位序列包含有複數個需要被實現的訊號輸出入腳位，各該訊號輸出入腳位關聯於一輸出入時序規格；而該方法更包含：進行一設定步驟，為各該訊號輸出入腳位設定一對應的驅動參數；進行一時序驗證步驟，依據各該訊號輸出入腳位對應的該驅動參數檢查各該訊號輸出入腳位的運作時序是否違反該關聯的輸出入時序規格。
9. 如申請專利範圍第8項的方法，更包含：在進行該時序驗證步驟後，若該訊號輸出入腳位的該運作時序未違反該關聯的輸出入時序規格，則依據該訊號輸出入腳位所對應的該驅動參數而為該訊號輸出入腳位設定一對應的單元種類；其中，當進行該訊號輸出入單元插入步驟時，更包含：依據各該訊號輸出入腳位對應的該單元種類選擇各該被擺放至該輸出入設計中的該訊號輸出入單元。
10. 如申請專利範圍第8項的方法，其中該驅動參數包含一驅動力與一轉換率，而該方法更包含：在進行該時序驗證步驟後，若該訊號輸出入腳位的該運作時序違反該關聯的輸出入時序規格，則於該訊號輸出入腳位所對應的該驅動參數中修改該轉換率，並進行一時序複驗步驟，以依據該訊號輸出入腳位對應的該修改後驅動參數檢查該訊號輸出入腳位的運作時序是否違反該關聯的輸出入時序規格。
11. 如申請專利範圍第10項的方法，更包含：在進行該時序複驗步驟後，若該訊號輸出入腳位的該運作時序違反該關聯的輸出入時序規格，則於該訊號輸出入腳位所對應的該驅動參數中修改該驅動力，以依據該修改後驅動參數重複該設定步驟。
12. 如申請專利範圍第10項的方法，更包含：在進行該時序複驗步驟後，若該訊號輸出入腳位的該運作時序已不違反該關聯的輸出入時序規格，則重複該設定步驟，以依據該訊號輸出入腳位所對應的該修改後驅動參數而為該訊號輸出入腳位設定一對應的單元種類；其中，當進行該訊號輸出入單元插入步驟時時，更包含：依據各該訊號輸出入腳位對應的該單元種類選擇各該被擺放至該輸出入設計中的該訊號輸出入單元。
13. 如申請專利範圍第8項的方法，其中，當依據該訊號輸出入腳位對應的該驅動參數檢查該訊號輸出入腳位的運作時序時，係依據該訊號輸出入腳位所對應的供電、頻率、晶片封裝、電路板及/或負載模擬該訊號輸出入腳位於該對應驅動參數下所能驅動的運作時序。
14. 如申請專利範圍第1項的方法，更包含：在進行該同步轉態輸出驗證步驟後，若該輸出入設計已違反該電源同步轉態輸出規格，則於該輸出入設計中加入一輸出入供電單元；其中，該輸出入供電單元包含一輸出入供電接墊，用於耦接一電源電壓或一地端電壓。
15. 如申請專利範圍第1項的方法，其中，該同步轉態輸出規格包括一電源同步轉態輸出規格與一地端同步轉態輸出規格，而該同步轉態輸出驗證步驟係檢查該輸出入設計是否違反該電源同步轉態輸出規格與該地端同步轉態輸出規格。
16. 如申請專利範圍第15項的方法，更包含：在進行該同步轉態輸出驗證步驟後，若該輸出入設計違反該電源同步轉態輸出規格，則於該輸出入設計中加入一輸出入電源單元；其中，該輸出入電源單元包含一輸出入電源接墊，用以耦接一電源電壓。
17. 如申請專利範圍第15項的方法，更包含：在進行該同步轉態輸出複驗步驟後，若該輸出入設計違反該電源同步轉態輸出規格，則於該輸出入設計中加入一輸出入地端單元；其中，該輸出入電源單元包含一輸出入地端接墊，用以耦接一地端電壓。