JP3926296B2

JP3926296B2 - 半導体集積回路の性能分散系算出装置及びその算出方法

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Publication number: JP3926296B2
Application number: JP2003179490A
Authority: JP
Inventors: 弘生増田; 敦黒川; 圭司永瀬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2007-06-06
Anticipated expiration: 2023-06-24
Also published as: JP2005019524A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば半導体集積回路の性能分散系算出装置とその算出方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）の設計は、プロセス変動、電源電圧変動、温度変動に対するばらつきを含んだ動作性能の保証が必ず必要となる。特に、プロセス変動は、数１００ステップの製造工程における全てのばらつき要因を考慮したワースト条件での設計が主流になっていた。ばらつき効果をトランジスタの性能に射影するために使われる手法は、ワースト設計手法とよばれている。
【０００３】
非特許文献１には、ワースト設計手法の例が開示されている。このワースト設計手法は、図２２に示すように、ＬＳＩの性能、例えば回路のスイッチング遅延（τ）が、プロセス制御要因Ｐ１〜Ｐ３のばらつきで変動する場合、Ｐ１に対するτの分布（τ−Ｐ１）において、Ｐ１のばらつき±３σ（σ：標準偏差）の極端条件３σｗ１，３σｂ１をワースト条件とする。同様にＰ２，Ｐ３に対しても各々ワースト条件を定義する。このようにして、Ｐ１〜Ｐ３のワースト条件を足し合わせると、Ｐ１〜Ｐ３の全てのばらつきに対するτの分布の実効的な極端条件は次式で表される。
【０００４】
３σｗｅ＝３σｗ１＋３σｗ２＋３σｗ３
３σｂｅ＝３σｂ１＋３σｂ２＋３σｂ３
上式及び図２２から明らかなように、従来のワースト設計手法では、現実には起こり得ない条件がワースト条件として計算されてしまう。実際、Ｐ１〜Ｐ３のワースト確率（各要因の分布が平均値（μ）±３σ以外の値をとる確率）を０．２％とすると、Ｐ１〜Ｐ３の全てのばらつきに対するτのワースト確率は0.0000008％となってしまい、殆んど生起することの無い条件になってしまう。つまり、ワースト設計手法によると、設計のマージン（余裕度）が必要以上に大きく設定されてしまう。
【０００５】
また、非特許文献２には、実効的なワースト条件を、素子寸法に対する依存性も考慮しながら規定する手法が示されている。すなわち、図２２に示す３σｂｅ、３σｗｅの幅を素子寸法を考慮して狭める手法が開示されている。しかしながら、この手法は、トランジスタ単体の特性分布を表現するものであり、ＬＳＩ回路としての性能のばらつきを表現するには不十分である。
【０００６】
さらに、非特許文献３には、ゲート回路の入出力信号の遅延の分布がどのように変化するかを計算する方法が示されている。この方法は、入出力信号の遅延分布のばらつきが、ゲート回路を通過することによって大きくなる効果を畳み込み積分計算で逐次計算する。しかし、通常のタイミング解析においては遅延のばらつきだけでなく、入出力波形のスルーレート（立ち上がり／立ち下りスピード）の分布も正確に取り扱わないと正しいタイミング解析が行えないことが知られている。しかし、この非特許文献３は、この点が十分に考慮されていない。また、この計算方法は、畳み込み積分を逐次行うため、計算に長時間を要し、ＬＳＩのような大規模集積回路のタイミング解析に使うことは困難である。このため、この計算方法が実用に供せられた例はない。
【０００７】
【非特許文献１】
Avant!,“Star-Hspice Manual Release v.2000.2”,pp.478-483
【０００８】
【非特許文献２】
James C.Chen et al.,“E-T Based Statistical Modeling and Compact Statistical Circuit Simulation Methodologies”，Proc.IEDM,pp 635-638,1996
【０００９】
【非特許文献３】
Jing-Jia Liou et al.,“Fast Statistical Timing Analysis By Probabilistic Event Propagation”，Proc.DAC,pp 661-667,2001
【００１０】
【発明が解決しようとする課題】
上記のように、ＬＳＩの設計は、従来ワースト条件での設計が主流となっていた。しかし、上記ワースト条件は、製造プロセスのばらつき範囲に対して極めて大きなマージンを設定することとなる。ＬＳＩの動作スピードが十分遅い場合は、大きいマージンを設定しても回路のタイミング設計は十分できた。しかし、最近の高速、且つ高集積ＬＳＩは、各種信号のタイミング調整が極めて複雑かつタイトになってきている。このため、従来のワースト条件を用いて設計しようとすると、タイミング調整を完全に満足できるような条件を見つけることが困難になってきている。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＬＳＩの性能のばらつき（分散系）を算出することにより、プロセス要因等のばらつきがＬＳＩの性能に与える影響を飛躍的に正確に算出でき、適正なマージンを設定可能な半導体集積回路の性能分散系算出装置とその算出方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の一態様の半導体集積回路の性能分散系算出装置は、回路シミュレーションにより、レイアウトデータと回路データとから遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を算出する第１の算出部と、前記第１の算出部から供給される半導体装置の性能情報に基づき、プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因毎のばらつきを算出する第２の算出部と、前記第２の算出部で算出した要因毎のばらつきを確率統計分布の加法定理を用いて合成し、ばらつき分布情報を算出する第３の算出部と、前記第３の算出部により算出されたばらつき分布情報を記憶する記憶媒体とを具備している。
【００１３】
また、本発明の半導体集積回路の性能分散系算出方法は、回路シミュレーションにより、レイアウトデータと回路データとから遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を算出し、算出された前記半導体装置の性能情報に基づき、プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因毎のばらつきを算出し、前記算出された要因毎のばらつきを確率統計分布の加法定理を用いて合成することにより、ばらつき分布情報を算出し、前記算出されたばらつき分布情報を記憶媒体に記憶することを特徴とする。
【００１５】
【発明の実施の形態】
先ず、本発明の概要について説明する。
【００１６】
本発明は、図１に示すように、プロセス制御要因Ｐ１〜Ｐ３がほぼ独立に正規分布でばらつくことに着目し、実効的なばらつき全体の指標値３σｗｅ，３σｂｅを下記に示す関係式で計算するための装置及び方法を提供する。
【００１７】
（３σｗｅ）²＝（３σｗ１）²＋（３σｗ２）²＋（３σｗ３）²
（３σｂｅ）²＝（３σｂ１）²＋（３σｂ２）²＋（３σｂ３）²
さらに、ＬＳＩの性能、例えば遅延及びスルーレートのばらつき・分散系を算出している。このため、従来、例えば不必要に大きなマージンのため適切なタイミング設計ができなかったが、本発明は、適正なマージンを設定することにより適正なタイミング設計を可能としている。
【００１８】
また、本発明は、ＬＳＩの遅延及びスルーレートに限らず、ＬＳＩの性能を決定する性能指数として用いられる消費電力（Ｐｗ）、ＬＳＩの面積（Ａ）、歩留まり（Ｙ）に対しても同様に本発明の装置及び方法を適用できる。
【００１９】
また、本発明は、プロセスばらつき要因に限らず、ＬＳＩ内部の電源ばらつき、温度ばらつき要因等、他の要因にも本発明の装置及び方法を適用できる。
【００２０】
また、本発明は、プロセス変動や電源変動、温度変動を直接大規模なＬＳＩの特性のばらつきとして計算するのではなく、いわゆるゲートレベルのばらつきに写像して計算する。このため、高精度にばらつきを算出することができる。
【００２１】
さらに、従来のばらつき設計は、トランジスタの特性ばらつきのみ対象としたものであった。これに対して、本発明はタイミング設計において重要な要因となる配線遅延のばらつきも算出することができる。
【００２２】
また、本発明によれば、信号の品質（ＳＩ：Signal Integrity）に対する雑音の影響を、ＬＳＩ性能のばらつきとして新規にモデル化できる。これにより、信号の品質の問題をばらつき問題として統一的、かつ定量的に取り扱うことができる。したがって、従来のように、複雑な複数の問題を単純化でき、効率的にＬＳＩを設計できる。
【００２３】
さらに、本発明によれば、いわゆるＬＳＩの性能分布・性能歩留まりを定量的に明確化できる。これにより、従来不可能であった性能歩留まりを考慮したＬＳＩのばらつき設計が可能となる。
【００２４】
また、本発明は、設計段階でＬＳＩ全体の性能歩留まりだけでなく、マクロセルレベルのセットアップ／ホールド特性のエラーを確率的に正確に予測できる特徴がある。そのため非常にきめ細かいタイミング設計を定量的に行うことができ、従来とは違った設計手法を派生的に生み出すことが可能となる。
【００２５】
本発明は、ＣＭＯＳ集積回路全般に適用することができる。特に、高速ＭＰＵや、０．２５μｍ以下のプロセスを使うＡＳＩＣ等に適用した場合、大きな効果を期待できる。
【００２６】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
第１の実施形態は、図１に示すように、ＬＳＩの性能、例えば回路のスイッチング遅延（τ）が、プロセス制御要因Ｐ１〜Ｐ３のばらつきで変動する場合、プロセス制御要因Ｐ１〜Ｐ３がほぼ独立に正規分布でばらつくことに着目した。そして、ばらつき全体の指標値３σｗｅ，３σｂｅを下記に示す関係式（１）で計算する。
【００２８】

上記関係式（１）を用いて計算することにより、ばらつき全体の指標値３σｗｅ，３σｂｅを実効的τ分布の範囲内に納めることができる。このため、ＬＳＩの性能、例えば遅延及びスルーレートのばらつき・分散系を算出する際、従来のように、不必要に大きなマージンが設定されることがなく、適正なマージンを設定できる。
【００２９】
図２は、上記ばらつき分布を考慮した半導体集積回路の性能分散系算出装置及び方法の例を示している。記憶装置１１は、設計すべき半導体集積回路の例えばＧＤＳII形式のレイアウトデータを記憶し、記憶装置１２は、回路の接続関係やトランジスタサイズ、抵抗、容量値等の回路定数を含むネットリスト（回路データ）を記憶している。ＣＰＵ１３は記憶装置１１、１２から供給されるデータに基づき次の計算を行う。すなわち、先ず、上記ＧＤＳII形式のレイアウトデータとネットリストに基づき、周知の回路シミュレータ、例えばＳＰＩＣＥを用いて、ゲート回路（セル）の性能情報を算出する（Ｓ１）。この後、算出されたセルの性能情報に基づき、各種要因毎のばらつき効果を周知のモンテカルロシミュレーションにより算出する（Ｓ２）。モンテカルロシミュレーションの具体例については後述する。次に、ステップＳ２の計算結果に基づき、要因間のばらつき効果を合成する。このため、上記式（１）に示す確率統計における期待値、分散値の加法定理を用いてセル性能の実効的な分布を算出する（Ｓ３）。このようにして計算された結果は、記憶媒体としてのセルライブラリ１４に記憶される。したがって、このセルライブラリ１４は、例えばセルの遅延時間情報と、遅延のばらつき（分散：variance、（分散）^１／２＝標準偏差）情報σを保持する。なお、このセルライブラリ１４は、遅延に関する情報以外に、消費電力と、消費電力のばらつきσ等の情報を記憶する。消費電力のばらつきについては第３の実施形態において述べる。
【００３０】
上記計算を実行することにより、図１に示すように、適正なマージン条件を導出することが可能となる。したがって、従来のマージン設計において、課題であった非現実的なマージン条件を回避できる。
【００３１】
第１の実施形態において算出される半導体集積回路の性能分布は、上記装置及び方法を用いれば遅延、消費電力等の典型的な半導体集積回路の性能に対して適用可能である。
【００３２】
図３は、上記性能分散系装置で算出される性能分布情報が適用されるシステムＬＳＩの設計工程を示すフローチャートである。このフローチャートは、５段階の工程を有している。すなわち、この設計工程は、設計仕様（Ｓ１０）に基づく機能設計（Ｓ１１）、仮配線の遅延計算を含む論理設計（Ｓ１２）、寄生素子の抽出を含む物理設計（Ｓ１３）、実配線の遅延計算を含むタイミング検証（Ｓ１４）、レイアウト検証（Ｓ１５）を有している。第１の実施形態で得られたセルライブラリ１４を用いることにより、前記論理設計工程（Ｓ１２）における論理合成での静的な遅延解析や、物理設計（Ｓ１３）後に行なわれるタイミング検証（Ｓ１４）での静的な遅延解析において、高精度のタイミング解析が可能となる。
【００３３】
図４は、従来のタイミング解析方法を概略的に示している。このタイミング解析方法は、負荷容量ＣｉとスルーレートＳｉにより、セルの出力遅延時間Ｄｉと出力スリューレートＳｉ＋１のベスト、ワースト値が一意に算出されていた。すなわち、従来のタイミング解析方法は、設計対象セルの出力遅延分布、出力スリュー分布が考慮されていない。また、前段セルの影響で発生する入力スルー分布も考慮されていない。
【００３４】
これに対して、第１の実施形態に示す半導体集積回路の性能分散系装置を用いれば、図５に示すように、対象のセルの出力遅延分布σ（Ｄ_ｉ）、出力スルー分布、入力スルー分布σ（Ｓ_ｉ＋１）が表現可能となる。つまり、出力遅延、入力スルーの分布を考慮した表現が可能となる。このため、タイミング解析の対象パスにおける各セルの出力遅延分布、出力スルー分布の算出が、該当する入力スルー分布と負荷容量を指定する事により、漸次的な計算で算出可能となる。これにより、第１の実施形態によれば、従来のＳＰＩＣＥコーナーモデルを基に積算された遅延の最小値、最大値幅に比べて、適切なタイミング幅を設定することができる。
【００３５】
上記説明は、遅延時間とスルーレートについてした。次に、電源、温度ばらつき分布情報ライブラリと、プロセス要因のばらつき分布情報ライブラリを別個に具備した性能分散系算出装置及び方法について説明する。
【００３６】
図６は、第１の実施形態に係る装置構成を具体的に示すものである。図２に示す装置は、プロセス要因のばらつきについて説明した。これに対して、図６に示す装置は、プロセス要因に加えて電源要因及び温度要因のばらつき分布情報を考慮している。したがって、セルライブラリ１４は、プロセス要因のばらつき分布情報（Ｐ）に加えて、電源要因のばらつき分布情報（Ｖ）と、温度要因のばらつき分布情報（Ｔ）をさらに具備している。従来のセルライブラリにおいて、電源ばらつき効果、温度ばらつき効果は、仕様に基づいて規定される動作保障範囲の最大値、最小値のみの性能情報であった。このため、現実のばらつき効果を表現することが不可能であった。
【００３７】
これに対して、第１の実施形態に示す上記手法をプロセス要因のばらつき効果の算出、温度ばらつき効果の算出、電源ばらつき効果の算出のそれぞれに適用することにより、精度の高いセルライブラリを構築できる。
【００３８】
すなわち、図６において、ＣＰＵ１３は、ＧＤＳII形式のレイアウトデータとネットリストに基づき、ＳＰＩＣＥによりセルの性能情報を算出する（Ｓ２１）。この後、モンテカルロ法のシミュレーションにより、プロセス要因のばらつき効果、温度ばらつき効果、及び電源ばらつき効果を算出する（Ｓ２２、Ｓ２３、Ｓ２４）。次に、上記式（１）に基づき、各要因間のばらつき効果を合成することにより、ばらつき分布を含む実効的なセルの性能分布を計算する（Ｓ２５）。このような計算をすることにより、セルライブラリ１４において、例えば遅延データのばらつきσは、プロセス要因のばらつき分布情報（Ｐ）、温度のばらつき分布情報（Ｔ）、及び電源ばらつき分布情報（Ｖ）を含み、消費電力のばらつきσも、プロセス要因のばらつき分布情報（Ｐ）、温度のばらつき分布情報（Ｔ）、及び電源ばらつき分布情報（Ｖ）を含んでいる。
【００３９】
図７（ａ）（ｂ）（ｃ）は、プロセス要因のばらつき効果を、回路シミュレータとしてのＳＰＩＣＥのモンテカルロシュミレーションにて算出する手法を示している。また、図８は、図７（ａ）（ｂ）に示すシミュレーションの動作を示すフローチャートである。
【００４０】
従来のプロセス要因のばらつき効果は、回路シミュレーションのコーナー条件モデルを用いて算出されていた。このような手法によると、各セルで用いられているトランジスタの特性分布が満足できないものであったり、正確な特性分布が表現できなかったりしていた。この結果、セルの性能分布の精度は極めて低いものであった。
【００４１】
これに対して、第１の実施形態は、上記のような手法を用いることにより、セルの性能分布の精度を向上可能としている。図７、図８に基づいて、動作について説明する。
【００４２】
先ず、セルの過渡解析を、例えばＳＰＩＣＥのモンテカルロシミュレーションにより求める。従来は、例えば図７（ｂ）に示すバッファ回路に傾きの異なる例えば４種類の入力信号を供給し、これら入力信号に対応する出力信号を得ている。すなわち、一意の入力信号（入力スルー）に対して一意の出力信号（出力遅延）を得るだけであり、プロセス要因ばらつき、入力スルー及び出力遅延のばらつきについては考慮されていなかった。これに対して、第１の実施形態では、モンテカルロシミュレーションにより例えば１０００個の入力スルーの分布に対して出力遅延の分布を得る。すなわち、ＳＰＩＣＥのモンテカルロシミュレーションを実行する際の条件として、入力スルーと、配線の負荷容量が設定される。これらの条件に基づき、モンテカルロシミュレーションを実行することにより、出力遅延の分布や、出力スルーの分布を得ることができる。このようにＳＰＩＣＥのモンテカルロシミュレーションを実行することにより、図９に示すようなセルライブラリが構築される。
【００４３】
以下、具体的に説明する。先ず、図７（ａ）に示すように、電気的トランジスタ無効長（ゲート長）（Ｌｇ）、電気的トランジスタ無効幅（ゲート幅）（Ｗｇ）、トランジスタのゲート酸化膜厚（Ｔｏｘ）、拡散層のシート抵抗（Ｒｓｈ）等の分布情報を、ＳＰＩＣＥのトランジスタモデルの該当するパラメータに分布情報として設定する（図８（Ｓ３１））。次に、図７（ｂ）に示すように、ＳＰＩＣＥのモンテカルロシミュレーションにより、各ばらつき効果が算出される。
【００４４】
すなわち、Ｓ３１において設定したプロセス要因のばらつき情報を基に、各セルの入力スルー、負荷容量を条件として、回路シミュレーションの過渡解析において、プロセス要因のばらつき効果をモンテカルロシミュレーションによりばらつかせ、プロセスばらつき効果によるセルの出力遅延分布Ｎ_p-delay（μ_p-delay，σ_p-delay ²）、出力スルー分布Ｎ_p-slew（μ_p-slew，σ_p-slew ²）を算出する（Ｓ３２）。
【００４５】
上記過渡解析の入力スルー条件では、入力スルーのばらつき効果が考慮されていない。そこで対象セルの入力スルーのばらつき効果を算出するため、入力スルー条件毎に入力スルー値をモンテカルロシミュレーションにてばらつかせたセルの過渡解析の回路シミュレーションを行う。これにより、入力スルーのばらつき効果によるセルの出力遅延分布Ｎ_s-delay（μ_s-delay，σ_s-delay ²）、出力スルー分布Ｎ_s-slew（μ_s-slew，σ_s-slew ²）を算出する（Ｓ３３）。
【００４６】
対象セル全体としての実効的なセルの出力遅延分布、出力スルー分布は、上記（Ｓ３２）で求めたプロセス要因のばらつき効果によるセルの出力遅延分布，出力スルー分布のＮ_p-delay，Ｎ_p-slewと、入力スルーのばらつき効果によるセルの出力遅延分布，出力スルー分布のＮ_s-delay，Ｎ_s-slewを合成する必要がある。これら２つの分布は互いに独立な正規分布であると考えられる。このため、前記期待値、分散値の加法定理、すなわち、上記式（１）を用いて、次式（２）に示すように、出力遅延分布、及びスルー分布を算出する（Ｓ３４）。
【００４７】

このような計算を行うことにより、プロセス要因のばらつき分布情報を含む遅延時間を算出できる。同様にして、プロセス要因のばらつき分布情報を含む消費電力を算出することができる。
【００４８】
図９は、上述の手法で得られたセルライブラリの遅延に関するプロセス要因のばらつき分布情報のデータ保持構造の一例を示している。すなわち、セルライブラリには、プロセス、電圧、温度のそれぞれに対して、スルー（Slew）、スルーの分布（Slew_σ）、配線の負荷容量（Cl）、配線の負荷容量の分布（Cl_σ）…出力遅延（Output_Delay）、出力遅延の分布（Output_Delay_σ）、出力スルー（Output_Slew）、出力スルーの分布（Output_Slew_σ）が設定される。
【００４９】
上記第１の実施形態によれば、半導体集積回路の設計データに基づきＳＰＩＣＥによりシミュレートし、このシミュレート結果に基づき、モンテカルロシミュレーションを行い、各要因のばらつきを算出し、この算出した各要因のばらつきデータより、期待値、分散値の加法定理を利用して実効的な全体ばらつきの指標値３σｗｅ，３σｂｅを算出している。したがって、ＬＳＩの性能のばらつき（分散系）を算出することにより、プロセス要因のばらつきがＬＳＩの性能に与える影響を飛躍的に正確に算出でき、適正なマージンを設定できる。
【００５０】
しかも、算出されたＬＳＩの性能の分散データは、図９に示されるようにテーブル形式のデータで保持されているため、静的遅延解析等において、その都度、膨大な計算時間を必要としない。したがって、第１の実施形態によれば、上記非特許文献３のような膨大な計算時間を必要としないため、実用に供することが可能な装置及び方法を構成できる。
【００５１】
さらに、図２３に示す従来のセルライブラリは、仕様に基づいて規定される動作補償範囲の最大値、最小値のみからなる性能情報により構成されている。これに対して、第１の実施形態において、生成されたセルライブラリは、ばらつき要因効果に基づくＬＳＩの性能が、分布情報として含まれている。したがって、第１の実施形態によれば、高精度のセルライブラリを構築することができる。
【００５２】
尚、第１の実施形態において、セルライブラリ１４は、信号遅延と消費電力を含む構成とした。しかし、これに限定されるものではなく、例えばチップ面積、歩留まり、及びこれらのばらつき分布情報等を含む構成としてもよい。
【００５３】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、要因のばらつきによるセルの性能分布情報の変更方法について説明する。
【００５４】
例えばプロセス要因は、意図的に変化される場合と、意図的ではなく、ドリフト等により任意に変化する場合がある。このように、プロセス要因が変更された場合、セルライブラリを更新する必要がある。この更新作業は、処理時間の短縮が要求される。前述したＳＰＩＣＥの過渡解析におけるモンテカルロシミュレーションは、計算の精度は高いが、計算に長時間を要する。このため、このモンテカルロシミュレーションを用いることは得策ではない。そこで、ここでは、応答曲面関数を用いたモンテカルロシミュレーションを用いることとする。
【００５５】
図１０は、応答曲面関数の生成方法を示している。この場合、先ず、周知の実験計画法により、図１１に示す直交表を作成する。すなわち、セルの出力遅延、出力スルーのそれぞれを応答曲面とするため、第１の実施形態において、プロセス要因のばらつき効果のモンテカルロシミュレーションで用いたプロセスばらつきパラメータを応答変数とした応答曲面関数を導出する。このため、図１１に示す直交表を作成する。この直交表は、各プロセス要因Ｐ_１、Ｐ_２…Ｐ_ｎに対応して無効ゲート長Ｌｇ、ゲート酸化膜厚Ｔｏｘ等が記載されている。
【００５６】
次に、上記直交表に基づき、回路シミュレーション、例えばＳＰＩＣＥの過渡解析により、プロセスパラメータとしての応答変数の変化に対するセルの出力遅延、出力スルーの応答値を算出する（Ｓ４１）。
【００５７】
この後、上記過度解析結果を用いて、セルの出力遅延、出力スルーを応答値、プロセスばらつき因子を応答変数とした応答曲面関数を、最小２乗法にて算出する（Ｓ４２）。
【００５８】
この後、例えば実測されたセルの電気特性分布（Ｓ４３）に基づき、各応答変数であるプロセスパラメータの変化を乱数にて発生させ、前記算出された応答曲面関数により、セルの出力遅延分布及び出力スルー分布を算出する（Ｓ４４，Ｓ４５）。このステップＳ４３、Ｓ４４の動作は、次に述べるセルライブラリの更新に適用される。
【００５９】
図１２及び図１３は、例えばプロセス要因を意図的に変化させた場合におけるセルライブラリの更新方法を示している。
【００６０】
プロセス要因を意図的に変更する場合、各プロセス要因の中心値（Ｍ１〜Ｍｎ）、及びばらつき（σ１〜σｎ）が変更される（Ｓ５１）。この変更されたプロセス要因に基づいて製造されたセルを実測し、プロセス要因の中心値及びばらつきの分布データが収集される（Ｓ５２）（図１３（ａ））。このデータ収集処理は、例えばＬＳＩテスタを用いて実行される。この後、収集されたデータに基づき、各プロセス要因が乱数により発生される。この発生された乱数の値は上記のようにして求めた応答曲面関数に代入され、応答曲面関数を用いたモンテカルロシミュレーションにより、半導体装置としてのセルの出力遅延分布、出力スルーレート分布が算出される（Ｓ５３）（図１３（ａ）（ｂ））。このようにして算出された出力遅延分布、出力スルーレート分布を用いてセルライブラリが更新される（Ｓ５４）（図１３（ｃ））。
【００６１】
一方、要因が任意に変化してしまった場合、先ず、セルライブラリの更新が必要か否かを判断し、更新が必要な場合、セルライブラリが更新される。
【００６２】
図１４は、要因が任意に変化してしまった場合におけるセルライブラリの更新方法を示している。この場合、先ず、当初設定した複数の要因に基づき製造した半導体装置の性能、例えば出力遅延分布や出力スルーレート分布が実測される（Ｓ５５）。この後、当初設定した複数の要因に基づき、半導体装置の出力遅延分布や出力スルーレート分布が応答曲面関数を用いて計算される（Ｓ５６）。すなわち、図１２に示すステップＳ５３と同様にして、当初設定した各要因を乱数で発生する。この発生された値を応答曲面関数に代入し、モンテカルロシミュレーションにより、出力遅延分布や出力スルーレート分布が計算される。この後、前記実測された出力遅延分布や出力スルーレート分布の値と、前記計算により求められた出力遅延分布や出力スルーレート分布の値との差が規定値と比較される（Ｓ５７）。この結果、両者の差が規定値以下である場合、更新の必要がないため、セルライブラリは更新されない（Ｓ５８）。また、両者の差が規定値以上である場合、セルライブラリが更新される（Ｓ５９）。
【００６３】
図１５は、セルライブラリの具体的な更新方法を示している。前述したように、両者の差が規定値以上である場合、先ず、実測データが正しいと考え、この実測データに一致するように新しい応答曲面関数の係数を最小二乗法により算出する（Ｓ６１）。この算出された応答曲面関数の係数に基づき、各要因と半導体装置の性能との関係を示す新たな応答曲面関数を決定される（Ｓ６２）。この後、各要因の乱数が発生され、この乱数の値が新たな応答曲面関数に代入される。このようにして、応答曲面関数を用いたモンテカルロシミュレーションにより新たな半導体装置の性能、すなわち、出力遅延分布、出力スルーレート分布等が算出される（Ｓ６３）。これら算出された出力遅延分布、出力スルーレート分布等を用いてセルライブラリが更新される（Ｓ６４）。
【００６４】
第２の実施形態によれば、応答曲面関数を用いたモンテカルロシミュレーションにより、セルの出力遅延分布、出力スルー分布を算出し、これにより求めた出力遅延分布、及び出力スルー分布に基づき、セルライブラリを変更している。このため、意図的に要因が変更された場合、ＳＰＩＣＥの過渡解析におけるモンテカルロシミュレーションを用いる場合に比べてセルライブラリを迅速に更新できる。
【００６５】
また、プロセス等の要因が任意に変化した場合、当初設定された要因に基づき製造された半導体装置の性能の実測データと、当初設定された要因に基づき応答曲面法を用いて計算された半導体装置の性能との差を求め、両者の差が規定値以上である場合、ライブラリを更新している。しかも、応答曲面法を用いたモンテカルロシミュレーションにより半導体装置の性能を計算している。このため、ＳＰＩＣＥの過渡解析におけるモンテカルロシミュレーションを用いる場合に比べて計算に要する時間を短縮でき、更新が必要か否かの判断を高速化できる。
【００６６】
さらに、セルライブラリを更新する場合、実測データと一致するように最小二乗法により応答曲面関数の係数を算出し、この係数に基づき、要因と半導体装置の性能との関係を示す新たな応答曲面関数を求め、この新たな応答曲面関数を用いて半導体装置の性能を計算し、この計算結果を用いてセルライブラリを更新している。したがって、セルライブラリの情報を高精度に維持することができる。
【００６７】
尚、上記第２の実施形態は、プロセスの変更に応じてセルライブラリを改訂する場合について説明した。しかし、これに限定されるものではなく、電源や温度等の変更に応じてセルライブラリを改訂することも可能である。
【００６８】
また、第２の実施形態は、応答曲面関数を用いたモンテカルロシミュレーションにより、セルライブラリを更新する場合について説明した。しかし、これに限定されるものではなく、応答曲面関数を用いたモンテカルロシミュレーションを第１の実施形態に適用し、ＳＰＩＣＥの過渡解析におけるモンテカルロシミュレーションに代えて、応答曲面関数を用いたモンテカルロシミュレーションによりセルライブラリを生成することも可能である。
【００６９】
（第３の実施形態）
第３の実施形態は、消費電力の変化量を設定した半導体集積回路の性能分散系算出方法を示している。
【００７０】
図２３に示す従来のセルライブラリに設定された消費電力Ｐ_avgは、下記に示すように、スイッチング電力Ｐ_sw、貫通電力Ｐ_sc、漏れ電力Ｐ_leakに基づいて算出されている。
【００７１】
Ｐ_avg＝Ｐ_sw＋Ｐ_sc＋Ｐ_leak＝ｐ_t・ｆ_clk・Ｃ_L・Ｖ_dd ²＋ｐ_t・ｆ_clk・Ｉ_sc・Δｔ_sc・Ｖ_dd＋Ｉ_leak・Ｖ_dd
ここで、ｐ_t：１クロック期間中の平均トグル数、ｆ_clk：クロック周波数、Ｃ_L：負荷容量、Ｖ_dd：電源電圧、Ｉ_sc：直接パスの貫通電流、Δｔ_sc：貫通電流が流れる時間、Ｉ_leak：逆バイアスダイオード電流やサブスレッショールド電流等
上記貫通電力Ｐ_scは、従来ベスト／ワースト遅延計算用の入力スルーテーブルと負荷容量テーブルのデータを用いて算出されている。このため、スルー条件はランダムなばらつきを正確に表現できず、結果として高精度な貫通電力を算出することができなかった。そこで、第３の実施形態は、高精度に貫通電力を算出手法を提供する。
【００７２】
図１６（ａ）は、例えばＣＭＯＳインバータ回路により構成された一般的なセルと配線を模式的に示す図である。また、図１６（ｂ）は、上記一般的なセルに対する入力スルーの標準偏差を考慮したキャラクタライゼーション方法を示している。図１６（ｃ）は、電力ライブラリに記憶されるテーブルデータの種類を示している。
【００７３】
図１７は、第３の実施形態に係る消費電力の変化量の算出方法を示すフローチャートである。先ず、セル毎に、入力スルーとモンテカルロシミュレーション又は応答曲面法により求めた入力スルーの標準偏差と負荷容量との３変数から貫通電流をキャラクタライゼーションした３次元のテーブルを作成する（Ｓ７１）。次に、ネットリストから各セルの入力スルーと入力スルーの標準偏差を算出する（Ｓ７２）。この後、算出された入力スルーと入力スルーの標準偏差と負荷容量とから前記３次元のテーブルに該当するデータを例えば線形補間することにより貫通電流を算出する（Ｓ７３）。最後に、電源電圧と算出された貫通電流とからセル毎に消費電力を算出する（Ｓ７４）。
【００７４】
上記第３の実施形態によれば、モンテカルロシミュレーションにより入力スルーの標準偏差を算出し、この入力スルーの標準偏差を用いて貫通電流を算出している。このため、高精度に貫通電流を算出することができる。したがって、この貫通電流を用いて高精度の消費電力のセルライブラリを構築できる。
【００７５】
（第４の実施形態）
第４の実施形態は、配線間のクロストークによる信号の遅延時間の変化量を設定可能としている。
【００７６】
図１８（ａ）（ｂ）（ｃ）は、一般的な配線間のクロストークによる信号の遅延時間の変化を示している。図１８（ａ）に示すように、２つの配線が隣接して配置された場合、配線間に存在する容量、及び相互インダクタンスの影響により、ビクティム（Victim）配線の信号がアグレッサ（Aggressor）配線の信号により影響を受ける。図１８（ｂ）（ｃ）は、ビクティム配線の信号遅延ｄ１とアグレッサ配線の信号遅延ｄ２を、確率密度関数（ｐｄｆ）と時間（ｔ）の関係で示している。これら配線間のクロストークにより、ビクティム配線の信号に遅延が生じる。このクロストークの影響は、図１８（ｂ）（ｃ）にΔｔで示すように、アグレッサ配線の信号とビクティム配線の信号のタイミングが重なる期間に大きくなることが分かっている。
【００７７】
図１９は、アグレッサ及びビクティム配線の信号のタイミング差（Δｔ）に対して、ビクティム配線における信号の遅延の変化量（Δｄ）を示している。図１９に示す変化量の形状をｆ（Δｔ，Ｐｉ）で表現することにする。ここで、Ｐｉ（ｉ＝１〜ｋ）はパラメータであり、アグレッサ及びビクティム配線を駆動するドライバー回路の等価抵抗、配線間容量、各配線の固定容量等を含んでいる。
【００７８】
図２０は、第４の実施形態の動作を説明するためのフローチャートを示している。図２０を参照して、配線間クロストークによる信号の遅延時間の変化量の算出方法について説明する。
【００７９】
算出すべき変化量は、ビクティム配線の遅延変化量Δｄ及びそのばらつき変化量Δσ（Δｄ）である。
【００８０】
遅延変化量Δｄは以下の式で計算することができる。
【００８１】
まず、アグレッサ及びビクティム配線の平均タイミング差は、次式に示すようになる。
【００８２】
Δｔ期待値＝ｄ１−ｄ２
また、Δｔ期待値の標準偏差、σ（Δｔ期待値）は：
σ（Δｔ期待値）²＝σ（ｄ１）²＋σ（ｄ２）²＋Ｃｏｖ（ｄ１、−ｄ２）
このようなタイミング差の情報と、（Δｔ）に対してビクティム配線の遅延変化量（Δｄ）がどのように変わるか示す関数ｆ（Δｔ，Ｐｉ）を使うことにより、Δｄの平均値と標準偏差の増加量とが分布積分を実施することにより計算することが出来る。
【００８３】
図２０に示すように、先ず、例えばＧＤＳII形式のレイアウトデータ及びネットリストを用いて、ネットの各段において、隣接する配線の配線ネットペアを抽出する（Ｓ８１）。
次に、隣接する配線において、信号到達時刻の重なりがあるかどうかをチェックする。このため、隣接する配線における平均の信号到達時間（ｄ１、ｄ２）の差（ｄ１−ｄ２）を計算するとともに、各隣接配線の信号到達時間の標準偏差（σ（ｄ１），σ（ｄ２））を例えば伝送線路シミュレータ又はＳＰＩＣＥシミュレータを用いたモンテカルロシミュレーションにより計算する（Ｓ８２）。
次いで、隣接する配線の信号到達時刻の重なりがあるかどうかを、例えば次式で示す条件に基づき判定する（Ｓ８３）。
【００８４】
｜ｄ１−ｄ２｜＜３（σ（ｄ１）＋σ（ｄ２））
上記条件が満たされない場合、クロストークは発生しないと判断し、他の隣接配線の配線ネットペアがあるかどうかをチェックする（Ｓ８６）。この結果、他の配線ネットペアがある場合、前記Ｓ８２に移行し、上記動作が繰り返される。
【００８５】
一方、Ｓ８３において、上記条件が満たされた場合、テーブルよりクロストークディレイの値が計算される。ビクティム及びアグレッサ配線は、双方向に干渉する。このため、互いの干渉効果をΔｄ（ビクティム）、Δｄ（アグレッサ）として遅延の変化量を計算する（Ｓ８４）。
【００８６】
次に、上記計算結果に基づいて、クロストークによるディレイの変化を次式により足しこむ（Ｓ８５）。
【００８７】
ｄ（ビクティム）＝ｄ（ビクティム：Original）＋Δｄ（ビクティム）
ｄ（アグレッサ）＝ｄ（アグレッサ：Original）＋Δｄ（アグレッサ）
この後、他の隣接配線の配線ネットペアがあるかどうかがチェックされる（Ｓ８６）。この結果、他の配線ネットペアがある場合、Ｓ８２に移行され、その配線ネットペアに対して、上記計算が繰り返される。また、他の配線ネットペアがない場合、例えばＳ８１に移行され、次の段のネットに関して上記計算が繰り返される。
【００８８】
上記処理により、クロストークによる遅延時間の変化量をばらつき効果も含んで正確に計算できる。
【００８９】
図２１は、上記結果を使って、配線間クロストークによる信号線遅延時間の変化量を例えばテーブル形式で記述したセルライブラリを示している。このセルライブラリは、配線間クロストークによる信号の遅延時間に関する変化量のデータを含んでいる。
【００９０】
上記第４の実施形態によれば、従来の信号の遅延時間計算にクロストークによる信号の遅延の影響を容易に拡張できる。このため、ＬＳＩ配線系の信号品質の新しい設計技術として利用可能であり、信頼の高い信号品質（シグナルインテグリティ）設計手法を実現でき、ＤＳＭ（Deep Sub-Micron）プロセスを使ったＬＳＩ設計の生産性を飛躍的に向上することができる。
【００９１】
尚、セルライブラリを構成する記憶媒体としては、ハードディスクに限定されるものではなく、ＣＤやＤＶＤ等の光ディスク、メモリカード等の形態可能な記録媒体を含んでいる。
【００９２】
その他、本発明は上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００９３】
【発明の効果】
以上、詳述したように本発明によれば、ＬＳＩの性能のばらつき（分散系）を算出することにより、例えばプロセス要因等のばらつきがＬＳＩの性能に与える影響を飛躍的に正確に算出でき、適正なマージンを設定可能な半導体集積回路の性能分散系算出装置とその算出方法を提供できる。
【図面の簡単な説明】
【図１】第１の実施形態の概要を示すダイアグラム。
【図２】第１の実施形態に係る装置を概略的に示す構成図。
【図３】第１の実施形態が適用されるシステムＬＳＩの設計工程を示すフローチャート。
【図４】従来のタイミング解析方法を概略的に示す図。
【図５】第１の実施形態を適用したタイミング解析方法を概略的に示す図。
【図６】第１の実施形態に係る装置構成を具体的に示す構成図。
【図７】図７（ａ）（ｂ）（ｃ）はプロセス要因のばらつき効果をモンテカルロシュミレーションにて算出する手法を説明するための図。
【図８】図７（ａ）（ｂ）に示すシミュレーションの動作を示すフローチャート。
【図９】第１の実施形態に係るセルライブラリの一例を示す図。
【図１０】本発明の第２の実施形態に係り、応答曲面関数の算出方法を示す図。
【図１１】図１０に適用される直交表の一例を示す図。
【図１２】本発明の第２の実施形態に係り、意図的に要因を変化させた場合におけるセルライブラリの更新方法を説明するために示すフローチャート。
【図１３】図１２の動作を概略的に示す図。
【図１４】本発明の第２の実施形態に係り、任意に要因が変化した場合におけるセルライブラリの更新方法を説明するために示すフローチャート。
【図１５】本発明の第２の実施形態に係り、セルライブラリの具体的な更新方法を説明するために示すフローチャート。
【図１６】消費電力の変化量を設定した半導体集積回路の性能分散系算出方法を説明するために示す図。
【図１７】本発明の第３の実施形態に係わり、図１６に示す方法の動作を示すフローチャート。
【図１８】一般的な配線間のクロストークによる信号の遅延時間の変化を示す図。
【図１９】隣接配線における信号の遅延の変化量を説明するための図。
【図２０】本発明の第４の実施形態の動作を示すフローチャート。
【図２１】第４の実施形態に係るセルライブラリの一例を示す図。
【図２２】従来のワースト設計手法の一例を示す図。
【図２３】従来のワースト設計手法に基づく装置の例を概略的に示す構成図。
【符号の説明】
１１、１２…記憶装置、
１３…ＣＰＵ、
１４…記憶媒体としてのセルライブラリ。

Claims

回路シミュレーションにより、レイアウトデータと回路データとから遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を算出する第１の算出部と、
前記第１の算出部から供給される半導体装置の性能情報に基づき、プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因毎のばらつきを算出する第２の算出部と、
前記第２の算出部で算出した要因毎のばらつきを確率統計分布の加法定理を用いて合成し、ばらつき分布情報を算出する第３の算出部と、
前記第３の算出部により算出されたばらつき分布情報を記憶する記憶媒体と
を具備することを特徴とする半導体集積回路の性能分散系算出装置。
前記第２の算出部は、前記第１の算出部に算出された前記半導体装置の性能情報に基づきモンテカルロシミュレーションにより前記要因毎のばらつきを算出することを特徴とする請求項１記載の半導体集積回路の性能分散系算出装置。
前記第２の算出部は、前記第１の算出部に算出された前記半導体装置の性能情報に基づき応答曲面法により前記要因毎のばらつきを算出することを特徴とする請求項１記載の半導体集積回路の性能分散系算出装置。
ばらつき分布情報を記憶する記憶媒体と、
プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因が更新されたとき、更新された要因に基づいて製造された半導体装置の実測値に従って、各要因の乱数を発生し、この乱数の値を、要因を応答変数、遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を応答曲面とした応答曲面関数に代入して、モンテカルロシミュレーションにより半導体装置の性能分散を算出する第１の算出部と、
前記第１の算出部により算出された半導体装置の性能分散に基づき前記記憶媒体に記憶されたぱらつき分布情報を更新する第２の算出部と
を具備することを特徴とする半導体集積回路の性能分散系算出装置。
ばらつき分布情報を記憶する記憶媒体と、
プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因が更新されたとき、更新された要因に基づいて製造された半導体装置の実測値に従って、各要因の乱数を発生し、この乱数の値を、要因を応答変数、遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を応答曲面とした応答曲面関数に代入して、モンテカルロシミュレーションにより半導体装置の性能分散を算出する第１の算出部と、
前記第１の算出部により算出された計算値と前記実測値との差分値と基準値とを比較する比較部と、
前記比較部による比較の結果、前記差分値が前記基準値以上である場合、前記第１の算出部により算出された半導体装置の性能分散に基づき前記記憶媒体に記憶されたぱらつき分布情報を更新する第２の算出部と
を具備することを特徴とする半導体集積回路の性能分散系算出装置。
前記半導体装置の前記実測値と一致するように、最小二乗法により前記応答曲面関数の係数を算出する第３の算出部と、
前記第３の算出部により算出された前記係数に基づき、更新された前記要因と半導体装置の性能情報との関係を示す応答曲面関数を算出する第４の算出部と、
前記第４の算出部により算出された応答曲面関数を用いたモンテカルロシミュレーションにより、前記半導体装置の新たな性能情報を算出する第５の算出部と、
前記第５の算出部により算出された前記半導体装置の新たな性能情報に基づき前記記憶媒体に記憶されたぱらつき分布情報を更新する第６の算出部と
を具備することを特徴とする請求項４又は５記載の半導体集積回路の性能分散系算出装置。
半導体装置毎に入力スルーと、モンテカルロシミュレーション又は応答曲面法により求めた入力スルーの性能分散と、負荷容量との３つの変数から貫通電流を特定した３次元のテーブルを算出する第１の算出部と、
回路データから各半導体装置の入力スルーと入力スルーの標準偏差を算出する第２の算出部と、
前記第２の算出部により算出された入力スルーと入力スルーの標準偏差と負荷容量とから前記３次元のテーブルに該当するデータを線形補間により貫通電流を算出する第３の算出部と、
電源電圧と前記第３の算出により算出された前記貫通電流とから半導体装置毎に消費電力を算出する第４の算出部と
を具備することを特徴とする半導体集積回路の性能分散系算出装置。
回路データより、隣接して設置された配線ペアを抽出する抽出部と、
平均の信号到達時間の差を算出する第１の算出部と、
隣接配線の信号到達時間の性能分散をシミュレーションにより計算する第２の算出部と、
前記第１の算出部により算出された信号到達時間の差と前記第２の算出部により算出された信号到達時間の性能分散を比較し、信号の重なりの有無を判別する判別部と、
前記判別部により信号の重なりが有ると判別された場合、前記隣接配線のアグレッサ配線及びビクティム配線のクロストークによる遅延の変化量をそれぞれ算出する第４の算出部と、
前記アグレッサ配線の遅延値に前記アグレッサ配線の遅延の変化量を足しこみ、前記ビクティム配線の遅延値に前記ビクティム配線の遅延の変化量を足しこむ第５の算出部と
を具備することを特徴とする半導体集積回路の性能分散系算出装置。
回路シミュレーションにより、レイアウトデータと回路データとから遅延、消費電力、スルーレート、及び歩留まりの少なくとも一つを含むばらつきを生じる半導体装置の性能情報を算出し、
算出された前記半導体装置の性能情報に基づき、プロセス、温度、電源電圧、及び遅延の少なくとも一つを含むばらつきを生じさせる要因毎のばらつきを算出し、
前記算出された要因毎のばらつきを確率統計分布の加法定理を用いて合成することにより、ばらつき分布情報を算出し、
前記算出されたばらつき分布情報を記憶媒体に記憶する
ことを特徴とする半導体集積回路の性能分散系算出方法。
前記ばらつきは、算出された前記半導体装置の性能情報に基づきモンテカルロシミュレーションにより要因毎に算出することを特徴とする請求項９記載の半導体集積回路の性能分散系算出方法。
前記ばらつきは、算出された前記半導体装置の性能情報に基づき応答曲面法により要因毎に算出することを特徴とする請求項９記載の半導体集積回路の性能分散系算出方法。