JP2008112406A - セルライブラリの生成方法、これを用いたタイミング解析方法、セルライブラリの生成装置およびタイミング解析装置 - Google Patents

Abstract

【課題】ばらつきを考慮した統計的なタイミング解析精度に大きな誤差の生成を回避するとともに、キャラクタライズ時間の短縮をはかる。
【解決手段】セルを分割して分割されたサブサーキット情報をキャラクタライズし、これを統合する。このことにより、セルライブラリのラインナップの中で、分割されたサブサーキット情報が共通のものが存在すれば、重複を回避でき、キャラクタライズ時間を大幅に低減できる。
【選択図】図１

Description

本発明は、セルライブラリの生成方法、これを用いたタイミング解析方法、セルライブラリの生成装置およびタイミング解析装置に係り、特に、微細化プロセスにおいて大規模でかつ高速駆動のＬＳＩ（大規模半導体集積回路）に対して高精度かつ高速でタイミング解析を行う方法に関する。

近年、半導体製造技術の進歩により、半導体集積回路の微細化が進んでおり、これに伴って、製造ばらつきに起因する動作不良、製造ばらつきを考慮するための設計マージンの増加による設計収束性の悪化及びチップ性能の低下が問題となっている。

そこで、各種のばらつきを考慮した設計手法が提案されている。
例えば、本出願人は、LSIの遅延のばらつきを設計段階において推定し、その推定結果をLSIの遅延シミュレーションに反映することを企図し、プロセスパラメータなどに基づいて回路セルの遅延ばらつきを動作条件に対する依存性を記述した統計的遅延ライブラリを生成し、このライブラリを参照する事により得られた遅延データにより、LSIの遅延ばらつきを含む動作をシミュレーションする方法を提案している。（例えば、特許文献１。）。
また、さらに高精度化をはかるために、非線形波形入力による特性抽出では求めることのできなかった信号波形の傾きが微小となる領域においては、線形波形入力による特性抽出の結果を用いて傾きを求める一方で、それ以外の領域では非線形波形入力による特性抽出の結果を用いて傾きを求めることで、遅延計算誤差があっても遅延時間が遅延テーブルパラメータ外に逸脱するのを避けるようにし、タイミングライブラリを生成する方法も提案されている（例えば、特許文献２）。この方法では、同一波形鈍りである場合、波形形状が異なってもセルタイミング特性に与える影響は小であるとして、入力波形形状はある単一波形を想定している。

また、ばらつきによるパラメータの変動をセル遅延と出力波形鈍りという非常に簡易なパラメータによって表現する方法も提案されている(例えば、特許文献１)。
また上述したように、タイミング解析方法においても、入力波形はある単一波形を想定し、入力波形形状が異なってもタイミングに与える影響は小であると仮定している（例えば、特許文献２）。
さらにまた、通常は、セル生成時にモンテカルロ解析によりモデル化してライブラリにばらつき情報を持たせるという方法がとられており、チップレベルではモンテカルロ解析は実施していない（例えば、特許文献１）。

特開２００４−２５２８３１号公報（第２４頁、第１図、第２６頁、第１１図、第２４頁、第１図） 特開２００５−１２２４９８号公報（第８頁、第２図）

上記方法によって、セルライブラリの生成およびタイミング解析は大きく進歩した。
しかしながら、従来のセルライブラリの生成方法では、キャラクタライズに要する時間が極めて大きいという課題を持つ。特許文献１のセルライブラリキャラクタライズ方法では、セル全てをキャラクタライズ対象としている。

また、特許文献１では、ばらつきをセルレベルでモンテカルロ解析してライブラリにばらつき情報を持たせるという方法がとられており、チップレベルではモンテカルロ解析は実施されていない。このため、回路シミュレータでのチップレベルに対するモンテカルロ解析に対しては大きな誤差が発生する可能性がある。
また、特許文献１では、ばらつきによるパラメータの変動をセル遅延と出力波形鈍りという非常に簡易なパラメータによって表現しているが、この場合、解析精度の低下を招く可能性がある。

また、特許文献２では、同一波形鈍りであっても波形形状によってはばらつき成分となる入力波形形状はある単一波形を想定し、入力波形ばらつきを無視しているが、同一波形鈍りであっても入力波形形状が極めて大きく異なる場合、セルがCMOS（Complementary Metal Oxide Semiconductor）１段で構成される場合、タイミングに与える影響が小さくなく、大きな計算誤差を招く場合がある。
このように従来の方法では、解析に多大な時間を要するのみならず、解析精度についても十分なものが得られておらず、解析時間の短縮と解析精度の向上が望まれている。
本発明は、前記実情に鑑みてなされたもので、解析精度を低下させることなく、解析に要する時間の短縮を図ることの可能なＬＳＩにおけるタイミング解析方法およびタイミング解析において用いられるセルライブラリの生成方法を提供することを目的とする。

そこで本発明は、回路情報に基づいてセルごとに生成されたセル情報から、当該セルの配線寄生素子情報を取り出し、サブサーキット情報を生成する工程と、前記サブサーキット情報と、回路シミュレーション用トランジスタモデル（SPICEモデル）と、ばらつき情報とに基づいて、シミュレーションを行う工程と、前記シミュレーションを行う工程で得られたシミュレーション結果を、セル毎に統合し、ライブラリパラメータとしてセルライブラリに格納する工程とを含む。
この構成によれば、サブサーキット情報を生成し、このサブサーキット情報ごとにばらつき情報を考慮してシミュレーションを行うようにしているため、演算量の増大を招くことなく、より高精度のシミュレーションが可能となる。またセルライブラリのラインナップの中で、分割されたサブサーキットが共通のものが存在すれば、重複を回避することができ、キャラクタライズ時間を大幅に低減することが可能となる。

また本発明は、上記セルライブラリの生成方法において、前記シミュレーションを行う工程に先立ち、前記サブサーキット情報を分割し、要素サーキット情報を生成する工程を含み、前記要素サーキット情報を、類似の情報ごとに分類し、互いに異なる要素サーキット情報のみを抽出する工程と、前記抽出された要素サーキット情報に対して、シミュレーションを行い、前記シミュレーション結果を、統合し、サブサーキットごとのシミュレーション情報を得る統合工程を含む。
この方法によれば、前記要素サーキット情報を、類似の情報ごとに分類し、シミュレーションを行うようにしているため、セルライブラリのラインナップの中で、分割されたサブサーキットが共通のものが存在すれば、重複を回避することができ、キャラクタライズ時間を大幅に低減することが可能となる。この方法によれば、遅延、出力電流波形、入力ピン容量、タイミング、パワーについてキャラクタライズが可能となる。

また本発明は、上記セルライブラリの生成方法において、前記シミュレーションを行う工程は、前記要素サーキット情報と、SPICEモデルと、前記ばらつき情報としてのばらつきパラメータとより、ばらつきに依存したライブラリパラメータ値算出のためのモンテカルロ解析実行用の回路シミュレーションデッキを作成する工程と、前記回路シミュレーションデッキ作成工程で得られた回路シミュレーションデッキを用いて、回路シミュレーションを行う工程とを含む。

この構成により、より短時間で高精度のシミュレーションが可能となるという効果がある。ここで回路シミュレーションデッキとは、回路シミュレーションのためのシミュレータに入力するための情報をいう。

また本発明は、上記セルライブラリの生成方法において、前記シミュレーションを行う工程に先立ち、前記サブサーキット情報から、チャネル接続要素を抽出するチャネル接続要素抽出工程と、抽出されたチャネル接続要素、SPICEモデル、及びばらつきパラメータより、ばらつきに依存した簡易トランジスタモデルのための直流解析実行用の回路シミュレーションデッキを作成する工程を含み、前記回路シミュレーションデッキ作成工程で得られた回路シミュレーションデッキを用いて、回路シミュレーションを行う工程を含む。
この方法によれば、直流解析によりライブラリを生成し、ばらつき直流電源モデルを作成し、このばらつき直流電源モデルを用いてシミュレーションを行うようにしているため、キャラクタライズ時間を大幅に低減でき。かつ高精度のシミュレーション結果を得る事が可能となる。

また、この方法は、上記セルライブラリの生成方法において、さらに前記回路シミュレーションを行う工程の後に、ばらつきに依存したライブラリパラメータ値算出のためのモンテカルロ解析実行用の回路シミュレーションデッキを作成する工程と、前記モンテカルロ解析実行用の回路シミュレーションデッキ作成工程で得られた前記モンテカルロ解析実行用の回路シミュレーションデッキを用いて回路シミュレーションを行う工程とを含む。

また、この方法は、上記セルライブラリの生成方法において、前記サブサーキット情報と、SPICEモデルと、ばらつきパラメータとにもとづき、ばらつきに依存したライブラリパラメータ値算出のための過渡解析実行用の回路シミュレーションデッキを作成する工程と、前記過渡解析実行用の回路シミュレーションデッキを作成する工程で得られた前記過渡解析実行用の回路シミュレーションデッキを用いて回路シミュレーションを行う工程とを含み、前記回路シミュレーションを行う工程で得られた、シミュレーション結果より、セル出力波形、及びPWL入力ピン容量のばらつきを抽出してばらつきを表現する関数を算出しセルライブラリを作成する工程を含む。
この方法によれば、遅延、出力電流波形、入力ピン容量、タイミング、パワーについてキャラクタライズが可能となる。

また、この方法は、上記セルライブラリの生成方法において、前記サブサーキット情報と、SPICEモデルとより、セルキャラクタライズに用いる入力波形を生成する工程と、前記サブサーキット情報と、SPICEモデルと、前記入力波形を生成する工程で得られた入力波形情報とにより、入力波形形状の依存性を考慮したセルライブラリ生成の為のシミュレーションデッキを生成する工程と、前記シミュレーションデッキを作成する工程で得られた前記シミュレーションデッキを用いて回路シミュレーションを行う工程とを含む。

本発明の方法では、入力波形ばらつき検出工程を用いているため、同一波形鈍りであっても入力波形形状の違いによるライブラリパラメータへの影響を考慮でき、より高精度なセルライブラリを生成可能である。

また、本発明のタイミング解析方法は、上記セルライブラリの生成方法を用いて、ばらつきパラメータ、ネットリスト、ばらつき電流源モデルよりモンテカルロ解析によりタイミング歩留まりファイルを生成し、モンテカルロ解析による遅延計算を行う工程を含む。
この方法は、ばらつきパラメータ、ネットリスト、及び前記ばらつき電流源モデルよりモンテカルロ解析によりタイミング歩留まりファイルを生成するモンテカルロ解析による遅延計算手段からなる統計的タイミング解析方法である。
この方法では、極めて高速にシミュレーションが可能な電流源モデルを用いるため、チップレベルで高速にモンテカルロ解析が可能であり、解析時間の低減とともに解析精度を大幅に向上できる。

また、本発明のタイミング解析方法は、ネットリストと、入力波形形状の依存性を考慮したセルライブラリとより入力波形形状を考慮した遅延ファイルを生成する工程を含む。
この方法では、同一波形鈍りであっても入力波形形状の違いによるタイミングへの影響を考慮でき、より高精度なタイミング解析が可能である。

以上説明したように、本発明によれば、半導体集積回路のタイミング設計及びタイミング設計において使用するセルライブラリの生成において、回路情報に基づいてセルごとに生成されたセル情報から、当該セルの配線寄生素子情報を取り出し、サブサーキット情報を生成し、このサブサーキット情報と、SPICEモデルと、ばらつき情報とに基づいて、シミュレーションを行い、シミュレーションを行う工程で得られたシミュレーション結果を、セル毎に統合し、ライブラリパラメータとしてセルライブラリに格納する。このようにサブサーキット情報とばらつき情報とを導入することにより、高速で高精度のセルライブラリの生成が可能となる。
また、セルを分割して分割したサブサーキットをキャラクタライズし、これを統合することにより、セルライブラリのラインナップの中で、分割されたサブサーキットが共通のものが存在すれば、重複を回避でき、キャラクタライズ時間を大幅に低減できる。

また、直流解析によりばらつき直流電源モデルを生成しこれを用いてシミュレーションを行い、ライブラリを生成するため、キャラクタライズ時間を大幅に低減できる。
また、極めて高速にシミュレーションが可能な電流電源モデルを用いるため、チップレベルで高速にモンテカルロ解析が可能であり、解析時間の低減とともに解析精度を大幅に向上できる。
また、セル出力波形、PWL入力ピン容量、電源電圧入力波形、PWLセル容量、飽和電流及び飽和電圧のばらつきを扱うため、ばらつきに対して極めて高精度なセルライブラリを生成可能である。
また、同一波形鈍りであっても入力波形形状の違いによるライブラリパラメータへの影響を考慮でき、より高精度なセルライブラリを生成可能である。
また、同一波形鈍りであっても入力波形形状の違いによるタイミングへの影響を考慮でき、より高精度なタイミング解析が可能である。

以下、本発明に係る半導体集積回路のタイミング解析方法およびタイミング解析で用いられるセルライブラリ生成方法について図面を参照しつつ詳細に説明する。
(実施の形態１)
本発明の実施の形態１として、セルライブラリの生成方法について説明する。図１は実施の形態１のセルライブラリの生成方法を実施するための装置を示す図である。
このセルライブラリ生成装置は、シミュレーションに先立ち、サブサーキット情報を分割し、要素サーキット情報S0103を生成する回路分割手段S0110を含み、要素サーキット情報を、類似の情報ごとに分類し、互いに異なる要素サーキット情報のみを抽出し、シミュレーションデッキを生成するシミュレーションデッキ生成手段S0111と、抽出された要素サーキット情報に対して、シミュレーションを行い、シミュレーション結果を、統合し、サブサーキットごとのシミュレーション情報を得るシミュレーション結果統合手段S0105とを含むことを特徴とする。

ここでサブサーキット情報S0100はセル内部の配線寄生素子情報を有する。回路分割手段S0110は、セルラインアップの中で共通した部分を抽出して可能な限り多くの共通部分が得られるようにサブサーキット情報S0100より分割された要素サーキットS0103を作成する。

図7はANDゲートの分割を示す図である。駆動力1倍のANDゲートS0700及び駆動能力4倍のANDゲートS0710がある場合、回路分割手段S0110は、駆動力1倍のANDゲートS0700を、駆動能力1倍のANDゲートの前段S0701と駆動能力1倍のANDゲートの後段S0702とに分割する。また、回路分割手段S0110は、駆動力4倍のANDゲートS0710を、駆動能力4倍のANDゲートの前段S0711と駆動能力4倍のANDゲートの後段S0712とに分割する。ここで、駆動能力1倍のANDゲートの前段S0701と駆動能力4倍のANDゲートの前段S0711は同一の構造をもっており駆動能力1倍のANDゲートの前段S0701と駆動能力4倍のANDゲートの前段S0711のキャラクタライズは共通の結果を使用することが出来る。

ばらつきパラメータS0101は、操作電圧や操作温度などの操作ばらつき分布情報、及びゲート幅、ゲート長、ゲート酸化膜厚、または閾値電圧などのトランジスタのばらつき分布情報を有する。SPICEモデルS0102は、セルのトランジスタ動作情報を有する。シミュレーションデッキ作成手段は、ばらつきパラメータS0101、SPICEモデルS0102、及び分割されたサブサーキット情報S0103よりシミュレーションデッキを作成し、回路シミュレータでのモンテカルロ解析S0112を実行して、シミュレーション結果を得る。

シミュレーション結果統合手段S0113は、分割されたセルのシミュレーション結果を統合し、セルごとのセルライブラリを生成する。

図8はシミュレーションの結果の統合を示す図である。回路シミュレータでのモンテカルロ解析S0112により駆動能力1倍のANDゲートの前段S0701の遅延分布S0800と駆動能力4倍のANDゲートの後段S0712の遅延分布S0801を得る。また、回路シミュレータでのモンテカルロ解析S0112により駆動能力4倍のANDゲートの前段S0701の遅延分布S0810と駆動能力4倍のANDゲートの後段S0712の遅延分布S0801を得る。シミュレーション結果統合手段S0113は、MAX演算により駆動力1倍のANDゲートS0700の遅延分布S0802および駆動力4倍のANDゲートS0710の遅延分布S0812を得る。

この方法により、駆動能力1倍のANDゲートの前段S0701のキャラクタライズを行うことなしに、駆動力1倍のANDゲートS0700及び駆動能力4倍のANDゲートS0710のばらつきを考慮したセルライブラリを高速かつ精度の劣化なしに作成することが出来る。

なお、ばらつきパラメータS0101は配線幅、配線膜厚、層間膜厚、ビア抵抗、または、コンタクト抵抗などの配線のばらつき分布情報をも有し、セル内部の配線ばらつきを考慮したサブサーキット情報を作成し、これを用いてセル内部の配線ばらつきを考慮したセルライブラリをキャラクタライズしても良い。

(実施の形態２)
本発明の実施の形態２として、セルライブラリの生成方法について説明する。図２は実施の形態２乗せるライブラリの生成方法を実施するための装置を示す図である。
本実施の形態では、シミュレーションに先立ち、サブサーキット情報から、チャネル接続要素を抽出するチャネル接続要素抽出手段S0210と、抽出されたチャネル接続要素S0203、SPICEモデルS0122、及びばらつきパラメータS0101より、ばらつきに依存した簡易トランジスタモデルのための直流解析実行用の回路シミュレーションデッキを作成する手段S0211を含み、前記回路シミュレーションデッキ作成手段S0211で得られた回路シミュレーションデッキを用いて、回路シミュレーションを行うようにしたもので、この装置によれば、直流解析によりライブラリを生成し、ばらつき直流電源モデルを作成し、このばらつき直流電源モデルを用いてシミュレーションを行うようにしているため、キャラクタライズ時間を大幅に低減でき。かつ高精度のシミュレーション結果を得る事が可能となる。

上記装置においてサブサーキット情報S0100はセル内部の配線寄生素子情報を有する。チャネル接続要素抽出手段S0210は、抽出されたチャネル接続要素S0203を作成する。

図９はサブサーキット情報のチャネル接続要素への分割を示す図である。ANDゲートS0900がチャネル接続要素からなるANDゲートS09001に分割されている。ANDゲートS0900のAピンに接続されるトランジスタS0901、Bピンに接続されるトランジスタS0902、及びYピンに接続されるトランジスタS0903が、チャネル接続要素からなるANDゲートS09001のAピンに接続されるチャネル接続要素S0911、Bピンに接続されるチャネル接続要素S0912、及びYピンに接続されるチャネル接続要素S0913に分割されている。

シミュレーションデッキ作成手段S0211は、前記ばらつきパラメータS0101、前記SPICEモデルS0102及び抽出されたチャネル接続要素S0203より回路シミュレータによる直流解析S0212を実行し、ばらつき要素ごと、チャンネル接続要素ごとにばらつき直流源モデルS0204を生成する。

図１０はYピンに接続されるチャネル接続要素S0913のばらつき直流源モデルを示す図である。この例では、トランジスタ幅が+10nmにばらついた場合の直流電流源モデルS1000、トランジスタ幅がばらつかない場合の直流電流源モデルS1001、トランジスタ幅が-10nmにばらついた場合の直流電流源モデルS1002、トランジスタ長が+10nmにばらついた場合の直流電流源モデルS1010、トランジスタ長がばらつかない場合の直流電流源モデルS1011及びトランジスタ長が-10nmにばらついた場合の直流電流源モデルS1012からなる。
シミュレーションデッキ生成手段S0213は、前記ばらつきパラメータS0101、及び前記ばらつき直流源モデルS0204よりシミュレーションデッキを作成し、回路シミュレータでのモンテカルロ解析S0112を実行して、シミュレーション結果を得て、セルライブラリを生成する。

本方法では、処理時間が極めて大であるモンテカルロ解析に非常に高速な処理が可能であるばらつき電流源モデルを使用するため、わずかの精度劣化できわめて高速にばらつきを考慮したセルライブラリを生成することが可能である。

(実施の形態３)
本発明の実施の形態３として、ばらつきを考慮したタイミング解析方法について説明する。図３は実施の形態３のタイミング解析方法を実現するための装置を示す図である。
この装置は、ばらつきパラメータS0301と、ネットリストS0303と、ばらつき直流電流原モデルS0204とから、モンテカルロ解析による遅延計算を行う遅延計算手段S0311とを具備し、遅延計算および統計的タイミング解析を実行することにより、タイミング歩留まりファイルS0313を得るようにしたものである。

ここで、ばらつきパラメータS0301は、操作電圧や操作温度などの操作条件ばらつき分布情報、及びゲート幅、ゲート長、ゲート酸化膜厚、または閾値電圧などのトランジスタのばらつき分布情報、及び、配線幅、配線膜厚、層間膜厚、ビア抵抗、または、コンタクト抵抗などの配線のばらつき分布情報を有する。

ネットリストS0303は、デザインのセル接続情報、および配置配線情報を有する。
モンテカルロ解析による遅延計算手段S0311は、ばらつきパラメータS0301、ネットリストS0303及び実施の形態３で説明したばらつき直流源モデルS0204より配線ばらつき、操作条件ばらつき、及びトランジスタばらつきを考慮した配線寄生素子抽出、遅延計算および統計的タイミング解析を実行し、タイミング歩留まりファイルS0313を出力する。

図１１は、ばらつきパラメータS0301がネットリストS0303に割り振られた状態を示す図である。チャネル接続要素ごとに割り振られたばらつき情報(C001、C002、C003、C004)は、トランジスタ幅、トランジスタ長、ゲート酸化膜厚、温度、供給電圧などのばらつき分布情報を有している。配線要素ごとに割り振られたばらつき情報(W001、W002、W003、W004)は、配線幅、配線膜厚、層間膜厚、ビア抵抗、または、コンタクト抵抗などのばらつき分布情報を有している。

モンテカルロ解析による遅延計算手段S0311は、配線要素ごとに割り振られたばらつき情報(W001、W002、W003、W004)を用いて配線寄生素子抽出を行い、配線ばらつき情報を寄生素子情報に変換し、これとチャネル接続要素ごとに割り振られたばらつき情報(C001、C002、C003、C004)を用いてばらつきを考慮した遅延シミュレーションを行い、統計的タイミング解析によりタイミング歩留まりを得る。

本実施の形態では、トランジスタのモデルとして非常に高速な処理が可能であるばらつき直流源モデルS0204を用いてモンテカルロ解析を実行しているため、きわめて高速に処理が出来る。また、セルライブラリ作成時にモンテカルロ解析を行い、チップレベルでのタイミング解析ではモンテカルロ解析を行わない手法と比較して、統計的演算量が極めて小であるため、誤差の劣化が極めて小さいという利点を有する。

(実施の形態４)
本発明の実施の形態４として、セルライブラリの生成方法について説明する。図４は実施の形態４の方法を実施するための装置を示す図である。
このセルライブラリの生成装置は、図４に示すように、サブサーキット情報S0100と、SPICEモデルS0102と、ばらつきパラメータS0100とにもとづき、ばらつきに依存したライブラリパラメータ値算出のための過渡解析実行用の回路シミュレーションデッキを作成する手段S0411と、前記過渡解析実行用の回路シミュレーションデッキを作成する手段で得られた前記過渡解析実行用の回路シミュレーションデッキを用いて回路シミュレーションを行うシミュレータS0412とを含み、前記回路シミュレータS0412で得られた、シミュレーション結果S0404より、セル出力波形、及びPWL入力ピン容量のばらつきを抽出してばらつきを表現する関数を算出するばらつきフィッティング手段S0413とを含み、セルライブラリS0405を作成するものである。

ここで、サブサーキット情報S0100はセル内部の配線寄生素子情報を有する。ばらつきパラメータS0101は、操作電圧や操作温度などの操作ばらつき分布情報、及びゲート幅、ゲート長、ゲート酸化膜厚、または閾値電圧などのトランジスタのばらつき分布情報を有する。SPICEモデルS0102は、セルのトランジスタ動作情報を有する。

シミュレーションデッキ作成手段S0411は、サブサーキット情報S0100、ばらつきパラメータS0101、及びSPICEモデルS0102よりシミュレーションデッキを作成し、回路シミュレータでのモンテカルロ解析S0412を実行して、シミュレーション結果を得る。

ばらつきフィッティング手段S0413は、前記シミュレーションでのシミュレーション結果S0404よりセル出力波形、及びPWL入力ピン容量のばらつきを抽出してばらつきを表現する関数を算出してセルライブラリS0405を得る。
この方法によれば、遅延、出力電流波形、入力ピン容量、タイミング、パワーについてキャラクタライズが可能となる。

図１２は、本実施の形態のセルライブラリのキャラクタライズ方法の例を示す図である。ばらつきパラメータS0101よりシミュレーションデッキ作成手段S0411は、回路シミュレータでのモンテカルロ解析のためのばらつき設定ファイルS1200を作成する。本実施の形態でのキャラクタライズ回路S1210は、入力波形S1211、キャラクタライズ対象セルS1212及び負荷容量S1213からなる。ばらつき設定ファイルに応じてシミュレーションを実行すると、負荷容量S1213に入力される電流波形S1230は、ばらつきに応じて波形形状が変化する。また、仮想的な入力ピン容量S1214に充電される電荷量より求まる瞬時的な入力ピン容量値は、PWL入力ピン容量S1220として表現できる。このPWL入力ピン容量S1220もばらつきに応じて波形形状が変化する。このばらつきを、ばらつきフィッティング手段S0413は、フィッティングし、波形形状のばらつきに置き換える。

本実施の形態によれば、トランジスタばらつき分布、及び操作ばらつき分布が、出力波形とPWL入力ピン容量というパラメータのばらつきとしてキャラクタライズされるため、きわめて高精度なライブラリを生成することが可能である。
なお、ばらつきパラメータS0101は配線幅、配線膜厚、層間膜厚、ビア抵抗、または、コンタクト抵抗などの配線のばらつき分布情報をも有し、セル内部の配線ばらつきを考慮したサブサーキット情報を作成し、これを用いてセル内部の配線ばらつきを考慮したセルライブラリをキャラクタライズしても良い。

なお、本実施の形態では、ライブラリパラメータとして、セル出力波形、PWL入力ピン容量をキャラクタライズしたが、電源電電流波形、PWLセル容量、飽和電流及び飽和電圧についてもキャラクタライズしても良い。

なお、本発明の実施の形態ではばらつきフィッティング手段S0413は、モンテカルロ解析により、波形形状のばらつきとしてモデル化したが、過渡解析により、ばらつき感度を多項式でフィッティングしてもよい。また、ばらつきに対する波形形状の感度を感度係数によりフィッティングしても良い。

(実施の形態５)
本発明の実施の形態５として、セルライブラリの生成方法について説明する。図５は実施の形態５のセルライブラリの生成方法を実現するための装置を示す図である。本実施の形態のセルライブラリの生成方法は、サブサーキット情報S0100と、SPICEモデルS0102と、ばらつきパラメータとにもとづき、ばらつきに依存したライブラリパラメータ値算出のための過渡解析実行用の回路シミュレーションデッキを作成する手段S0512と、前記過渡解析実行用の回路シミュレーションデッキを作成する手段S0512によって得られた前記過渡解析実行用の回路シミュレーションデッキを用いて回路シミュレーションを行うシミュレーショタS0512とを含み、前記シミュレータで得られた、シミュレーション結果より、セル出力波形、及びPWL入力ピン容量のばらつきを抽出してばらつきを表現する関数を算出する入力波形ばらつき検出手段S0504と、ここで得られた入力波形を用いて、過渡解析しセルライブラリを作成する工程を含む。

このセルライブラリの生成装置においては、サブサーキット情報S0100はセル内部の配線寄生素子情報を有する。SPICEモデルS0102は、セルのトランジスタ動作情報を有する。入力波形ばらつき検出手段S0511は、ユーザにより選定されたセルのサブサーキット情報S0100とSPICEモデルS0102とこれらによって生成されたばらつきパラメータS0101とにより回路シミュレータでの過渡解析S0512により入力波形ばらつき情報S0504を生成する。シミュレーションデッキ生成手段S0513は、サブサーキット情報S0100、SPICEモデルS0102及び入力波形ばらつき情報S0504より回路シミュレータでの過渡解析S0512により遅延パラメータを抽出し、この遅延パラメータが記載された入力波形の依存性を考慮したセルライブラリである入力波形依存考慮ライブラリを生成する。

図13は、入力波形ばらつき検出手段S0511により作成された入力波形生成用の回路を示す図である。入力の波形S1301を波形生成ゲートであるBUFセルS1302に入力し、π型負荷S1303の各素子である前段容量S1311、抵抗S1312および後段容量S1313のパラメータを変化させて様々な波形形状をもったキャラクタライズ入力用の波形S1304を生成する。

図１４は、入力波形形状ばらつきパラメータを示す図である。実際の波形S1400に対して線形波形である理想波形S1401を仮定する。理想波形S1401に対する実際の波形S1400は、上部スルー定義点S1405と電源電位S1406間の波形ずれ面積である上部ずれ面積S1410、上部スルー定義点S1405と遅延定義点S1404間の波形ずれ面積である中上部ずれ面積S1409、遅延定義点S1404と下部スルー定義点S1403間の波形ずれ面積である中上部ずれ面積S1408、下部スルー定義点S1403と零電位S1402間の波形ずれ面積である下部ずれ面積S1407、理想波形S1401と上部スルー定義点S1405での実際の波形S1400の接線との角度である上部ずれ角S1412、及び理想波形S1401と下部スルー定義点S1403での実際の波形S1400の接線との角度である下部ずれ角S1411などの入力波形形状ばらつきパラメータの大小で波形形状のばらつきをモデル化する。

本実施の形態によれば、入力波形形状の依存性を考慮した極めて高精度なライブラリを生成することが可能である。

なお、本実施の形態では、波形生成手段S0511では、π型負荷を用いたが、抵抗と容量からなるL型負荷を用いればよい。
また、本実施の形態では、ユーザにより選定されたセルのサブサーキット情報S0100としてBUFセルを用いたが、INVセルなど多くのセルを用いてもよい。
また、本実施の形態では、理想波形として直線波形を用いたが、曲線を持った理想波形を用いても良い。

(実施の形態６)
本発明の実施の形態６として、遅延計算方法について説明する。図６は実施の形態１の遅延計算方法を実施するための装置を示す図である。
本実施の形態では前記実施の形態５の方法で得られた入力波形依存考慮セルライブラリS0505と、ネットリストS0603とから、入力波形の依存を考慮した遅延計算を実行し遅延ファイルS0613を生成する遅延計算手段S0611を具備している。

ここでネットリストS0603は、デザインのセル接続方法と配線の寄生素子情報を有する。遅延計算手段S0611は、ネットリストS0603と実施の形態５で示した入力波形依存考慮ライブラリを用いて入力波形の依存を考慮した遅延計算を実行し遅延ファイルS0613を出力する。

図１５は、本遅延計算方法の例を示す図である。ネットリスト内のあるインスタンスS1500が駆動するステージを遅延計算する場合、前ステージの解析結果である入力波形S1501より入力波形形状ばらつきパラメータを抽出し、入力波形依存考慮セルライブラリに記載されている入力波形形状ばらつきパラメータより、入力波形S1501の遅延パラメータを参照してインスタンスS1500が駆動するステージの遅延を求める。この手順の繰り返しによりネットリスト上の全ステージの遅延を求める。

本実施の形態によれば、入力波形形状の依存性を考慮した極めて高精度な遅延計算を実施ことが可能である。

また、本実施の形態では、理想波形として直線波形を用いたが、曲線を持った理想波形を用いても良い。

本発明に係る半導体集積回路のタイミング解析方法およびタイミング解析で用いられるセルライブラリの作成方法は、ＬＳＩ設計段階におけるタイミング動作予測を行う方法として有用である。

実施の形態１のセルライブラリの生成方法を実施するための装置を示す図 実施の形態２のセルライブラリの生成方法を実施するための装置を示す図 実施の形態３のセルライブラリの生成方法を実施するための装置を示す図 実施の形態４のセルライブラリの生成方法を実施するための装置を示す図 実施の形態５のセルライブラリの生成方法を実施するための装置を示す図 実施の形態６のセルライブラリの生成方法を実施するための装置を示す図 ANDゲートの分割を示す図 シミュレーションの結果の統合を示す図 サブサーキット情報のチャネル接続要素への分割を示す図 Yピンに接続されるチャネル接続要素のばらつき直流源モデルを示す図 ばらつきパラメータがネットリストに割り振られた状態を示す図 第４の実施の形態であるキャラクタライズ方法の例を示す図 入力波形ばらつき検出手段により作成された入力波形生成用の回路を示す図 入力波形形状ばらつきパラメータを示す図 第６の実施の形態である遅延計算方法の例を示す図

Claims (11)

1. 回路情報に基づいてセルごとに生成されたセル情報から、
   当該セルの配線寄生素子情報を取り出し、サブサーキット情報を生成する工程と、
   前記サブサーキット情報と、回路シミュレーション用トランジスタモデル（SPICEモデル）と、ばらつき情報とに基づいて、シミュレーションを行う工程と、
   前記シミュレーションを行う工程で得られたシミュレーション結果を、セル毎に統合し、ライブラリパラメータとしてセルライブラリに格納する工程とを含むセルライブラリの生成方法。
2. 請求項１に記載のセルライブラリの生成方法であって、
   前記シミュレーションを行う工程に先立ち、
   前記サブサーキット情報を分割し、要素サーキット情報を生成する工程を含み、
   前記要素サーキット情報を、類似の情報ごとに分類し、互いに異なる要素サーキット情報のみを抽出する工程と、
   前記抽出された要素サーキット情報に対して、シミュレーションを行い、
   前記シミュレーション結果を、統合し、サブサーキットごとのシミュレーション情報を得る統合工程を含むセルライブラリの生成方法。
3. 請求項２に記載のセルライブラリの生成方法であって、
   前記シミュレーションを行う工程は、前記要素サーキット情報と、SPICEモデルと、前記ばらつき情報としてのばらつきパラメータとより、ばらつきに依存したライブラリパラメータ値算出のためのモンテカルロ解析実行用の回路シミュレーションデッキを作成する工程と、
   前記回路シミュレーションデッキ作成工程で得られた回路シミュレーションデッキを用いて、回路シミュレーションを行う工程とを含むセルライブラリの生成方法。
4. 請求項１に記載のセルライブラリの生成方法であって、
   前記シミュレーションを行う工程に先立ち、
   前記サブサーキット情報から、チャネル接続要素を抽出するチャネル接続要素抽出工程と、抽出されたチャネル接続要素、SPICEモデル、及びばらつきパラメータより、ばらつきに依存した簡易トランジスタモデルのための直流解析実行用の回路シミュレーションデッキを作成する工程を含み、
   前記回路シミュレーションデッキ作成工程で得られた回路シミュレーションデッキを用いて、回路シミュレーションを行う工程を含むセルライブラリの生成方法。
5. 請求項４に記載のセルライブラリの生成方法であって、
   さらに前記回路シミュレーションを行う工程の後に、
   ばらつきに依存したライブラリパラメータ値算出のためのモンテカルロ解析実行用の回路シミュレーションデッキを作成する工程、
   前記モンテカルロ解析実行用の回路シミュレーションデッキ作成工程で得られた前記モンテカルロ解析実行用の回路シミュレーションデッキを用いて
   回路シミュレーションを行う工程を含むセルライブラリの生成方法。
6. 請求項１に記載のセルライブラリの生成方法であって、
   前記サブサーキット情報と、SPICEモデルと、ばらつきパラメータとにもとづき、ばらつきに依存したライブラリパラメータ値算出のための過渡解析実行用の回路シミュレーションデッキを作成する工程と、
   前記過渡解析実行用の回路シミュレーションデッキを作成する工程で得られた前記過渡解析実行用の回路シミュレーションデッキを用いて回路シミュレーションを行う工程とを含み、
   前記回路シミュレーションを行う工程で得られた、シミュレーション結果より、セル出力波形、及びPWL入力ピン容量のばらつきを抽出してばらつきを表現する関数を算出しセルライブラリを作成する工程を含むセルライブラリの生成方法。
7. 請求項１に記載のセルライブラリの生成方法であって、
   前記サブサーキット情報と、SPICEモデルとより、セルキャラクタライズに用いる入力波形を生成する工程と、
   前記サブサーキット情報と、SPICEモデルと、前記入力波形を生成する工程で得られた入力波形情報とにより、入力波形形状の依存性を考慮したセルライブラリ生成の為のシミュレーションデッキを生成する工程と、
   前記シミュレーションデッキを作成する工程で得られた前記シミュレーションデッキを用いて回路シミュレーションを行う工程とを含むセルライブラリの生成方法。
8. 請求項１乃至７に記載のセルライブラリの生成方法で得られたセルライブラリを用いたタイミング解析方法であって、
   ばらつきパラメータと、サブサーキット情報と、SPICEモデルとによりタイミング歩留まりファイルを生成し、モンテカルロ解析による遅延計算を行う工程とを含むタイミング解析方法。
9. 請求項８記載のタイミング解析方法であって、
   ばらつきパラメータと、ネットリストと、ばらつき電流源モデルとよりタイミング歩留まりファイルを生成し、モンテカルロ解析による遅延計算を行う工程とを含むタイミング解析方法。
10. 請求項８に記載のセルライブラリの生成方法で得られたセルライブラリを用いたタイミング解析方法であって、
    ネットリストと、入力波形形状の依存性を考慮したセルライブラリとより入力波形形状を考慮した遅延ファイルを生成する工程を含むタイミング解析方法。
11. 回路情報に基づいてセルごとに生成されたセル情報から、
    当該セルの配線寄生素子情報を取り出し、サブサーキット情報を生成するサブサーキット情報生成手段と、
    前記サブサーキット情報と、回路シミュレーション用トランジスタモデル（SPICEモデル）と、ばらつき情報とに基づいて、シミュレーションを行う回路シミュレーション手段と、
    前記シミュレーション手段の出力を、セル毎に統合し、ライブラリパラメータとしてセルライブラリに格納するライブラリ生成手段とを含むセルライブラリの生成装置。

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