JP2009289011A - 配線基板の設計方法、および電子装置 - Google Patents

Abstract

【課題】 より作業時間を軽減する配線基板の設計技術を提供する。
【解決手段】 基板上に回路素子を配置する構成の配線基板の設計方法であって、ＣＡＤ工程と、前記ＣＡＤ工程の出力を受け前記回路素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に一時的に数式化する解析工程と、前記配線基板についての製造工程のバラツキから求めた条件によって、前記素子パラメータ群中のパラメータをばらつかせる処理とばらつかせた前記パラメータを用いて、演算処理手段にて回路シミュレーションを実行する工程とを含むことを特徴とする配線基板の設計方法。
【選択図】 図３

Description

本発明は、配線基板の設計方法、および電子装置に係わり、特にDC抵抗・電圧ドロップ解析、伝送線路解析の技術に関する。

ＣＡＤの進展に伴い配線基板の設計に関連する作業時間が問題となっている。例えば特許文献１は、PWB用製造データの自動補正システムおよび方法なるものであって、ＣＡＤ（Computer Aided Design）で作成されたプリント配線板（ＰＷＢ）用データに対して、製造のための各種補正処理を自動的に行う補正処理システムに関するとある。

課題としてＣＡＤデータに対する補正処理の作業時間を自動化により大幅に短縮すると同時に、各パターンの導体幅、パターン属性等により個別に補正量を指示できるようにするとあり、解決手段としては、次のように記載されている。「プリントは配線板製造データの補正処理システムでは、まず、ＣＡＤデータ（設計データ）を解析することによって、設計データ中に含まれているパターン設計仕様に関する情報を自動的に生成するようにする。そして、ユーザインタフェースを介して補正情報を受け取れるように構成しておく。パターン設計仕様に関する情報は、アニュラリングに関する情報や、ラインアパーチャに関する情報を各層毎にリストアップされ、かつ、補正情報を入力するための欄が設けられた電子文書として生成する。さらに、受け取られた補正情報に基づいて、設計データに対する一括の補正処理を行うようにする。」

しかしながら実際のＣＡＤデータを変更することにおいて作業時間の軽減は不十分であるという問題があった。
特開２００３−３４５８４６号公報

本発明は、より作業時間を軽減する配線基板の設計技術を提供することを目的とする。

上記課題を解決するために、本発明の配線基板の設計方法は、基板上に回路素子を配置する構成の配線基板の設計方法であって、ＣＡＤ工程と、前記ＣＡＤ工程の出力を受け前記回路素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に一時的に数式化する解析工程と、前記配線基板についての製造工程のバラツキから求めた条件によって、前記素子パラメータ群中のパラメータをばらつかせる処理とばらつかせた前記パラメータを用いて、演算処理手段にて回路シミュレーションを実行する工程とを含むことを特徴とする。

本発明によれば、より作業時間を軽減する配線基板の設計技術が得られる。

以下、本発明の実施形態を説明する。

本発明による実施形態１を図１乃至図７を参照して説明する。
図1は、この発明の一実施形態を説明するために示す基板断面図である。実際にＰＷＢを製造すると、設計値通りには製造できずに製造誤差が生じる。図１では、ある銅層の層厚が設計値では３５μｍであるのに対し実測では３８μｍであって、層幅が設計値では１１０μｍであるのに対し実測では１０５μｍであって、またメーカ提示比誘電率が４．５であるのに対し実測では４．７であったという例を示している。

図１は、例えば次に図２に示す電子装置の内部に設けられた半導体チップが実装されている配線基板の一部の構成を示すものである。
ここでまず、図２を参照して、本発明の一実施形態に係る電子装置の構成について説明する。この電子装置は、バッテリ駆動可能な携帯型のノートブック型パーソナルコンピュータ１０として実現されている。

図２は、ノートブック型パーソナルコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成される。ディスプレイユニット１２には、ＬＣＤ１７（Liquid Crystal Display）およびバックライトから構成される表示パネルが組み込まれており、そのＬＣＤ１７の表示画面はディスプレイユニット１２のほぼ中央に位置されている。

ＬＣＤ１７は、透過型液晶パネルから構成されている。
ディスプレイユニット１２は、コンピュータ本体１１に支持され、そのコンピュータ本体１１に対してコンピュータ本体１１の上面が露出される開放位置とコンピュータ本体１１の上面を覆う閉塞位置との間を回動自由に取り付けられている。コンピュータ本体１１は薄い箱形の筐体を有しており、その上面にはキーボード１３、本コンピュータ１０を電源オン／オフするためのパワーボタン１４、入力操作パネル１５、およびタッチパッド１６などが配置されている。

入力操作パネル１５は、押されたボタンに対応するイベントを入力する入力装置であり、複数の機能をそれぞれ起動するための複数の機能をそれぞれ起動するための複数のボタンを備えている。

図３は実施形態の解析方法を説明するために示すフローチャートである。従来の解析方法では、レイアウトCAD作成後にシミュレーション解析の結果により製造を開始するか判断する場合がある。しかし、実際に製造されたPWBでは製造誤差があり、解析結果と実測では異なってしまい、実際には動作しないという場合もある。その際には、またレイアウトCADの修正を加えるか、基板メーカに要求し、設計データ通りの層構成で製造してもらうが、時間やコストが余分にかかってしまうなどの問題がある。

さて図３では、まずレイアウトCAD作成を行う（ステップＳ３１）。次にシミュレーション解析の際に、あらかじめ製造誤差も考慮して解析を実施する（ステップＳ３２）。ＯＫとなった場合は製造に移る（ステップＳ３３）。実動作による動作確認を行うが（ステップＳ３４）、通常はＮＧとならず図３の破線矢印のように後戻りすることは従来と比較して妨げられている。最後に量産製造を行う（ステップＳ３５）。

即ち、レイアウトCAD作成後のシミュレーション解析の際に、あらかじめ製造誤差も考慮して解析を実施する方法である。これは、解析にＣＡＤデータを回す際に、一次的にライン・プレーンの幅や厚さ、誘電体の比誘電率や誘電正接、導体の導電率などの変更を可能とすることにより、製造誤差を考慮した解析を可能とした。これにより、実際にＣＡＤデータを弄らなくても済むし、解析モデルの作り直しをしなくても、製造誤差を考慮した解析が可能となった。その効果として、ＰＷＢ製造に誤差があっても、あらかじめ解析により誤差の分マージンを取ることができるため歩留り向上や後戻り工程の減少が実現できる。

図４は上記方法のイメージ図である。
ＣＡＤツールから解析ツールにデータ転送または読み取る際に、解析条件を一次的に変更可能とすることにより製造誤差を考慮した解析も可能となる。
図５は解析条件変更操作画面（GUIイメージ画面）DC抵抗値＆IRドロップ値解析の例である。
図５の解析条件を変更することで製造誤差を考慮する。項目としては、層厚、ライン幅率、比誘電体率、誘電正接、抵抗率である。縦軸は各層を表現している。Ｌ１〜Ｌ６は銅層を表し、その間の層は誘電体層を表している。図１に関しＬ１の層厚が設計値では３５μｍであるのに対し実測では３８μｍであることを説明したがその例が表現されている。

ここでは解析条件の変更に関し層厚の１項目しか変えていないが、一度に多数の項目を変えてもよい。
図６は解析例の一つである。DC抵抗値解析とDC電圧ドロップ解析の例である。
以下の式からも分かるように、ラインやプレーンの層厚と幅、抵抗率を変更することにより、抵抗値が変化する。過去の製造データより製造誤差を割出し、ＣＡＤデータに補正をかけて解析することで、ワーストケースを求めることができる。これにより、ワーストケースでの電圧ドロップも解析可能である。

Ｒ ：抵抗値[Ω]、Ｌ ：導体長[m]、Ａ ：導体面積[m^2]、ρ ：低効率[Ω・m]、V：電圧[V]、I：電流[A]
図７は解析例のもう一つである。伝送線路解析における線路モデル解析の例である。配線モデルの特性インピーダンスＺ０は、インダクタンスＬとキャパシタンスＣに依存する。インダクタンスＬとキャパシタンスＣはライン幅Ｗや導体厚、誘電率や誘電体厚によって変化する。このため、ラインやプレーンの幅や厚さを変更した解析結果を求めることでワーストケースでの伝送線路解析が可能となる。図７（ａ）はマイクロストリップ配線のモデルを示す図であり、図７（ｂ）はストリップ配線のモデルを示す図である。

・基板伝送線路の特性インピーダンス算出
基板伝送線路の場合、線路の幅Wとベタ面からの距離Ｈおよびその間の絶縁材の比誘電率により特性インピーダンスが決まる。基板伝送線路には、例えば、図７（ａ）に示すマイクロストリップ配線や、図７（ｂ）に示すストリップ配線がある。

図７（ａ）に示すマイクロストリップ配線のモデルは、グランドプレーン７１、第１誘電体層７２、第２誘電体層７３、マイクロストリップ配線７４を有する。第１誘電体層７２の誘電率および厚さは、それぞれεｒ１およびＨである。マイクロストリップ配線７４の厚さ、トップ幅、およびボトム幅は、それぞれｔｐ、Ｗｔ、およびＷｂである。第１誘電体層７２の誘電率は、εｒ２である。また、マイクロストリップ配線７４の表面からの第２誘電体層７３の厚さはｔｓである。

図７（ｂ）に示すストリップ配線のモデルは、グランドパターン８１、誘電体層８２、ストリップ配線８３、および回路パターン８４を有する。誘電体層８２の誘電率はεｒである。グランドパターン８１の底面からのストリップ配線８３の底面の高さはＨ２である。ストリップ配線８３の表面からの誘電体層８２の厚さはＨ１である。ストリップ配線８３のトップ幅およびボトム幅は、それぞれＷｈおよびＷｔである。

本発明による実施形態２を図１乃至図２、図４乃至図７を参照して説明する。実施形態１と共通する部分は説明を省略する。実施形態１においては、製造誤差を扱ったが製品の使用条件（のばらつき）を扱うのも有効である。後者は前者とは大きさや要因が異なる場合が多い。

図２のような電子装置内にあるとき、外気温度、湿度、応力ストレス、材料の劣化や場合により磨耗の影響は装置により異なってくる。評価に用いる所謂ワーストケースの適切な設定が困難な場合は、損失関数Ｌ（Ｌｏｓｓ Ｆｕｎｃｔｉｏｎ）による評価により過剰品質を抑制することができる。図３のステップＳ３４の評価としては実動作をＯＫまたはＮＧの２値判断するのではなく、定量的に危険要因を金額的に評価しグレードアップやグレードダウンを図るのが好適である。

以上、概要としてPWB製造誤差等を考慮したＤＣ抵抗・電圧ドロップ解析で、解析条件として、層厚、ライン幅率、比誘電率、誘電正接、抵抗率を一時的に変更可能にした。特徴は次のようである。

１． ＣＡＤデータを一次的に変更し、PWB製造誤差を考慮した解析を実施する方法。
２． PWB製造誤差を考慮し、ワーストケースでの解析実施により歩留りや後戻りを減らすことができる。
３． ライン・プレーンの幅や厚さ、誘電体の比誘電率や誘電正接、導体の導電率に対して、製造誤差などの補正をかける。
４． CADデータの変更や新しい解析モデルの作成時間が要らないので、解析に至るまでの時間が縮小できる。
５． 具体的に上げると、電源設計における電源プレーンのDC抵抗・電圧ドロップ解析、伝送線路解析における配線モデルの特性インピーダンス解析などで製造誤差を考慮した解析が可能になる。

また実施形態の効果は以下のようである。
１．製造誤差等を考慮し、ワーストケースでの解析ができるため、製品の歩留りが向上する。
２．CADデータを変更しないで製造誤差等を考慮できるため、解析に至るまでの時間が縮小できる。
なお、この発明は上記実施形態に限定されるものではなく、この外その要旨を逸脱しない範囲で種々変形して実施することができる。
また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係る構成要素を適宜組み合わせても良いものである。

この発明の一実施形態を説明するために示す基板断面図。 同実施形態に係る電子装置の構成を示す斜視図。 同実施形態の解析方法を説明するために示すフローチャート。 同実施形態のイメージ図。 同実施形態に用いられる解析条件変更操作画面（GUIイメージ画面）。 同実施形態の解析例１。 同実施形態の解析例２（マイクロストリップ配線のモデルを示す図と、ストリップ配線のモデルを示す図）。

符号の説明

１１…コンピュータ本体、１２…ディスプレイユニット、１３…キーボード、１３…パワーボタン、１５…入力操作パネル、１６…タッチパッド、１７…ＬＣＤ、
７１…グランドプレーン、７２…第１誘電体層、７３…第２誘電体層、７４…マイクロストリップ配線、８１…グランドパターン、８２…誘電体層、８３…ストリップ配線、８４…回路パターン。

Claims (4)

1. 基板上に回路素子を配置する構成の配線基板の設計方法であって、
   ＣＡＤ工程と、
   前記ＣＡＤ工程の出力を受け前記回路素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に一時的に数式化する解析工程と、
   前記配線基板についての製造工程のバラツキから求めた条件によって、前記素子パラメータ群中のパラメータをばらつかせる処理とばらつかせた前記パラメータを用いて、演算処理手段にて回路シミュレーションを実行する工程とを
   含むことを特徴とする配線基板の設計方法。
2. 基板上に回路素子を配置する構成の配線基板の設計方法であって、
   ＣＡＤ工程と、
   前記ＣＡＤ工程の出力を受け前記回路素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に一時的に数式化する解析工程と、
   前記配線基板についての使用条件のバラツキから求めた条件によって、前記素子パラメータ群中のパラメータをばらつかせる処理とばらつかせた前記パラメータを用いて、演算処理手段にて回路シミュレーションを実行する工程とを
   含むことを特徴とする配線基板の設計方法。
3. 基板上に回路素子を配置する構成の配線基板の設計方法であって、
   ＣＡＤ工程と、
   前記ＣＡＤ工程の出力を受け前記回路素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に一時的に数式化する解析工程と、
   前記配線基板についての製造工程または使用条件のバラツキから求めた条件によって、前記素子パラメータ群中のパラメータをばらつかせる処理とばらつかせた前記パラメータを用いて、演算処理手段にて回路シミュレーションを実行する工程とを含むことを特徴とする配線基板の設計方法
   により設計された配線基板。
4. 請求項３に記載の配線基板の設計方法により設計された前記配線基板を備えた電子機器。

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