JP2003258101A - 半導体集積回路装置の設計方法、設計装置、及び設計プログラム - Google Patents
半導体集積回路装置の設計方法、設計装置、及び設計プログラムInfo
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- JP2003258101A JP2003258101A JP2002057227A JP2002057227A JP2003258101A JP 2003258101 A JP2003258101 A JP 2003258101A JP 2002057227 A JP2002057227 A JP 2002057227A JP 2002057227 A JP2002057227 A JP 2002057227A JP 2003258101 A JP2003258101 A JP 2003258101A
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 プロセスバラツキによって生じる伝播遅延変
動の影響を抑制することができる、半導体集積回路装置
の設計方法、設計装置、及び設計プログラムを提供する
こと。 【解決手段】 同一ネット上の信号入力端子（ソース）
から信号出力端子（シンク）に至るまでのパスの配線容
量に対する、ゲート入力負荷容量の総和の比率を、対象
とするソースからシンクに至るパスの容量成分に関する
プロセスバラツキ感度として算出し、容量成分に関する
プロセスバラツキ感度が所定の基準値より高いパスにつ
いて配線容量負荷を調節して、当該パスの容量成分に関
するプロセスバラツキ感度を低減し、全てのパスの容量
成分に関するプロセスバラツキ感度が所定の基準値以下
になるように、各パスの容量成分に関するプロセスバラ
ツキ感度を最適化することによる。
動の影響を抑制することができる、半導体集積回路装置
の設計方法、設計装置、及び設計プログラムを提供する
こと。 【解決手段】 同一ネット上の信号入力端子（ソース）
から信号出力端子（シンク）に至るまでのパスの配線容
量に対する、ゲート入力負荷容量の総和の比率を、対象
とするソースからシンクに至るパスの容量成分に関する
プロセスバラツキ感度として算出し、容量成分に関する
プロセスバラツキ感度が所定の基準値より高いパスにつ
いて配線容量負荷を調節して、当該パスの容量成分に関
するプロセスバラツキ感度を低減し、全てのパスの容量
成分に関するプロセスバラツキ感度が所定の基準値以下
になるように、各パスの容量成分に関するプロセスバラ
ツキ感度を最適化することによる。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータを用い
た半導体集積回路装置の設計技術に係り、特に、ＥＤＡ
（Electronic Design Automation）ツールを用いて半導
体集積回路装置の設計を行う際に、プロセスバラツキを
考慮した設計を行うための設計方法、設計装置、及び設
計プログラムに関する。
た半導体集積回路装置の設計技術に係り、特に、ＥＤＡ
（Electronic Design Automation）ツールを用いて半導
体集積回路装置の設計を行う際に、プロセスバラツキを
考慮した設計を行うための設計方法、設計装置、及び設
計プログラムに関する。
【０００２】
【従来の技術】半導体集積回路の設計では、回路の全て
の信号経路（パス）のソースと呼ばれる信号入力端子か
らシンクと呼ばれる信号出力端子に至るまで、配線や素
子を介して信号が伝播するのに要する時間（信号伝播遅
延時間）が、要求される範囲内になるように制御しなけ
ればならない。
の信号経路（パス）のソースと呼ばれる信号入力端子か
らシンクと呼ばれる信号出力端子に至るまで、配線や素
子を介して信号が伝播するのに要する時間（信号伝播遅
延時間）が、要求される範囲内になるように制御しなけ
ればならない。
【０００３】一方、半導体集積回路の微細化に伴い、製
造時のプロセスバラツキが回路遅延特性に影響を与える
ようになってきた。例えば、ゲートの遅延時間Ｔは、簡
単には、オン抵抗Ｒonと容量Ｃとの積Ｒon・Ｃで表現す
ることができるが、プロセス段階でゲートポリ長Ｗやチ
ャネル長Ｌに微妙な寸法変化が生じると、セルのパフォ
ーマンスに影響を及ぼす。
造時のプロセスバラツキが回路遅延特性に影響を与える
ようになってきた。例えば、ゲートの遅延時間Ｔは、簡
単には、オン抵抗Ｒonと容量Ｃとの積Ｒon・Ｃで表現す
ることができるが、プロセス段階でゲートポリ長Ｗやチ
ャネル長Ｌに微妙な寸法変化が生じると、セルのパフォ
ーマンスに影響を及ぼす。
【０００４】従来の設計では、このようなプロセスバラ
ツキの影響に関しては、例えば、ゲートポリ長Ｗに関す
るプロセスバラツキを１つのパラメータＫｐで代表し
て、設計時にゲート遅延時間Ｔに掛けることで考慮して
いた。この際にパラメータＫｐ値は、経験的な値に基づ
いたワーストの条件で設定されている。
ツキの影響に関しては、例えば、ゲートポリ長Ｗに関す
るプロセスバラツキを１つのパラメータＫｐで代表し
て、設計時にゲート遅延時間Ｔに掛けることで考慮して
いた。この際にパラメータＫｐ値は、経験的な値に基づ
いたワーストの条件で設定されている。
【０００５】
【発明が解決しようとする課題】ところが、従来は、例
えばゲート長Ｗのバラツキに対してゲート長Ｗの値が比
較的大きかったため、上記のようなパラメータＫｐを掛
けることでプロセスバラツキの影響を許容することがで
きたが、回路の微細化、高速化に伴って、プロセスバラ
ツキの影響を許容する余裕がなくなってきている。
えばゲート長Ｗのバラツキに対してゲート長Ｗの値が比
較的大きかったため、上記のようなパラメータＫｐを掛
けることでプロセスバラツキの影響を許容することがで
きたが、回路の微細化、高速化に伴って、プロセスバラ
ツキの影響を許容する余裕がなくなってきている。
【０００６】また、半導体プロセスの微細化に伴い、回
路遅延特性の中で配線遅延が占める割合が大きくなるに
つれ、配線層に関するプロセスバラツキの影響が無視で
きなくなってきた。これは、パス遅延全体の中で、配線
に起因する遅延が、セルの内部遅延を上回って、全体の
大半を占めるまでになったことによる。
路遅延特性の中で配線遅延が占める割合が大きくなるに
つれ、配線層に関するプロセスバラツキの影響が無視で
きなくなってきた。これは、パス遅延全体の中で、配線
に起因する遅延が、セルの内部遅延を上回って、全体の
大半を占めるまでになったことによる。
【０００７】従って、プロセスバラツキによる配線容量
Ｃや配線抵抗Ｒの変動の影響を、設計段階でも考慮する
必要が生じてきたが、現状ではそのような設計手法や技
術的指針は存在しない。
Ｃや配線抵抗Ｒの変動の影響を、設計段階でも考慮する
必要が生じてきたが、現状ではそのような設計手法や技
術的指針は存在しない。
【０００８】本発明はこのような問題を鑑みてなされた
ものであって、プロセスバラツキによって生じる伝播遅
延変動の影響を抑制することができる、半導体集積回路
装置の設計方法、設計装置、及び設計プログラムを提供
することを目的とする。
ものであって、プロセスバラツキによって生じる伝播遅
延変動の影響を抑制することができる、半導体集積回路
装置の設計方法、設計装置、及び設計プログラムを提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、同一ネット上の信号入力端
子（ソース）から信号出力端子（シンク）に至るまでの
パスの配線容量に対する、ゲート入力負荷容量の総和の
比率を、対象とするソースからシンクに至るパスの容量
成分に関するプロセスバラツキ感度として算出し、容量
成分に関するプロセスバラツキ感度が所定の基準値より
高いパスについて配線容量負荷を調節して、当該パスの
容量成分に関するプロセスバラツキ感度を低減し、全て
のパスの容量成分に関するプロセスバラツキ感度が所定
の基準値以下になるように、各パスの容量成分に関する
プロセスバラツキ感度を最適化することを特徴とする。
に、本発明の第１の特徴は、同一ネット上の信号入力端
子（ソース）から信号出力端子（シンク）に至るまでの
パスの配線容量に対する、ゲート入力負荷容量の総和の
比率を、対象とするソースからシンクに至るパスの容量
成分に関するプロセスバラツキ感度として算出し、容量
成分に関するプロセスバラツキ感度が所定の基準値より
高いパスについて配線容量負荷を調節して、当該パスの
容量成分に関するプロセスバラツキ感度を低減し、全て
のパスの容量成分に関するプロセスバラツキ感度が所定
の基準値以下になるように、各パスの容量成分に関する
プロセスバラツキ感度を最適化することを特徴とする。
【００１０】この配線容量負荷を調節するために、
（１）隣接する配線との間隔を広げる、（２）上層配線
層の配線を用いる、（３）ルートドライバとなるセルを
コピーして経路を分けることを特徴とする。
（１）隣接する配線との間隔を広げる、（２）上層配線
層の配線を用いる、（３）ルートドライバとなるセルを
コピーして経路を分けることを特徴とする。
【００１１】第１の特徴によれば、ソースからシンクに
至る全てのパスにおける、容量成分に関するプロセスバ
ラツキ感度を同程度とすることができ、ゲートや配線の
プロセスバラツキによらず、各パスの伝播遅延変動を所
定の範囲内にすることができる。特に、伝播遅延に対し
て容量負荷変動が支配的であるローカル配線では、容量
成分に関するプロセスバラツキ感度を揃えることで、プ
ロセスバラツキによる伝播遅延への影響を抑制すること
ができる。
至る全てのパスにおける、容量成分に関するプロセスバ
ラツキ感度を同程度とすることができ、ゲートや配線の
プロセスバラツキによらず、各パスの伝播遅延変動を所
定の範囲内にすることができる。特に、伝播遅延に対し
て容量負荷変動が支配的であるローカル配線では、容量
成分に関するプロセスバラツキ感度を揃えることで、プ
ロセスバラツキによる伝播遅延への影響を抑制すること
ができる。
【００１２】また、本発明の第２の特徴は、同一ネット
上の信号入力端子（ソース）から信号出力端子（シン
ク）に至るまでのパスの配線抵抗に対する、ゲート抵抗
の比率を、対象とするソースからシンクに至るパスの抵
抗成分に関するプロセスバラツキ感度として算出し、抵
抗成分に関するプロセスバラツキ感度が所定の基準値よ
り高いパスについて配線抵抗負荷を調節して、当該パス
の抵抗成分に関するプロセスバラツキ感度を低減し、全
てのパスの抵抗成分に関するプロセスバラツキ感度が所
定の基準値以下になるように、各パスの抵抗成分に関す
るプロセスバラツキ感度を最適化することを特徴とす
る。
上の信号入力端子（ソース）から信号出力端子（シン
ク）に至るまでのパスの配線抵抗に対する、ゲート抵抗
の比率を、対象とするソースからシンクに至るパスの抵
抗成分に関するプロセスバラツキ感度として算出し、抵
抗成分に関するプロセスバラツキ感度が所定の基準値よ
り高いパスについて配線抵抗負荷を調節して、当該パス
の抵抗成分に関するプロセスバラツキ感度を低減し、全
てのパスの抵抗成分に関するプロセスバラツキ感度が所
定の基準値以下になるように、各パスの抵抗成分に関す
るプロセスバラツキ感度を最適化することを特徴とす
る。
【００１３】この配線抵抗負荷を調節するために、
（１）配線幅を広げる、（２）バッファセルを挿入す
る、（３）ルートドライバとなるセルをコピーして経路
を分けることを特徴とする。
（１）配線幅を広げる、（２）バッファセルを挿入す
る、（３）ルートドライバとなるセルをコピーして経路
を分けることを特徴とする。
【００１４】第２の特徴によれば、ソースからシンクに
至る全てのパスにおける、抵抗成分に関するプロセスバ
ラツキ感度を同程度とすることができ、ゲートや配線の
プロセスバラツキによらず、各パスの伝播遅延変動を所
定の範囲内にすることができる。特に、伝播遅延に対し
て配線抵抗成分の変動が支配的であるグローバル配線で
は、抵抗成分に関するプロセスバラツキ感度を揃えるこ
とで、プロセスバラツキによる伝播遅延への影響を抑制
することができる。
至る全てのパスにおける、抵抗成分に関するプロセスバ
ラツキ感度を同程度とすることができ、ゲートや配線の
プロセスバラツキによらず、各パスの伝播遅延変動を所
定の範囲内にすることができる。特に、伝播遅延に対し
て配線抵抗成分の変動が支配的であるグローバル配線で
は、抵抗成分に関するプロセスバラツキ感度を揃えるこ
とで、プロセスバラツキによる伝播遅延への影響を抑制
することができる。
【００１５】ここで、「ネット」とは論理セルの端子間
の接続情報であり、共通の配線で接続されるべき一組の
端子とその配線とは同一のネットに属する。
の接続情報であり、共通の配線で接続されるべき一組の
端子とその配線とは同一のネットに属する。
【００１６】「パス」とは始点と終点との間の経路をい
い、論理回路における始点は信号入力端子（ソース）で
あり、終点は信号出力端子（シンク）である。尚、同一
の信号入力端子と同一の信号出力端子であっても、その
間を通る経路が異なれば、異なるパスを形成する。
い、論理回路における始点は信号入力端子（ソース）で
あり、終点は信号出力端子（シンク）である。尚、同一
の信号入力端子と同一の信号出力端子であっても、その
間を通る経路が異なれば、異なるパスを形成する。
【００１７】また、「ローカル配線」とは配線長が例え
ば１ｍｍ未満の短い配線をいい、「グローバル配線」と
は配線長が例えば１ｍｍ以上の長い配線をいう。ローカ
ル配線においては容量負荷変動による遅延時間への影響
が大きく、グローバル配線においては配線抵抗成分の変
動による遅延時間への影響が大きい。
ば１ｍｍ未満の短い配線をいい、「グローバル配線」と
は配線長が例えば１ｍｍ以上の長い配線をいう。ローカ
ル配線においては容量負荷変動による遅延時間への影響
が大きく、グローバル配線においては配線抵抗成分の変
動による遅延時間への影響が大きい。
【００１８】また、「上層配線層」とは、基板に近い
「下層配線層」に対して、基板から遠い配線層をいい、
例えば、５層からなるメタル層において、基板から数え
て３層目以上の配線層をいう。
「下層配線層」に対して、基板から遠い配線層をいい、
例えば、５層からなるメタル層において、基板から数え
て３層目以上の配線層をいう。
【００１９】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施形態について説明する。
実施形態について説明する。
【００２０】〔プロセスバラツキ感度の定義〕図１は、
分岐のない２端子ネットにインバータを直列に配置した
例であり、配線１０に関するプロセスバラツキとゲート
入力容量負荷に関するプロセスバラツキを例示してい
る。図中、前段のゲート１１はドライバセルであり、後
段のゲート１２は駆動されるセルである。配線負荷容量
Ｃwireで示した部分と、ゲート入力容量Ｃloadで示した
部分とが、それぞれ異なるプロセスバラツキを持つもの
と想定する。
分岐のない２端子ネットにインバータを直列に配置した
例であり、配線１０に関するプロセスバラツキとゲート
入力容量負荷に関するプロセスバラツキを例示してい
る。図中、前段のゲート１１はドライバセルであり、後
段のゲート１２は駆動されるセルである。配線負荷容量
Ｃwireで示した部分と、ゲート入力容量Ｃloadで示した
部分とが、それぞれ異なるプロセスバラツキを持つもの
と想定する。
【００２１】まず、Elmoreの遅延計算手法によれば、配
線負荷容量Ｃwireとゲート入力容量Ｃloadのプロセスバ
ラツキによる変動ΔＣwire，ΔＣloadを考慮した遅延De
layは、次式により表される。尚、Ｒｇはゲート抵抗、
Ｒwireは配線抵抗、Ｌwireは配線長である。
線負荷容量Ｃwireとゲート入力容量Ｃloadのプロセスバ
ラツキによる変動ΔＣwire，ΔＣloadを考慮した遅延De
layは、次式により表される。尚、Ｒｇはゲート抵抗、
Ｒwireは配線抵抗、Ｌwireは配線長である。
【００２２】
【数１】
上記式（１）において、２次の変動項を無視すれば、遅
延の変動ΔDelayは次式により表される。
延の変動ΔDelayは次式により表される。
【００２３】
【数２】
ここで、全体のバラツキによる変動を配線Δwireとゲー
トΔｇとに分解すると、次式により式により表される。
トΔｇとに分解すると、次式により式により表される。
【００２４】
【数３】
【数４】
ここで、ローカル配線に関しては容量負荷変動Δ
Ｃwire，ΔＣloadによる遅延時間への影響が大きく、配
線抵抗成分ΔＲwire，ΔＲloadの変動による影響は少な
いので、ローカル配線におけるプロセスバラツキによる
変動Δwire，Δｇは次式により表すことができる。
Ｃwire，ΔＣloadによる遅延時間への影響が大きく、配
線抵抗成分ΔＲwire，ΔＲloadの変動による影響は少な
いので、ローカル配線におけるプロセスバラツキによる
変動Δwire，Δｇは次式により表すことができる。
【００２５】
【数５】
【数６】
従って、ローカル配線におけるゲート遅延に対する配線
遅延のプロセスバラツキ感度を、ソースからシンクに至
るパスの配線容量Ｃwireに対するゲート入力負荷容量Ｃ
loadの総和の比率を容量成分に関するプロセスバラツキ
感度として、次式の通り定義する。
遅延のプロセスバラツキ感度を、ソースからシンクに至
るパスの配線容量Ｃwireに対するゲート入力負荷容量Ｃ
loadの総和の比率を容量成分に関するプロセスバラツキ
感度として、次式の通り定義する。
【００２６】
【数７】
一方、グローバル配線に関しては配線抵抗成分Δ
Ｒwire，ΔＲloadによる遅延時間への影響が大きく、容
量負荷変動ΔＣwire，ΔＣloadの変動による影響は少な
いので、グローバル配線におけるプロセスバラツキによ
る変動Δwire，Δｇは次式により表すことができる。
Ｒwire，ΔＲloadによる遅延時間への影響が大きく、容
量負荷変動ΔＣwire，ΔＣloadの変動による影響は少な
いので、グローバル配線におけるプロセスバラツキによ
る変動Δwire，Δｇは次式により表すことができる。
【００２７】
【数８】
【数９】
従って、グローバル配線におけるゲート遅延に対する配
線遅延のプロセスバラツキ感度を、ソースからシンクに
至るパスの配線抵抗Ｒwireに対するゲート抵抗Ｒｇの比
率を抵抗成分に関するプロセスバラツキ感度として、次
式の通り定義する。
線遅延のプロセスバラツキ感度を、ソースからシンクに
至るパスの配線抵抗Ｒwireに対するゲート抵抗Ｒｇの比
率を抵抗成分に関するプロセスバラツキ感度として、次
式の通り定義する。
【００２８】
【数１０】
尚、一般には、配線は２つ以上のファンアウト（Fanou
t）を持つケースが多い。その場合、上記のプロセスバ
ラツキ感度の定義は、以降に示す例のように、Elmoreの
遅延時間算出のモデルを、直接ソースからシンクに繋が
るパスで特性を近似することに相当する。
t）を持つケースが多い。その場合、上記のプロセスバ
ラツキ感度の定義は、以降に示す例のように、Elmoreの
遅延時間算出のモデルを、直接ソースからシンクに繋が
るパスで特性を近似することに相当する。
【００２９】〔第１の実施の形態〕第１の実施の形態で
は、ソースからシンクに至るパスの配線容量に対する、
ゲート入力負荷容量の総和の比率を、パスの容量成分に
関するプロセスバラツキ感度として算出し、算出した全
てのパスの容量成分に関するプロセスバラツキ感度を揃
えることで、遅延の最適化を行う実施例について、詳細
に説明する。
は、ソースからシンクに至るパスの配線容量に対する、
ゲート入力負荷容量の総和の比率を、パスの容量成分に
関するプロセスバラツキ感度として算出し、算出した全
てのパスの容量成分に関するプロセスバラツキ感度を揃
えることで、遅延の最適化を行う実施例について、詳細
に説明する。
【００３０】図２は、ソース０（ドライバセル１５）か
らシンク１〜３（駆動されるセル１６〜１８）に至る信
号経路（パス０−１，０−２，０−３）を有する回路を
例示した図である。各パス０−１，０−２，０−３にお
ける、容量成分に関するプロセスバラツキ感度の算出例
を次式に示す。尚、Ｃwireは配線負荷容量、Ｃloadi（i
=1,2,3）は駆動されるセル１６〜１８の入力容量、ｌj
（j=1,2,3,・・・6）は配線長（マンハッタン長）である。
らシンク１〜３（駆動されるセル１６〜１８）に至る信
号経路（パス０−１，０−２，０−３）を有する回路を
例示した図である。各パス０−１，０−２，０−３にお
ける、容量成分に関するプロセスバラツキ感度の算出例
を次式に示す。尚、Ｃwireは配線負荷容量、Ｃloadi（i
=1,2,3）は駆動されるセル１６〜１８の入力容量、ｌj
（j=1,2,3,・・・6）は配線長（マンハッタン長）である。
【００３１】
【数１１】
図３（ａ）は、ソース０（ドライバセル１５）からシン
ク１〜２（駆動されるセル１６〜１７）に至る信号経路
（パス０−１，０−２）を有する回路を例示した図であ
る。ここで、パス０−２が遅延の大きい（タイミング・
クリティカルである）パスであるとする。各パス０−
１，０−２における、容量成分に関するプロセスバラツ
キ感度の算出例を次式に示す。
ク１〜２（駆動されるセル１６〜１７）に至る信号経路
（パス０−１，０−２）を有する回路を例示した図であ
る。ここで、パス０−２が遅延の大きい（タイミング・
クリティカルである）パスであるとする。各パス０−
１，０−２における、容量成分に関するプロセスバラツ
キ感度の算出例を次式に示す。
【００３２】
【数１２】
図３（ｂ）は、クリティカルパス０−２に関して、バッ
ファ２５を挿入して遅延を改善した例を示している。改
善後の各パス０−１，０−２における、容量成分に関す
るプロセスバラツキ感度の算出例を次式に示す。
ファ２５を挿入して遅延を改善した例を示している。改
善後の各パス０−１，０−２における、容量成分に関す
るプロセスバラツキ感度の算出例を次式に示す。
【００３３】
【数１３】
図４は、図３に示した例に実際に数値を入れて算出した
例を示している。図４（ａ）における、各パス０−１，
０−２の容量成分に関するプロセスバラツキ感度の算出
結果を次式に示す。
例を示している。図４（ａ）における、各パス０−１，
０−２の容量成分に関するプロセスバラツキ感度の算出
結果を次式に示す。
【００３４】
【数１４】
それに対して、図４（ｂ）は、クリティカルパス０−
２’に関して、バッファ２５及びバッファ２６を挿入
し、配線長をｌ４’とｌ４’’とにすることで、遅延を
改善した例を示している。
２’に関して、バッファ２５及びバッファ２６を挿入
し、配線長をｌ４’とｌ４’’とにすることで、遅延を
改善した例を示している。
【００３５】更に、パス０−１とパス０−２’との分岐
点以降、パス０−２’の配線ピッチを広く取ることで、
パス０−２’の容量成分に関するプロセスバラツキ感度
を、パス０−１の感度に近づける。同図（ｃ）は、配線
ピッチＳを広げる前の当該パスの配線２１と隣接する配
線２２ａ，２２ｂを例示しており、同図（ｄ）は配線ピ
ッチＳを配線格子（グリッド２３ａ，２３ｂ）ひとつ分
広げた後の配線構造を例示している。ここで、配線容量
成分を、対基板”４”に対して隣接成分を”６”とし、
従って、パス０−１とパス０−２’との分岐点以降の、
パス０−２’の配線負荷容量Ｃwireは170fF/mmから68fF
/mmに削減されるものとモデル化する。
点以降、パス０−２’の配線ピッチを広く取ることで、
パス０−２’の容量成分に関するプロセスバラツキ感度
を、パス０−１の感度に近づける。同図（ｃ）は、配線
ピッチＳを広げる前の当該パスの配線２１と隣接する配
線２２ａ，２２ｂを例示しており、同図（ｄ）は配線ピ
ッチＳを配線格子（グリッド２３ａ，２３ｂ）ひとつ分
広げた後の配線構造を例示している。ここで、配線容量
成分を、対基板”４”に対して隣接成分を”６”とし、
従って、パス０−１とパス０−２’との分岐点以降の、
パス０−２’の配線負荷容量Ｃwireは170fF/mmから68fF
/mmに削減されるものとモデル化する。
【００３６】以上のように、パス０−２’の容量成分に
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、容量成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
容量成分に関するプロセスバラツキ感度がパス０−１の
感度に近づいていることが分かる。
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、容量成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
容量成分に関するプロセスバラツキ感度がパス０−１の
感度に近づいていることが分かる。
【００３７】
【数１５】
図５（ａ）は、図４（ｂ）に示した例に対して、ドライ
バセル１５をコピーしたドライバセル２７を隣接配置す
ることで、パス０−２’の容量成分に関するプロセスバ
ラツキ感度を更に低減し、パス０−１の感度に近づける
ように改善する例を示している。
バセル１５をコピーしたドライバセル２７を隣接配置す
ることで、パス０−２’の容量成分に関するプロセスバ
ラツキ感度を更に低減し、パス０−１の感度に近づける
ように改善する例を示している。
【００３８】また、更に、パス０−２’の配線全体（ｌ
０’〜ｌ3〜ｌ4’〜ｌ4’’）について、配線ピッチを
広く取ることで、パス０−２’の容量成分に関するプロ
セスバラツキ感度を、パス０−１の感度に近づける。図
５（ｂ）〜（ｃ）は、図４（ｃ）〜（ｄ）に示した例と
同様に、配線ピッチＳを広げる前と、配線ピッチＳをグ
リッド２３ａ，２３ｂひとつ分広げた後の配線構造を例
示している。
０’〜ｌ3〜ｌ4’〜ｌ4’’）について、配線ピッチを
広く取ることで、パス０−２’の容量成分に関するプロ
セスバラツキ感度を、パス０−１の感度に近づける。図
５（ｂ）〜（ｃ）は、図４（ｃ）〜（ｄ）に示した例と
同様に、配線ピッチＳを広げる前と、配線ピッチＳをグ
リッド２３ａ，２３ｂひとつ分広げた後の配線構造を例
示している。
【００３９】以上のように、パス０−２’の容量成分に
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、容量成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
容量成分に関するプロセスバラツキ感度が、パス０−１
の感度に更にいっそう近づいていることが分かる。
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、容量成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
容量成分に関するプロセスバラツキ感度が、パス０−１
の感度に更にいっそう近づいていることが分かる。
【００４０】
【数１６】
図６は、クロックツリーシンセシス（ＣＴＳ：Clock Tr
ee Synthesis）にて作成されたバッファツリーの例を示
しており、グローバル配線３０とローカル配線３１の範
囲を例示している。
ee Synthesis）にて作成されたバッファツリーの例を示
しており、グローバル配線３０とローカル配線３１の範
囲を例示している。
【００４１】図示した例では、始点となるルートドライ
バ１５から、末端のメモリ１６、フリップフロップ１
７、マクロセル１８などの間に、クロックサブドライバ
と呼ばれるバッファセル４１〜４６を階層的に挿入して
いる。これにより、各パス０ｉの負荷容量に応じて負荷
バランスが取られ、クロックのタイミングのずれ（クロ
ックスキュー）を削減することができる。
バ１５から、末端のメモリ１６、フリップフロップ１
７、マクロセル１８などの間に、クロックサブドライバ
と呼ばれるバッファセル４１〜４６を階層的に挿入して
いる。これにより、各パス０ｉの負荷容量に応じて負荷
バランスが取られ、クロックのタイミングのずれ（クロ
ックスキュー）を削減することができる。
【００４２】この際、ツリー状に分解された全てのルー
トドライバ１５（ソース）から末端のシンクまでの経路
における、プロセスバラツキ感度の上流からの和を一定
の範囲内に抑えることにより、ソースからシンクに至る
パスにおける、プロセスバラツキによる遅延変動を最小
化することができる。
トドライバ１５（ソース）から末端のシンクまでの経路
における、プロセスバラツキ感度の上流からの和を一定
の範囲内に抑えることにより、ソースからシンクに至る
パスにおける、プロセスバラツキによる遅延変動を最小
化することができる。
【００４３】〔第２の実施の形態〕第２の実施の形態で
は、ソースからシンクに至るパスの配線抵抗に対する、
ゲート抵抗の比率を、パスの抵抗成分に関するプロセス
バラツキ感度として算出し、算出した全てのパスの抵抗
成分に関するプロセスバラツキ抵抗を揃えることで、遅
延の最適化を行う実施例について、詳細に説明する。
尚、図中、第１の実施の形態と同一箇所には同一の符号
を附し、詳細な説明を省略する。
は、ソースからシンクに至るパスの配線抵抗に対する、
ゲート抵抗の比率を、パスの抵抗成分に関するプロセス
バラツキ感度として算出し、算出した全てのパスの抵抗
成分に関するプロセスバラツキ抵抗を揃えることで、遅
延の最適化を行う実施例について、詳細に説明する。
尚、図中、第１の実施の形態と同一箇所には同一の符号
を附し、詳細な説明を省略する。
【００４４】図７は、ソース０（ドライバセル１５）か
らシンク１〜３（駆動されるセル１６〜１８）に至る信
号経路（パス０−１，０−２，０−３）を有する回路を
例示した図である。各パス０−１，０−２，０−３にお
ける、抵抗成分に関するプロセスバラツキ感度の算出例
を次式に示す。尚、Ｒwireは配線抵抗、Ｒｇはゲート抵
抗、ｌj（j=1,2,3,・・・6）は配線長である。
らシンク１〜３（駆動されるセル１６〜１８）に至る信
号経路（パス０−１，０−２，０−３）を有する回路を
例示した図である。各パス０−１，０−２，０−３にお
ける、抵抗成分に関するプロセスバラツキ感度の算出例
を次式に示す。尚、Ｒwireは配線抵抗、Ｒｇはゲート抵
抗、ｌj（j=1,2,3,・・・6）は配線長である。
【００４５】
【数１７】
図８は、実際に数値を入れて算出した例を示している。
図４（ａ）における、各パス０−１，０−２の抵抗成分
に関するプロセスバラツキ感度の算出結果を次式に示
す。
図４（ａ）における、各パス０−１，０−２の抵抗成分
に関するプロセスバラツキ感度の算出結果を次式に示
す。
【００４６】
【数１８】
これに対して、図８（ｂ）は、クリティカルパス０−
２’に関して、バッファ２５及びバッファ２６を挿入す
ることで、遅延を改善した例を示している。
２’に関して、バッファ２５及びバッファ２６を挿入す
ることで、遅延を改善した例を示している。
【００４７】更に、パス０−１とパス０−２’との分岐
点以降、パス０−２’の配線幅Ｗを広くすることで、パ
ス０−２’の抵抗成分に関するプロセスバラツキ感度
を、パス０−１の感度に近づける。同図（ｃ）は、配線
幅Ｗを広げる前の当該パスの配線２１と隣接する配線２
２ａ，２２ｂを例示しており、同図（ｄ）は当該パスの
配線２１の配線幅Ｗを２倍に広げた後の配線構造を例示
している。
点以降、パス０−２’の配線幅Ｗを広くすることで、パ
ス０−２’の抵抗成分に関するプロセスバラツキ感度
を、パス０−１の感度に近づける。同図（ｃ）は、配線
幅Ｗを広げる前の当該パスの配線２１と隣接する配線２
２ａ，２２ｂを例示しており、同図（ｄ）は当該パスの
配線２１の配線幅Ｗを２倍に広げた後の配線構造を例示
している。
【００４８】以上のように、パス０−２’の抵抗成分に
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、抵抗成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
抵抗成分に関するプロセスバラツキ感度がパス０−１の
感度に近づいていることが分かる。
関するプロセスバラツキ感度を、パス０−１の感度に近
づけるように改善した後の、抵抗成分に関するプロセス
バラツキ感度の算出結果を次式に示す。パス０−２’の
抵抗成分に関するプロセスバラツキ感度がパス０−１の
感度に近づいていることが分かる。
【００４９】
【数１９】
図９（ａ）は、図８（ｂ）に示した例に対して、ドライ
バセル１５をコピーしたドライバセル２７を隣接配置す
ることで、パス０−２’の抵抗成分に関するプロセスバ
ラツキ感度を更に低減する例を示している。
バセル１５をコピーしたドライバセル２７を隣接配置す
ることで、パス０−２’の抵抗成分に関するプロセスバ
ラツキ感度を更に低減する例を示している。
【００５０】また、更に、パス０−２’の配線全体（ｌ
０’〜ｌ3〜ｌ4’〜ｌ4’’）について、配線ピッチを
広く取ることで、パス０−２’の抵抗成分に関するプロ
セスバラツキ感度を、パス０−１の感度に近づける。図
９（ｂ）〜（ｃ）は、図８（ｃ）〜（ｄ）に示した例と
同様に、配線幅Ｗを広げる前／後の配線構造を例示して
いる。
０’〜ｌ3〜ｌ4’〜ｌ4’’）について、配線ピッチを
広く取ることで、パス０−２’の抵抗成分に関するプロ
セスバラツキ感度を、パス０−１の感度に近づける。図
９（ｂ）〜（ｃ）は、図８（ｃ）〜（ｄ）に示した例と
同様に、配線幅Ｗを広げる前／後の配線構造を例示して
いる。
【００５１】パス０−２’の抵抗成分に関するプロセス
バラツキ感度を、パス０−１の感度に近づけるように改
善した後の、抵抗成分に関するプロセスバラツキ感度の
算出結果を次式に示す。パス０−２’の抵抗成分に関す
るプロセスバラツキ感度が、パス０−１の感度に、更に
いっそう近づいていることが分かる。
バラツキ感度を、パス０−１の感度に近づけるように改
善した後の、抵抗成分に関するプロセスバラツキ感度の
算出結果を次式に示す。パス０−２’の抵抗成分に関す
るプロセスバラツキ感度が、パス０−１の感度に、更に
いっそう近づいていることが分かる。
【００５２】
【数２０】
〔第３の実施の形態〕次に、第１〜２の実施形態にて説
明した、半導体回路装置の設計方法を適用した回路設計
装置の実施の形態について説明する。
明した、半導体回路装置の設計方法を適用した回路設計
装置の実施の形態について説明する。
【００５３】図１３は本実施形態に係る半導体回路装置
の設計装置の概略構成を例示する図である。この設計装
置は、ＣＰＵ（Central Processing Unit）部７０、入
力部８０、出力部８５、記憶部９０、表示部９５などか
ら構成されている。
の設計装置の概略構成を例示する図である。この設計装
置は、ＣＰＵ（Central Processing Unit）部７０、入
力部８０、出力部８５、記憶部９０、表示部９５などか
ら構成されている。
【００５４】ＣＰＵ（Central Processing Unit）部７
０は、算術演算部７３と主記憶７２とからなる処理部７
１ａ，７１ｂ・・・を複数有する、マルチプロセッサを備
えている。入力部８０は、カートリッジテープ（ＣＭ
Ｔ）やフロッピー（登録商標）ディスク装置（ＦＤ）な
どの磁気的あるいは光学的記録媒体用の入力装置８１、
キーボード８２やポインティングデバイス８３などから
構成される。記憶部９０はＲＯＭ（Read Only Memory）
９１、ＲＡＭ（Random Access Memory）９２、ＨＤＤ
（Hard Disc Drive）９３、出力部８５はプリンタ装置
８６、表示部９５はディスプレイ装置等で構成される。
０は、算術演算部７３と主記憶７２とからなる処理部７
１ａ，７１ｂ・・・を複数有する、マルチプロセッサを備
えている。入力部８０は、カートリッジテープ（ＣＭ
Ｔ）やフロッピー（登録商標）ディスク装置（ＦＤ）な
どの磁気的あるいは光学的記録媒体用の入力装置８１、
キーボード８２やポインティングデバイス８３などから
構成される。記憶部９０はＲＯＭ（Read Only Memory）
９１、ＲＡＭ（Random Access Memory）９２、ＨＤＤ
（Hard Disc Drive）９３、出力部８５はプリンタ装置
８６、表示部９５はディスプレイ装置等で構成される。
【００５５】本半導体回路装置は、図１０に例示するフ
ローチャートの処理手順を記載した、半導体回路装置の
設計プログラムを入力部８０から入力し、記憶部９０に
インストールすることができる。そして、本半導体回路
装置のＣＰＵ部７０は、インストールされた設計プログ
ラムに記載されている処理手順に従って、半導体回路装
置の設計に関する一連の処理動作を行う。
ローチャートの処理手順を記載した、半導体回路装置の
設計プログラムを入力部８０から入力し、記憶部９０に
インストールすることができる。そして、本半導体回路
装置のＣＰＵ部７０は、インストールされた設計プログ
ラムに記載されている処理手順に従って、半導体回路装
置の設計に関する一連の処理動作を行う。
【００５６】また、本半導体回路装置が半導体回路装置
の設計処理を行う際には、ゲートレベルのネットリスト
や各種ライブラリ情報等を入力部８０から入力する。ラ
イブラリ情報は、セルやピンの大きさ／形状／配線層な
どを定義した幾何学的なライブラリ、ピンの容量や配線
のシート抵抗・容量といったテクノロジーのライブラ
リ、各論理セルのゲートのオン抵抗や入出力等を記述し
たパフォーマンス・ライブラリなどである。
の設計処理を行う際には、ゲートレベルのネットリスト
や各種ライブラリ情報等を入力部８０から入力する。ラ
イブラリ情報は、セルやピンの大きさ／形状／配線層な
どを定義した幾何学的なライブラリ、ピンの容量や配線
のシート抵抗・容量といったテクノロジーのライブラ
リ、各論理セルのゲートのオン抵抗や入出力等を記述し
たパフォーマンス・ライブラリなどである。
【００５７】図１０は、本実施形態に係る半導体回路装
置の設計方法に関する処理手順を例示するフローチャー
トである。
置の設計方法に関する処理手順を例示するフローチャー
トである。
【００５８】はじめに、容量成分／配線抵抗に関するプ
ロセスバラツキ感度の分散の基準値を設定する（Step0
1）。
ロセスバラツキ感度の分散の基準値を設定する（Step0
1）。
【００５９】次に、設計の対象となる全てのネットにつ
いて処理をしたかどうか判定し、処理済みの場合には処
理を終了する（Step02）。
いて処理をしたかどうか判定し、処理済みの場合には処
理を終了する（Step02）。
【００６０】次に、対象となるネットの配線長を調べ
（Step03）、対象となるネットの配線がグローバル配線
かローカル配線かを判定する（Step04）。ローカル配線
は配線長が例えば１ｍｍ未満の短い配線であり、グロー
バル配線は配線長が例えば１ｍｍ以上の長い配線であ
る。図１１に示しような半導体チップ５０を例にする
と、クロックルートドライバ５１からクロックサブドラ
イバ５８に至る間はグローバル配線であり、クロックサ
ブドライバ５８から末端のフリップフロップ５３に至る
間はローカル配線である。
（Step03）、対象となるネットの配線がグローバル配線
かローカル配線かを判定する（Step04）。ローカル配線
は配線長が例えば１ｍｍ未満の短い配線であり、グロー
バル配線は配線長が例えば１ｍｍ以上の長い配線であ
る。図１１に示しような半導体チップ５０を例にする
と、クロックルートドライバ５１からクロックサブドラ
イバ５８に至る間はグローバル配線であり、クロックサ
ブドライバ５８から末端のフリップフロップ５３に至る
間はローカル配線である。
【００６１】Step04の判定の結果、グローバル配線であ
る場合には、配線抵抗成分の変動による遅延時間への影
響が大きいため、当該ネットの全てのパスについて抵抗
成分に関するプロセスバラツキ感度を求める（Step1
1）。
る場合には、配線抵抗成分の変動による遅延時間への影
響が大きいため、当該ネットの全てのパスについて抵抗
成分に関するプロセスバラツキ感度を求める（Step1
1）。
【００６２】ｚ 次に、求めた抵抗成分に関するプロセ
スバラツキ感度の平均と分散を求める（Step12）。
スバラツキ感度の平均と分散を求める（Step12）。
【００６３】そして、求めたプロセスバラツキ感度の分
散が、予めStep01にて設定した基準値を超えるかどうか
判定し、基準値を超えていなければ、Step02へ戻って次
のネットの処理を行う（Step13）。
散が、予めStep01にて設定した基準値を超えるかどうか
判定し、基準値を超えていなければ、Step02へ戻って次
のネットの処理を行う（Step13）。
【００６４】逆に、プロセスバラツキ感度の分散が基準
値を超えている場合には、次に、基準値を超えるプロセ
スバラツキ感度を持つパスに関して、平均から遠いパス
から順に選択する（Step14）。
値を超えている場合には、次に、基準値を超えるプロセ
スバラツキ感度を持つパスに関して、平均から遠いパス
から順に選択する（Step14）。
【００６５】そして、選択したパスについて、抵抗成分
に関するプロセスバラツキ感度の最適化を行う。この最
適化処理には、以下の各ステップが含まれ、選択的に適
宜実行される（Step15）。
に関するプロセスバラツキ感度の最適化を行う。この最
適化処理には、以下の各ステップが含まれ、選択的に適
宜実行される（Step15）。
【００６６】（１）抵抗成分に関するプロセスバラツキ
感度を小さくするために、対象となる信号経路にバッフ
ァセルを挿入する（Step16）。
感度を小さくするために、対象となる信号経路にバッフ
ァセルを挿入する（Step16）。
【００６７】（２）抵抗成分に関するプロセスバラツキ
感度を小さくするために、対象経路の配線幅を太くする
（Step17）。
感度を小さくするために、対象経路の配線幅を太くする
（Step17）。
【００６８】（３）抵抗成分に関するプロセスバラツキ
感度を小さくするために、ルートドライバをコピーし
て、信号経路を分ける（Step18）。
感度を小さくするために、ルートドライバをコピーし
て、信号経路を分ける（Step18）。
【００６９】選択したパスについて、以上の抵抗成分に
関するプロセスバラツキ感度の最適化を行った後、再び
Step13へ戻る。つまり、抵抗成分に関するプロセスバラ
ツキ感度の分散が基準値を下回るまで、Step13〜Step18
の処理を繰り返す。
関するプロセスバラツキ感度の最適化を行った後、再び
Step13へ戻る。つまり、抵抗成分に関するプロセスバラ
ツキ感度の分散が基準値を下回るまで、Step13〜Step18
の処理を繰り返す。
【００７０】一方、Step04の判定の結果、ローカル配線
である場合には、容量負荷変動による遅延時間への影響
が大きいため、当該ネットの全てのパスについて容量成
分に関するプロセスバラツキ感度を求める（Step21）。
である場合には、容量負荷変動による遅延時間への影響
が大きいため、当該ネットの全てのパスについて容量成
分に関するプロセスバラツキ感度を求める（Step21）。
【００７１】次に、求めた容量成分に関するプロセスバ
ラツキ感度の平均と分散を求める（Step22）。
ラツキ感度の平均と分散を求める（Step22）。
【００７２】そして、求めた容量成分に関するプロセス
バラツキ感度の分散が、予めStep01にて設定した基準値
を超えるかどうか判定し、基準値を超えていなければ、
Step02へ戻って次のネットの処理を行う（Step23）。
バラツキ感度の分散が、予めStep01にて設定した基準値
を超えるかどうか判定し、基準値を超えていなければ、
Step02へ戻って次のネットの処理を行う（Step23）。
【００７３】逆に、容量成分に関するプロセスバラツキ
感度の分散が基準値を超えている場合には、次に、基準
値を超えるプロセスバラツキ感度を持つパスに関して、
平均から遠いパスから順に選択する（Step24）。
感度の分散が基準値を超えている場合には、次に、基準
値を超えるプロセスバラツキ感度を持つパスに関して、
平均から遠いパスから順に選択する（Step24）。
【００７４】そして、選択したパスについて、容量成分
に関するプロセスバラツキ感度の最適化を行う。このの
最適化処理には、以下の各ステップが含まれ、選択的に
適宜実行される（Step25）。
に関するプロセスバラツキ感度の最適化を行う。このの
最適化処理には、以下の各ステップが含まれ、選択的に
適宜実行される（Step25）。
【００７５】（１）容量成分に関するプロセスバラツキ
感度を小さくするために、対象となる信号経路に隣接配
線間隔を広くする（Step26）。
感度を小さくするために、対象となる信号経路に隣接配
線間隔を広くする（Step26）。
【００７６】（２）容量成分に関するプロセスバラツキ
感度を小さくするために、対象経路に上層の配線層を用
いる（Step27）。ここで、「上層配線層」とは、図１２
に例示する５層構造の配線層の場合、基板２０に近い第
１層６１や第２層６２などの「下層配線層」に対して、
基板から遠い第３層６３〜第５層６５の配線層である。
一般に、基板２０から遠い上層の配線層ほど対基板容量
が小さくなるため、下層配線層に比べて配線容量自体を
小さくすることができる。従って、上層配線層を用いる
ことで、容量成分に関するプロセスバラツキ感度を小さ
くすることができる。
感度を小さくするために、対象経路に上層の配線層を用
いる（Step27）。ここで、「上層配線層」とは、図１２
に例示する５層構造の配線層の場合、基板２０に近い第
１層６１や第２層６２などの「下層配線層」に対して、
基板から遠い第３層６３〜第５層６５の配線層である。
一般に、基板２０から遠い上層の配線層ほど対基板容量
が小さくなるため、下層配線層に比べて配線容量自体を
小さくすることができる。従って、上層配線層を用いる
ことで、容量成分に関するプロセスバラツキ感度を小さ
くすることができる。
【００７７】（３）容量成分に関するプロセスバラツキ
感度を小さくするために、ルートドライバをコピーし
て、信号経路を分ける（Step28）。
感度を小さくするために、ルートドライバをコピーし
て、信号経路を分ける（Step28）。
【００７８】選択したパスについて、以上の容量成分に
関するプロセスバラツキ感度の最適化を行った後、再び
Step13へ戻る。つまり、容量成分に関するプロセスバラ
ツキ感度の分散が基準値を下回るまで、Step13〜Step18
の処理を繰り返す。
関するプロセスバラツキ感度の最適化を行った後、再び
Step13へ戻る。つまり、容量成分に関するプロセスバラ
ツキ感度の分散が基準値を下回るまで、Step13〜Step18
の処理を繰り返す。
【００７９】以上の処理を、対象となる全てのネットに
関して行うことで、容量成分／配線抵抗に関するプロセ
スバラツキ感度をネット毎に所定の基準値内に揃えるこ
とができ、因ってプロセスバラツキによって生じる伝播
遅延変動の影響を抑制することができる半導体回路装置
の設計が可能となる。
関して行うことで、容量成分／配線抵抗に関するプロセ
スバラツキ感度をネット毎に所定の基準値内に揃えるこ
とができ、因ってプロセスバラツキによって生じる伝播
遅延変動の影響を抑制することができる半導体回路装置
の設計が可能となる。
【００８０】以上、本発明について、詳細に説明した
が、本発明は本実施例に限定されず、本発明の主旨を逸
脱しない範囲において、種々の改良や変更を成し得るで
あろう。
が、本発明は本実施例に限定されず、本発明の主旨を逸
脱しない範囲において、種々の改良や変更を成し得るで
あろう。
【００８１】従って、本発明はこの開示から妥当な特許
請求の範囲に係わる発明特定事項によってのみ限定され
るものでなければならない。
請求の範囲に係わる発明特定事項によってのみ限定され
るものでなければならない。
【００８２】
【発明の効果】本発明の第１の特徴によれば、ソースか
らシンクに至る全てのパスにおける、容量成分に関する
プロセスバラツキ感度を同程度とすることができ、ゲー
トや配線のプロセスバラツキによらず、各パスの伝播遅
延変動を所定の範囲内にすることができる。特に、伝播
遅延に対して容量負荷変動が支配的であるローカル配線
では、容量成分に関するプロセスバラツキ感度を揃える
ことで、プロセスバラツキによる伝播遅延への影響を抑
制することができる。
らシンクに至る全てのパスにおける、容量成分に関する
プロセスバラツキ感度を同程度とすることができ、ゲー
トや配線のプロセスバラツキによらず、各パスの伝播遅
延変動を所定の範囲内にすることができる。特に、伝播
遅延に対して容量負荷変動が支配的であるローカル配線
では、容量成分に関するプロセスバラツキ感度を揃える
ことで、プロセスバラツキによる伝播遅延への影響を抑
制することができる。
【００８３】また、第２の特徴によれば、ソースからシ
ンクに至る全てのパスにおける、抵抗成分に関するプロ
セスバラツキ感度を同程度とすることができ、ゲートや
配線のプロセスバラツキによらず、各パスの伝播遅延変
動を所定の範囲内にすることができる。特に、伝播遅延
に対して配線抵抗成分の変動が支配的であるグローバル
配線では、抵抗成分に関するプロセスバラツキ感度を揃
えることで、プロセスバラツキによる伝播遅延への影響
を抑制することができる。
ンクに至る全てのパスにおける、抵抗成分に関するプロ
セスバラツキ感度を同程度とすることができ、ゲートや
配線のプロセスバラツキによらず、各パスの伝播遅延変
動を所定の範囲内にすることができる。特に、伝播遅延
に対して配線抵抗成分の変動が支配的であるグローバル
配線では、抵抗成分に関するプロセスバラツキ感度を揃
えることで、プロセスバラツキによる伝播遅延への影響
を抑制することができる。
【００８４】従って、プロセスバラツキによって生じる
伝播遅延変動の影響を抑制することができる、半導体集
積回路装置の設計方法、設計装置、及び設計プログラム
を提供することができる。
伝播遅延変動の影響を抑制することができる、半導体集
積回路装置の設計方法、設計装置、及び設計プログラム
を提供することができる。
【図１】容量成分に関するプロセスバラツキ感度の定義
例を説明するための、２端子ネットにインバータを直列
に配置した回路を例示した図である。
例を説明するための、２端子ネットにインバータを直列
に配置した回路を例示した図である。
【図２】容量成分に関するプロセスバラツキ感度の定義
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。
【図３】容量成分に関するプロセスバラツキ感度の算出
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図であり、（ａ）は遅延改善前
の回路、（ｂ）はバッファ挿入による遅延改善を施した
回路を例示している。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図であり、（ａ）は遅延改善前
の回路、（ｂ）はバッファ挿入による遅延改善を施した
回路を例示している。
【図４】容量成分に関するプロセスバラツキ感度の算出
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）は遅延改善前
の回路に数値を設定し、（ｂ）はバッファ挿入による遅
延改善を施した回路に数値を設定した例を示している。
（ｃ）は配線ピッチの拡大前の例、（ｄ）は配線ピッチ
の拡大を行うことでプロセスバラツキ感度の最適化を施
した例を示している。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）は遅延改善前
の回路に数値を設定し、（ｂ）はバッファ挿入による遅
延改善を施した回路に数値を設定した例を示している。
（ｃ）は配線ピッチの拡大前の例、（ｄ）は配線ピッチ
の拡大を行うことでプロセスバラツキ感度の最適化を施
した例を示している。
【図５】容量成分に関するプロセスバラツキ感度の算出
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）はドライバセ
ルをコピーして経路を分けることでプロセスバラツキ感
度の最適化を施した回路の例を示している。（ｂ）は配
線ピッチの拡大前の例、（ｃ）は配線ピッチの拡大を行
うことでプロセスバラツキ感度の最適化を施した例を示
している。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）はドライバセ
ルをコピーして経路を分けることでプロセスバラツキ感
度の最適化を施した回路の例を示している。（ｂ）は配
線ピッチの拡大前の例、（ｃ）は配線ピッチの拡大を行
うことでプロセスバラツキ感度の最適化を施した例を示
している。
【図６】クロックツリーシンセシス（ＣＴＳ）にて作成
されたバッファツリーの例を示した図である。
されたバッファツリーの例を示した図である。
【図７】抵抗成分に関するプロセスバラツキ感度の定義
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。
【図８】抵抗成分に関するプロセスバラツキ感度の算出
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）は遅延改善前
の回路に数値を設定し、（ｂ）はバッファ挿入による遅
延改善を施した回路に数値を設定した例を示している。
（ｃ）は配線幅の拡大前の例、（ｄ）は配線幅の拡大を
行うことでプロセスバラツキ感度の最適化を施した例を
示している。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）は遅延改善前
の回路に数値を設定し、（ｂ）はバッファ挿入による遅
延改善を施した回路に数値を設定した例を示している。
（ｃ）は配線幅の拡大前の例、（ｄ）は配線幅の拡大を
行うことでプロセスバラツキ感度の最適化を施した例を
示している。
【図９】抵抗成分に関するプロセスバラツキ感度の算出
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）はドライバセ
ルをコピーして経路を分けることでプロセスバラツキ感
度の最適化を施した回路の例を示している。（ｂ）は配
線幅の拡大前の例、（ｃ）は配線幅の拡大を行うことで
プロセスバラツキ感度の最適化を施した例を示してい
る。
例を説明するための、ソースからシンクに至る信号経路
を有する回路を例示した図である。（ａ）はドライバセ
ルをコピーして経路を分けることでプロセスバラツキ感
度の最適化を施した回路の例を示している。（ｂ）は配
線幅の拡大前の例、（ｃ）は配線幅の拡大を行うことで
プロセスバラツキ感度の最適化を施した例を示してい
る。
【図１０】本実施形態に係る半導体回路装置の設計処理
について、その処理手順を例示するフローチャートであ
る。
について、その処理手順を例示するフローチャートであ
る。
【図１１】グローバル配線とローカル配線について説明
するための説明図である。
するための説明図である。
【図１２】上層配線層と下層配線層について説明するた
めの説明図である。
めの説明図である。
【図１３】本実施形態に係る半導体回路装置の設計装置
について、その構成を例示する概略構成図である。
について、その構成を例示する概略構成図である。
１０....経路、
１１，１５....ドライバセル、
１２，１６，１７，１８....駆動されるセル、
２０....基板、
２１....配線、
２２ａ，２２ｂ....隣接する配線、
２３ａ，２３ｂ....配線格子（グリッド）、
２５，２６....バッファセル、
３０....グローバル配線、
３１....ローカル配線、
４１〜４６....バッファセル（クロックサブドライ
バ）、 ５０....半導体チップ、 ５１.... クロックルートドライバ、 ５２.... クロックサブドライバ、 ５３.... フリップフロップ、 ５４....グローバル配線、 ５５....ローカル配線、 ６１....第１層、 ６２....第２層、 ６３....第３層、 ６４....第４層、 ６５....第５層、 ７０....ＣＰＵ部、 ７１ａ，７１ｂ....処理部、 ７２....主記憶、 ７３....算術演算部、 ８０....入力部、 ８１....入力装置、 ８２....キーボード、 ８３....ポインティングデバイス、 ８５....出力部、 ８６....プリンタ装置、 ９０....記憶部、 ９１....ＲＯＭ、 ９２....ＲＡＭ、 ９３....ＨＤＤ、 ９５....表示部
バ）、 ５０....半導体チップ、 ５１.... クロックルートドライバ、 ５２.... クロックサブドライバ、 ５３.... フリップフロップ、 ５４....グローバル配線、 ５５....ローカル配線、 ６１....第１層、 ６２....第２層、 ６３....第３層、 ６４....第４層、 ６５....第５層、 ７０....ＣＰＵ部、 ７１ａ，７１ｂ....処理部、 ７２....主記憶、 ７３....算術演算部、 ８０....入力部、 ８１....入力装置、 ８２....キーボード、 ８３....ポインティングデバイス、 ８５....出力部、 ８６....プリンタ装置、 ９０....記憶部、 ９１....ＲＯＭ、 ９２....ＲＡＭ、 ９３....ＨＤＤ、 ９５....表示部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｄ
Ｆターム(参考） 5B046 AA08 BA06 CA04
5F038 CA17 CD05 CD09 CD12 CD13
EZ09 EZ10 EZ20
5F064 BB26 EE03 EE08 EE09 EE19
EE26 EE42 EE43 EE47 HH02
HH09 HH10 HH12
Claims (20)
- 【請求項１】 同一ネット上のソースと呼ばれる信号入
力端子からシンクと呼ばれる信号出力端子に至るまでの
パスにおける伝播遅延を最適化する、半導体集積回路装
置の設計方法であって、 前記ソースから前記シンクに至るパスの配線容量に対す
る、ゲート入力負荷容量の総和の比率を、対象とするソ
ースからシンクに至るパスの容量成分に関するプロセス
バラツキ感度として算出し、 全てのパスの容量成分に関するプロセスバラツキ感度が
所定の基準値以下になるように、各パスの容量成分に関
するプロセスバラツキ感度を最適化することを特徴とす
る半導体集積回路装置の設計方法。 - 【請求項２】 前記容量成分に関するプロセスバラツキ
感度が所定の基準値より高いパスについて、配線容量負
荷を調節して、当該パスの容量成分に関するプロセスバ
ラツキ感度を低減することで、プロセスバラツキ感度の
最適化を行うことを特徴とする請求項１に記載の半導体
集積回路装置の設計方法。 - 【請求項３】 前記容量成分に関するプロセスバラツキ
感度が前記基準値より高いパスについて、隣接する配線
との間隔を広げることで、前記配線容量負荷を調節する
ことを特徴とする請求項２に記載の半導体集積回路装置
の設計方法。 - 【請求項４】 前記容量成分に関するプロセスバラツキ
感度が前記基準値より高いパスについて、上層配線層の
配線を用いることで、前記配線容量負荷を調節すること
を特徴とする請求項２に記載の半導体集積回路装置の設
計方法。 - 【請求項５】 前記容量成分に関するプロセスバラツキ
感度が前記基準値より高いパスについて、ルートドライ
バとなるセルをコピーして経路を分けることで、前記配
線容量負荷を調節することを特徴とする請求項２に記載
の半導体集積回路装置の設計方法。 - 【請求項６】 前記ネットにおける配線構造は、ローカ
ル配線であることを特徴とする請求項１ないし請求項５
のいずれかに記載の半導体集積回路装置の設計方法。 - 【請求項７】 同一ネット上のソースと呼ばれる信号入
力端子からシンクと呼ばれる信号出力端子に至るまでの
パスにおける伝播遅延を最適化する、半導体集積回路装
置の設計方法であって、 前記ソースから前記シンクに至るパスの配線抵抗に対す
るゲート抵抗の比率を、対象とするソースからシンクに
至るパスの抵抗成分に関するプロセスバラツキ感度とし
て算出し、 前記抵抗成分に関するプロセスバラツキ感度が所定の基
準値より高いパスについて配線抵抗負荷を調節し、当該
パスの抵抗成分に関するプロセスバラツキ感度を低減
し、 算出した全てのパスの抵抗成分に関するプロセスバラツ
キ感度が所定の基準値以下になるように、各パスの抵抗
成分に関するプロセスバラツキ感度を最適化することを
特徴とする半導体集積回路装置の設計方法。 - 【請求項８】 前記抵抗成分に関するプロセスバラツキ
感度が所定の基準値より高いパスについて、配線抵抗負
荷を調節して、当該パスの抵抗成分に関するプロセスバ
ラツキ感度を低減することで、プロセスバラツキ感度の
最適化を行うことを特徴とする請求項７に記載の半導体
集積回路装置の設計方法。 - 【請求項９】 前記抵抗成分に関するプロセスバラツキ
感度が前記基準値より高いパスについて、配線幅を広げ
ることで、前記配線抵抗負荷を調節することを特徴とす
る請求項８に記載の半導体集積回路装置の設計方法。 - 【請求項１０】 前記抵抗成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、バッファセ
ルを挿入することで、前記配線抵抗負荷を調節すること
を特徴とする請求項８に記載の半導体集積回路装置の設
計方法。 - 【請求項１１】 前記抵抗成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、ルートドラ
イバとなるセルをコピーして経路を分けることで、前記
配線抵抗負荷を調節することを特徴とする請求項８に記
載の半導体集積回路装置の設計方法。 - 【請求項１２】 前記ネットにおける配線構造は、グロ
ーバル配線であることを特徴とする請求項７ないし請求
項１１のいずれかに記載の半導体集積回路装置の設計方
法。 - 【請求項１３】 同一ネット上のソースと呼ばれる信号
入力端子からシンクと呼ばれる信号出力端子に至るまで
のパスにおける伝播遅延を最適化する、半導体集積回路
装置の設計装置であって、 前記ソースから前記シンクに至るパスの配線容量に対す
る、ゲート入力負荷容量の総和の比率を、対象とするソ
ースからシンクに至るパスの容量成分に関するプロセス
バラツキ感度として算出する機能と、 前記容量成分に関するプロセスバラツキ感度が所定の基
準値より高いパスについて配線容量負荷を調節して、当
該パスの容量成分に関するプロセスバラツキ感度を低減
し、算出した全てのパスの容量成分に関するプロセスバ
ラツキ感度が所定の基準値以下になるように、各パスの
容量成分に関するプロセスバラツキ感度を最適化する機
能と、 前記ソースから前記シンクに至るパスの配線抵抗に対す
るゲート抵抗の比率を、対象とするソースからシンクに
至るパスの抵抗成分に関するプロセスバラツキ感度とし
て算出する機能と、 前記抵抗成分に関するプロセスバラツキ感度が所定の基
準値より高いパスについて配線抵抗負荷を調節して、当
該パスの抵抗成分に関するプロセスバラツキ感度を低減
し、算出した全てのパスの抵抗成分に関するプロセスバ
ラツキ感度が所定の基準値以下になるように、各パスの
抵抗成分に関するプロセスバラツキ感度を最適化する機
能とを有し、 前記ネットにおける配線構造がローカル配線である場合
に、全てのパスの容量成分に関するプロセスバラツキ感
度を算出し、各パスの容量成分に関するプロセスバラツ
キ感度を最適化し、 前記ネットにおける配線構造がグローバル配線である場
合に、全てのパスの抵抗成分に関するプロセスバラツキ
感度を算出し、各パスの抵抗成分に関するプロセスバラ
ツキ感度を最適化することを特徴とする半導体集積回路
装置の設計装置。 - 【請求項１４】 前記容量成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、隣接する配
線との間隔を広げることで、前記配線容量負荷を調節す
ることを特徴とする請求項１３に記載の半導体集積回路
装置の設計装置。 - 【請求項１５】 前記容量成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、上層配線層
の配線を用いることで、前記配線容量負荷を調節するこ
とを特徴とする請求項１３に記載の半導体集積回路装置
の設計装置。 - 【請求項１６】 前記容量成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、ルートドラ
イバとなるセルをコピーして経路を分けることで、前記
配線容量負荷を調節することを特徴とする請求項１３に
記載の半導体集積回路装置の設計装置。 - 【請求項１７】 前記抵抗成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、配線幅を広
げることで、前記配線抵抗負荷を調節することを特徴と
する請求項１３に記載の半導体集積回路装置の設計装
置。 - 【請求項１８】 前記抵抗成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、バッファセ
ルを挿入することで、前記配線抵抗負荷を調節すること
を特徴とする請求項１３に記載の半導体集積回路装置の
設計装置。 - 【請求項１９】 前記抵抗成分に関するプロセスバラツ
キ感度が前記基準値より高いパスについて、ルートドラ
イバとなるセルをコピーして経路を分けることで、前記
配線抵抗負荷を調節することを特徴とする請求項１３に
記載の半導体集積回路装置の設計装置。 - 【請求項２０】 同一ネット上のソースと呼ばれる信号
入力端子からシンクと呼ばれる信号出力端子に至るまで
のパスにおける伝播遅延を最適化する、半導体集積回路
装置の設計プログラムであって、 前記ネットにおける配線長を求め、その配線構造を判定
するステップと、 前記ネットにおける配線構造がローカル配線である場合
に、前記ソースから前記シンクに至るパスの配線容量に
対する、ゲート入力負荷容量の総和の比率を、対象とす
るソースからシンクに至るパスの容量成分に関するプロ
セスバラツキ感度として算出するステップと、 前記容量成分に関するプロセスバラツキ感度が所定の基
準値より高いパスについて配線容量負荷を調節して、当
該パスの容量成分に関するプロセスバラツキ感度を低減
し、算出した全てのパスの容量成分に関するプロセスバ
ラツキ感度が所定の基準値以下になるように、各パスの
容量成分に関するプロセスバラツキ感度を最適化するス
テップと、 前記ネットにおける配線構造がグローバル配線である場
合に、前記ソースから前記シンクに至るパスの配線抵抗
に対するゲート抵抗の比率を、対象とするソースからシ
ンクに至るパスの抵抗成分に関するプロセスバラツキ感
度として算出するステップと、 前記抵抗成分に関するプロセスバラツキ感度が所定の基
準値より高いパスについて配線抵抗負荷を調節して、当
該パスの抵抗成分に関するプロセスバラツキ感度を低減
し、算出した全てのパスの抵抗成分に関するプロセスバ
ラツキ感度が所定の基準値以下になるように、各パスの
抵抗成分に関するプロセスバラツキ感度を最適化するス
テップとを有することを特徴とする半導体集積回路装置
の設計プログラム。
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