JP2019101446A - 半導体装置及びそれを備えた半導体システム - Google Patents

半導体装置及びそれを備えた半導体システム Download PDF

Info

Publication number
JP2019101446A
JP2019101446A JP2017227774A JP2017227774A JP2019101446A JP 2019101446 A JP2019101446 A JP 2019101446A JP 2017227774 A JP2017227774 A JP 2017227774A JP 2017227774 A JP2017227774 A JP 2017227774A JP 2019101446 A JP2019101446 A JP 2019101446A
Authority
JP
Japan
Prior art keywords
request signal
memory
data
read
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017227774A
Other languages
English (en)
Inventor
公彦 中澤
Kimihiko Nakazawa
公彦 中澤
入田　隆宏
Takahiro Irita
隆宏 入田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017227774A priority Critical patent/JP2019101446A/ja
Priority to US16/130,847 priority patent/US10922165B2/en
Priority to EP18206541.7A priority patent/EP3489830A1/en
Priority to CN201811366127.XA priority patent/CN109840221B/zh
Priority to TW107141347A priority patent/TWI790315B/zh
Priority to KR1020180145182A priority patent/KR102628851B1/ko
Publication of JP2019101446A publication Critical patent/JP2019101446A/ja
Priority to US17/149,041 priority patent/US11327830B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1016—Error in accessing a memory location, i.e. addressing error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Detection And Correction Of Errors (AREA)
  • Debugging And Monitoring (AREA)
  • Noodles (AREA)

Abstract

【課題】信頼性を向上させることが可能な半導体装置及び半導体システムを提供すること。【解決手段】一実施の形態によれば、半導体装置１は、データＤ１の書き込みを要求するライトリクエスト信号ＷＲＱ１を出力するマスター回路１２と、データＤ１及びライトリクエスト信号ＷＲＱ１を受信するバスＢ１と、バスＢ１に設けられ、データＤ１のエラー検出コードＣ１を生成し、かつ、ライトリクエスト信号ＷＲＱ１に含まれる第１アドレス情報に対応する第２アドレス情報を含むライトリクエスト信号ＷＲＱ２を生成するバス制御部１１と、メモリＭ１〜Ｍ４の記憶領域のうち、ライトリクエスト信号ＷＲＱ１によって指定されたアドレスの記憶領域に対してデータＤ１の書き込みを行うとともに、ライトリクエスト信号ＷＲＱ２によって指定されたアドレスの記憶領域に対してエラー検出コードＣ１の書き込みを行う、メモリコントローラ１３＿１〜１３＿４と、を備える。【選択図】図２

Description

本発明は、半導体装置及びそれを備えた半導体システムに関し、例えば信頼性を向上させるのに適した半導体装置及びそれを備えた半導体システムに関する。
近年の半導体システムでは、ＥＣＣ(Error Correcting Code)を用いることにより、メモリから読み出されたデータのエラー検出及びビット訂正が行われている。それにより、半導体システムは、回路構成を二重化してそれらの結果を比較する場合と比較して、回路規模の増大を抑制しつつ、信頼性を向上させることができる。
ＥＣＣに関する技術が特許文献１に開示されている。特許文献１に開示された装置では、メモリコントローラが、データ書き込み時、ＣＰＵ(Central Processing Unit)から受け取ったデータを外部メモリに書き込み、かつ、当該データを基に作成されたシンドロームコードをＥＣＣメモリに書き込む。また、メモリコントローラは、データ読み出し時、外部メモリに記憶されたデータを読み出し、かつ、ＥＣＣメモリに記憶された当該データのシンドロームコードを読み出す。その後、メモリコントローラは、そのシンドロームコードを用いて、読み出したデータのエラー検出及び可能な場合にはビット訂正を行う。
特開２００８−２５０６７１号公報
しかしながら、特許文献１の構成では、外部メモリにデータのアクセスを行うためのアドレス信号と、ＥＣＣメモリにシンドロームコードのアクセスを行うためのアドレス信号と、の共通する部分においてビットエラーが発生した場合、誤ったアドレスの記憶領域に記憶されたデータ及びそのシンドロームコードがそれぞれ読み出されてしまい、その結果、ＥＣＣチェックにおいてエラーが検出されないという問題があった。つまり、特許文献１の構成では、依然として信頼性を向上させることができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、データの書き込みを要求する第１ライトリクエスト信号を出力するマスター回路と、前記データ及び前記第１ライトリクエスト信号を受信するバスと、前記バスに設けられ、前記データのエラー検出コードを生成し、かつ、前記第１ライトリクエスト信号に含まれる第１アドレス情報に対応する第２アドレス情報を含む第２ライトリクエスト信号を生成するバス制御部と、メモリの記憶領域のうち、前記バスから送信された前記第１ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記データの書き込みを行うとともに、前記バスから送信された前記第２ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記エラー検出コードの書き込みを行う、メモリコントローラと、を備える。
他の実施の形態によれば、半導体装置は、メモリに書き込まれたデータの読み出しを要求する第１リードリクエスト信号を生成するマスター回路と、前記第１リードリクエスト信号を受信するバスと、前記バスに設けられ、前記第１リードリクエスト信号に含まれる第１アドレス情報に対応する第２アドレス情報を含む第２リードリクエスト信号を生成するバス制御部と、前記メモリの記憶領域のうち、前記バスから送信された前記第１リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うとともに、前記バスから送信された前記第２リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行う、メモリコントローラと、を備える。
前記一実施の形態によれば、信頼性を向上させることが可能な半導体装置及びそれを備えた半導体システムを提供することができる。
実施の形態１にかかる半導体システムの構成例を示すブロック図である。 図１に示す半導体装置に設けられたデータ書き込み用回路部分の第１具体的構成例を示すブロック図である。 図２に示す半導体装置の書き込み動作を示すフローチャートである。 図１に示す半導体装置に設けられたデータ読み出し用回路部分の第１具体的構成例を示すブロック図である。 図４に示す半導体装置の読み出し動作を示すフローチャートである。 図１に示す半導体装置に設けられたデータ書き込み用回路部分の第２具体的構成例を示すブロック図である。 図６に示す半導体装置の書き込み動作を示すフローチャートである。 図１に示す半導体装置に設けられたデータ読み出し用回路部分の第２具体的構成例を示すブロック図である。 図８に示す半導体装置の読み出し動作を示すフローチャートである。 図１に示す半導体装置に設けられたデータ書き込み用回路部分の第３具体的構成例を示すブロック図である。 図１に示す半導体装置に設けられたデータ読み出し用回路部分の第３具体的構成例を示すブロック図である。 実施の形態２にかかる半導体システムの構成例を示すブロック図である。 図１２に示す半導体装置に設けられたデータ書き込み用回路部分の第１具体的構成例を示すブロック図である。 図１２に示す半導体装置に設けられたデータ読み出し用回路部分の第１具体的構成例を示すブロック図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ(Central Processing Unit)、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１の構成例を示すブロック図である。
図１に示すように、半導体システムＳＹＳ１は、４つのメモリＭ１〜Ｍ４と、メモリＭ１〜Ｍ４へのアクセスを行う半導体装置１と、を備える。なお、本実施の形態では、４つのメモリＭ１〜Ｍ４が設けられた場合を例に説明しているが、これに限られず、２つ以上のメモリが設けられていればよい。
半導体装置１は、ＣＰＵ１２＿１、ＤＭＡＣ(Direct Memory Access Controller)１２＿２、ディスプレイ１２＿３等のマスター回路（以下、単にマスター回路１２とも称す）と、バスＢ１と、ローカルバス１４と、４つのメモリコントローラ（ＭＥＭＣ）１３＿１〜１３＿４と、を備える。バスＢ１には、バス制御部１１が設けられている。なお、本実施の形態では、４つのメモリコントローラ１３＿１〜１３＿４が設けられた場合を例に説明しているが、これに限られず、メモリの数に応じて２つ以上のメモリコントローラが設けられていてもよい。
例えば、ＣＰＵ等のマスター回路１２は、リクエストを発行し（リクエスト信号を生成し）、バスＢ１に送信する。バスＢ１において、バス制御部１１は、マスター回路１２からのリクエストに基づいて、メモリコントローラ１３＿１〜１３＿４のうち指定されたメモリコントローラに対して、対応するメモリへのアクセスを要求する。それにより、指定されたメモリコントローラは、対応するメモリに対してアクセスを行う。メモリへのアクセス結果（読み出しデータ、レスポンス信号など）は、バスＢ１を経由して、マスター回路１２に送信される。なお、バス制御部１１は、マスター回路１２からのリクエストに基づいて、バスＢ１及びローカルバス１４を経由して、他のスレーブにアクセスすることも可能である。
（半導体装置１に設けられたデータ書き込み用回路部分の第１具体的構成例）
図２は、半導体装置１に設けられたデータ書き込み用回路部分の第１具体的構成例を、半導体装置１ａとして示すブロック図である。なお、図２には、半導体装置１ａに加えて、メモリＭ１〜Ｍ４も示されている。
図２に示すように、半導体装置１ａは、データ書き込み用の回路部分として、マスター回路１２と、バスＢ１に設けられたバス制御部１１と、メモリコントローラ１３＿１〜１３＿４と、を備える。バス制御部１１は、アドレス調整部１１１と、ＥＣＣ調整部１１２と、リクエストルーティング回路１１３と、を備える。
マスター回路１２は、例えば、書き込み用のデータＤ１、及び、データＤ１の書き込みを要求するリクエスト信号（以下、ライトリクエスト信号と称す）ＷＲＱ１を生成し、バスＢ１に対して出力する。なお、ライトリクエスト信号ＷＲＱ１には、データＤ１の粒度（バースト、サイズ、レングス等）、ＩＤ(Identification)、アドレス情報などが含まれている。
アドレス調整部１１１は、アドレス変換回路１１１１を有する。アドレス変換回路１１１１は、マスター回路１２からのライトリクエスト信号ＷＲＱ１に含まれるアドレス情報のビット幅を、メモリＭ１〜Ｍ４の規格に合ったビット幅に変更する。
ＥＣＣ調整部１１２は、マスター回路１２から出力された書き込み用のデータＤ１に基づいて、エラー検出コードＣ１を生成したり、ライトリクエスト信号ＷＲＱ１に基づいて、エラー検出コードＣ１用のライトリクエスト信号ＷＲＱ２を生成したりする。
具体的には、ＥＣＣ調整部１１２は、複製回路１１２１、ＥＣＣ生成回路１１２２及びＥＣＣリクエスト生成回路１１２３を有する。複製回路１１２１は、データＤ１及びライトリクエスト信号ＷＲＱ１をそれぞれ複製する。ＥＣＣ生成回路１１２２は、複製回路１１２１によって複製されたデータＤ１に基づいて、そのエラー検出コードＣ１を生成する。例えば、ＥＣＣ生成回路１１２２は、６４ビット幅のデータＤ１に対して、８ビット幅のエラー検出コードＣ１を生成する。ＥＣＣリクエスト生成回路１１２３は、複製回路１１２１によって複製されたライトリクエスト信号ＷＲＱ１に基づいて、当該ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報に対応するアドレス情報、を含む、エラー検出コードＣ１用のライトリクエスト信号ＷＲＱ２を生成し、ライトリクエスト信号ＷＲＱ１とは異なる信号経路を介して出力する。本実施の形態では、データＤ１が書き込まれるメモリと、エラー検出コードＣ１が書き込まれるメモリと、が異なるため、それぞれのアドレス情報が同じ値を示していてもよい。また、ＥＣＣリクエスト生成回路１１２３は、ライトリクエスト信号ＷＲＱ１に付与されているＩＤに関連付けられた別のＩＤを、ライトリクエスト信号ＷＲＱ２に付与する。それにより、データＤ１及びそのエラー検出コードＣ１の組み合わせを一致させることが可能となる。
リクエストルーティング回路１１３は、マスター回路１２及びＥＣＣ調整部１１２からの複数のリクエストを、４つのメモリコントローラ１３＿１〜１３＿４の何れかに振り分ける。例えば、リクエストルーティング回路１１３は、データＤ１及びライトリクエスト信号ＷＲＱ１の組み合わせを、メモリコントローラ１３＿１に割り当て、エラー検出コードＣ１及びライトリクエスト信号ＷＲＱ２の組み合わせを、メモリコントローラ１３＿２に割り当てる。
メモリコントローラ１３＿１〜１３＿４は、それぞれメモリＭ１〜Ｍ４に対してアクセスを行う。例えば、メモリコントローラ１３＿１は、ライトリクエスト信号ＷＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域に、データＤ１を書き込む。また、メモリコントローラ１３＿２は、ライトリクエスト信号ＷＲＱ２を受け取ると、メモリＭ２の記憶領域のうち、ライトリクエスト信号ＷＲＱ２に含まれるアドレス情報によって指定されたアドレスの記憶領域に、データＤ１のエラー検出コードＣ１を書き込む。
（半導体装置１ａのデータ書き込み動作）
続いて、図３を用いて、図２に示す半導体装置１ａのデータ書き込み動作について説明する。図３は、半導体装置１ａのデータ書き込み動作を示すフローチャートである。
まず、マスター回路１２によって、書き込み用のデータＤ１及びライトリクエスト信号ＷＲＱ１が生成され、バスＢ１に供給される（ステップＳ１０１）。
その後、アドレス調整部１１１によって、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報のビット幅の調整が行われる。その後、ＥＣＣ調整部１１２によって、ライトリクエスト信号ＷＲＱ１に対応するライトリクエスト信号ＷＲＱ２が生成されるとともに（ステップＳ１０２）、データＤ１のエラー検出コードＣ１が生成される（ステップＳ１０３）。
その後、リクエストルーティング回路１１３によって、例えば、データＤ１及びライトリクエスト信号ＷＲＱ１が、メモリコントローラ１３＿１に割り当てられ、エラー検出コードＣ１及びライトリクエスト信号ＷＲＱ２が、メモリコントローラ１３＿２に割り当てられる（ステップＳ１０４）。
メモリコントローラ１３＿１は、ライトリクエスト信号ＷＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域に、データＤ１を書き込む（ステップＳ１０５）。また、メモリコントローラ１３＿２は、ライトリクエスト信号ＷＲＱ２を受け取ると、メモリＭ２の記憶領域のうち、ライトリクエスト信号ＷＲＱ２に含まれるアドレス情報によって指定されたアドレスの記憶領域に、データＤ１のエラー検出コードＣ１を書き込む（ステップＳ１０６）。
このように、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１では、バスＢ１に設けられたバス制御部１１が、マスター回路１２から受け取ったライトリクエスト信号ＷＲＱ１に基づいて、ライトリクエスト信号ＷＲＱ１とは別のライトリクエスト信号ＷＲＱ２を生成する。そして、バス制御部１１は、メモリコントローラ１３＿１にライトリクエスト信号ＷＲＱ１を送信して、メモリＭ１にデータＤ１を書き込ませるとともに、メモリコントローラ１３＿２にライトリクエスト信号ＷＲＱ１とは異なる信号経路を介してライトリクエスト信号ＷＲＱ２を送信して、メモリＭ２にデータＤ１のエラー検出コードＣ１を書き込ませる。
つまり、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１では、特許文献１の構成の場合と異なり、ＣＰＵとメモリコントローラとの間に設けられたバスＢ１と、メモリコントローラ１３＿１，１３＿２と、の間のメモリアクセスの経路が異なっている。それにより、バスＢ１からメモリコントローラ１３＿１を経由してメモリＭ１に送信されるアドレス信号、及び、バスＢ１からメモリコントローラ１３＿２を介してメモリＭ２に送信されるアドレス信号、の何れかにビットエラーが発生した場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。それにより、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１は、信頼性を向上させることができる。
（半導体装置１に設けられたデータ読み出し用回路部分の第１具体的構成例）
図４は、半導体装置１ａに設けられたデータ読み出し用回路部分の第１具体的構成例を示すブロック図である。なお、図４には、半導体装置１ａに加えて、メモリＭ１〜Ｍ４も示されている。
図４に示すように、半導体装置１ａは、データ読み出し用の回路部分として、マスター回路１２と、バスＢ１に設けられたバス制御部１１と、メモリコントローラ１３＿１〜１３＿４と、を備える。バス制御部１１は、アドレス調整部１１５と、ＥＣＣ調整部１１６と、リクエストルーティング回路１１７と、レスポンスルーティング回路１１８と、記憶部１１９と、を備える。なお、アドレス調整部、ＥＣＣ調整部、リクエストルーティング回路、及び、レスポンスルーティング回路は、それぞれ、データ読み出し用とデータ書き込み用とで別々に設けられた場合について説明するが、共通化されていてもよい。
マスター回路１２は、例えば、データＤ１の読み出しを要求するリクエスト信号（以下、リードリクエスト信号と称す）ＲＲＱ１を生成し、バスＢ１に対して出力する。なお、リードリクエスト信号ＲＲＱ１には、ＩＤ、アドレス情報などが含まれている。
アドレス調整部１１５は、アドレス変換回路１１５１を有する。アドレス変換回路１１５１は、マスター回路１２からのリードリクエスト信号ＲＲＱ１に含まれるアドレス情報のビット幅を、メモリＭ１〜Ｍ４の規格に合ったビット幅に変更する。
ＥＣＣ調整部１１６は、マスター回路１２から出力されたリードリクエスト信号ＲＲＱ１に基づいて、読み出されるデータＤ１に対応するエラー検出コードＣ１用のリードリクエスト信号ＲＲＱ２を生成する。
具体的には、ＥＣＣ調整部１１６は、複製回路１１６１及びＥＣＣリクエスト生成回路１１６２を有する。複製回路１１６１は、リードリクエスト信号ＲＲＱ１を複製する。ＥＣＣリクエスト生成回路１１６２は、複製回路１１６１によって複製されたリードリクエスト信号ＲＲＱ１に基づいて、当該リードリクエスト信号ＲＲＱ１とは別のエラー検出コードＣ１用のリードリクエスト信号ＲＲＱ２を生成し、リードリクエスト信号ＲＲＱ１とは異なる信号経路を介して出力する。本実施の形態では、データＤ１が読み出されるメモリと、エラー検出コードＣ１が読み出されるメモリと、が異なるため、それぞれのアドレス情報が同じ値を示していてもよい。また、ＥＣＣリクエスト生成回路１１６２は、リードリクエスト信号ＲＲＱ１に付与されているＩＤに関連付けられた別のＩＤを、リードリクエスト信号ＲＲＱ２に付与する。それにより、読み出されるデータＤ１及びそのエラー検出コードＣ１の組み合わせを一致させることが可能となる。
リクエストルーティング回路１１７は、マスター回路１２及びＥＣＣ調整部１１６からの複数のリクエストを、４つのメモリコントローラ１３＿１〜１３＿４の何れかに振り分ける。例えば、リクエストルーティング回路１１７は、リードリクエスト信号ＲＲＱ１を、メモリコントローラ１３＿１に割り当て、リードリクエスト信号ＲＲＱ２を、メモリコントローラ１３＿２に割り当てる。
メモリコントローラ１３＿１〜１３＿４は、それぞれメモリＭ１〜Ｍ４に対してアクセスを行う。例えば、メモリコントローラ１３＿１は、リードリクエスト信号ＲＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域、に記憶されたデータＤ１を読み出す。また、メモリコントローラ１３＿２は、リードリクエスト信号ＲＲＱ２を受け取ると、メモリＭ２の記憶領域のうち、リードリクエスト信号ＲＲＱ２に含まれるアドレス情報によって指定されたアドレスの記憶領域、に記憶されたデータＤ１のエラー検出コードＣ１を読み出す。
レスポンスルーティング回路１１８は、メモリＭ１〜Ｍ４から読み出された複数のデータを順番に選択してマスター回路１２に返信する回路である。
ここで、レスポンスルーティング回路１１８は、診断回路１１８１を有しており、診断回路１１８１は、メモリＭ２から読み出されたエラー検出コードＣ１を用いて、読み出されたデータＤ１のエラー検出及び可能な場合にはビット訂正を行う。
なお、データＤ１及びそのエラー検出コードＣ１は、それぞれ異なるメモリＭ１，Ｍ２から読み出されるため、必ずしも連続して読み出されるとは限らない。そのため、データＤ１及びそのエラー検出コードＣ１のうち、先に読み出された一方のデータ（例えばデータＤ１）及びそのＩＤは、記憶部１１９に格納される。その後、記憶部１１９に記憶された一方のデータのＩＤと関連付けられたＩＤを持つ他方のデータ（例えばエラー検出コードＣ１）が読み出されると、診断回路１１８１は、そのうちのエラー検出コードＣ１を用いて、データＤ１のエラー検出及び可能な場合にはビット訂正を行う。なお、記憶部１１９は、バスＢ１やローカルバス１４を介して接続された他のスレーブへのアクセスで使用されるデータの一次格納領域としても利用可能である。
診断回路１１８１によってエラーが検出されなかったデータＤ１又は訂正されたデータＤ１は、予定通りマスター回路１２に返信される。他方、エラーが検出されたが訂正されなかったデータＤ１は、そのままマスター回路１２に返信され、同時に、エラー情報も返信される。
（半導体装置１ａのデータ読み出し動作）
続いて、図５を用いて、図４に示す半導体装置１ａのデータ読み出し動作について説明する。図５は、半導体装置１ａのデータ読み出し動作を示すタイミングチャートである。
まず、マスター回路１２によって、リードリクエスト信号ＲＲＱ１が生成され、バスＢ１に供給される（ステップＳ２０１）。
その後、アドレス調整部１１５によって、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報のビット幅の調整が行われる。その後、ＥＣＣ調整部１１６によって、リードリクエスト信号ＲＲＱ１に対応するリードリクエスト信号ＲＲＱ２が生成される（ステップＳ２０２）。
その後、リクエストルーティング回路１１７によって、例えば、リードリクエスト信号ＲＲＱ１が、メモリコントローラ１３＿１に割り当てられ、リードリクエスト信号ＲＲＱ２が、メモリコントローラ１３＿２に割り当てられる（ステップＳ２０３）。
メモリコントローラ１３＿１は、リードリクエスト信号ＲＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域に記憶されたデータＤ１を読み出す（ステップＳ２０４）。また、メモリコントローラ１３＿２は、リードリクエスト信号ＲＲＱ２を受け取ると、メモリＭ２の記憶領域のうち、リードリクエスト信号ＲＲＱ２に含まれるアドレス情報によって指定されたアドレスの記憶領域に記憶されたエラー検出コードＣ１を読み出す（ステップＳ２０５）。
その後、レスポンスルーティング回路１１８によって、メモリＭ１〜Ｍ４から読み出された複数のデータが順番に選択されマスター回路１２に返信される。ここで、レスポンスルーティング回路１１８に設けられた診断回路１１８１は、メモリＭ２から読み出されたエラー検出コードＣ１を用いて、読み出されたデータＤ１のエラー検出及び可能な場合にはビット訂正を行う（ステップＳ２０６）。
診断回路１１８１による診断の結果、エラーが検出されなかったデータＤ１、又は、エラーは検出されたが訂正されたデータＤ１は、予定通りマスター回路１２に返信される（ステップＳ２０７）。他方、エラーが検出されたが訂正されなかったデータＤ１は、そのままマスター回路１２に返信され、同時に、エラー情報も返信される。
このように、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１では、バスＢ１に設けられたバス制御部１１が、マスター回路１２から受け取ったリードリクエスト信号ＲＲＱ１に基づいて、リードリクエスト信号ＲＲＱ１とは別のリードリクエスト信号ＲＲＱ２を生成する。そして、バス制御部１１は、メモリコントローラ１３＿１にリードリクエスト信号ＲＲＱ１を送信して、メモリＭ１に記憶されたデータＤ１を読み出させるとともに、メモリコントローラ１３＿２にリードリクエスト信号ＲＲＱ１とは異なる信号経路を介してリードリクエスト信号ＲＲＱ２を送信してメモリＭ２に記憶されたデータＤ１のエラー検出コードＣ１を読み出させる。
つまり、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１では、特許文献１の場合と異なり、ＣＰＵとメモリコントローラとの間に設けられたバスＢ１と、メモリコントローラ１３＿１，１３＿２と、の間のメモリアクセスの経路が異なっている。それにより、バスＢ１からメモリコントローラ１３＿１を経由してメモリＭ１に送信されるアドレス信号、及び、バスＢ１からメモリコントローラ１３＿２を経由してメモリＭ２に送信されるアドレス信号、の何れかにビットエラーが発生した場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。それにより、本実施の形態にかかる半導体装置１及びそれを備えた半導体システムＳＹＳ１は、信頼性を向上させることができる。
なお、半導体装置１の具体的構成は、上記した半導体装置１ａの構成に限られない。以下、その他の具体的構成例について説明する。
（半導体装置１に設けられたデータ書き込み用回路部分の第２具体的構成例）
図６は、半導体装置１に設けられたデータ書き込み用回路部分の第２具体的構成例を、半導体装置１ｂとして示すブロック図である。なお、図６には、半導体装置１ｂに加えて、メモリＭ１〜Ｍ４も示されている。
図６に示す半導体装置１ｂは、図２に示す半導体装置１ａと比較して、バス制御部１１に代えてバス制御部１１ｂを備える。バス制御部１１ｂは、バス制御部１１と比較して、アドレス調整部１１１及びＥＣＣ調整部１１２の構成が異なる。
具体的には、アドレス調整部１１１ｂは、アドレス変換回路１１１１に加えて、アドレス比較回路（判定回路）１１１２及び記憶部１１１３をさらに備える。記憶部１１１３には、複数のライトリクエスト信号ＷＲＱ１のうち、エラー検出コードＣ１の生成対象である書き込みデータＤ１に対応するライトリクエスト信号ＷＲＱ１、のアドレス情報が記憶されている。アドレス比較回路１１１２は、マスター回路１２から出力されたライトリクエスト信号ＷＲＱ１のアドレス情報が、記憶部１１１３に記憶された複数のアドレス情報の何れかと一致するか否かを判定する。
例えば、マスター回路１２から出力されたライトリクエスト信号ＷＲＱ１のアドレス情報が、記憶部１１１３に記憶された複数のアドレス情報の何れかと一致する場合、アドレス比較回路１１１２は、当該ライトリクエスト信号ＷＲＱ１とともに出力された書き込みデータＤ１がエラー検出コードＣ１の生成対象であると判定し、イネーブル信号ＥＮを活性化させる。それに対し、マスター回路１２から出力されたライトリクエスト信号ＷＲＱ１のアドレス情報が、記憶部１１１３に記憶された複数のアドレス情報の何れにも一致しない場合、アドレス比較回路１１１２は、当該ライトリクエスト信号ＷＲＱ１とともに出力された書き込みデータＤ１がエラー検出コードＣ１の生成対象でないと判定し、イネーブル信号ＥＮを非活性化させる（活性化させない）。
ＥＣＣ調整部１１２ｂにおいて、複製回路１１２１ｂは、イネーブル信号ＥＮが活性化された場合にのみ、データＤ１及びライトリクエスト信号ＷＲＱ１を複製し、それぞれＥＣＣ生成回路１１２２及びＥＣＣリクエスト生成回路１１２３に対して出力する。ＥＣＣ調整部１１２ｂのその他の構成については、ＥＣＣ調整部１１２の場合と同様であるため、その説明を省略する。
バス制御部１１ｂのデータ書き込み用回路部分のその他の構成については、バス制御部１１の場合と同様であるため、その説明を省略する。
（半導体装置１ｂのデータ書き込み動作）
続いて、図７を用いて、図６に示す半導体装置１ｂのデータ書き込み動作について説明する。図７は、半導体装置１ｂのデータ書き込み動作を示すフローチャートである。なお、以下では、主として半導体装置１ａと異なる動作について説明する。
まず、マスター回路１２によって、書き込み用のデータＤ１及びライトリクエスト信号ＷＲＱ１が生成され、バスＢ１に供給される（ステップＳ１０１）。
その後、アドレス調整部１１１ｂによって、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報のビット幅の調整が行われる。また、当該ライトリクエスト信号ＷＲＱ１とともに出力された書き込み用のデータＤ１が、エラー検出コードＣ１の生成対象であるか否かが判定される（ステップＳ１１１）。
例えば、書き込み用のデータＤ１がエラー検出コードＣ１の生成対象である場合（ステップＳ１１１のＹＥＳ）、半導体装置１ａの場合と同様に、ライトリクエスト信号ＷＲＱ２が生成されるとともに（ステップＳ１０２）、データＤ１のエラー検出コードＣ１が生成される（ステップＳ１０３）。その後も、半導体装置１ａの場合と同様のデータ書き込み処理が行われる（ステップＳ１０４〜Ｓ１０６）。
それに対し、書き込み用のデータＤ１がエラー検出コードＣ１の生成対象でない場合（ステップＳ１１１のＮＯ）、ライトリクエスト信号ＷＲＱ２及びエラー検出コードＣ１の生成は行われない。その後は、リクエストルーティング回路１１３によって、例えば、データＤ１及びライトリクエスト信号ＷＲＱ１がメモリコントローラ１３＿１に割り当てられる（ステップＳ１１２）。そして、メモリコントローラ１３＿１は、ライトリクエスト信号ＷＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域に、データＤ１を書き込む（ステップＳ１１３）。
（半導体装置１に設けられたデータ読み出し用回路部分の第２具体的構成例）
図８は、半導体装置１ｂに設けられたデータ読み出し用回路部分の第２具体的構成例を示すブロック図である。なお、図８には、半導体装置１ｂに加えて、メモリＭ１〜Ｍ４も示されている。
図８に示す半導体装置１ｂは、図４に示す半導体装置１ａと比較して、バス制御部１１に代えてバス制御部１１ｂを備える。バス制御部１１ｂは、バス制御部１１と比較して、アドレス調整部１１５及びＥＣＣ調整部１１６の構成が異なる。
具体的には、アドレス調整部１１５ｂは、アドレス変換回路１１５１に加えて、アドレス比較回路１１５２及び記憶部１１５３をさらに備える。記憶部１１５３には、複数のリードリクエスト信号ＲＲＱ１のうち、エラー検出コードＣ１の生成対象であるデータＤ１に対応するリードリクエスト信号ＲＲＱ１、のアドレス情報（記憶部１１１３の記憶内容と同等）が記憶されている。アドレス比較回路１１５２は、マスター回路１２から出力されたリードリクエスト信号ＲＲＱ１のアドレス情報が、記憶部１１５３に記憶された複数のアドレス情報の何れかと一致するか否かを判定する。
例えば、マスター回路１２から出力されたリードリクエスト信号ＲＲＱ１のアドレス情報が、記憶部１１５３に記憶された複数のアドレス情報の何れかと一致する場合、アドレス比較回路１１５２は、当該リードリクエスト信号ＲＲＱ１によって読み出される予定のデータＤ１がエラー検出コードＣ１の生成対象であると判定し、イネーブル信号ＥＮを活性化させる。それに対し、マスター回路１２から出力されたリードリクエスト信号ＲＲＱ１のアドレス情報が、記憶部１１５３に記憶された複数のアドレス情報の何れにも一致しない場合、アドレス比較回路１１５２は、当該リードリクエスト信号ＲＲＱ１によって読み出される予定のデータＤ１がエラー検出コードＣ１の生成対象でないと判定し、イネーブル信号ＥＮを非活性化させる（活性化させない）。
ＥＣＣ調整部１１６ｂにおいて、複製回路１１６１ｂは、イネーブル信号ＥＮが活性化された場合にのみ、リードリクエスト信号ＲＲＱ１を複製し、ＥＣＣリクエスト生成回路１１６２に対して出力する。ＥＣＣリクエスト生成回路１１６２は、リードリクエスト信号ＲＲＱ１に基づいて、エラー検出コードＣ１読み出し用のリードリクエスト信号ＲＲＱ２を生成し、リードリクエスト信号ＲＲＱ１とは異なる信号経路を介して出力する。なお、リードリクエスト信号ＲＲＱ１，ＲＲＱ２に付与されたＩＤの情報は、診断回路１１８１に送信される。そして、診断回路１１８１は、それらのＩＤを持つ読み出しデータＤ１に対してのみ診断（ＥＣＣチェック）を行う。ＥＣＣ調整部１１６ｂのその他の構成については、ＥＣＣ調整部１１６の場合と同様であるため、その説明を省略する。
バス制御部１１ｂのデータ読み出し用回路部分のその他の構成については、バス制御部１１の場合と同様であるため、その説明を省略する。
（半導体装置１ｂのデータ読み出し動作）
続いて、図９を用いて、図８に示す半導体装置１ｂのデータ読み出し動作について説明する。図９は、半導体装置１ｂのデータ読み出し動作を示すフローチャートである。なお、以下では、主として半導体装置１ａと異なる動作について説明する。
まず、マスター回路１２によって、リードリクエスト信号ＲＲＱ１が生成され、バスＢ１に供給される（ステップＳ２０１）。
その後、アドレス調整部１１５ｂによって、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報のビット幅の調整が行われる。また、当該リードリクエスト信号ＲＲＱ１によって読み出される予定のデータＤ１が、エラー検出コードＣ１の生成対象であるか否かが判定される（ステップＳ２１１）。
例えば、読み出される予定のデータＤ１がエラー検出コードＣ１の生成対象である場合（ステップＳ２１１のＹＥＳ）、半導体装置１ａの場合と同様に、リードリクエスト信号ＲＲＱ２が生成される（ステップＳ２０２）。その後も、半導体装置１ａの場合と同様のデータ読み出し処理が行われる（ステップＳ２０３〜Ｓ２０７）。
それに対し、読み出される予定のデータＤ１がエラー検出コードＣ１の生成対象でない場合（ステップＳ２１１のＮＯ）、リードリクエスト信号ＲＲＱ２の生成は行われない。その後は、リクエストルーティン回路１１７によって、例えば、リードリクエスト信号ＲＲＱ１がメモリコントローラ１３＿１に割り当てられる（ステップＳ２１２）。そして、メモリコントローラ１３＿１は、リードリクエスト信号ＲＲＱ１を受け取ると、メモリＭ１の記憶領域のうち、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報によって指定されたアドレスの記憶領域に記憶されたデータＤ１を読み出す（ステップＳ２１３）。
その後、レスポンスルーティング回路１１８によって、メモリＭ１〜Ｍ４から読み出された複数のデータが順番に選択されマスター回路１２に返信される。なお、読み出されたデータＤ１は、エラー検出コードＣ１の生成対象でないため、診断回路１１８１によるエラー検出が行われることなく、そのままマスター回路１２に返信される（ステップＳ２１３）。
このように、半導体装置１ｂは、半導体装置１ａの場合と同等程度の効果を奏することができる。さらに、半導体装置１ｂは、複数の書き込みデータＤ１の中からエラー検出コードＣ１の生成対象（即ち、エラー検出対象）を選択することができる。
（半導体装置１に設けられたデータ書き込み用回路部分の第３具体的構成例）
図１０は、半導体装置１に設けられたデータ書き込み用回路部分の第３具体的構成例を、半導体装置１ｃとして示すブロック図である。なお、図１０には、半導体装置１ｃに加えて、メモリＭ１〜Ｍ４も示されている。
ここで、半導体装置１ｃでは、バスＢ１に、ＡＸＩプロトコルに準拠したバス（ＡＸＩバス）が採用されている。そのため、半導体装置１ｃは、マスター回路１２からライトリクエスト信号ＷＲＱ１が送信された場合、メモリＭ１等にデータＤ１が書き込まれた後、そのことを示すレスポンス信号（以下、ライトレスポンス信号と称す）をマスター回路１２に返信する必要がある。
しかしながら、単純にライトレスポンス信号を返す機能を追加しただけでは、１つのライトリクエスト信号ＷＲＱ１に対して、メモリＭ１等にデータＤ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ１、及び、メモリＭ２等にデータＤ１のエラー検出コードＣ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ２、の２つが返信されてしまう。
そこで、本実施の形態では、メモリＭ１等にデータＤ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ１、及び、メモリＭ２等にデータＤ１のエラー検出コードＣ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ２のうち、ライトレスポンス信号ＷＲＳ１のみを返信している。
具体的には、図１０に示す半導体装置１ｃは、図２に示す半導体装置１ａと比較して、バス制御部１１に代えてバス制御部１１ｃを備える。バス制御部１１ｃは、バス制御部１１と比較して、ＥＣＣ調整部１１２に代えてＥＣＣ調整部１１２ｃを備えるとともに、レスポンスルーティング回路１１４をさらに備える。
レスポンスルーティング回路１１４は、メモリコントローラ１３＿１〜１３＿４のそれぞれからメモリＭ１〜Ｍ４に所望するデータが書き込まれたことを示す複数のライトレスポンス信号を受け取ると、順番にレスポンス制御回路１１２４に送信する。レスポンス制御回路１１２４は、例えば、メモリＭ１にデータＤ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ１、及び、メモリＭ２にデータＤ１のエラー検出コードＣ１が書き込まれたことを示すライトレスポンス信号ＷＲＳ２のうち、いずれか一方のレスポンス信号（ここではライトレスポンス信号ＷＲＳ１）のみを選択して、マスター回路１２に返信する。
それにより、マスター回路１２は、ＡＸＩプロトコルに従って、１つのライトリクエスト信号ＷＲＱ１の送信に対して、１つのライトレスポンス信号ＷＲＳ１を受信することができる。
バス制御部１１ｃのデータ書き込み用回路部分のその他の構成については、バス制御部１１の場合と同様であるため、その説明を省略する。
（半導体装置１に設けられたデータ読み出し用回路部分の第３具体的構成例）
図１１は、半導体装置１ｃに設けられたデータ読み出し用回路部分の第３具体的構成例を示すブロック図である。なお、図１１には、半導体装置１ｃに加えて、メモリＭ１〜Ｍ４が示されている。
ここで、半導体装置１ｃでは、バスＢ１に、ＡＸＩプロトコルに準拠したバス（ＡＸＩバス）が採用されている。そのため、半導体装置１ｃは、マスター回路１２からリードリクエスト信号ＲＲＱ１が送信された場合、メモリＭ１等からデータＤ１が読み出された後、そのことを示すレスポンス信号（以下、リードレスポンス信号と称す）をマスター回路１２に返信する必要がある。
しかしながら、単純にリードレスポンス信号を返す機能を追加しただけでは、１つのリードリクエスト信号ＲＲＱ１に対して、メモリＭ１等に記憶されたデータＤ１が読み出されたことを示すリードレスポンス信号ＲＲＳ１、及び、メモリＭ２等に記憶されたデータＤ１のエラー検出コードＣ１が読み出されたことを示すリードレスポンス信号ＲＲＳ２、の２つが返信されてしまう。
そこで、本実施の形態では、メモリＭ１等からデータＤ１が読み出されたことを示すリードレスポンス信号ＲＲＳ１、及び、メモリＭ２等からデータＤ１のエラー検出コードＣ１が読み出されたことを示すリードレスポンス信号ＲＲＳ２のうち、リードレスポンス信号ＲＲＳ１のみを返信している。
具体的には、図１１に示す半導体装置１ｃは、図４に示す半導体装置１ａと比較して、バス制御部１１に代えてバス制御部１１ｃを備える。バス制御部１１ｃは、バス制御部１１と比較して、レスポンスルーティング回路１１８の構成が異なる。
レスポンスルーティング回路１１８ｃは、診断回路１１８１に加えて、レスポンス制御回路１１８２をさらに備える。レスポンス制御回路１１８２は、例えば、メモリＭ１等からデータＤ１が読み出されたことを示すリードレスポンス信号ＲＲＳ１、及び、メモリＭ２等からデータＤ１のエラー検出コードＣ１が読み出されたことを示すリードレスポンス信号ＲＲＳ２のうち、いずれか一方のレスポンス信号（ここではリードレスポンス信号ＲＲＳ１）のみを選択して、マスター回路１２に返信する。
それにより、マスター回路１２は、ＡＸＩプロトコルに従って、１つのリードリクエスト信号ＲＲＱ１の送信に対して、１つのリードレスポンス信号ＲＲＳ１を受信することができる。
バス制御部１１ｃのデータ読み出し用回路部分のその他の構成については、バス制御部１１の場合と同様であるため、その説明を省略する。
＜実施の形態２＞
図１２は、実施の形態２にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２の構成例を示すブロック図である。半導体システムＳＹＳ１では、複数のメモリＭ１〜Ｍ４が設けられていたのに対し、半導体システムＳＹＳ２では、単体のメモリＭ１のみが設けられている。以下、具体的に説明する。
図１２に示すように、半導体システムＳＹＳ２は、１つのメモリＭ１と、メモリＭ１へのアクセスを行う半導体装置２と、を備える。半導体装置２は、ＣＰＵ２２＿１、ＤＭＡＣ２２＿２、ディスプレイ２２＿３等のマスター回路（以下、単にマスター回路２２とも称す）と、バスＢ２と、ローカルバス２４と、メモリコントローラ（ＭＥＭＣ）２３と、を備える。バスＢ２には、バス制御部２１が設けられている。
なお、半導体装置２におけるＣＰＵ２２＿１、ＤＭＡＣ２２＿２、ディスプレイ２２＿３、バスＢ２、ローカルバス２４及びメモリコントローラ２３は、それぞれ、半導体装置１におけるＣＰＵ１２＿１、ＤＭＡＣ１２＿２、ディスプレイ１２＿３、バスＢ１、ローカルバス１４及びメモリコントローラ１３＿１に対応する。
（半導体装置２に設けられたデータ書き込み用回路部分の具体的構成例）
図１３は、半導体装置２に設けられたデータ書き込み用回路部分の具体的構成例を、半導体装置２ａとして示すブロック図である。なお、図１３には、半導体装置２ａに加えて、メモリＭ１も示されている。
図１３に示すように、半導体装置２ａは、データ書き込み用の回路部分として、マスター回路２２と、バスＢ２に設けられたバス制御部２１と、メモリコントローラ２３と、を備える。バス制御部２１は、アドレス調整部２１１と、ＥＣＣ調整部２１２と、リクエストルーティング回路２１３と、レスポンスルーティング回路２１４と、を備える。また、アドレス調整部２１１は、アドレス変換回路２１１１を有する。ＥＣＣ調整部２１２は、複製回路２１２１、ＥＣＣ生成回路２１２２、ＥＣＣリクエスト生成回路２１２３、及び、レスポンス制御回路２１２４を有する。
なお、アドレス調整部２１１、ＥＣＣ調整部２１２、リクエストルーティング回路２１３、及び、レスポンスルーティング回路２１４は、それぞれ、アドレス調整部１１１、ＥＣＣ調整部１１２、リクエストルーティング回路１１３、及び、レスポンスルーティング回路１１４に対応する。また、アドレス変換回路２１１１、複製回路２１２１、ＥＣＣ生成回路２１２２、ＥＣＣリクエスト生成回路２１２３、及び、レスポンス制御回路２１２４は、それぞれ、アドレス変換回路１１１１、複製回路１１２１、ＥＣＣ生成回路１１２２、ＥＣＣリクエスト生成回路１１２３、及び、レスポンス制御回路１１２４に対応する。
ここで、データＤ１及びそのエラー検出コードＣ１は、何れも共通のメモリＭ１に書き込まれるため、ＥＣＣリクエスト生成回路２１２３によって生成されるライトリクエスト信号ＷＲＱ２に含まれるアドレス情報は、マスター回路２２によって生成されるライトリクエスト信号ＷＲＱ１に含まれるアドレス情報と異なる値を示す。例えば、ライトリクエスト信号ＷＲＱ２に含まれるアドレス情報の下位ビットの値が、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報の下位ビットの値の反転値を示している。
また、リクエストルーティング回路２１３は、メモリコントローラ２３に対してライトリクエスト信号ＷＲＱ１，ＷＲＱ２をシリアルに割り当てる。それにより、メモリコントローラ２３は、例えば、メモリＭ１の記憶領域のうち、ライトリクエスト信号ＷＲＱ１に基づいて指定されたアドレスの記憶領域に、データＤ１を書き込み、その後、ライトリクエスト信号ＷＲＱ２に基づいて指定されたアドレスの記憶領域に、データＤ１のエラー検出コードＣ１を書き込む。
バス制御部２１のデータ書き込み用回路部分のその他の構成及び動作については、バス制御部１１ｃの場合と同様であるため、その説明を省略する。
このように、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２では、バスＢ２に設けられたバス制御部２１が、マスター回路２２から受け取ったライトリクエスト信号ＷＲＱ１に基づいて、ライトリクエスト信号ＷＲＱ１に含まれるアドレス情報とは異なるアドレス情報を含むライトリクエスト信号ＷＲＱ２を生成する。そして、バス制御部２１は、例えば、メモリコントローラ２３にライトリクエスト信号ＷＲＱ１を送信してメモリＭ１にデータＤ１を書き込ませた後に、メモリコントローラ２３にライトリクエスト信号ＷＲＱ２を送信してメモリＭ１にデータＤ１のエラー検出コードＣ１を書き込ませる。
つまり、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２では、ＣＰＵとメモリコントローラとの間に設けられたバスＢ２と、メモリコントローラ２３と、の間のメモリアクセスの経路が同じであるが、データ書き込み用のアドレス情報と、エラー検出コード書き込み用のアドレス情報と、が異なっている。それにより、バスＢ２からメモリコントローラ２３を経由してメモリＭ１に送信されるデータＤ１書き込み用のアドレス信号、及び、バスＢ２からメモリコントローラ２３を経由してメモリＭ１に送信されるエラー検出コードＣ１書き込み用のアドレス信号、の何れかにビットエラーが発生した場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。例えば、共通のアドレスバスの１ビットに縮退故障が発生している場合において、当該１ビットのアドレス値が両アドレス信号で異なる場合には、一方のアドレス信号のみがエラーとなる。この場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。それにより、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２は、信頼性を向上させることができる。
（半導体装置２に設けられたデータ読み出し用回路部分の具体的構成例）
図１４は、半導体装置２ａに設けられたデータ読み出し用回路部分の具体的構成例を示すブロック図である。なお、図１４には、半導体装置２ａに加えて、メモリＭ１も示されている。
図１４に示すように、半導体装置２ａは、データ読み出し用の回路部分として、マスター回路２２と、バスＢ２に設けられたバス制御部２１と、メモリコントローラ２３と、を備える。バス制御部２１は、アドレス調整部２１５と、ＥＣＣ調整部２１６と、リクエストルーティング回路２１７と、レスポンスルーティング回路２１８と、記憶部２１９と、を備える。また、アドレス調整部２１５は、アドレス変換回路２１５１を有する。ＥＣＣ調整部２１６は、複製回路２１６１及びＥＣＣリクエスト生成回路２１６２を有する。レスポンスルーティング回路２１８は、診断回路２１８１及びレスポンス制御回路２１８２を有する。
本実施の形態では、アドレス調整部、ＥＣＣ調整部、リクエストルーティング回路、及び、レスポンスルーティング回路は、それぞれ、データ読み出し用とデータ書き込み用とで別々に設けられた場合について説明するが、共通化されていてもよい。
なお、アドレス調整部２１５、ＥＣＣ調整部２１６、リクエストルーティング回路２１７、及び、レスポンスルーティング回路２１８は、それぞれ、アドレス調整部１１５、ＥＣＣ調整部１１６、リクエストルーティング回路１１７、及び、レスポンスルーティング回路１１８に対応する。また、アドレス変換回路２１５１、複製回路２１６１、ＥＣＣリクエスト生成回路２１６２、診断回路２１８１、及び、レスポンス制御回路２１８２は、それぞれ、アドレス変換回路１１５１、複製回路１１６１、ＥＣＣリクエスト生成回路１１６２、診断回路１１８１、及び、レスポンス制御回路１１８２に対応する。
ここで、データＤ１及びそのエラー検出コードＣ１は、共通のメモリＭ１の異なる記憶領域に書き込まれているため、ＥＣＣリクエスト生成回路２１６２によって生成されるリードリクエスト信号ＲＲＱ２に含まれるアドレス情報は、マスター回路２２によって生成されるリードリクエスト信号ＲＲＱ１に含まれるアドレス情報と異なる値を示す。例えば、リードリクエスト信号ＲＲＱ２に含まれるアドレス情報の下位ビットの値が、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報の下位ビットの値の反転値を示している。
また、リクエストルーティング回路２１７は、メモリコントローラ２３に対してリードリクエスト信号ＲＲＱ１，ＲＲＱ２をシリアルに割り当てる。それにより、メモリコントローラ２３は、例えば、メモリＭ１の記憶領域のうち、リードリクエスト信号ＲＲＱ１に基づいて指定されたアドレスの記憶領域に記憶されたデータＤ１を読み出し、その後、リードリクエスト信号ＲＲＱ２に基づいて指定されたアドレスの記憶領域に記憶されたデータＤ１のエラー検出コードＣ１を読み出す。
このとき、メモリコントローラ２３は、データＤ１及びそのエラー検出コードＣ１を連続して読み出すことができる。それにより、診断回路２１８１によるエラー検出及びビット訂正を速やかに実行することが可能となる。
バス制御部２１のデータ読み出し用回路部分のその他の構成及び動作については、バス制御部１１ｃの場合と同様であるため、その説明を省略する。
このように、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２では、バスＢ２に設けられたバス制御部２１が、マスター回路２２から受け取ったリードリクエスト信号ＲＲＱ１に基づいて、リードリクエスト信号ＲＲＱ１に含まれるアドレス情報とは異なるアドレス情報を含むリードリクエスト信号ＲＲＱ２を生成する。そして、バス制御部２１は、例えば、メモリコントローラ２３にリードリクエスト信号ＲＲＱ１を送信してメモリＭ１に記憶されたデータＤ１を読み出させるとともに、メモリコントローラ２３にリードリクエスト信号ＲＲＱ２を送信してメモリＭ１に記憶されたデータＤ１のエラー検出コードＣ１を読み出させる。
つまり、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２では、ＣＰＵとメモリコントローラとの間に設けられたバスＢ２と、メモリコントローラ２３と、の間のメモリアクセスの経路が同じであるが、データ読み出し用のアドレス情報と、エラー検出コード読み出し用のアドレス情報と、が異なっている。それにより、バスＢ２からメモリコントローラ２３を経由してメモリＭ１に送信されるデータＤ１読み出し用のアドレス信号、及び、バスＢ２からメモリコントローラ２３を経由してメモリＭ１に送信されるエラー検出コードＣ１読み出し用のアドレス信号、の何れかにビットエラーが発生した場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。例えば、共通のアドレスバスの１ビットに縮退故障が発生している場合において、当該１ビットのアドレス値が両アドレス信号で異なる場合には、一方のアドレス信号のみがエラーとなる。この場合、読み出されるデータ及びエラー検出コードの組み合わせが異なることになるため、ＥＣＣチェックにおいて正しくエラーを検出することができる。それにより、本実施の形態にかかる半導体装置２及びそれを備えた半導体システムＳＹＳ２は、信頼性を向上させることができる。
なお、本実施の形態では、全てのデータＤ１がエラー検出コードＣ１の生成対象（即ち、エラー検出対象）である場合を例に説明したが、これに限られない。半導体装置２は、半導体装置１ｂの場合のように、複数のデータＤ１の中からエラー検出コードＣ１の生成対象（即ち、エラー検出対象）を選択可能な構成に適宜変更可能である。
＜その他の実施形態＞
上記実施の形態１，２では、ＥＣＣ生成回路１１２２等が、６４ビット幅のデータＤ１に対して、８ビット幅のエラー検出コードＣ１を生成する場合を例に説明したが、これに限られない。ＥＣＣ生成回路１１２２等は、任意のビット幅のデータＤ１に対して、任意のビット幅のエラー検出コードＣ１を生成する構成に適宜変更可能である。例えば、ＥＣＣ生成回路１１２２等は、８ビット幅のデータＤ１に対して、５ビット幅のエラー検出コードＣ１を生成する構成に適宜変更可能である。あるいは、ＥＣＣ生成回路１１２２等は、６４ビット幅のデータＤ１に対して、８ビット幅のエラー検出コードＣ１を生成する第１モードと、８ビット幅のデータＤ１に対して、５ビット幅のエラー検出コードＣ１を生成する第２モードと、を選択可能に構成されてもよい。第１モードでは、帯域及びデータ量が抑制され、第２モードでは、信頼性が向上する。
また、リクエストルーティング回路１１３等は、アクセス対象のメモリＭ１〜Ｍｎ（ｎは自然数）へのアクセス状況（例えば、各メモリへのアクセス頻度、各チャネルの帯域使用率）に基づいて、次にアクセスするメモリ及びその記憶領域を選択できるように構成されてもよい。例えば、リクエストルーティング回路１１３は、メモリＭ１へのアクセス頻度が設定頻度に達した場合、アクセス対象をメモリＭ１から例えばアクセス頻度の低いメモリＭ３に変更するように構成されてもよい。それにより、特定のメモリにアクセスが集中するのを防ぐことができ、負荷を分散させることができる。
さらに、上記実施の形態１，２に係る半導体装置は、マスター回路１２から送信されたリクエスト信号が複製対象であるか否かに基づいて、バスのアクセス権の管理を行う制御回路をさらに備えてもよい。この制御回路は、例えば、マスター回路１２から送信されたリクエスト信号が複製対象である場合には、リクエスト信号２個分のバスのアクセス権をマスター回路１２に付与し、マスター回路１２から送信されたリクエスト信号が複製対象でない場合には、リクエスト信号１個分のバスアクセス権をマスター回路１２に付与する。それにより、例えば、複製対象のリクエスト信号が発行された場合には、リクエスト信号１個分のバスアクセス権が空いている場合でも、バスアクセス権を付与せずに待機させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
上記実施の形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
データの書き込みを要求する第１ライトリクエスト信号を出力するマスター回路と、
前記データ及び前記第１ライトリクエスト信号を受信するバスと、
前記バスに設けられ、前記データのエラー検出コードを生成し、かつ、前記第１ライトリクエスト信号に含まれる第１アドレス情報に対応する第２アドレス情報を含む第２ライトリクエスト信号を生成するバス制御部と、
メモリの記憶領域のうち、前記バスから送信された前記第１ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記データの書き込みを行うとともに、前記バスから送信された前記第２ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記エラー検出コードの書き込みを行う、メモリコントローラと、
を備えた、半導体装置。
（付記２）
前記マスター回路は、さらに、前記メモリに書き込まれた前記データの読み出しを要求する第１リードリクエスト信号を出力するように構成され、
前記バス制御部は、さらに、前記第１リードリクエスト信号に含まれる前記第１アドレス情報に対応する前記第２アドレス情報を含む第２リードリクエスト信号を生成するように構成され、
前記メモリコントローラは、さらに、前記メモリの記憶領域のうち、前記バスから送信された前記第１リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うとともに、前記バスから送信された前記第２リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行うように構成されている、
付記１に記載の半導体装置。
（付記３）
前記バス制御部は、
前記データのエラー検出コードを生成するＥＣＣ(Error Correcting Code)生成回路を備えた、
付記１に記載の半導体装置。
（付記４）
前記バス制御部は、
前記データに対して、第１ビット幅の前記エラー検出コード、及び、前記第１ビット幅と異なる第２ビット幅の前記エラー検出コードの何れかをモードに応じて選択的に出力するＥＣＣ(Error Correcting Code)生成回路を備えた、
付記１に記載の半導体装置。
（付記５）
前記メモリは、
第１〜第ｎ（ｎは２以上の整数）メモリによって構成され、
前記メモリコントローラは、
前記第１〜前記第ｎメモリのそれぞれに対してアクセスを行う第１〜第ｎメモリコントローラによって構成され、
前記バス制御部は、
前記第１〜前記第ｎメモリコントローラによる前記第１〜前記第ｎメモリへのアクセス状況に基づいて選択された何れかのメモリコントローラに対して、前記データ及び前記第１ライトリクエスト信号を割り当てるとともに、前記第１〜前記第ｎメモリコントローラによる前記第１〜前記第ｎメモリへのアクセス状況に基づいて選択された他の何れかのメモリコントローラに対して、前記データ及び前記第１ライトリクエスト信号を割り当てる、リクエストルーティング回路を備えた、
付記１に記載の半導体装置。
（付記６）
前記メモリは、
第１〜第ｎ（ｎは２以上の整数）メモリによって構成され、
前記メモリコントローラは、
前記第１〜前記第ｎメモリのそれぞれに対してアクセスを行う第１〜第ｎメモリコントローラによって構成され、
前記バス制御部は、
前記第１〜前記第ｎメモリコントローラによる前記第１〜前記第ｎメモリへのアクセス状況に基づいて選択された何れかのメモリコントローラに対して、前記データ及び前記第１リードリクエスト信号を割り当てるとともに、前記第１〜前記第ｎメモリコントローラによる前記第１〜前記第ｎメモリへのアクセス状況に基づいて選択された他の何れかのメモリコントローラに対して、前記データ及び前記第１リードリクエスト信号を割り当てる、リクエストルーティング回路を備えた、
付記２に記載の半導体装置。
（付記７）
前記バス制御部は、
前記マスター回路から送信された前記第１ライトリクエスト信号が複製対象であるか否かに基づいて、前記マスター回路に付与する前記バスのアクセス権の個数を制御する、
付記１に記載の半導体装置。
（付記８）
前記バス制御部は、
前記マスター回路から送信された前記第１ライトリクエスト信号が複製対象である場合には、前記マスター回路に対してリクエスト信号２個分の前記バスのアクセス権を付与し、
前記マスター回路から送信された前記第１ライトリクエスト信号が複製対象でない場合には、前記マスター回路に対してリクエスト信号１個分の前記バスのアクセス権を付与する、
付記１に記載の半導体装置。
（付記９）
前記バス制御部は、
前記マスター回路から送信された前記第１リードリクエスト信号が複製対象であるか否かに基づいて、前記マスター回路に付与する前記バスのアクセス権の個数を制御する、
付記２に記載の半導体装置。
（付記１０）
前記バス制御部は、
前記マスター回路から送信された前記第１リードリクエスト信号が複製対象である場合には、前記マスター回路に対してリクエスト信号２個分の前記バスのアクセス権を付与し、
前記マスター回路から送信された前記第１リードリクエスト信号が複製対象でない場合には、前記マスター回路に対してリクエスト信号１個分の前記バスのアクセス権を付与する、
付記２に記載の半導体装置。
１，１ａ，１ｂ，１ｃ 半導体装置
２，２ａ 半導体装置
１１，１１ｂ，１１ｃ バス制御部
１２ マスター回路
１２＿１，２２＿１ ＣＰＵ
１２＿２，２２＿２ ＤＭＡＣ
１２＿３，２２＿３ ディスプレイ
１３ メモリコントローラ
１３＿１〜１３＿４ メモリコントローラ
１４ ローカルバス
２１ バス制御部
２２ マスター回路
２３ メモリコントローラ
２４ ローカルバス
１１１，１１１ｂ アドレス調整部
１１２，１１２ｂ，１１２ｃ ＥＣＣ調整部
１１３ リクエストルーティング回路
１１４ レスポンスルーティング回路
１１５，１１５ｂ アドレス調整部
１１６，１１６ｂ ＥＣＣ調整部
１１７ リクエストルーティング回路
１１８，１１８ｃ レスポンスルーティング回路
１１９ 記憶部
２１１ アドレス調整部
２１２ ＥＣＣ調整部
２１３ リクエストルーティング回路
２１４ リクエストルーティング回路
２１５ アドレス調整部
２１６ ＥＣＣ調整部
２１７ リクエストルーティング回路
２１８ レスポンスルーティング回路
２１９ 記憶部
１１１１ アドレス変換回路
１１１２ アドレス比較回路
１１１３ 記憶部
１１２１，１１２１ｂ 複製回路
１１２２ ＥＣＣ生成回路
１１２３ ＥＣＣリクエスト生成回路
１１２４ レスポンス制御回路
１１５１ アドレス変換回路
１１５２ アドレス比較回路
１１５３ 記憶部
１１６１，１１６１ｂ 複製回路
１１６２ ＥＣＣリクエスト生成回路
１１８１ 診断回路
１１８２ レスポンス制御回路
２１１１ アドレス変換回路
２１２１ 複製回路
２１２２ ＥＣＣ生成回路
２１２３ ＥＣＣリクエスト生成回路
２１２４ レスポンス制御回路
２１５１ アドレス変換回路
２１６１ 複製回路
２１６２ ＥＣＣリクエスト生成回路
２１８１ 診断回路
２１８２ レスポンス制御回路
Ｂ１，Ｂ２ バス
Ｍ１〜Ｍ４ メモリ
ＳＹＳ１ 半導体システム
ＳＹＳ２ 半導体システム

Claims (19)

  1. データの書き込みを要求する第１ライトリクエスト信号を出力するマスター回路と、
    前記データ及び前記第１ライトリクエスト信号を受信するバスと、
    前記バスに設けられ、前記データのエラー検出コードを生成し、かつ、前記第１ライトリクエスト信号に含まれる第１アドレス情報に対応する第２アドレス情報を含む第２ライトリクエスト信号を生成するバス制御部と、
    メモリの記憶領域のうち、前記バスから送信された前記第１ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記データの書き込みを行うとともに、前記バスから送信された前記第２ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記バスから送信された前記エラー検出コードの書き込みを行う、メモリコントローラと、
    を備えた、半導体装置。
  2. 前記バス制御部は、
    前記第１ライトリクエスト信号に含まれる前記第１アドレス情報とは異なる前記第２アドレス情報を含む前記第２ライトリクエスト信号を生成するリクエスト信号生成回路と、
    前記メモリコントローラに対し、前記データ及び前記第１ライトリクエスト信号、及び、前記エラー検出コード及び前記第２ライトリクエスト信号、の何れか一方の組み合わせを送信した後に、他方の組み合わせを送信する、リクエストルーティング回路と、を備え、
    前記メモリコントローラは、
    前記メモリの記憶領域のうち、前記第１ライトリクエスト信号によって指定されたアドレスの記憶領域に対して、前記データの書き込みを行うとともに、前記第２ライトリクエスト信号によって指定された、前記第１ライトリクエスト信号とは異なるアドレスの記憶領域に対して、前記エラー検出コードの書き込みを行うように構成されている、
    請求項１に記載の半導体装置。
  3. 前記メモリは、
    第１メモリ及び第２メモリによって構成され、
    前記メモリコントローラは、
    前記第１メモリに対してアクセスを行う第１メモリコントローラと、前記第２メモリに対してアクセスを行う第２メモリコントローラと、によって構成され、
    前記バス制御部は、
    前記第２ライトリクエスト信号を生成し、前記第１ライトリクエスト信号とは異なる信号経路を介して出力するリクエスト信号生成回路と、
    前記データ及び前記第１ライトリクエスト信号、及び、前記エラー検出コード及び前記第２ライトリクエスト信号、の一方の組み合わせを前記第１メモリコントローラに割り当てるとともに、他方の組み合わせを前記第２メモリコントローラに割り当てる、リクエストルーティング回路と、を備え、
    前記第１メモリコントローラは、
    前記第１メモリの記憶領域のうち、前記第１及び前記第２ライトリクエスト信号の一方によって指定されたアドレスの記憶領域に対して、前記データ及び前記エラー検出コードの一方の書き込みを行うように構成され、
    前記第２メモリコントローラは、
    前記第２メモリの記憶領域のうち、前記第１及び前記第２ライトリクエスト信号の他方によって指定されたアドレスの記憶領域に対して、前記データ及び前記エラー検出コードの他方の書き込みを行うように構成されている、
    請求項１に記載の半導体装置。
  4. 前記バス制御部は、
    前記第１ライトリクエスト信号によって書き込み要求された前記データが、エラー検出コードの生成対象であるか否かを判定する判定回路をさらに備え、
    前記バス制御部は、前記判定回路によって前記データがエラー検出コードの生成対象であると判定された場合にのみ、前記データのエラー検出コードを生成し、かつ、前記第１ライトリクエスト信号に対応する前記第２ライトリクエスト信号を生成する、
    請求項１に記載の半導体装置。
  5. 前記バス制御部は、
    前記メモリに前記データが書き込まれたことを示す第１ライトレスポンス信号と、前記メモリに前記データのエラー検出コードが書き込まれたことを示す第２ライトレスポンス信号と、のうち、いずれか一方のライトレスポンス信号のみ、前記マスター回路に対して出力するレスポンス制御回路をさらに備えた、
    請求項１に記載の半導体装置。
  6. 前記バスは、ＡＸＩプロトコルに準拠したバスである、
    請求項５に記載の半導体装置。
  7. 前記マスター回路は、さらに、前記メモリに書き込まれた前記データの読み出しを要求する第１リードリクエスト信号を出力するように構成され、
    前記バス制御部は、さらに、前記第１リードリクエスト信号に含まれる前記第１アドレス情報に対応する前記第２アドレス情報を含む第２リードリクエスト信号を生成するように構成され、
    前記メモリコントローラは、さらに、前記メモリの記憶領域のうち、前記バスから送信された前記第１リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うとともに、前記バスから送信された前記第２リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行うように構成されている、
    請求項１に記載の半導体装置。
  8. 前記バス制御部は、
    前記第１リードリクエスト信号に含まれる前記第１アドレス情報とは異なる前記第２アドレス情報を含む前記第２ライトリクエスト信号を生成するリクエスト信号生成回路と、
    前記メモリコントローラに対し、前記第１及び前記第２リードリクエスト信号の何れか一方を送信した後に、他方を送信する、リクエストルーティング回路と、を備え、
    前記メモリコントローラは、
    前記メモリの記憶領域のうち、前記第１リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うとともに、前記第２リードリクエスト信号によって指定された、前記第１リードリクエスト信号とは異なるアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行うように構成されている、
    請求項７に記載の半導体装置。
  9. 前記メモリは、
    第１メモリ及び第２メモリによって構成され、
    前記メモリコントローラは、
    前記第１メモリに対してアクセスを行う第１メモリコントローラと、前記第２メモリに対してアクセスを行う第２メモリコントローラと、によって構成され、
    前記バス制御部は、
    前記第２リードリクエスト信号を生成し、前記第２リードリクエスト信号とは異なる信号経路を介して出力するリクエスト信号生成回路と、
    前記第１及び前記第２リードリクエスト信号の一方を前記第１メモリコントローラに割り当てるとともに、他方を前記第２メモリコントローラに割り当てる、リクエストルーティング回路と、を備え、
    前記第１メモリコントローラは、
    前記第１メモリの記憶領域のうち、前記第１及び前記第２リードリクエスト信号の一方によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うように構成され、
    前記第２メモリコントローラは、
    前記第２メモリの記憶領域のうち、前記第１及び前記第２リードリクエスト信号の他方によって指定されたアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行うように構成されている、
    請求項７に記載の半導体装置。
  10. 前記バス制御部は、
    前記第１リードリクエスト信号によって前記メモリから読み出される前記データが、エラー検出コードの生成対象であるか否かを判定する判定回路をさらに備え、
    前記バス制御部は、前記判定回路によって前記データがエラー検出コードの生成対象であると判定された場合にのみ、前記第１リードリクエスト信号に対応する前記第２リードリクエスト信号を生成する、
    請求項７に記載の半導体装置。
  11. 前記バス制御部は、
    前記メモリから前記データが読み出されたこと示す第１リードレスポンス信号と、前記メモリから前記データのエラー検出コードが読み出されたことを示す第２リードレスポンス信号と、のうち、いずれか一方のリードレスポンス信号のみ、前記マスター回路に対して送信するレスポンス制御回路をさらに備えた、
    請求項７に記載の半導体装置。
  12. 前記バスは、ＡＸＩプロトコルに準拠したバスである、
    請求項１１に記載の半導体装置。
  13. 前記バス制御部は、
    前記第２リードリクエスト信号によって前記メモリから読み出された前記エラー検出コードに基づいて、前記第１リードリクエスト信号によって前記メモリから読み出された前記データにエラーがあるか否かを診断する診断回路をさらに備えた、
    請求項７に記載の半導体装置。
  14. 請求項１に記載の半導体装置と、
    前記メモリをさらに備えた、半導体システム。
  15. メモリに書き込まれたデータの読み出しを要求する第１リードリクエスト信号を生成するマスター回路と、
    前記第１リードリクエスト信号を受信するバスと、
    前記バスに設けられ、前記第１リードリクエスト信号に含まれる第１アドレス情報に対応する第２アドレス情報を含む第２リードリクエスト信号を生成するバス制御部と、
    前記メモリの記憶領域のうち、前記バスから送信された前記第１リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データの読み出しを行うとともに、前記バスから送信された前記第２リードリクエスト信号によって指定されたアドレスの記憶領域に記憶された前記データのエラー検出コードの読み出しを行う、メモリコントローラと、
    を備えた、半導体装置。
  16. 前記バス制御部は、
    前記第１リードリクエスト信号によって前記メモリから読み出される前記データが、エラー検出コードの生成対象であるか否かを判定する判定回路をさらに備え、
    前記バス制御部は、前記判定回路によって前記データがエラー検出コードの生成対象であると判定された場合にのみ、前記第１リードリクエスト信号に対応する前記第２リードリクエスト信号を生成する、
    請求項１５に記載の半導体装置。
  17. 前記バス制御部は、
    前記メモリから前記データが読み出されたこと示す第１リードレスポンス信号と、前記メモリから前記データのエラー検出コードが読み出されたことを示す第２リードレスポンス信号と、のうち、いずれか一方のリードレスポンス信号のみ、前記マスター回路に対して送信するレスポンス制御回路をさらに備えた、
    請求項１５に記載の半導体装置。
  18. 前記バスは、ＡＸＩプロトコルに準拠したバスである、
    請求項１７に記載の半導体装置。
  19. 前記バス制御部は、
    前記第２リードリクエスト信号によって前記メモリから読み出された前記エラー検出コードに基づいて、前記第１リードリクエスト信号によって前記メモリから読み出された前記データにエラーがあるか否かを診断する診断回路をさらに備えた、
    請求項１５に記載の半導体装置。
JP2017227774A 2017-11-28 2017-11-28 半導体装置及びそれを備えた半導体システム Pending JP2019101446A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2017227774A JP2019101446A (ja) 2017-11-28 2017-11-28 半導体装置及びそれを備えた半導体システム
US16/130,847 US10922165B2 (en) 2017-11-28 2018-09-13 Semiconductor device and semiconductor system equipped with the same
EP18206541.7A EP3489830A1 (en) 2017-11-28 2018-11-15 Semiconductor device and semiconductor system equipped with the same
CN201811366127.XA CN109840221B (zh) 2017-11-28 2018-11-16 半导体器件和配备有该半导体器件的半导体系统
TW107141347A TWI790315B (zh) 2017-11-28 2018-11-21 半導體裝置及具有半導體裝置之半導體系統
KR1020180145182A KR102628851B1 (ko) 2017-11-28 2018-11-22 반도체 장치 및 그것을 구비한 반도체 시스템
US17/149,041 US11327830B2 (en) 2017-11-28 2021-01-14 Semiconductor device and semiconductor system equipped with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017227774A JP2019101446A (ja) 2017-11-28 2017-11-28 半導体装置及びそれを備えた半導体システム

Publications (1)

Publication Number Publication Date
JP2019101446A true JP2019101446A (ja) 2019-06-24

Family

ID=64331805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017227774A Pending JP2019101446A (ja) 2017-11-28 2017-11-28 半導体装置及びそれを備えた半導体システム

Country Status (6)

Country Link
US (2) US10922165B2 (ja)
EP (1) EP3489830A1 (ja)
JP (1) JP2019101446A (ja)
KR (1) KR102628851B1 (ja)
CN (1) CN109840221B (ja)
TW (1) TWI790315B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3100347B1 (fr) * 2019-09-04 2022-07-22 St Microelectronics Rousset Détection d'erreurs
FR3100346B1 (fr) 2019-09-04 2022-07-15 St Microelectronics Rousset Détection d'erreurs
US11726864B2 (en) * 2020-03-17 2023-08-15 Renesas Electronics Corporation Data processing device and data processing method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333274A (en) * 1991-10-15 1994-07-26 International Business Machines Corp. Error detection and recovery in a DMA controller
US7035958B2 (en) * 2002-10-03 2006-04-25 International Business Machines Corporation Re-ordering a first request within a FIFO request queue to a different queue position when the first request receives a retry response from the target
JP4852315B2 (ja) * 2006-02-03 2012-01-11 株式会社日立製作所 データ信頼性向上方法及びその方法を用いた情報処理装置
US8352805B2 (en) * 2006-05-18 2013-01-08 Rambus Inc. Memory error detection
JP4864762B2 (ja) 2007-02-19 2012-02-01 株式会社東芝 半導体記憶装置
JP5087970B2 (ja) 2007-03-30 2012-12-05 横河電機株式会社 情報処理装置および情報処理方法
US8266386B2 (en) * 2007-10-30 2012-09-11 International Business Machines Corporation Structure for maintaining memory data integrity in a processor integrated circuit using cache coherency protocols
US8977790B2 (en) * 2008-02-15 2015-03-10 Freescale Semiconductor, Inc. Peripheral module register access methods and apparatus
US8438344B2 (en) 2010-03-12 2013-05-07 Texas Instruments Incorporated Low overhead and timing improved architecture for performing error checking and correction for memories and buses in system-on-chips, and other circuits, systems and processes
TWI498731B (zh) * 2010-03-17 2015-09-01 Phison Electronics Corp 非揮發性記憶體儲存系統
US9323608B2 (en) * 2012-06-07 2016-04-26 Micron Technology, Inc. Integrity of a data bus
US10282269B2 (en) * 2013-12-18 2019-05-07 Qorvo Us, Inc. Read technique for a bus interface system
US9436546B2 (en) * 2014-04-22 2016-09-06 Freescale Semiconductor, Inc. Apparatus for error detection in memory devices
US20160125960A1 (en) * 2014-10-30 2016-05-05 Sandisk Technologies Inc. System and method for write abort detection
JP2016162466A (ja) * 2015-02-26 2016-09-05 株式会社東芝 半導体記憶装置及びメモリシステム
US9632869B1 (en) * 2015-09-08 2017-04-25 Xilinx, Inc. Error correction for interconnect circuits
US10108562B2 (en) * 2015-10-01 2018-10-23 Renesas Electronics Corporation Semiconductor device including a request issuing controller
TWI551991B (zh) * 2015-11-20 2016-10-01 群聯電子股份有限公司 記憶體管理方法與系統及其記憶體儲存裝置
JP6605359B2 (ja) 2016-03-02 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置及びメモリアクセス制御方法

Also Published As

Publication number Publication date
US20210133020A1 (en) 2021-05-06
CN109840221A (zh) 2019-06-04
EP3489830A1 (en) 2019-05-29
KR20190062222A (ko) 2019-06-05
KR102628851B1 (ko) 2024-01-25
TWI790315B (zh) 2023-01-21
TW201937370A (zh) 2019-09-16
US10922165B2 (en) 2021-02-16
US20190163648A1 (en) 2019-05-30
US11327830B2 (en) 2022-05-10
CN109840221B (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
US11327830B2 (en) Semiconductor device and semiconductor system equipped with the same
JP5437470B2 (ja) 共有されるエラー・ビット・コードをもつ共通フレームにおいてデータおよびデータ・マスク・ビットを転送するためのシステム、方法および装置
US10339050B2 (en) Apparatus including a memory controller for controlling direct data transfer between first and second memory modules using direct transfer commands
JP5301668B2 (ja) インバンドのデータ・マスク・ビットの転送システム、方法、及び装置
KR102358177B1 (ko) 제어회로 및 제어회로를 포함하는 메모리 장치
KR20170139438A (ko) 디디알 호환 비동기 메모리 모듈 시스템 및 그것의 동작 방법
US10445176B2 (en) Memory system, memory device and operating method thereof
US11657890B2 (en) Memory system, integrated circuit system, and operation method of memory system
CN108345514B (zh) 存储器件、存储系统及其操作方法
CN108664362B (zh) 内存镜像的处理方法、内存控制器及用户设备
US10911181B2 (en) Method for checking address and control signal integrity in functional safety applications, related products
WO2012046343A1 (ja) メモリモジュール冗長化方法、記憶処理装置、及びデータ処理装置
JP5213061B2 (ja) ミラーリング制御装置、ミラーリング制御回路、ミラーリング制御方法およびそのプログラム
US7210017B2 (en) Information processing apparatus, memory, information processing method, and program
US20170235688A1 (en) Access control method, bus system, and semiconductor device
US10747456B2 (en) Memory controller, memory module, and memory system and operation methods thereof
CN113454611B (zh) 校验地址和控制信号完整性的方法、相关产品
JPH10207786A (ja) メモリシステム
JP2005301560A (ja) クラスタファイルサーバ
KR20210071800A (ko) 메모리 시스템, 집적회로 시스템 및 메모리 시스템의 동작 방법
JPH0449593A (ja) ダイナミックｒａｍ制御回路
JPH0588990A (ja) 二重化メモリ装置
KR20080032878A (ko) 메모리 액세스 장치 및 방법