TW201937370A - 半導體裝置及具有半導體裝置之半導體系統 - Google Patents

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Abstract

本發明之目的為提供可提升可靠性的半導體裝置及半導體系統。依本發明一實施形態之半導體裝置1，具備：主電路12，其輸出要求資料D1的寫入之寫入請求訊號WRQ1；匯流排B1，其接收資料D1及寫入請求訊號WRQ1；匯流排控制部11，其被設在匯流排B1，產生資料D1的錯誤檢測碼C1，並且產生寫入請求訊號WRQ2，其包含的第2位址資訊對應到寫入請求訊號WRQ1所包含的第1位址資訊；及記憶體控制器13_1～13_4，其對記憶體M1～M4的記憶區域之中、由寫入請求訊號WRQ1所指定的位址之記憶區域執行資料D1的寫入，並且對由寫入請求訊號WRQ2所指定的位址之記憶區域執行錯誤檢測碼C1的寫入。

Description

半導體裝置及具有半導體裝置之半導體系統
本發明係關於半導體裝置及具有半導體裝置之半導體系統，例如關於適合提升可靠性的半導體裝置及具有半導體裝置之半導體系統。
在近年的半導體系統，藉由使用ECC(Error Correcting Code，錯誤更正碼)，而執行從記憶體讀取的資料之錯誤檢測及位元訂正。藉此，半導體系統係相較於將電路構成雙重化而比較這些電路的結果，可抑制電路規模增大，並且可提升可靠性。
關於ECC的技術揭示於專利文獻1。在專利文獻1所揭示的裝置，記憶體控制器在寫入資料時，將從CPU(Central Processing Unit，中央處理單元)取得的資料寫入到外部記憶體，並且將以該資料為基礎而作成的徵狀碼寫入到ECC記憶體。又，記憶體控制器在讀取資料時，讀取由外部記憶體所記憶的資料，並且讀取由ECC記憶體所記憶的該資料之徵狀碼。之後，記憶體控制器使用該徵狀碼，而對已讀取的資料執行錯誤檢測及在可能的情況下執行位元訂正。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2008-250671號公報
[發明所期望解決的課題]
然而，在專利文獻1的構成，一旦對外部記憶體存取資料之用的位址訊號、及對ECC記憶體存取徵狀碼之用的位址訊號的共通部分發生位元錯誤，由錯誤的位址之記憶區域所記憶的資料及其徵狀碼會被分別讀取，結果，會有在ECC檢查中無法檢測錯誤的問題。也就是說，在專利文獻1的構成，仍然有無法提升可靠性的問題。其他的課題與新穎特徴由本說明書的記述及附加圖示予以闡明。
[用於解決課題的手段]
若依照一實施形態，則半導體裝置具備：主電路，其輸出要求資料的寫入之第1寫入請求訊號；匯流排，其接收前述資料及前述第1寫入請求訊號；匯流排控制部，其被設在前述匯流排，產生前述資料的錯誤檢測碼，並且產生第2寫入請求訊號，其包含的第2位址資訊對應到前述第1寫入請求訊號所包含的第1位址資訊；及記憶體控制器，其對記憶體的記憶區域之中、由從前述匯流排傳送的前述第1寫入請求訊號所指定的位址之記憶區域執行從前述匯流排傳送的前述資料的寫入，同時對由從前述匯流排傳送的前述第2寫入請求訊號所指定的位址之記憶區域執行從前述匯流排傳送的前述錯誤檢測碼的寫入。
若依照其他實施形態，則半導體裝置具備：主電路，其產生要求將寫入到記憶體的資料予以讀取的第1讀取請求訊號；匯流排，其接收前述第1讀取請求訊號；匯流排控制部，其被設在前述匯流排，產生第2讀取請求訊號，其包含的第2位址資訊對應到前述第1讀取請求訊號所包含的第1位址資訊；及記憶體控制器，其對前述記憶體的記憶區域之中、由從前述匯流排傳送的前述第1讀取請求訊號所指定的位址之記憶區域所記憶的前述資料執行讀取，同時對由從前述匯流排傳送的前述第2讀取請求訊號所指定的位址之記憶區域所記憶的前述資料的錯誤檢測碼執行讀取。
[發明效果]
若依照前述一實施形態，則可提供可提升可靠性的半導體裝置及具有半導體裝置之半導體系統。
為了使說明更明確，以下的記載及圖示經過適當省略及簡化。又，作為執行各種處理的功能方塊，圖示所記載的各要素在硬體方面可由CPU(Central Processing Unit)、記憶體、及其他電路所構成，在軟體方面可由載入到記憶體的程式所實現。因此，相關領域之人士應理解這些功能方塊可僅由硬體、僅由軟體、或者由其組合以各種形式實現，並未限定於任一者。尚且，在各圖示，對同一要素附加同一符號，必要時省略重複說明。
又，上述的程式係可使用各種類型的非暫時性電腦可讀取媒體予以儲存，而供給到電腦。非暫時性電腦可讀取媒體包含具有各種類型實體的記錄媒體。非暫時性電腦可讀取媒體之例包含磁性記錄媒體(例如軟性磁碟、磁帶、硬碟驅動器)、光磁性記錄媒體(例如光磁碟)、CD-ROM(Read Only Memory)CD-R、CD-R/W、半導體記憶體(例如光罩式ROM、PROM(Programmable ROM)、EPROM(Erasable PROM)、快閃式ROM、RAM(Random Access Memory))。又，程式可藉由各種類型的暫時性電腦可讀取媒體而被供給到電腦。暫時性電腦可讀取媒體之例包含電訊號、光訊號、及電磁波。暫時性電腦可讀取媒體經由電線及光纖等的有線通訊路徑或者無線通訊路徑，而將程式供給到電腦。
＜實施型態1＞
圖1為表示實施形態1的半導體裝置1及具有半導體裝置1的半導體系統SYS1之構成例的方塊圖。
如圖1所示，半導體系統SYS1具備：4個記憶體M1～M4；及半導體裝置1，其對記憶體M1～M4執行存取。尚且，在本實施形態，以設置4個記憶體M1～M4的情況為例予以說明，但不限於此，可設置2個以上的記憶體。
半導體裝置1具備：CPU12_1、DMAC(Direct Memory Access Controller，直接記憶體存取控制器)12_2、顯示器12_3等的主電路(以下，僅稱主電路12)；匯流排B1；局部匯流排14；及4個記憶體控制器(MEMC)13_1～13_4。對匯流排B1，設置匯流排控制部11。尚且，在本實施形態，以設置4個記憶體控制器13_1～13_4的情況為例予以說明，但並不限於此，可配合記憶體的數量，而設置2個以上的記憶體控制器。
例如，CPU等的主電路12會發出請求(產生請求訊號)，而傳送到匯流排B1。在匯流排B1，匯流排控制部11基於來自主電路12的請求，對記憶體控制器13_1～13_4之中被指定的記憶體控制器，要求存取對應的記憶體。藉此，被指定的記憶體控制器會存取對應的記憶體。對記憶體執行存取的結果(讀取資料、應答訊號等)經由匯流排B1，傳送到主電路12。尚且，匯流排控制部11可基於來自主電路12的請求，經由匯流排B1及局部匯流排14，存取其他的主從模式。
(半導體裝置1所設置的資料寫入用電路部分之第1具體構成例)
圖2為將半導體裝置1所設置的資料寫入用電路部分之第1具體構成例作為半導體裝置1a表示的方塊圖。尚且，圖2除了表示半導體裝置1a，也表示記憶體M1～M4。
如圖2所示，半導體裝置1a係作為資料寫入用的電路部分而具備：主電路12；匯流排控制部11，其被設置在匯流排B1；及記憶體控制器13_1～13_4。匯流排控制部11具備：位址調整部111；ECC調整部112；及請求路由電路113。
主電路12例如產生寫入用的資料D1、及要求將資料D1寫入的請求訊號(以下，稱為寫入請求訊號)WRQ1，再對匯流排B1輸出。尚且，寫入請求訊號WRQ1包含資料D1的粒度(叢發、尺寸、長度等)、ID(Identification)、位址資訊等。
位址調整部111具有位址轉換電路1111。位址轉換電路1111將來自主電路12的寫入請求訊號WRQ1所包含的位址資訊之位元寬度變更成符合記憶體M1～M4的規格之位元寬度。
ECC調整部112基於從主電路12輸出的寫入用之資料D1，而產生錯誤檢測碼C1，或者基於寫入請求訊號WRQ1，而產生錯誤檢測碼C1用的寫入請求訊號WRQ2。
具體而言，ECC調整部112具有：複製電路1121；ECC產生電路1122；及ECC請求產生電路1123。複製電路1121分別複製資料D1及寫入請求訊號WRQ1。ECC產生電路1122基於由複製電路1121所複製的資料D1，而產生其錯誤檢測碼C1。例如，ECC產生電路1122針對64位元寬度的資料D1，產生8位元寬度的錯誤檢測碼C1。ECC請求產生電路1123基於由複製電路1121所複製的寫入請求訊號WRQ1，而產生錯誤檢測碼C1用的寫入請求訊號WRQ2，再經由與寫入請求訊號WRQ1不同的訊號路徑予以輸出，該寫入請求訊號WRQ2包含對應到該寫入請求訊號WRQ1所包含的位址資訊。在本實施形態，由於資料D1被寫入的記憶體及錯誤檢測碼C1被寫入的記憶體不同，故兩者的位址資訊可顯示相同的值。又，ECC請求產生電路1123將與被賦予到寫入請求訊號WRQ1的ID建立關聯的其他ID，賦予到寫入請求訊號WRQ2。藉此，可使資料D1及其錯誤檢測碼C1的組合一致。
請求路由電路113將來自主電路12及ECC調整部112的複數個請求分配到4個記憶體控制器13_1～13_4的任一者。例如，請求路由電路113將資料D1及寫入請求訊號WRQ1的組合，分配到記憶體控制器13_1，並且將錯誤檢測碼C1及寫入請求訊號WRQ2的組合，分配到記憶體控制器13_2。
記憶體控制器13_1～13_4對各個記憶體M1～M4執行存取。例如，記憶體控制器13_1接收寫入請求訊號WRQ1的話，會對記憶體M1的記憶區域之中，由寫入請求訊號WRQ1所包含的位址資訊所指定的位址之記憶區域，寫入資料D1。又，記憶體控制器13_2接收寫入請求訊號WRQ2的話，會對記憶體M2的記憶區域之中，由寫入請求訊號WRQ2所包含的位址資訊所指定的位址之記憶區域，寫入資料D1的錯誤檢測碼C1。
(半導體裝置1a的資料寫入動作)
然後，利用圖3，說明圖2所示的半導體裝置1a之資料寫入動作。圖3為表示半導體裝置1a的資料寫入動作之流程圖。
首先，藉由主電路12，而產生寫入用的資料D1及寫入請求訊號WRQ1，再供給到匯流排B1(步驟S101)。
之後，藉由位址調整部111，而執行寫入請求訊號WRQ1所包含的位址資訊之位元寬度的調整。之後，藉由ECC調整部112，而產生對應到寫入請求訊號WRQ1的寫入請求訊號WRQ2(步驟S102)，同時產生資料D1的錯誤檢測碼C1(步驟S103)。
之後，藉由請求路由電路113，例如，資料D1及寫入請求訊號WRQ1被分配到記憶體控制器13_1，錯誤檢測碼C1及寫入請求訊號WRQ2被分配到記憶體控制器13_2(步驟S104)。
記憶體控制器13_1接收寫入請求訊號WRQ1的話，對記憶體M1的記憶區域之中，由寫入請求訊號WRQ1所包含的位址資訊所指定的位址之記憶區域，寫入資料D1(步驟S105)。又，記憶體控制器13_2接收寫入請求訊號WRQ2的話，對記憶體M2的記憶區域之中，由寫入請求訊號WRQ2所包含的位址資訊所指定的位址之記憶區域，寫入資料D1的錯誤檢測碼C1(步驟S106)。
以這種方式，在本實施形態的半導體裝置1及具有半導體裝置1的半導體系統SYS1，被設置在匯流排B1的匯流排控制部11基於從主電路12接收的寫入請求訊號WRQ1，而產生與寫入請求訊號WRQ1不同的寫入請求訊號WRQ2。然後，匯流排控制部11對記憶體控制器13_1傳送寫入請求訊號WRQ1，對記憶體M1寫入資料D1，同時對記憶體控制器13_2經由與寫入請求訊號WRQ1不同的訊號路徑而傳送寫入請求訊號WRQ2，再對記憶體M2寫入資料D1的錯誤檢測碼C1。
也就是說，在本實施形態的半導體裝置1及具有半導體裝置1的半導體系統SYS1，與專利文獻1的構成之情況不同，在CPU與記憶體控制器之間所設置的匯流排B1、及記憶體控制器13_1、13_2之間的記憶體存取之路徑不同。藉此，當從匯流排B1經由記憶體控制器13_1傳送到記憶體M1的位址訊號、及從匯流排B1經由記憶體控制器13_2傳送到記憶體M2的位址訊號之任一者發生位元錯誤時，由於讀取的資料及錯誤檢測碼之組合不同，故在ECC檢查中可正確檢測錯誤。藉此，本實施形態的半導體裝置1及具有半導體裝置1的半導體系統SYS1可提升可靠性。
(在半導體裝置1所設置的資料讀取用電路部分之第1具體構成例)
圖4為表示在半導體裝置1a所設置的資料讀取用電路部分之第1具體構成例的方塊圖。尚且，圖4除了表示半導體裝置1a，還表示記憶體M1～M4。
如圖4所示，半導體裝置1a作為資料讀取用的電路部分具備：主電路12；匯流排控制部11，其被設置在匯流排B1；及記憶體控制器13_1～13_4。匯流排控制部11具備：位址調整部115；ECC調整部116；請求路由電路117；應答路由電路118；及記憶部119。尚且，針對位址調整部、ECC調整部、請求路由電路、及應答路由電路分別用於資料讀取與資料寫入而個別設置的情況予以說明，但也可共用。
主電路12例如產生要求資料D1的讀取之請求訊號(以下，稱為讀取請求訊號)RRQ1，再對匯流排B1輸出。尚且，讀取請求訊號RRQ1包含ID、位址資訊等。
位址調整部115具有位址轉換電路1151。位址轉換電路1151將來自主電路12的讀取請求訊號RRQ1所包含的位址資訊之位元寬度變更成符合記憶體M1～M4的規格之位元寬度。
ECC調整部116基於從主電路12輸出的讀取請求訊號RRQ1，而產生對應到讀取的資料D1之錯誤檢測碼C1用的讀取請求訊號RRQ2。
具體而言，ECC調整部116具有複製電路1161及ECC請求產生電路1162。複製電路1161複製讀取請求訊號RRQ1。ECC請求產生電路1162基於由複製電路1161所複製的讀取請求訊號RRQ1，而產生與該讀取請求訊號RRQ1不同的錯誤檢測碼C1用之讀取請求訊號RRQ2，再經由與讀取請求訊號RRQ1不同的訊號路徑予以輸出。在本實施形態，由於資料D1被讀取的記憶體、及錯誤檢測碼C1被讀取的記憶體不同，故各個位址資訊可顯示相同的值。又，ECC請求產生電路1162將與被賦予到讀取請求訊號RRQ1的ID建立關聯的其他ID，賦予到讀取請求訊號RRQ2。藉此，可使讀取的資料D1及其錯誤檢測碼C1的組合一致。
請求路由電路117將來自主電路12及ECC調整部116的多個請求分配到4個記憶體控制器13_1～13_4的任一者。例如，請求路由電路117將讀取請求訊號RRQ1分配到記憶體控制器13_1，並且將讀取請求訊號RRQ2分配到記憶體控制器13_2。
記憶體控制器13_1～13_4分別對記憶體M1～M4執行存取。例如，記憶體控制器13_1接收讀取請求訊號RRQ1的話，讀取在記憶體M1的記憶區域之中，由讀取請求訊號RRQ1所包含的位址資訊所指定的位址之記憶區域所記憶的資料D1。又，記憶體控制器13_2接收讀取請求訊號RRQ2的話，讀取在記憶體M2的記憶區域之中，由讀取請求訊號RRQ2所包含的位址資訊所指定的位址之記憶區域所記憶的資料D1之錯誤檢測碼C1。
應答路由電路118為依序選擇從記憶體M1～M4讀取的多個資料再傳回主電路12的電路。
其中，應答路由電路118具有診斷電路1181，診斷電路1181係使用從記憶體M2讀取的錯誤檢測碼C1，而執行已讀取的資料D1之錯誤檢測及在可能的情況下執行位元訂正。
尚且，由於資料D1及其錯誤檢測碼C1分別從不同的記憶體M1、M2讀取，故未必要連續讀取。因此，資料D1及其錯誤檢測碼C1之中，先前讀取的其中一筆資料(例如資料D1)及其ID被儲存在記憶部119。之後，具有與記憶部119所記憶的其中一筆資料之ID建立關聯的ID之另一筆資料(例如錯誤檢測碼C1)被讀取的話，診斷電路1181會使用其中的錯誤檢測碼C1，而執行資料D1的錯誤檢測及在可能的情況下執行位元訂正。尚且，記憶部119也可被利用作為對經由匯流排B1或局部匯流排14而連接的其他叢發執行存取時所使用的資料之一次儲存區域。
由診斷電路1181而未檢測錯誤的資料D1或者經訂正的資料D1會依照預定傳回到主電路12。另外，已檢測錯誤但未訂正的資料D1會直接傳回到主電路12，同時錯誤資訊也會被傳回。
(半導體裝置1a的資料讀取動作)
然後，使用圖5，說明圖4所示的半導體裝置1a之資料讀取動作。圖5為表示半導體裝置1a的資料讀取動作之時序圖。
首先，藉由主電路12，而產生讀取請求訊號RRQ1，再供給到匯流排B1(步驟S201)。
之後，藉由位址調整部115，而調整讀取請求訊號RRQ1所包含的位址資訊之位元寬度。之後，藉由ECC調整部116，而產生對應到讀取請求訊號RRQ1的讀取請求訊號RRQ2(步驟S202)。
之後，藉由請求路由電路117，例如讀取請求訊號RRQ1被分配到記憶體控制器13_1，並且讀取請求訊號RRQ2被分配到記憶體控制器13_2(步驟S203)。
記憶體控制器13_1接收讀取請求訊號RRQ1的話，讀取在記憶體M1的記憶區域之中，由讀取請求訊號RRQ1所包含的位址資訊所指定的位址之記憶區域所記憶的資料D1(步驟S204)。又，記憶體控制器13_2接收讀取請求訊號RRQ2的話，讀取在記憶體M2的記憶區域之中，由讀取請求訊號RRQ2所包含的位址資訊所指定的位址之記憶區域所記憶的錯誤檢測碼C1(步驟S205)。
之後，藉由應答路由電路118，而依序選擇從記憶體M1～M4讀取的多個資料再傳回到主電路12。其中，在應答路由電路118所設置的診斷電路1181係使用從記憶體M2讀取的錯誤檢測碼C1，而執行已讀取的資料D1之錯誤檢測及在可能的情況下執行位元訂正(步驟S206)。
藉由診斷電路1181而得到的診斷結果，錯誤未被檢測的資料D1、或者錯誤被檢測但未被訂正的資料D1會依照預定而傳回到主電路12(步驟S207)。另外，錯誤被檢測但未被訂正的資料D1會直接傳回到主電路12，同時也傳回錯誤資訊。
以這種方式，在本實施形態的半導體裝置1及具有半導體裝置之半導體系統SYS1，於匯流排B1所設置的匯流排控制部11基於從主電路12接收的讀取請求訊號RRQ1，而產生與讀取請求訊號RRQ1不同的讀取請求訊號RRQ2。然後，匯流排控制部11對記憶體控制器13_1傳送讀取請求訊號RRQ1，然後讀取在記憶體M1所記憶的資料D1，同時對記憶體控制器13_2經由與讀取請求訊號RRQ1不同的訊號路徑而傳送讀取請求訊號RRQ2，再讀取在記憶體M2所記憶的資料D1之錯誤檢測碼C1。
也就是說，在本實施形態的半導體裝置1及具有半導體裝置1的半導體系統SYS1，與專利文獻1的情況不同，CPU與記憶體控制器之間所設置的匯流排B1、及記憶體控制器13_1、13_2之間的記憶體存取路徑不同。藉此，從匯流排B1經由記憶體控制器13_1而傳送到記憶體M1的位址訊號、及從匯流排B1經由記憶體控制器13_2而傳送到記憶體M2的位址訊號之任一者發生位元錯誤的情況，由於讀取的資料及錯誤檢測碼的組合會不同，故在ECC檢查中可正確檢測錯誤。藉此，本實施形態的半導體裝置1及具有半導體裝置1的半導體系統SYS1可提升可靠性。
尚且，半導體裝置1的具體構成並不限於上述的半導體裝置1a之構成。以下，說明其他的具體構成例。
(在半導體裝置1所設置的資料寫入用電路部分之第2具體構成例)
圖6為表示將在半導體裝置1所設置的資料寫入用電路部分之第2具體構成例作為半導體裝置1b的方塊圖。尚且，圖6除了表示半導體裝置1b，還表示記憶體M1～M4。
圖6所示的半導體裝置1b相較於圖2所示的半導體裝置1a，具備匯流排控制部11b以取代匯流排控制部11。匯流排控制部11b相較於匯流排控制部11，位址調整部111及ECC調整部112的構成不同。
具體而言，位址調整部111b除了具備位址轉換電路1111，更包含位址比較電路(判定電路)1112及記憶部1113。在記憶部1113，記憶多個寫入請求訊號WRQ1之中，對應到錯誤檢測碼C1的產生對象也就是寫入資料D1的寫入請求訊號WRQ1、之位址資訊。位址比較電路1112判定從主電路12輸出的寫入請求訊號WRQ1之位址資訊是否與在記憶部1113所記憶的多個位址資訊之任一者一致。
例如，從主電路12輸出的寫入請求訊號WRQ1之位址資訊與在記憶部1113所記憶的多個位址資訊之任一者一致的情況，位址比較電路1112會判定與該寫入請求訊號WRQ1一起輸出的寫入資料D1為錯誤檢測碼C1的產生對象，而使啟用訊號EN活化。相較之下，從主電路12輸出的寫入請求訊號WRQ1之位址資訊與在記憶部1113所記憶的多個位址資訊之任一者皆不一致的情況，位址比較電路1112會判定與該寫入請求訊號WRQ1一起輸出的寫入資料D1不為錯誤檢測碼C1的產生對象，而使啟用訊號EN去活化(使其不活化)。
在ECC調整部112b，複製電路1121b僅在啟用訊號EN被活化的情況，複製資料D1及寫入請求訊號WRQ1，並且分別輸出到ECC產生電路1122及ECC請求產生電路1123。針對ECC調整部112b的其他構成，由於與ECC調整部112的情況相同，故省略其說明。
針對匯流排控制部11b的資料寫入用電路部分之其他構成，由於與匯流排控制部11的情況相同，故省略其說明。
(半導體裝置1b的資料寫入動作)
然後，使用圖7，說明圖6所示的半導體裝置1b之資料寫入動作。圖7為表示半導體裝置1b的資料寫入動作之流程圖。尚且，以下，主要說明與半導體裝置1a不同的動作。
首先，藉由主電路12，而產生寫入用的資料D1及寫入請求訊號WRQ1，再供給到匯流排B1(步驟S101)。
之後，藉由位址調整部111b，而調整寫入請求訊號WRQ1所包含的位址資訊之位元寬度。又，與該寫入請求訊號WRQ1一起輸出的寫入用之資料D1會被判定是否為錯誤檢測碼C1的產生對象(步驟S111)。
例如，寫入用的資料D1為錯誤檢測碼C1的產生對象之情況(步驟S111的YES)，則與半導體裝置1a的情況相同，產生寫入請求訊號WRQ2(步驟S102)，同時產生資料D1的錯誤檢測碼C1(步驟S103)。之後，也執行與半導體裝置1a的情況相同的資料寫入處理(步驟S104～S106)。
相較之下，寫入用的資料D1不為錯誤檢測碼C1的產生對象之情況(步驟S111的NO)，則不產生寫入請求訊號WRQ2及錯誤檢測碼C1。之後，藉由請求路由電路113，例如資料D1及寫入請求訊號WRQ1被分配到記憶體控制器13_1(步驟S112)。然後，記憶體控制器13_1接收寫入請求訊號WRQ1的話，對記憶體M1的記憶區域之中，由在寫入請求訊號WRQ1所包含的位址資訊所指定的位址之記憶區域，輸入資料D1(步驟S113)。
(在半導體裝置1所設置的資料讀取用電路部分之第2具體構成例)
圖8為表示在半導體裝置1b所設置的資料讀取用電路部分之第2具體構成例的方塊圖。尚且，圖8除了表示半導體裝置1b，還表示記憶體M1～M4。
圖8所示的半導體裝置1b相較於圖4所示的半導體裝置1a，具備匯流排控制部11b以取代匯流排控制部11。匯流排控制部11b相較於匯流排控制部11，位址調整部115及ECC調整部116的構成不同。
具體而言，位址調整部115b除了具備位址轉換電路1151，更包含位址比較電路1152及記憶部1153。在記憶部1153，記憶多個讀取請求訊號RRQ1之中，對應到錯誤檢測碼C1的產生對象也就是資料D1的讀取請求訊號RRQ1之位址資訊(與記憶部1113的記憶內容同等)。位址比較電路1152判定從主電路12輸出的讀取請求訊號RRQ1之位址資訊是否與在記憶部1153所記憶的多個位址資訊之任一者一致。
例如，從主電路12輸出的讀取請求訊號RRQ1之位址資訊與在記憶部1153所記憶的多個位址資訊之任一者一致的情況，位址比較電路1152會判定由該讀取請求訊號RRQ1所讀取的預定之資料D1為錯誤檢測碼C1的產生對象，而使啟用訊號EN活化。相較之下，從主電路12輸出的讀取請求訊號RRQ1之位址資訊與在記憶部1153所記憶的多個位址資訊之任一者不一致的情況，位址比較電路1152會判定由該讀取請求訊號RRQ1所讀取的預定之資料D1不為錯誤檢測碼C1的產生對象，而使啟用訊號EN去活化(使其不活化)。
在ECC調整部116b，複製電路1161b僅在啟用訊號EN被活化的情況，複製讀取請求訊號RRQ1，再對ECC請求產生電路1162輸出。ECC請求產生電路1162基於讀取請求訊號RRQ1，而產生錯誤檢測碼C1讀取用的讀取請求訊號RRQ2，再經由與讀取請求訊號RRQ1不同的訊號路徑而輸出。尚且，被賦予到讀取請求訊號RRQ1、RRQ2的ID之資訊被傳送到診斷電路1181。然後，診斷電路1181僅對具有這些ID的讀取資料D1執行診斷(ECC檢查)。針對ECC調整部116b的其他構成，由於與ECC調整部116的情況相同，故省略其說明。
針對匯流排控制部11b的資料讀取用電路部分之其他構成，由於與匯流排控制部11的情況相同，故省略其說明。
(半導體裝置1b的資料讀取動作)
然後，使用圖9，說明圖8所示的半導體裝置1b之資料讀取動作。圖9為表示半導體裝置1b的資料讀取動作之流程圖。尚且，以下，主要說明與半導體裝置1a不同的動作。
首先，藉由主電路12，而產生讀取請求訊號RRQ1，再供給到匯流排B1(步驟S201)。
之後，藉由位址調整部115b，而調整在讀取請求訊號RRQ1所包含的位址資訊之位元寬度。又，由該讀取請求訊號RRQ1所讀取的預定之資料D1被判定是否為錯誤檢測碼C1的產生對象(步驟S211)。
例如，讀取的預定之資料D1為錯誤檢測碼C1的產生對象之情況(步驟S211的YES)，則與半導體裝置1a的情況相同，產生讀取請求訊號RRQ2(步驟S202)。之後，也執行與半導體裝置1a的情況相同的資料讀取處理(步驟S203～S207)。
相較之下，讀取的預定之資料D1不為錯誤檢測碼C1的產生對象之情況(步驟S211的NO)，不產生讀取請求訊號RRQ2。之後，藉由請求路由電路117，例如讀取請求訊號RRQ1被分配到記憶體控制器13_1(步驟S212)。然後，記憶體控制器13_1接受讀取請求訊號RRQ1的話，讀取在記憶體M1的記憶區域之中，由讀取請求訊號RRQ1所包含的位址資訊所指定的位址之記憶區域所記憶的資料D1(步驟S213)。
之後，藉由應答路由電路118，而依序選擇從記憶體M1～M4讀取的多個資料再傳回主電路12。尚且，由於已讀取的資料D1不為錯誤檢測碼C1的產生對象，故不由診斷電路1181執行錯誤檢測，而是直接傳回到主電路12(步驟S213)。
以這種方式，半導體裝置1b可達到與半導體裝置1a的情況同等程度的效果。進一步，半導體裝置1b可從多個寫入資料D1之中選擇錯誤檢測碼C1的產生對象(也就是錯誤檢測對象)。
(在半導體裝置1所設置的資料寫入用電路部分之第3具體構成例)
圖10為表示將在半導體裝置1所設置的資料寫入用電路部分之第3具體構成例作為半導體裝置1c的方塊圖。尚且，圖10除了表示半導體裝置1c，還表示記憶體M1～M4。
其中，在半導體裝置1c，就匯流排B1，採用依據AXI通訊協定的匯流排(AXI匯流排)。因此，半導體裝置1c在從主電路12傳送寫入請求訊號WRQ1的情況，對記憶體M1等寫入資料D1之後，必須將表示寫入的應答訊號(以下，稱為寫入應答訊號)傳回到主電路12。
然而，若僅單純追加傳回寫入應答訊號的功能，則會對1個寫入請求訊號WRQ1，傳回表示對記憶體M1等寫入資料D1的寫入應答訊號WRS1、及表示對記憶體M2等寫入資料D1的錯誤檢測碼C1的寫入應答訊號WRS2之兩者。
於是，在本實施形態，僅傳回表示對記憶體M1等寫入資料D1的寫入應答訊號WRS1、及表示對記憶體M2等寫入資料D1的錯誤檢測碼C1之寫入應答訊號WRS2之中的寫入應答訊號WRS1。
具體而言，圖10所示的半導體裝置1c相較於圖2所示的半導體裝置1a，具備匯流排控制部11c以取代匯流排控制部11。匯流排控制部11c相較於匯流排控制部11，具備ECC調整部112c以取代ECC調整部112，同時更包含應答路由電路114。
應答路由電路114接收表示從記憶體控制器13_1～13_4的各者對記憶體M1～M4寫入所期望的資料之多個寫入應答訊號的話，會將其依序傳送到應答控制電路1124。應答控制電路1124例如會選擇表示對記憶體M1寫入資料D1的寫入應答訊號WRS1、及表示對記憶體M2寫入資料D1的錯誤檢測碼C1之寫入應答訊號WRS2之中、任一方的應答訊號(在此為寫入應答訊號WRS1)，然後將其傳送到主電路12。
藉此，主電路12依照AXI通訊協定，可針對1個寫入請求訊號WRQ1的傳送，而接收1個寫入應答訊號WRS1。
針對匯流排控制部11c的資料寫入用電路部分之其他構成，由於與匯流排控制部11的情況相同，故省略其說明。
(在半導體裝置1所設置的資料讀取用電路部分之第3具體構成例)
圖11為表示在半導體裝置1c所設置的資料讀取用電路部分之第3具體構成例的方塊圖。尚且，圖11除了表示半導體裝置1c，還表示記憶體M1～M4。
其中，在半導體裝置1c，就匯流排B1，採用依據AXI通訊協定的匯流排(AXI匯流排)。因此，半導體裝置1c在從主電路12傳送讀取請求訊號RRQ1的情況，從記憶體M1等讀取資料D1之後，必須將表示寫入的應答訊號(以下，稱為讀取應答訊號)傳送到主電路12。
然而，若僅單純追加傳回寫入應答訊號的功能，則會對1個讀取請求訊號RRQ1，傳回表示讀取對在記憶體M1等所記憶的資料D1之讀取應答訊號RRS1、及表示讀取在記憶體M2等所記憶的資料D1之錯誤檢測碼C1之讀取應答訊號RRS2這兩者。
於是，在本實施形態，僅傳回表示從記憶體M1等讀取資料D1之讀取應答訊號RRS1、及表示從記憶體M2等讀取資料D1的錯誤檢測碼C1之讀取應答訊號RRS2之中的讀取應答訊號RRS1。
具體而言，圖11所示的半導體裝置1c相較於圖4所示的半導體裝置1a，具備匯流排控制部11c以取代匯流排控制部11。匯流排控制部11c相較於匯流排控制部11，應答路由電路118的構成不同。
應答路由電路118c除了診斷電路1181，更包含應答控制電路1182。應答控制電路1182例如僅選擇表示從記憶體M1等讀取資料D1的讀取應答訊號RRS1、及表示從記憶體M2等讀取資料D1的錯誤檢測碼C1之讀取應答訊號RRS2之中，任一者的應答訊號(在此為讀取應答訊號RRS1)，再傳回到主電路12。
藉此，主電路12依照AXI通訊協定，可針對1個讀取請求訊號RRQ1的傳送，而接收1個讀取應答訊號RRS1。
針對匯流排控制部11c的資料讀取用電路部分之其他構成，由於與匯流排控制部11的情況相同，故省略其說明。
＜實施形態2＞
圖12為表示實施形態2的半導體裝置2及具有半導體裝置2的半導體系統SYS2之構成例的方塊圖。在半導體系統SYS1，設置多個記憶體M1～M4，相較之下，在半導體系統SYS2，僅設置單個記憶體M1。以下，將具體說明。
如圖12所示，半導體系統SYS2具備：1個記憶體M1；半導體裝置2，其對記憶體M1執行存取。半導體裝置2具備：CPU22_1、DMAC22_2、及顯示器22_3等主電路(以下，僅稱為主電路22)；匯流排B2；局部匯流排24；及記憶體控制器(MEMC)23。在匯流排B2，設置匯流排控制部21。
尚且，半導體裝置2的CPU22_1、DMAC22_2、顯示器22_3、匯流排B2、局部匯流排24及記憶體控制器23分別對應到半導體裝置1的CPU12_1、DMAC12_2、顯示器12_3、匯流排B1、局部匯流排14及記憶體控制器13_1。
(在半導體裝置2所設置的資料寫入用電路部分之具體構成例)
圖13為表示將在半導體裝置2所設置的資料寫入用電路部分之具體構成例作為半導體裝置2a的方塊圖。尚且，圖13除了半導體裝置2a，還表示記憶體M1。
如圖13所示，半導體裝置2a係作為資料寫入用的電路部分而具備：主電路22；匯流排控制部21，其被設置在匯流排B2；及記憶體控制器23。匯流排控制部21具備：位址調整部211；ECC調整部212；請求路由電路213；及應答路由電路214。又，位址調整部211具有：位址轉換電路2111。ECC調整部212具有：複製電路2121；ECC產生電路2122；ECC請求產生電路2123；及應答控制電路2124。
尚且，位址調整部211、ECC調整部212、請求路由電路213、及應答路由電路214分別對應到位址調整部111、ECC調整部112、請求路由電路113、及應答路由電路114。又，位址轉換電路2111、複製電路2121、ECC產生電路2122、ECC請求產生電路2123、及應答控制電路2124分別對應到位址轉換電路1111、複製電路1121、ECC產生電路1122、ECC請求產生電路1123、及應答控制電路1124。
其中，資料D1及其錯誤檢測碼C1皆被寫入到共用的記憶體M1，故在由ECC請求產生電路2123所產生的寫入請求訊號WRQ2所包含的位址資訊會表示與在由主電路22所產生的寫入請求訊號WRQ1所包含的位址資訊不同之值。例如，在寫入請求訊號WRQ2所包含的位址資訊之下位位元的值表示在寫入請求訊號WRQ1所包含的位址資訊之下位位元的值之反轉值。
又，請求路由電路213會對記憶體控制器23逐次分配寫入請求訊號WRQ1、WRQ2。藉此，記憶體控制器23例如對記憶體M1的記憶區域之中、基於寫入請求訊號WRQ1而指定的位址之記憶區域，寫入資料D1，之後，對基於寫入請求訊號WRQ2而指定的位址之記憶區域，寫入資料D1的錯誤檢測碼C1。
針對匯流排控制部21的資料寫入用電路部分之其他構成及動作，由於與匯流排控制部11c的情況相同，故省略其說明。
以這種方式，在本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2，在匯流排B2所設置的匯流排控制部21基於從主電路22接收的寫入請求訊號WRQ1，而產生包含與寫入請求訊號WRQ1所包含的位址資訊不同的位址資訊之寫入請求訊號WRQ2。然後，匯流排控制部21例如對記憶體控制器23傳送寫入請求訊號WRQ1而使記憶體M1寫入資料D1之後，再對記憶體控制器23傳送寫入請求訊號WRQ2而使記憶體M1寫入資料D1的錯誤檢測碼C1。
也就是說，在本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2，在CPU及記憶體控制器之間所設置的匯流排B2、及記憶體控制器23之間的記憶體存取之路徑相同，但資料寫入用的位址資訊、及錯誤檢測碼寫入用的位址資訊不同。藉此，從匯流排B2經由記憶體控制器23而傳送到記憶體M1的資料D1寫入用之位址訊號、及從匯流排B2經由記憶體控制器23而傳送到記憶體M1的錯誤檢測碼C1寫入用之位址訊號的任一者發生位元錯誤的情況，由於讀取的資料及錯誤檢測碼的組合不同，故在ECC檢查中可正確檢測錯誤。例如，若共通的位址匯流排之1位元發生縮退故障，則在該1位元的位址值在兩位址訊號方面不同的情況，僅其中一個位址訊號發生錯誤。此時，由於讀取的資料及錯誤檢測碼的組合不同，故在ECC檢查中可正確檢測錯誤。藉此，本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2可提升可靠性。
(在半導體裝置2所設置的資料讀取用電路部分之具體構成例)
圖14為表示在半導體裝置2a所設置的資料讀取用電路部分之具體構成例的方塊圖。尚且，圖14除了表示半導體裝置2a，還表示記憶體M1。
如圖14所示，半導體裝置2a係作為資料讀取用的電路部分具備：主電路22；匯流排控制部21，其被設置在匯流排B2；及記憶體控制器23。匯流排控制部21具備：位址調整部215；ECC調整部216；請求路由電路217；應答路由電路218；及記憶部219。又，位址調整部215具有位址轉換電路2151。ECC調整部216具有：複製電路2161；及ECC請求產生電路2162。應答路由電路218具有：診斷電路2181；及應答控制電路2182。
在本實施形態，針對位址調整部、ECC調整部、請求路由電路、及應答路由電路分別用於資料讀取及資料寫入而個別設置的情況予以說明，但也可為共用的情況予以說明。
尚且，位址調整部215、ECC調整部216、請求路由電路217、及應答路由電路218分別對應到位址調整部115、ECC調整部116、請求路由電路117、及應答路由電路118。又，位址轉換電路2151、複製電路2161、ECC請求產生電路2162、診斷電路2181、及應答控制電路2182分別對應到位址轉換電路1151、複製電路1161、ECC請求產生電路1162、診斷電路1181、及應答控制電路1182。
其中，由於資料D1及其錯誤檢測碼C1被寫入到共用的記憶體M1中不同的記憶區域，故在由ECC請求產生電路2162所產生的讀取請求訊號RRQ2所包含的位址資訊表示與在由主電路22所產生的讀取請求訊號RRQ1所包含的位址資訊不同的值。例如，在讀取請求訊號RRQ2所包含的位址資訊之下位位元的值表示在讀取請求訊號RRQ1所包含的位址資訊之下位位元的值之反轉值。
又，請求路由電路217對記憶體控制器23將讀取請求訊號RRQ1、RRQ2依序分配。藉此，記憶體控制器23例如讀取在記憶體M1的記憶區域之中，基於讀取請求訊號RRQ1所指定的位址之記憶區域所記憶的資料D1之後，再讀取在基於讀取請求訊號RRQ2所指定的位址之記憶區域所記憶的資料D1之錯誤檢測碼C1。
此時，記憶體控制器23可連續讀取資料D1及其錯誤檢測碼C1。藉此，可藉由診斷電路2181快速執行錯誤檢測及位元訂正。
針對匯流排控制部21的資料讀取用電路部分之其他構成及動作，由於與匯流排控制部11c的情況相同，故省略其說明。
以這種方式，在本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2，在匯流排B2所設置的匯流排控制部21基於從主電路22接收的讀取請求訊號RRQ1，而產生包含與在讀取請求訊號RRQ1所包含的位址資訊不同的位址資訊的讀取請求訊號RRQ2。然後，匯流排控制部21例如對記憶體控制器23傳送讀取請求訊號RRQ1再讀取在記憶體M1所記憶的資料D1，同時對記憶體控制器23傳送讀取請求訊號RRQ2再讀取在記憶體M1所記憶的資料D1之錯誤檢測碼C1。
也就是說，在本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2，CPU與記憶體控制器之間所設置的匯流排B2、及記憶體控制器23之間的記憶體存取之路徑相同，但資料讀取用的位址資訊、及錯誤檢測碼讀取用的位址資訊不同。藉此，從匯流排B2經由記憶體控制器23而傳送到記憶體M1的資料D1讀取用之位址訊號、及從匯流排B2經由記憶體控制器23傳送到記憶體M1的錯誤檢測碼C1讀取用之位址訊號之任一者發生位元錯誤的情況，由於讀取的資料及錯誤檢測碼之組合不同，故可在ECC檢查中正確檢測錯誤。例如，若共通的位址匯流排之1位元發生縮退故障，則在該1位元的位址值在兩位址訊號方面不同的情況，僅其中一個位址訊號發生錯誤。此時，由於讀取的資料及錯誤檢測碼的組合不同，故在ECC檢查中可正確檢測錯誤。藉此，本實施形態的半導體裝置2及具有半導體裝置2的半導體系統SYS2可提升可靠性。
尚且，在本實施形態，以所有資料D1為錯誤檢測碼C1的產生對象(也就是錯誤檢測對象)的情況為例予以說明，但不限於此。半導體裝置2可如同半導體裝置1b的情況，適當變更成可從多個資料D1中選擇錯誤檢測碼C1的產生對象(也就是錯誤檢測對象)之構成。
＜其他實施形態＞
在上述實施形態1、2，以ECC產生電路1122等對64位元寬度的資料D1產生8位元寬度的錯誤檢測碼C1之情況為例予以說明，但並不限於此。ECC產生電路1122等可適當變更為對任意位元寬度的資料D1產生任意位元寬度的錯誤檢測碼C1之構成。例如，ECC產生電路1122等可適當變更為對8位元寬度的資料D1產生5位元寬度的錯誤檢測碼C1之構成。或者，ECC產生電路1122等可選擇性構成為：對64位元寬度的資料D1產生8位元寬度的錯誤檢測碼C1之第1模式；及對8位元寬度的資料D1產生5位元寬度的錯誤檢測碼C1之第2模式。在第1模式，頻寬及資料量受到抑制，在第2模式，可靠性提升。
又，請求路由電路113等係可構成為：基於存取對象對記憶體M1～Mn(n為自然數)的存取狀況(例如，對各記憶體的存取頻率、各頻道的頻寬使用率)，而可選擇接下來欲存取的記憶體及其記憶區域。例如，請求路由電路113係可構成為：在對於記憶體M1的存取頻率達到設定頻率的情況，將存取對象從記憶體M1變更為例如存取頻率低的記憶體M3。藉此，可防止對特定的記憶體集中存取，而可分散負擔。
進一步，上述實施形態1、2的半導體裝置係還可具備控制電路，其基於從主電路12傳送的請求訊號是否為複製對象，而管理匯流排的存取權。該控制電路係例如在從主電路12傳送的請求訊號為複製對象的情況，將請求訊號2個分量的匯流排之存取權賦予到主電路12，在從主電路12傳送的請求訊號不為複製對象的情況，將請求訊號1個分量的匯流排存取權賦予到主電路12。藉此，例如，在複製對象的請求訊號被發行的情況，即使請求訊號1個分量的匯流排存取權為空閒的狀態，也可不賦予匯流排存取權而使其待機。
以上，基於實施形態具體說明由本發明者完成的發明，但誠然本發明並不限定於已經敘述的實施形態，只要在不脫離其要旨的範圍，即可進行各種變更。
上述實施形態的一部分或全部可如以下的附註般記載，但並不限於以下記載。
(附註1)
一種半導體裝置，具備：
主電路，其輸出要求資料的寫入之第1寫入請求訊號；
匯流排，其接收前述資料及前述第1寫入請求訊號；
匯流排控制部，其被設在前述匯流排，產生前述資料的錯誤檢測碼，並且產生第2寫入請求訊號，其包含的第2位址資訊對應到前述第1寫入請求訊號所包含的第1位址資訊；及
記憶體控制器，其對記憶體的記憶區域之中、由從前述匯流排傳送的前述第1寫入請求訊號所指定的位址之記憶區域執行從前述匯流排傳送的前述資料的寫入，同時對由從前述匯流排傳送的前述第2寫入請求訊號所指定的位址之記憶區域執行從前述匯流排傳送的前述錯誤檢測碼的寫入。
(附註2)
如附註1的半導體裝置，其中
前述主電路更構成為：
輸出要求讀取被寫入到前述記憶體的前述資料之第1讀取請求訊號，
前述匯流排控制部更構成為：
產生第2讀取請求訊號，其包含前述第2位址資訊，該第2位址資訊對應到前述第1讀取請求訊號所包含的前述第1位址資訊，
前述記憶體控制器更構成為：
讀取在前述記憶體的記憶區域之中，由前述匯流排傳送的前述第1讀取請求訊號所指定的位址之記憶區域所記憶的前述資料，同時讀取在由從前述匯流排傳送的前述第2讀取請求訊號所指定的位址之記憶區域所記憶的前述資料之錯誤檢測碼。
(附註3)
如附註1的半導體裝置，其中
前述匯流排控制部具備：
ECC(Error Correcting Code)產生電路，其產生前述資料的錯誤檢測碼。
(附註4)
如附註1的半導體裝置，其中
前述匯流排控制部具備：
ECC(Error Correcting Code)產生電路，其對前述資料，配合模式選擇性輸出第1位元寬度的前述錯誤檢測碼、及與前述第1位元寬度不同的第2位元寬度之前述錯誤檢測碼的任一者。
(附註5)
如附註1的半導體裝置，其中
前述記憶體由第1～第n(n為2以上的整數)記憶體所構成，
前述記憶體控制器由對前述第1～前述第n記憶體的各者執行存取的第1～第n記憶體控制器所構成，
前述匯流排控制部具備：
請求路由電路，其對基於由前述第1～前述第n記憶體控制器存取前述第1～前述第n記憶體的存取狀況而選擇的任一記憶體控制器，分配前述資料及前述第1寫入請求訊號，同時對基於由前述第1～前述第n記憶體控制器存取前述第1～前述第n記憶體的存取狀況而選擇的另一記憶體控制器，分配前述資料及前述第1寫入請求訊號。
(附註6)
如附註2的半導體裝置，其中
前述記憶體由第1～第n(n為2以上的整數)記憶體所構成，
前述記憶體控制器由對前述第1～前述第n記憶體的各者執行存取的第1～第n記憶體控制器所構成，
前述匯流排控制部具備：
請求路由電路，其對基於由前述第1～前述第n記憶體控制器存取前述第1～前述第n記憶體的存取狀況而選擇的任一記憶體控制器，分配前述資料及前述第1讀取請求訊號，同時對基於由前述第1～前述第n記憶體控制器存取前述第1～前述第n記憶體的存取狀況而選擇的另一記憶體控制器，分配前述資料及前述第1讀取請求訊號。
(附註7)
如附註1的半導體裝置，其中
前述匯流排控制部基於從前述主電路傳送的前述第1寫入請求訊號是否為複製對象，而控制對前述主電路賦予的前述匯流排之存取權的個數。
(附註8)
如附註1的半導體裝置，其中
前述匯流排控制部在從前述主電路傳送的前述第1寫入請求訊號為複製對象的情況，對前述主電路賦予請求訊號2個分量的前述匯流排之存取權，
而在從前述主電路傳送的前述第1寫入請求訊號不為複製對象的情況，對前述主電路賦予請求訊號1個分量的前述匯流排之存取權。
(附註9)
如附註2的半導體裝置，其中
前述匯流排控制部基於從前述主電路傳送的前述第1讀取請求訊號是否為複製對象，而控制對前述主電路賦予的前述匯流排之存取權的個數。
(附註10)
如附註2的半導體裝置，其中
前述匯流排控制部在從前述主電路傳送的前述第1讀取請求訊號為複製對象的情況，對前述主電路賦予請求訊號2個分量的前述匯流排之存取權，
而在從前述主電路傳送的前述第1讀取請求訊號不為複製對象的情況，對前述主電路賦予請求訊號1個分量的前述匯流排之存取權。
1、1a、1b、1c‧‧‧半導體裝置
2、2a‧‧‧半導體裝置
11、11b、11c‧‧‧匯流排控制部
12‧‧‧主電路
12_1、22_1‧‧‧CPU
12_2、22_2‧‧‧DMAC
12_3、22_3‧‧‧顯示器
13‧‧‧記憶體控制器
13-1～13-4‧‧‧記憶體控制器
14‧‧‧局部匯流排
21‧‧‧匯流排控制部
22‧‧‧主電路
23‧‧‧記憶體控制器
24‧‧‧局部匯流排
111、111b‧‧‧位址調整部
112、112b、112c‧‧‧ECC調整部
113‧‧‧請求路由電路
114‧‧‧應答路由電路
115、115b‧‧‧位址調整部
116、116b‧‧‧ECC調整部
117‧‧‧請求路由電路
118、118c‧‧‧應答路由電路
119‧‧‧記憶部
211‧‧‧位址調整部
212‧‧‧ECC調整部
213‧‧‧請求路由電路
214‧‧‧請求路由電路
215‧‧‧位址調整部
216‧‧‧ECC調整部
217‧‧‧請求路由電路
218‧‧‧應答路由電路
219‧‧‧記憶部
1111‧‧‧位址轉換電路
1112‧‧‧位址比較電路
1113‧‧‧記憶部
1121、1121b‧‧‧複製電路
1122‧‧‧ECC產生電路
1123‧‧‧ECC請求產生電路
1124‧‧‧應答控制電路
1151‧‧‧位址轉換電路
1152‧‧‧位址比較電路
1153‧‧‧記憶部
1161、1161b‧‧‧複製電路
1162‧‧‧ECC請求產生電路
1181‧‧‧診斷電路
1182‧‧‧應答控制電路
2111‧‧‧位址轉換電路
2121‧‧‧複製電路
2122‧‧‧ECC產生電路
2123‧‧‧ECC請求產生電路
2124‧‧‧應答控制電路
2151‧‧‧位址轉換電路
2161‧‧‧複製電路
2162‧‧‧ECC請求產生電路
2181‧‧‧診斷電路
2182‧‧‧應答控制電路
B1、B2‧‧‧匯流排
C1‧‧‧錯誤檢測碼
D1‧‧‧寫入用的資料
M1、M2、M3、M4‧‧‧記憶體
SYS1‧‧‧半導體系統
SYS2‧‧‧半導體系統
WRQ1、WRQ2‧‧‧寫入請求訊號
【圖1】圖1為表示實施形態1的半導體系統之構成例的方塊圖。
【圖2】圖2為表示在圖1所示的半導體裝置所設置的資料寫入用電路部分之第1具體構成例之方塊圖。
【圖3】圖3為表示圖2所示的半導體裝置之寫入動作的流程圖。
【圖4】圖4為表示在圖1所示的半導體裝置所設置的資料讀取用電路部分之第1具體構成例之方塊圖。
【圖5】圖5為表示圖4所示的半導體裝置之讀取動作的流程圖。
【圖6】圖6為表示在圖1所示的半導體裝置之資料寫入用電路部分的第2具體構成例之方塊圖。
【圖7】圖7為表示圖6所示的半導體裝置之寫入動作的流程圖。
【圖8】圖8為表示在圖1所示的半導體裝置所設置的資料讀取用電路部分之第2具體構成例的方塊圖。
【圖9】圖9為表示圖8所示的半導體裝置之讀取動作的流程圖。
【圖10】圖10為表示在圖1所示的半導體裝置所設置的資料寫入用電路部分之第3具體構成例的方塊圖。
【圖11】圖11為表示在圖1所示的半導體裝置所設置的資料讀取用電路部分之第3具體構成例之方塊圖。
【圖12】圖12為表示實施形態2相關的半導體系統之構成例的方塊圖。
【圖13】圖13為表示在圖12所示的半導體裝置所設置的資料寫入用電路部分之第1具體構成例之方塊圖。
【圖14】圖14為表示在圖12所示的半導體裝置所設置的資料讀取用電路部分之第1具體構成例之方塊圖。

Claims (19)

  1. 一種半導體裝置，具備： 主電路，其輸出要求資料的寫入之第1寫入請求訊號； 匯流排，其接收該資料及該第1寫入請求訊號； 匯流排控制部，其被設在該匯流排，產生該資料的錯誤檢測碼，並產生第2寫入請求訊號，該第2寫入請求訊號包含與該第1寫入請求訊號所包含的第1位址資訊相對應的第2位址資訊；及 記憶體控制器，其對於記憶體的記憶區域之中、由從該匯流排傳送的該第1寫入請求訊號所指定的位址之記憶區域執行從該匯流排傳送的該資料的寫入，並且對於由從該匯流排傳送的該第2寫入請求訊號所指定的位址之記憶區域執行從該匯流排傳送的該錯誤檢測碼的寫入。
  2. 如請求項1的半導體裝置，其中 該匯流排控制部具備： 請求訊號產生電路，其產生該第2寫入請求訊號，該第2寫入請求訊號包含與在該第1寫入請求訊號所包含的該第1位址資訊不同的該第2位址資訊；及 請求路由電路，對該記憶體控制器，傳送該資料與該第1寫入請求訊號、以及該錯誤檢測碼與該第2寫入請求訊號之其中任一組合之後，再傳送另一組合， 該記憶體控制器構成為： 對該記憶體的記憶區域之中，由該第1寫入請求訊號所指定的位址之記憶區域，執行該資料的寫入，同時對由該第2寫入請求訊號所指定之、與該第1寫入請求訊號不同的位址之記憶區域，執行該錯誤檢測碼的寫入。
  3. 如請求項1的半導體裝置，其中 該記憶體包含：第1記憶體；及第2記憶體： 該記憶體控制器包含：第1記憶體控制器，其對該第1記憶體執行存取；及第2記憶體控制器，其對該第2記憶體執行存取， 該匯流排控制部包含： 請求訊號產生電路，其產生該第2寫入請求訊號，並經由與該第1寫入請求訊號不同的訊號路徑而予以輸出；及 請求路由電路，其將該資料與該第1寫入請求訊號、以及該錯誤檢測碼與該第2寫入請求訊號其中之任一組合分配到該第1記憶體控制器，再將另一組合分配到該第2記憶體控制器， 該第1記憶體控制器構成為： 對該第1記憶體的記憶區域之中，由該第1與該第2寫入請求訊號之其中一者所指定的位址之記憶區域，執行該資料與該錯誤檢測碼之其中一者的寫入， 該第2記憶體控制器構成為： 對該第2記憶體的記憶區域之中，由該第1與該第2寫入請求訊號之其中另一者所指定的位址之記憶區域，執行該資料與該錯誤檢測碼之其中另一者的寫入。
  4. 如請求項1的半導體裝置，其中 該匯流排控制部更包含：判定電路，其判定由該第1寫入請求訊號所要求寫入的該資料是否為錯誤檢測碼的產生對象， 該匯流排控制部係僅在由該判定電路判定該資料為錯誤檢測碼的產生對象之情況，產生該資料的錯誤檢測碼，並且產生對應到該第1寫入請求訊號的該第2寫入請求訊號。
  5. 如請求項1的半導體裝置，其中 該匯流排控制部更包含： 應答控制電路，其將表示已經對該記憶體寫入該資料之作業的第1寫入應答訊號、及表示已經將該記憶體寫入該資料的錯誤檢測碼之作業的第2寫入應答訊號之其中的僅只任一寫入應答訊號，對於該主電路輸出。
  6. 如請求項5的半導體裝置，其中 該匯流排為依據AXI通訊協定的匯流排。
  7. 如請求項1的半導體裝置，其中 該主電路更構成為：輸出要求將被寫入到該記憶體的該資料執行讀取的第1讀取請求訊號， 該匯流排控制部更構成為：產生第2讀取請求訊號，該第2讀取請求訊號包含對應到該第1讀取請求訊號所包含的該第1位址資訊之該第2位址資訊， 該記憶體控制器更構成為：對該記憶體的記憶區域之中、由從該匯流排傳送的該第1讀取請求訊號所指定的位址之記憶區域所記憶的該資料執行讀取，同時對從該匯流排傳送的該第2讀取請求訊號所指定的位址之記憶區域所記憶的該資料之錯誤檢測碼執行讀取。
  8. 如請求項7的半導體裝置，其中 該匯流排控制部具備： 請求訊號產生電路，其產生該第2寫入請求訊號，該第2寫入請求訊號包含與在該第1讀取請求訊號所包含的該第1位址資訊不同之第2位址資訊；及 請求路由電路，其對該記憶體控制器，傳送該第1與該第2讀取請求訊號的其中任一者之後，再傳送其中另一者， 該記憶體控制器構成為： 對於該記憶體的記憶區域之中、由該第1讀取請求訊號所指定的位址之記憶區域所記憶的該資料執行讀取，同時對於由該第2讀取請求訊號所指定之、與該第1讀取請求訊號不同的位址之記憶區域所記憶的該資料之錯誤檢測碼執行讀取。
  9. 如請求項7的半導體裝置，其中： 該記憶體包含第1記憶體；及第2記憶體： 該記憶體控制器包含：第1記憶體控制器，其對該第1記憶體執行存取；及第2記憶體控制器，其對該第2記憶體執行存取， 該匯流排控制部具備： 請求訊號產生電路，其產生該第2讀取請求訊號，並經由與該第2讀取請求訊號不同的訊號路徑而予以輸出；及 請求路由電路，其將該第1與該第2讀取請求訊號的其中一者分配到該第1記憶體控制器，同時將另一者分配到該第2記憶體控制器， 該第1記憶體控制器構成為： 對該第1記憶體的記憶區域之中，由該第1與該第2讀取請求訊號之其中一者所指定的位址之記憶區域所記憶的該資料執行讀取， 該第2記憶體控制器構成為： 對該第2記憶體的記憶區域之中，由該第1與該第2讀取請求訊號之其中另一者所指定的位址之記憶區域所記憶的該資料之錯誤檢測碼執行讀取。
  10. 如請求項7的半導體裝置，其中： 該匯流排控制部更包含： 判定電路，其判定由該第1讀取請求訊號從該記憶體讀取的該資料是否為錯誤檢測碼的產生對象， 該匯流排控制部係僅在由該判定電路判定該資料為錯誤檢測碼的產生對象之情況，產生對應到該第1讀取請求訊號的該第2讀取請求訊號。
  11. 如請求項7的半導體裝置，其中： 該匯流排控制部更包含： 應答控制電路，其將表示從該記憶體讀取該資料之作業的第1寫入讀取應答訊號、及表示從該記憶體讀取該資料的錯誤檢測碼之作業的第2讀取應答訊號的僅只其中任一讀取應答訊號，對於該主電路傳送。
  12. 如請求項11的半導體裝置，其中 該匯流排為依據AXI通訊協定的匯流排。
  13. 如請求項7的半導體裝置，其中 該匯流排控制部更包含診斷電路，其基於由該第2讀取請求訊號從該記憶體讀取的該錯誤檢測碼，而判定由該第1讀取請求訊號從該記憶體讀取的該資料是否有錯誤。
  14. 一種半導體系統，包含： 如請求項1的半導體裝置；及 該記憶體。
  15. 一種半導體裝置，包含： 主電路，其產生要求將寫入到記憶體的資料予以讀取的第1讀取請求訊號； 匯流排，其接收該第1讀取請求訊號； 匯流排控制部，其被設在該匯流排，產生第2讀取請求訊號，該第2讀取請求訊號包含對應到該第1讀取請求訊號所包含的第1位址資訊的第2位址資訊；及 記憶體控制器，其對該記憶體的記憶區域之中、由從該匯流排傳送的該第1讀取請求訊號所指定的位址之記憶區域所記憶的該資料執行讀取，同時對由從該匯流排傳送的該第2讀取請求訊號所指定的位址之記憶區域所記憶的該資料的錯誤檢測碼執行讀取。
  16. 如請求項15的半導體裝置，其中 該匯流排控制部更包含： 判定電路，其判定由該第1讀取請求訊號從該記憶體讀取的該資料是否為錯誤檢測碼的產生對象， 該匯流排控制部係僅在由該判定電路判定該資料為錯誤檢測碼的產生對象之情況，產生對應到該第1讀取請求訊號的該第2讀取請求訊號。
  17. 如請求項15的半導體裝置，其中 該匯流排控制部更包含： 應答控制電路，其將表示從該記憶體讀取該資料之作業的第1讀取應答訊號、及表示從該記憶體讀取該資料的錯誤檢測碼之作業的第2讀取應答訊號之中的僅只任一讀取應答訊號，對該主電路傳送。
  18. 如請求項17的半導體裝置，其中 該匯流排為依據AXI通訊協定的匯流排。
  19. 如請求項15的半導體裝置，其中 該匯流排控制部更包含診斷電路，其基於由該第2讀取請求訊號從該記憶體讀取的該錯誤檢測碼，而判定由該第1讀取請求訊號從該記憶體讀取的該資料是否有錯誤。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3100347B1 (fr) 2019-09-04 2022-07-22 St Microelectronics Rousset Détection d'erreurs
FR3100346B1 (fr) 2019-09-04 2022-07-15 St Microelectronics Rousset Détection d'erreurs
US11726864B2 (en) * 2020-03-17 2023-08-15 Renesas Electronics Corporation Data processing device and data processing method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333274A (en) * 1991-10-15 1994-07-26 International Business Machines Corp. Error detection and recovery in a DMA controller
US7035958B2 (en) * 2002-10-03 2006-04-25 International Business Machines Corporation Re-ordering a first request within a FIFO request queue to a different queue position when the first request receives a retry response from the target
JP4852315B2 (ja) * 2006-02-03 2012-01-11 株式会社日立製作所 データ信頼性向上方法及びその方法を用いた情報処理装置
US8352805B2 (en) * 2006-05-18 2013-01-08 Rambus Inc. Memory error detection
JP4864762B2 (ja) 2007-02-19 2012-02-01 株式会社東芝 半導体記憶装置
JP5087970B2 (ja) 2007-03-30 2012-12-05 横河電機株式会社 情報処理装置および情報処理方法
US8266386B2 (en) * 2007-10-30 2012-09-11 International Business Machines Corporation Structure for maintaining memory data integrity in a processor integrated circuit using cache coherency protocols
US8977790B2 (en) * 2008-02-15 2015-03-10 Freescale Semiconductor, Inc. Peripheral module register access methods and apparatus
US8438344B2 (en) * 2010-03-12 2013-05-07 Texas Instruments Incorporated Low overhead and timing improved architecture for performing error checking and correction for memories and buses in system-on-chips, and other circuits, systems and processes
TWI498731B (zh) * 2010-03-17 2015-09-01 Phison Electronics Corp 非揮發性記憶體儲存系統
US9323608B2 (en) * 2012-06-07 2016-04-26 Micron Technology, Inc. Integrity of a data bus
US10282269B2 (en) * 2013-12-18 2019-05-07 Qorvo Us, Inc. Read technique for a bus interface system
US9436546B2 (en) * 2014-04-22 2016-09-06 Freescale Semiconductor, Inc. Apparatus for error detection in memory devices
US20160125960A1 (en) * 2014-10-30 2016-05-05 Sandisk Technologies Inc. System and method for write abort detection
JP2016162466A (ja) * 2015-02-26 2016-09-05 株式会社東芝 半導体記憶装置及びメモリシステム
US9632869B1 (en) 2015-09-08 2017-04-25 Xilinx, Inc. Error correction for interconnect circuits
EP3358468B1 (en) * 2015-10-01 2020-12-09 Renesas Electronics Corporation Semiconductor device
TWI551991B (zh) * 2015-11-20 2016-10-01 群聯電子股份有限公司 記憶體管理方法與系統及其記憶體儲存裝置
JP6605359B2 (ja) 2016-03-02 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置及びメモリアクセス制御方法

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US20210133020A1 (en) 2021-05-06
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