CN102341865A - Nand闪存装置的编程方法 - Google Patents

Nand闪存装置的编程方法 Download PDF

Info

Publication number
CN102341865A
CN102341865A CN2009801577333A CN200980157733A CN102341865A CN 102341865 A CN102341865 A CN 102341865A CN 2009801577333 A CN2009801577333 A CN 2009801577333A CN 200980157733 A CN200980157733 A CN 200980157733A CN 102341865 A CN102341865 A CN 102341865A
Authority
CN
China
Prior art keywords
voltage
flash memory
nand flash
word line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801577333A
Other languages
English (en)
Other versions
CN102341865B (zh
Inventor
三井田高
白田理一郎
荒川秀贵
杨青松
林宗霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lijing Jicheng Electronic Manufacturing Co Ltd
Powerchip Corp
Original Assignee
Powerchip Corp
Powerflash Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Corp, Powerflash Technology Corp filed Critical Powerchip Corp
Publication of CN102341865A publication Critical patent/CN102341865A/zh
Application granted granted Critical
Publication of CN102341865B publication Critical patent/CN102341865B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种NAND闪存装置的编程方法，利用自升压方案来减少在禁止编程存储单元串的沟道中的过量的电子，这些电子会引起编程干扰。在对沟道升压之前，可以施加负电压到连接禁止编程存储单元串的字线，来启动上述的减少步骤，并且可以产生高的编程抗干扰性。另外，列译码器可以实现编程操作，并且文件系统以上述的编程方案为基础而实现增进文件管理的效能。

Description

NAND闪存装置的编程方法
技术领域
本发明涉及一种具有NAND闪存阵列的NAND闪存装置的编程(program)方法，并且涉及具有NAND闪存阵列的NAND闪存装置。
背景技术
各种NAND闪存，像是数字相机的记忆卡、MP播放器的内存、以及通用串行总线(USB)的存储装置等，已经被发展为高密度存储的应用。特别是，NAND闪存的市场也延伸到移动电话系统和个人数字助理(PDA)，并显示出快速成长的趋势。另外，NAND闪存的应用也延伸到个人计算机的存储，像是固态硬盘(以下称为SSD，为常规硬盘的替换产品)，并且未来对于NAND闪存来说，还有许多可预期的市场领域。然而，随着在半导体内存中微细图案的缩放技术的发展，NAND闪存目前面临着许多实体上的限制，就存储单元的可操作度而言，特别是由于较窄的阈值电压(threshold voltage)的范围，对于多阶存储单元(multi-level cell，MLC)是严重的问题。以下将MOS晶体管的阈值电压以Vth来表示。
在数据可靠度下，在追求高密度存储和高效能对于NAND闪存来说，编程干扰(program disturb)是其中关键的问题，而相邻浮置栅极之间电容的耦合影响也非常关键。这些因素不但会让Vth的分布变广，并且对于MLC的操作的Vth窗口来说也会被降低。对于单阶存储单元(single level cell，SLC)来说，上述的编程干扰也会导致在页面中进行多次覆写操作，或是从源极线SL侧到位线BL侧的非顺序数据编程发生失败。
引用列表：
专利文献(PTL)
PTL 1：US 5677873
PTL 2：JP-2002-063795
PTL 3：JP-10-003794
PTL 4：JP-10-275484
PTL 5：JP-6-244386
PTL 6：US 6621735
PTL 7：US 6912157
PTL 8：US 7085162
PTL 9：US 7286402
PTL 10：US 5659505
PTL 11：US 5745417
PTL 12：US 5898606
非专利文献(NPL)
NPL 1：R.Bez等人发表“Introduction to Flash Memory”，Proceedingof IEEE，Vol.91，No.4，pp.489-501，April 2003
NPL 2：T.Kobayashi等人发表“A Giga-Scale Assist-Gate(AG)-AND-Type Flash Memory Cell with 20-MB/s Programming Throughput forContent-Downloading Applications”，IEEE Technical Digest of IEDM2001，pp.29-32，December 2001
NPL 3：S.Kobayashi等人发表“Memory Array Architecture andDecoding Scheme for 3V Only Sector Erasable DINOR Flash Memory”，IEEE Journal of Solid state Circuit，Vol.29，No.4，pp.454-460，April1994
在PTL 1中揭露了一种自升压操作的技术，已经被发展并应用于避免编程干扰，并且增进所有被禁止编程(program inhibit)的存储单元的抗干扰性。然而，由于表面沟道电位的下降而导致氧化物上的过量电场增强，会使得不需要的编程经常发生在被选择的字线WL下被禁止编程的存储单元上，因此PTL 1的作法并无法完全避免上述的编程干扰。沟道电位的下降是由于NAND闪存单元串(cell string)的沟道表面的电子，进入被禁止编程的存储单元的传输所导致。因此，在编程周期内，施加正极性中间通行电压(Intermediate Pass Voltage，以下简称Vpass)给没有被选择到的字线，而Vpass低于编程电压(program voltage)。然而，由于过高的Vpass并不恰当，其会导致中间通行电压(Vpass)干扰(Disturb)，以下称为Vpass干扰。
常规的编程方式是利用常规的自升压的方法，来避免编程干扰，而此自升压的方法，在以下有详细的叙述。
图4示出现有技术的NAND闪存的常规编程操作的时序图。请参照图4，正电压，例如是5V，被施加在漏极侧选择晶体管的栅极线SGDL，而另外的正电压，例如是2.4V，则被施加在连接至禁止编程的存储单元串的位线BL，以对沟道串区域进行预充电，而在t＜t0(t0＝0)的周期内，沟道电子在基体(body)偏压的条件下会减少。另一方面，位线BL连接至选择的编程存储单元串，其被接地以进行编程的动作。无论是选择位线或是不选择位线，都会将源极侧选择晶体管(以下称为SGSL晶体管)，以及在存储单元串中的P型阱设定为接地，并且源极线(SL)被设定为1.9V。
在t＜t0周期内，所有的字线WL都会被接地，并且施加在栅极线SGDL的电压会变为1.5V，使得栅极线SGDL会从施加至未被选择位线的2.4V的电压中断，以禁止未被选择的存储单元在升压阶段中进行编程，而连接在栅极线SGDL的晶体管(以下称为SGDL晶体管)会在被选择的位线BL接地时导通，以编程被选择的存储单元。在此情形下，所有的在存储单元串上的存储单元都为擦除(erase)状态，而浮置栅极FG会充电至正电压，并且可以形成强反型层来吸引在硅表面上高密度的电子。
请参照图4，当被选择的位线BL被接地来编程相同的存储单元时，未被选择的位线BL会被施加电压V1。另外，源极线SL可以被施加电压V2、被选择的栅极线SGDL可以被施加电压V3、而字线WL和被选择的栅极线SGSL则被接地，以将二者设定施加0V的电压。例如在现有技术的示例中，电压V1可以被设定约为2.4V、电压V2则被设定约为1.9V、而电压V3则被设定约为5V，在存储单元串中的电子会透过SGDL晶体管而被扫入位线BL。接着，栅极线SGDL的偏压会从电压V3变为电压V4，以中断用于在禁止编程存储单元中沟道提升的沟道串电位，此时，在t＜t0的周期内，电压V4可以被设定约为1.5V。
在t＜t0周期内，漏极侧和所选择的SGSL晶体管的连接必须被切断，以避免任何反向的电子流从位线BL或是源极线SL流至存储单元串。因此，即使有些电子透过SGDL晶体管被扫入，然而大量的电子还是平均地被分布在存储单元沟道和源极及漏极区域。
图5是沿现有技术的NAND闪存的禁止编程存储单元串的纵向剖面和水平能带图，显示t＜t0周期内在硅表面的电子密度，而图6则是沿现有技术的NAND闪存的禁止编程存储单元串的垂直能带图，显示t＜t0周期内在现有技术的NAND闪存的存储单元沟道的电子密度。在图5和图6，以及以下的图示中，Ec表示导电能级(conduction level)、Ei表示本征费米能级、而Ev表示价能级(valence level)。如图5和图6所示，高能级电子密度从反型层被引导至存储单元沟道区中。
随后在t1＜t＜t2周期内，所有的字线都被施加Vpass电压脉冲，以提升沟道电位，在此深耗尽层分布在P型阱上，并且空穴则被扫至衬底。此外，轻掺杂源极和漏极中的施主被离子化，并且所有的电子都被移动并聚集在沟道区中，使得表面电位相较于完全耗尽层的情形还低。
图7是沿现有技术的NAND闪存的禁止编程存储单元串的纵向剖面和水平能带图，其显示t1＜t＜t2周期内硅表面的电子密度，而图8是沿现有技术的NAND闪存的禁止编程存储单元串的垂直能带图，其显示t1＜t＜t2周期内在现有技术的NAND闪存的存储单元沟道的电子密度。亦即图7显示在轻掺杂源极和漏极的情况下在硅表面的电子密度和水平能级图，而图8则显示在升压阶段中，例如在Vpass周期内，沿存储单元沟道的垂直能级图，在此，沟道电位动态地转为非热平衡的状态。
在t2＜t＜t3的编程周期内，被选择的字线WL被施加编程脉冲。在整个禁止编程存储单元串中的大部分沟道电子通过漂移和扩散驱动载流子传输，都被横向地传输，并且被聚集进入被选择的字线WL下的存储单元的沟道中，并且使得禁止编程存储单元的表面电位的下降，就如在图9中的具有电子密度的水平能带图所示。图9是沿现有技术的NAND闪存的禁止存储单元串的纵向剖面和水平能带图，其显示t2＜t＜t3周期内硅表面的电子密度。接着，电子会增强横跨在隧穿氧化层的电场，而导致严重的编程干扰，而有非预期的隧穿电流流过。
图10是沿现有技术的NAND闪存的禁止编程存储单元串的垂直能带图，其显示t2＜t＜t3周期内在现有技术的NAND闪存的存储单元沟道的电子密度。亦即，图10所示的垂直能带具有电子密度，并且图10也示出横跨在禁止编程存储单元的隧穿氧化层的高电场。原因是在表面沟道剩余的过量电子被传输并聚集在选择的字线WL下的禁止编程存储单元中。这被考虑为在常规编程方法中，编程(Vprg)干扰问题发生在NAND闪存存储单元串主要的原因。以下将编程干扰以Vprg来表示。
图11是现有技术的基本NAND闪存装置的位线编程方案的电路图。参照图11，从Vpass至存储单元串中的浮置栅极的电场强度(electricstress)所引起的Vpass干扰，以及Vprg干扰会同时地发生，并且会相互影响。只要采用NAND闪存单元串结构，无论是电荷俘获(charge-trapping)型式，像是SONOS(硅-氧-氮-氧-硅)型，或是常规浮置栅极型式的闪存，都会发生Vprg干扰。
另外，在上述专利参考文献PTL 2到12中，都揭露常规的列译码器(Row decoder)，可以在NAND闪存装置在进行编程序列期间，向字线WL供应不同的电压。在编程序列期间，上述的专利文献PTL 2到12，以及非专利参考文献NPL 1到3都揭露了施加负电压到字线WL的方法，其中专利文献PTL 6至9各是专利文献PTL 2的同族申请，而专利文献PTL 10到9则各是专利文献PTL 3的同族申请。
上述的专利文献NPL 1揭露了NOR型的闪存，其采用了沟道热电子(Channel Hot Electron)注入编程，以及FN(Fowler-Nordheim)隧穿擦除。在擦除模式中，所有在被选择的存储单元阵列单元中的字线WL都被设定负电压。上述专利文献PTL 2和3，以及非专利文献NPL 2分别揭露AG-AND型闪存，其中在一个字线WL上的存储单元，可以利用施加负电压到字线WL上的方式而擦除。在上述专利文献PTL 4和非专利文献NPL 3分别揭露DINOR型的闪存，其中只有被选择的字线WL被设定负电压，以编程存储单元。
在这些现有技术中共同的是施加负电压到字线WL上的目的仅仅是为了编程或擦除操作，而且尽管在现有技术中，并未在编程之前使用负电压来减少存储单元沟道区域中电子的操作，但是在编程期间用来加入负电压的周期还是受到限制。
此外，在文件系统中，区段(Sector)的大小是页面按照文件管理的单位分割的大小，变成远小于常规操作系统平台中的页面的大小。由于就基于内存面积的损失的芯片成本优势而论，较大的页面的大小是需要的，因此页面的大小随着较高密度NAND发展而增加。并且，区块(Block)的大小也随着较高密度NAND闪存而增加，因为存储单元串的数目增加(例如从32到64)有利于成本优势。
这是因为如图31A所示，存储单元串中页面与字线相关联的定义。图31A是在部分NAND闪存装置80中的页面3和区块12的电路图，其中页面3是数据的编程和读取的单位，而区块12则是数据擦除的单位，图31B是现有技术的页面的大小相对于设计规则的缩放的趋势图，以及图31C则是现有技术的区块大小相对于设计规则的缩放的趋势图。如图31B和31C所示，虽然擦除操作是按照区块的单位执行，但是在像是区段或页面中，因为二者的大小是小于区块的大小，因此在其中不容易执行更新特定文件。
图32A是现有技术的部分NAND闪存阵列中的页面的电路图，图32B是图32A的部分NAND闪存阵列中的页面的大小的电路图。虽然较大的页面对于NAND闪存而言，在像是图像卡或是移动音频播放装置等常规的应用上较适合，但是在页面中的一个区段编程，例如文件的复制，却会浪费大部分的内存空间，如图32A和图32B所示。这是由编程干扰所引起，在编程干扰中，在被禁止编程的存储单元中会发生不希望的编程，并且由于如上所述的装置原因，在一个页面中编程的操作次数(Number of operation for Programming in one page，NOP)被限定只有一次。因此，这需要数据暂时重新放置(relocation)，然而像是区块复制，在像是固态硬盘的应用中是相当耗时(＞100毫秒)，这是因为需要额外的编程和擦除操作，如图33所示。
图33是在现有技术的NAND闪存装置中，将旧区块12a的文件数据更新至新区块12b的文件数据的区块复制操作的框图。请参照图33，NAND闪存装置包括NAND闪存阵列和页面缓冲器9，其连接至NAND控制器61，而此控制器61包括缓冲器内存61m，并且NAND控制器61连接至主机计算机50。文件更新的方案包括在步骤S101中，从存储单元的旧区块12a读取区块数据，而在步骤S102中则将上述的数据输出，并且输入数据和错误校正码(Error Correction Code，简称ECC)，并且在步骤S103中将区块数据写入存储单元的新区块12b。在此例子中，区块复制的时间可以由以下的等式(1)来表示：
区块复制的时间
＝(从存储单元读取数据的时间)
+(输出数据的时间)
+(处理ECC的时间)
+(将数据写入存储单元的时间)
×(每个区块的页面数)
＝125毫秒
此区块复制通常与废弃收集同进行，而废弃收集是在像是SSD内文件更新和磁盘重组等的情况下，被操作来组织文件。这是在文件管理系统中主要的操作，以增进速度的效能。
常规上，由于在相同字线WL上的编程禁止干扰，NAND闪存装置会限制页面的NOP值为1，就如现有技术所述。当NAND闪存装置的大小增加超过16G位时，页面的大小，就是内存的最大可读和可编程的单位，将会由2KB增加到4KB。如果操作系统的文件的单位是区段，例如512B，则8个区段可以构成4KB的页面。由于NOP需求，NAND控制器61需要实现两组4KB，使得能够利用NAND控制器61使用缓冲存储器61m的连续数据管理，而进行页面编程。
数据系统使用区块复制操作的缺点，如下所述：
(A)NAND控制器61管理主机计算机50的操作系统的区段存取单位，以及NAND闪存装置的页面存取单位之间的数据结构排列。在页面的区段的没有充分利用的情形下，将会导致资源的浪费，换句话说，这会由导致通过上述区块复制操作，而由页面的位置的改变而进行的区段数据更新的频率增加。
(B)具有4KB页面的缓冲存储器61m的实现会造成成本代价。另外，因为先进NAND闪存装置的页面大小的容量上升，使得NAND控制器61需要重新设计的成本，也会造成成本代价。
发明内容
本发明一个重要的目的是提供用于NAND闪存装置的编程方法，以及NAND闪存装置，其较现有技术来说，可以降低或防止编程干扰。
本发明的另一目的是提供用于NAND闪存装置的编程方法，以及NAND闪存装置，其可以在任何区块擦除操作时，采用比现有技术更快的速度，按照比现有技术更小的单位更新存储于NAND闪存装置中的数据。
本发明另一目的是提供用于NAND闪存装置的编程方法，以及NAND闪存装置，其可以随机地编程存储于闪存装置中的数据。
从本发明的第一个方面来看，其提供了NAND闪存装置的编程方法，而此NAND闪存装置具有形成在半导体衬底中的P型阱上的存储单元阵列。存储单元阵列包括多个存储单元串，其连接多条字线。本发明的编程方法包括在对要被编程的存储单元编程的步骤前，先减少沟道、源极和漏极中的电子。
在上述的编程方法中，减少电子的步骤包括将字线偏置为低于P型阱的偏压的电压，以在沟道表面累积空穴，而离子化表面陷阱(interfacetraps)，使其对于禁止编程存储单元，在进行编程时，在自升压操作期间，可以与电子复合。
另外，在上述的编程方法中，减少电子的步骤包括相对于P型阱，而负偏置字线。
此外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至字线，并将P型阱接地。
另外，在上述的编程方法中，负偏置的步骤包括相对于字线，而正偏置P型阱。
此外，在上述的编程方法中，正偏置P型阱的步骤，包括施加正偏压至P型阱，并将字线接地。
另外，在上述的编程方法中，正偏置P型阱的步骤，包括当负电压被施加到字线时，施加正电压至P型阱。
依照本发明的第二方面，提供一种NAND闪存装置的编程方法，而NAND闪存具有形成在半导体衬底的P型阱上的内存阵列。此存储单元阵列包括多个存储单元串，其连接至多个字线，而这些存储单元串被分为多个区块，而每个区块分别对应于字线中被选择的字线。本发明的编程方法包括减少存储单元串中的沟道电子，并且在减少沟道电子的步骤后，当施加一个或多个通行电压Vpass以忽略而不选择字线时，施加编程电压到至少被选择的字线，而通行电压Vpass的范围介于0V到编程电压之间。
在上述的编程方法中，减少电子的步骤包括相对于P型阱，而负偏置字线。
另外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至字线，并将P型阱接地。
此外，在上述的编程方法中，负偏置的字线是唯一连接至要被编程的存储单元的字线。
另外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至存储单元串中的多个字线，而这些字线其中的一个字线连接至要被编程的存储单元。
此外，上述的编程方法中，负偏置字线的步骤，包括施加负电压给在被选择区块中的所有字线，而被选择区块具有要被编程的存储单元。
另外，上述的编程方法中，负偏置字线的步骤，包括施加负电压给在多个被选择区块中的所有字线，而其中被选择区块具有要被编程的存储单元。
此外，上述的编程方法中，每个存储单元串被分别连接至每个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前，先施加对应于编程电压的电压给连接至要被编程的存储单元串的位线，并在减少沟道电子前，施加对应于编程禁止电压的电压，给连接至不需进行编程的存储单元串的位线。
此外，在上述的编程方法中，每个存储单元串被分别连接至每个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前，施加对应于编程禁止电压的电压给位线，并在编程开始时，施加对应于编程电压的电压给连接至要被编程的存储单元串的位线。
在上述的编程方法中，减少电子的步骤包括相对于存储单元串中的字线，而正偏置P型阱。
此外，在上述的编程方法中，正偏置P型阱的步骤，包括施加正电压至P型阱，并将存储单元串中的字线接地。
另外，在上述的编程方法中，正偏置P型阱的步骤，包括当负电压被施加到存储单元串中的字线时，施加正电压至P型阱。
此外，上述的编程方法还包括在施加编程电压时，将P型阱接地。
另外，在上述的编程方法中，相对于字线而正偏置P型阱的步骤，包括仅施加负电压给连接至要被编程的存储单元的仅一个字线。
此外，在上述的编程方法中，正偏置的步骤，包括施加负电压给存储单元串中的多个字线，其具有连接至要被编程的存储单元的一个字线。
另外，在上述的编程方法中，正偏置的步骤，包括施加负电压给存储单元串中的多个字线，其包括被选择的区块中所有的字线，而此被选择的区块具有要被编程的存储单元。
此外，在上述的编程方法中，正偏置的步骤，包括施加负电压给多个选择的字线，其包括在多个被选择区块中的所有字线，而其中一个被选择的区块包括要被编程的存储单元。
上述的编程方法还包括在正偏置P型阱时，将位线和源极线设定为浮置状态。
另外，上述的编程方法还包括在正偏置P型阱之前，先施加对应于编程电压的电压给包括要被编程的存储单元的位线，并且在正偏置P型阱之前，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。
上述的编程方法还包括在正偏置P型阱的步骤之后，施加对应于编程电压的电压至包括要被编程的存储单元的位线，并且在正偏置P型阱之后，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。
另外，上述的编程方法，还包括在正偏置P型阱之前，施加对应于编程禁止电压的电压给位线，并在编程存储单元时，施加对应于编程电压的电压给具有要被编程的存储单元的位线。
此外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为负电压、在第一周期期间为0V、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
另外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为0V、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
此外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为预充电电压、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
另外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照负电压、然后接着改变为编程电压或是通行电压Vpass的顺序改变。
依照本发明第三方面，提供一种NAND闪存装置，包括存储单元阵列、用来施加编程电压的第一装置、以及用来减少沟道电子的第二装置。存储单元阵列被形成在半导体衬底的P型阱上，而存储单元阵列具有多个存储单元串，可以分别连接多个字线，并且这些存储单元串被分成多个区块，其中每个区块分别对应于从字线中被选择的字线。当通行电压Vpass被施加在未被选择的字线时，第一装置施加编程电压至被选择的区块中至少被选择的字线。在施加编程电压前，第二装置可以减少存储单元串中的沟道电子。
在上述的NAND闪存装置中，用来减少沟道电子的装置是施加负电压到被选择的区块内的字线。
另外，用来施加编程电压的装置包括列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。区块译码器可以将地址信号译码为选择信号，用来选择区块。电平位移电路则可以将预设电压转换为栅极驱动电压，以响应选择信号。另外，字线驱动器将全局字线电压(Global Word Line Voltage)传输至字线。其中，电平位移电路和字线驱动器都分别具有N沟道晶体管，并且可以形成在半导体衬底的三阱(Triple-well)中。此外，列译码器可以产生负电压，以用来减少沟道电子。
在上述的NAND闪存装置中，在减少沟道电子后，列译码器可以将负电压改变为0V。
另外，在上述的NAND闪存装置中，列译码器还可以产生高于负电压的高电压，并且此高电压在沟道电子减少后，立即被设定为比编程时的高电压减去负电压的绝对值所获得的电压更低。
此外，在上述的NAND闪存装置中，用来施加编程电压的装置具有列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。其中，区块译码器可以将地址信号译码为选择信号，以选择区块，而电平位移电路则将预设电压转换为栅极驱动电压，以响应选择信号。另外，字线驱动器将全局字线电压传输至字线。电平位移电路具有P沟道晶体管。
另外，在上述的NAND闪存装置中，用来减少沟道电子的装置施加正电压至半导体衬底的P型阱。
此外，在上述的NAND闪存装置中，用来减少沟道电子的装置从外部电路输入正电压，并且将此正电压施加在半导体衬底的P型阱。
依照本发明第四方面，提供NAND闪存装置，包括存储单元阵列、减少装置和编程装置。存储单元阵列被形成在半导体衬底的P型阱上，并且存储单元阵列包括多个存储单元串，其分别连接至多个字线，并被分成多个区块，其中每个区块分别对应于字线中被选择的字线，而每个区块又被分成多个页面，并且每个页面沿着字线配置，而每个页面又被分成多个区段，其对应于存储单元的预设数目。另外，减少装置可以减少存储单元串中的沟道电子。编程装置则以一个区段为单位编程存储单元，而此区段是在减少沟道电子后，从一个页面内的区段中选择出来。
在上述的NAND闪存装置中，当页面所分成的区段数目为最大值时，编程装置编程存储单元。
另外，在上述的NAND闪存装置中，当编程装置将存在第一区块的第一页面的第一区段中的数据更新时，编程装置随机地将更新的数据编程到以下选择中的一个或多个组合上：(a)第一区块的第一页面的第二区段；(b)第一区块的第二页面的区段；以及(c)第二区块的页面的区段。
依照本发明第五方面，提供一种NAND闪存装置的系统，包括NAND闪存阵列、外围电路、控制逻辑和NAND控制器。其中，NAND闪存阵列在要被编程的存储单元进行编程前，可以执行步骤，就是减少在存储单元串的沟道、源极和漏极区域中的电子。外围电路可以控制NAND闪存阵列中减少电子的步骤。另外，控制逻辑可以控制外围电路的操作。NAND控制器包括缓冲存储器，并且以NAND闪存阵列的一个区段为单位，来管理与操作系统之间的接口。
在上述的系统中，NAND控制器控制在NAND闪存阵列的数据在其中随机地被编程。
另外，在上述的系统中，缓冲存储器具有NAND闪存阵列的一个区段的大小。
此外，在上述的系统中，NAND闪存阵列的NOP(在页面中编程操作的次数)值大于或等于2。
另外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同的页面中，而不删除旧的数据。
此外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同的页面中，而不删除旧的数据，并且在相同的区块中不执行擦除操作。
另外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同页面中空的区段内，并且将旧的数据存成无效数据，而不在相同的区块中进行擦除操作。
本发明提供一种NAND闪存装置的编程方法，其在编程方案中应用新的脉波序列和偏压条件，以避免禁止编程存储单元串的编程干扰。
因此，本发明提供一种NAND闪存装置的编程方法，可以利用新的自升压架构来减少编程干扰，而此自升压架构可以减少在NAND闪存单元串中过量的电子，而这些过量的电子会造成编程干扰。
本发明也提供一种NAND闪存装置的编程方法，其可以在提升存储单元串偏压之前，执行减少沟道电子步骤，以降低编程干扰。
依照本发明的一方面，提供一种NAND闪存装置的编程方法，可以造成禁止编程存储单元串的自升压，并且在禁止编程存储单元串的自升压之前，进行减少沟道电子的步骤。
依照本发明另一方面，减少沟道电子步骤包括施加负电压到耦接至禁止编程存储单元串的字线。
依照本发明的又一方面，上述的负电压可以小于或等于禁止编程存储单元串中的存储单元的阈值电压。
依照本发明的再一方面，正偏压通过N型阱而被施加到P型阱上，而字线WL则接地，其中正偏压大于或等于禁止编程存储单元串中的存储单元的阈值电压。编程方案就是施加负电压给字线WL，以达到空穴累积条件，此时P型阱则是接地。
依照本发明的再一方面，提供一种具有高可靠度和效能的闪存装置。本发明的NAND操作通过在提升存储器沟道的偏压之前施加负偏压来造成沟道表面累积空穴，提供高的编程抗干扰性。这些空穴会被离子化为施主型表面陷阱，以进行正电压充电来俘获电子，而完成电子空穴复合过程。因此，沟道电子造成编程干扰，可以通过负电压周期而被消除，并进而解决升压不足的问题。
依照本发明的再一方面，本发明的外围电路和程序通过本发明的列译码器产生负偏压和正偏压，使得能够实现本发明的编程方案。
依照本发明的再一方面，还描述了用于从N型阱施加正偏压到P型阱的本发明的另一程序，相当于在减少沟道电子步骤时，将P型阱接地，并施加负偏压到WL栅极。
本发明的优点
本发明的NAND闪存装置的编程方法和NAND闪存装置相较于现有技术来说，可以降低或避免编程干扰。
另外，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以在任何区块擦除操作的情形下，并在没有任何编程干扰所造成的废弃的情形下，采用比现有技术更快的速度，按照比现有技术更小的单位更新存储于NAND闪存装置中的数据。
此外，本发明的NAND闪存装置的编程方法和闪存装置，可以随机地编程存储在NAND闪存中的数据。
另外，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以降低页面重新放置的频率：当在使用页面中有空的区段，一种已知的读取-修改-写入(read-modify-write)程序就会被执行来更新区段。本发明的编程方法包括从NAND闪存读取选择的区段到NAND控制器的缓冲存储器，并且接着修改下载的内容。之后，NAND控制器将更新的区块写回在相同页面中空的区块，并对应地改变标记(flag)。因此，已使用区块的重复使用，将不会有任何区块擦除，而可以有效地降低页面重新放置频率。
此外，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以缩减NAND控制器的缓冲存储器的大小，并且可以减少由于NAND闪存的更新而造成产品修正的频率。
另外，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以利用降低页面重新放置的频率，来减少存储装置的损耗率。当在使用页面中有空的区段，一种已知的读取-修改-写入程序就会被执行来更新区段。本发明的编程方法包括从NAND闪存读取选择的区段到NAND控制器的缓冲存储器，并且接着修改下载的内容。之后，NAND控制器将更新区块的数据写回在相同页面中空的区块，并对应地改变标记。由于NOP不受到限制，以及没有额外的擦除通过此操作而被执行，因此已使用区块的重复使用可以有效地降低页面重新放置频率。由于这个优点的因素，本发明可以实现改善存储装置的损耗率。
此外，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以利用NAND控制器中使用较小缓冲存储器所带来的成本优势，进而降低存储部件的成本，并且可以减少由于NAND闪存的更新而造成产品修正的频率。
附图说明
图1A是依照本发明第一优选实施例的一种NAND闪存阵列2的配置的电路图。
图1B是图1A的NAND闪存阵列2与其外围电路的配置的框图。
图2是沿图1A和图1B的NAND闪存阵列2的存储单元串的纵向剖面图。
图3是一种包括图1A、1B和2的NAND闪存阵列2的NAND闪存装置80的框图。
图4是NAND闪存装置的常规编程操作的时序图。
图5是沿现有技术的NAND闪存装置的禁止编程存储单元串的纵向剖面和水平能带图，其显示硅表面在周期t＜t0期间的电子密度。
图6是沿现有技术的NAND闪存装置的禁止编程存储单元串的垂直能带图，其显示存储单元沟道在周期t＞t0期间的电子密度。
图7是沿现有技术的NAND闪存装置的禁止编程存储单元串的纵向剖面和水平能带图，其显示硅表面在周期t1＜t＜t2期间的电子密度。
图8是沿现有技术的NAND闪存装置的禁止编程存储单元串的垂直能带图，其显示存储单元沟道在周期t1＜t＜t2期间的电子密度。
图9是沿现有技术的NAND闪存装置的禁止编程存储单元串的纵向剖面和水平能带图，其显示硅表面在周期t2＜t＜t3期间的电子密度。
图10是沿现有技术的NAND闪存装置的禁止编程存储单元串的垂直能带图，其显示存储单元沟道在周期t2＜t＜t3期间的电子密度。
图11是现有技术的基本NAND闪存装置的位线编程方案的电路图。
图12是依照本发明的优选实施例的一种图3的NAND闪存装置80的编程方案的时序图。
图13是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在周期t0＜t＜t1期间在硅表面的电子密度。
图14是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，以显示在周期t0＜t＜t1期间在存储单元沟道的电子密度。
图15是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在t1＜t＜t2周期期间在硅表面的电子密度。
图16是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，其显示在t1＜t＜t2周期期间在存储单元沟道的电子密度。
图17是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在t2＜t＜t3周期期间在硅表面的电子密度。
图18是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，其显示在t2＜t＜t3周期期间在存储单元沟道的电子密度。
图19是依照优选实施例、现有技术和Vpass干扰情形的NAND闪存装置的阈值电压Vth到Vpass电压的干扰特性图。
图20A是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(HVLS)21和字线驱动器22的配置的的电路图。
图20B是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(HVMVLS)24和字线驱动器22的配置的电路图。
图21A是以第一优选实施例的图12的时序图为基础的第二优选实施例的编程方案时序图。
图21B是依照第二优选实施例的另一编程方案以缩短整体编程时间的时序图。
图22是第二优选实施例的另一编程方案的时序图，特别是显示位线预充电的时间和字线负电压设定的时间之间的关系。
图23是修改第二优选实施例的时序的另一编程方案的时序图。
图24是依照本发明第二优选实施例的一种图3的全局字线(GWL)电压切换电路15的配置的详细电路图。
图25是依照本发明第二优选实施例的一种图3的列译码器4a的修改配置的详细电路图。
图26是由图24的GWL电压切换电路15和图25的列译码器4a所执行的编程方案的时序图。
图27是一种将图21A的时序图修改而产生的字线组合的编程方案的时序图，而每个字线都具有负电压，并且P型阱104也具有负电压，其可以由图24的GWL电压切换电路15和图20B的列译码器4a执行。
图28是依照本发明第二优选实施例的变型的图3的NAND闪存装置80的编程方案的时序图。
图29是一种由图24的GWL电压切换电路15和图20A的列译码器4a所执行的编程方案的时序图，是以图28的时序图为基础。
图30是一种在其他SGDL信号设定情形中的编程方案的时序图，其类似于图28。
图31A是在部分NAND闪存装置80中的页面3和区块12的电路图，其中页面3为数据编程和读取的单位，而区块12则是在部分NAND闪存装置80中的数据擦除的单位。
图31B是现有技术的页面的大小相对于设计规则的缩放的趋势图。
图31C则是现有技术的区块大小相对于设计规则的缩放的趋势图。
图32A是现有技术的部分NAND闪存阵列中的页面的电路图。
图32B是图32A的部分NAND闪存阵列中的页面的大小的电路图。
图33是在现有技术的NAND闪存装置中，当更新文件数据后的区块复制操作的框图。
图34A是依据现有技术在部分编程后由编程干扰所造成的阈值电压Vth偏移图。
图34B是依照本发明的优选实施例在部分编程后由编程干扰所造成的阈值电压Vth偏移图。
图34C是页面3中部分编程的单位的框图。
图34D是编程序列的示意图。
图35A是依照现有技术的编程序列的NAND闪存阵列2的页面3中区段中的编程存储单元和浪费区域的框图。
图35B是依照本发明的优选实施例的编程序列(NOP(在页面中编程操作的次数)没有限制)的NAND闪存阵列2的页面3中区段中的编程存储单元与浪费区域的框图。
图35C是本发明优选实施例的一种主机计算机50和具有NAND闪存装置80的SSD60的结合软件系统的配置框图。
图35D是本发明的优选实施例的一种主机计算机50和具有NAND闪存装置80的SSD 60的结合的硬件系统配置的框图。
图36是现有技术的NAND闪存阵列中区段数据更新的框图。
图37A是依照本发明第三优选实施例的一种在缓冲存储器61m与NAND闪存阵列2之间重新放置方案的框图。
图37B是依照本发明第三优选实施例的第一变型的在缓冲存储器61m和NAND内存阵列2间重新放置方案的框图。
图37C是依照本发明第三优选实施例的第二变型的在缓冲存储器61m和NAND内存阵列2间重新放置方案的框图。
图38A是依照现有技术的NAND闪存阵列2的区块12的框图，其显示页面3的单位为8K时无法随机编程。
图38B是依照本发明的优选实施例的NAND闪存阵列2的区块12的框图，其显示区段11的单位为512B时可以随机编程。
图39是依照优选实施例的变型的一种在编程序列期间在NAND闪存装置80内的三个周期中设定的各个电压的表。
具体实施方式
为了使本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。在任何可能的情形下，在附图和说明书中使用相同的附图标记来表示相同或相似的部分。
第一优选实施例
图1A是依照本发明第一优选实施例的一种NAND闪存阵列2的配置的电路图、图1B是图1A的NAND闪存阵列2与其外围电路的配置的框图、而图2则是沿图1A和图1B的NAND闪存阵列2的存储单元串的纵向剖面图。
请参照图1，NAND闪存阵列2包括多个字线WL1到WLx、两个选择的栅极线SGSL和SGDL、多个位线BL1到BLn、和源极线SL，其中x和n分别是大于或等于2的整数。字线WL1到WLx的部分跨越过对应的存储单元的有源区。存储单元串是由存储单元所组成，而这些存储单元配置在位线BL1到BLn的情形下，其中存储单元串1a连接位线BL1，而存储单元串1b则是连接位线BL2。也就是说，位线BL1到BLn，以及字线WL1到WLx之间所围出来的空间，分别有对应的存储单元。在本优选实施例中，位线BL1是选择的位线，而其他的位线则是未选择的位线，而字线WL3为选择的字线，而其他的字线则是未选择的字线。连接至未选择位线的存储单元串为禁止编程存储单元串。
两个选择的栅极线SGDL和SGSL的部分分别跨越有源区，作为漏极侧选择晶体管或SGDL晶体管的栅极，以及源极侧选择晶体管或SGSL晶体管的栅极。存储单元和选择晶体管的结构在以下将有详细的叙述。
请参照图1B，NAND闪存阵列2被分割成多个区块12，并且位线BL1到BLn通过位线(BL)切换电路13，而连接至页面缓冲器6。
请参照图2，每个存储单元M包括介电层106、电荷存储层的浮置栅极(FG)108、介电层110、控制栅极112和掺杂区114。浮置栅极108可以配置在控制栅极112和衬底100之间，可以包括像是掺杂多晶硅的导电材料或是像是氮化硅的电荷俘获材料。另外，被选择的晶体管T从下到上包括介电层116和导体层118，而导体层118是由两个导体层118a和118b所组成。
多个漏极区D可以分别配置在衬底100中存储单元串的一侧，并且可以分别通过接触插塞121电连接至位线。多个源极区S可以分别配置在衬底100中存储单元串的另一侧。此外，插塞120配置来电连接N型阱102，而插塞122则配置来电连接P型阱104。
图3是一种包括图1A、1B和2的NAND闪存阵列2的NAND闪存装置80的框图。
请参照图3，不同的控制信号通过输入信号管脚7P输入至控制逻辑7，以产生输出多个控制指令信号给电压产生器6、地址缓冲器和控制器8、页面缓冲器9(具有感测放大器和写入驱动器)、以及全局字线(GWL)电压切换电路(以下简称为GWL电压切换电路)15。电压产生器6输出不同的控制电压给阱控制单元5、GWL电压切换电路15和列译码器4a。其中，阱控制单元5可以依据电压产生器6所产生的电压，而产生并且输出多个阱控制电压给NAND闪存阵列2的P型阱104和N型阱102。另外，GWL切换电路15从电压产生器6切换预设的GWL电压，并将相同的电压输出给列译码器4a。
地址缓冲器和控制器8产生并且输出列地址和地址信号，以及行地址和地址信号给列译码器4a、GWL电压切换电路15和行译码器4b。其中，列译码器4a将输入地址译码成对应于NAND闪存阵列2的字线WL的物理地址。行译码器4a则将输入地址译码成对应于NAND闪存阵列2的位线BL的物理地址。
给外部电路或从外部电路来的数据，可以通过输入和输出管脚(I/O管脚)10P、输入和输出接口(I/O接口)10、由行译码器4b控制的行切换电路14、由控制逻辑7控制的页面缓冲器9、和位线切换电路(以下简称为BL切换电路)13，而输入至NAND闪存阵列2或从NAND闪存阵列2输出。
整个NAND闪存阵列2可以被分为多个区块12，而每个区块12包括连接至多个(例如32或64等)字线WL的存储单元串，而每个区块12具有数个页面3，并且每个页面3都对应于一个字线。另外，页面3被分为多个(例如66、132或更多的)区段11。
图12是依照本发明的优选实施例的一种图3的NAND闪存装置80的编程方案的时序图。
请参照图1和图12，图3的NAND闪存装置80的编程方案将在以下叙述。在t＜t0(t＝0)的周期中，当选择的位线BL1接地时，电压V1被施加在位线BL2到BLn上，使得位线BL1不会被选择，以禁止编程相同的存储单元。另外，电压V2被施加在源极线SL上，而电压V3则施加在选择的栅极线SGDL(其连接SGDL晶体管的栅极)上，并且被下拉成电压V4，字线WL1到WLx和被选择的栅极线SGSL(其连接至SGSL晶体管的栅极端)则被接地，以将其电压设定为0V。
在本优选实施例中，电压V1设定大约为2.4V、电压V2设定大约为1.9V、电压V3设定大约为5V、而电压V4则设定大约为1.5V。在t＜t0的周期中，通过处于V3的SGDL晶体管，存储单元串内的电子会被扫到位线BL1到BLn，以减少存储单元沟道中的电子密度。在t＜t0周期内，施加栅极线SGDL的偏压会从电压V3改变至电压V4，使得SGDL和SGSL晶体管的连接就会被切断，以防止任何逆向的电子流从位线BL或源极线SL流至存储单元串。
以下方式也是有效的：当栅极线SGDL为电压V3时，施加正电压到字线WL1到WLx，以协助载流子传输到位线。然而，这还不足以移除过量的沟道电子，由于存储单元串太长，使得无法完全将电子转移至位线BL，并且这样的移除也取决于存储单元串中编程数据的格式。当一些存储单元串中的存储单元为编程状态时，在编程的存储单元与选择的SGSL晶体管之间的存储单元中的电子很难迁移至位线BL。
请参照图12，在t＜t0周期内，施加到选择栅极线SGDL(其连接至选择的SGDL晶体管的栅极)的电压从电压V3改变至电压V4。其中，电压V4被设定低于电压V3，以通过选择的SGDL晶体管从位线BL切断存储单元串沟道的电流。这样的程序和现有技术的作法类似。
本发明的编程方案的特征是在t1＜t＜t2周期内施加正电压V6的升压阶段之前，在t0＜t＜t1周期内，施加负电压V5给字线WL1至WLx。
图13是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在周期t0＜t＜t1期间在硅表面的电子密度，图14则是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，以显示在周期t0＜t＜t1期间在存储单元沟道的电子密度。为了简单示例说明，在图13只显示字线WL1至WL5，其是从字线WL1至WLx中被选择出来。也就是说，图13和图14说明在存储单元串中的所有存储单元都已经被擦除的情形下的水平和垂直能带图。
在此周期内，所有字线WL采用-5V的负电压进行负偏置，以将像是浮置栅极的电荷存储层下拉低于确定电压而关闭存储单元的沟道，随后每个沟道区的硅表面上空穴累积。在本优选实施例中，编程电压Vprg等于通行电压Vpass，二者都是-5V的电压。这些存储单元串中累积的空穴将会离子化施主型俘获中心，如表面陷阱，其将会俘获电子，并且会依据电子空穴复合过程而完成电子中和。因此，在每个沟道区中，空穴都占有主要的地位，但是电子只部分地剩余在源极区和漏极区中，其中电子的复合发生在结的附近。甚至当负电压V5被施加在字线时，减少电子的方法也依然有效，而此负电压V5的电压值可以设定为小于或等于存储单元的阈值电压Vth。此操作偏压条件可以有效地消除在整个沟道串中的过量电子的总量。
请参照图1和图12，施加在字线WL1到WLx的编程电压Vprg，在时间t1时会从电压V5改变为电压V6，然后在t1＜t＜t2的周期将其施加到字线WL1到WLx上。电压V6被设定成大于或等于存储单元的阈值电压Vth的正电压。在本优选实施例中，电压V6被设定大约为6V。如图12所示，在t1＜t＜t2的周期中，正电压V6会被施加到字线WL1到WLx上，使得沟道会被升压，并且空穴在非热平衡的条件下被扫离衬底，此时没有复合的电子会再次被引导至表面，并且将被离子化施主型表面陷阱俘获和中和。部分在源极区和漏极区中的剩余电子会传输到沟道区中。因此，通过该复合过程，沟道电子会大量的减少。
图15是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在t1＜t＜t2周期期间在硅表面的电子密度，而图16则是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，其显示在t1＜t＜t2周期期间在存储单元沟道的电子密度。在图15和16中，为了简单示例说明，只显示从字线WL1到WLx中选择的字线WL1到WL5。
在此周期中，编程电压Vprg等于通行电压Vpass，其为6V的负电压。在上述的操作中，电子的密度变成远小于现有技术中的密度，如图15和图16所示，二者分别是沿存储单元沟道的水平和垂直的能带图。这是因为在负栅极偏压V5的条件下，在t0＜t＜t1周期期间，利用在沟道表面累积空穴，而通过在复合中心其与电子的复合，才可以大量的减少电子的数目。
图17是沿图3的NAND闪存装置80的禁止编程存储单元串的纵向剖面图和横向能带图，其显示在t2＜t＜t3周期期间在硅表面的电子密度，而图18则是沿图3的NAND闪存装置80的禁止编程存储单元串的垂直能带图，其显示在t2＜t＜t3周期期间在存储单元沟道的电子密度。在图17和18中，为了简单示例说明，只显示从字线WL1到WLx中选择的字线WL1到WL5。
请参照图1和图12，施加到选择的字线WL3的编程电压Vprg在时间t2时，会从电压V6变化为电压V7，并且在t2＜t＜t3的周期中将其施加到字线WL3，此时通行电压Vpass仍旧施加到其他的字线WL1、WL2、WL4和WL5，如图17所示。另外，施加到被选择的位线BL1的电压，在时间t2时会从电压V1改变为电压0V，使得选择的存储单元在t2＜t＜t3的周期被编程。电压V7被设定大于电压V6，并且在本优选实施例中，电压V7大约为20V或以上。
如图1和图12所示，由于编程电压Vprg＝V6在t2＜t＜t3的周期被施加到选择的字线WL3，此时通行电压Vpass＝V6也被施加到其他字线WL1、WL2、WL4和WL5上，如图17所示。在此情形下，施加到未选择的位线BL2上的电压维持在电压V1的电位，使得大多数的电子会通过迁移和扩散载流子驱动传输，而横向传输并聚集到选择的字线WL3下的禁止编程存储单元的沟道中。在电子的聚集前，电子的数目已经利用上述的机制，在之前的周期(t1＜t＜t2)就大幅度的减少，如图17和18所示，二者分别是沿存储单元沟道的水平和垂直能带图。由于电子密度在通过本发明的第一优选实施例后已经大幅度的减小，使得禁止编程存储单元的表面电位会维持在高电位。因此，在栅极氧化层中的电场可以低到不会有任何电子隧穿的发生。结果，在本发明的优选实施例的操作中，可以有效地避免编程干扰。
图19是依照优选实施例、现有技术和Vpass干扰情形的NAND闪存装置的阈值电压Vth到Vpass电压的干扰特性图。也就是说，图19是本发明的编程干扰特性与具有自升压的现有技术的编程干扰特性二者相比的实验结果。图19很明显的看出，在通行电压Vpass的宽范围上，本发明的编程干扰与现有技术相比被高度地抑制。
依照本发明优选实施例的编程方法，也可以应用在NAND闪存单元串的各种数据格式的情形下，其中由于浮置栅极电位并不相同，因此其表面电位也不均衡分布。由于像是SONOS的电荷俘获型的NAND闪存也会遭遇类似编程干扰的问题，因此本发明的编程方法也可以应用在这类的存储器上。在施加负编程电压Vprg＝V7到字线WL之前，先将负电压V6施加到所有字线WL的方法，也可以应用在NAND闪存，其在字线WL和半导体衬底100之间使用铁电性材料。
并且，本发明的优选实施例的编程方法也允许在页面中编程多个区段，不但可以解决具有单阶存储单元(Single-level cell，简称SLC)的NAND闪存的编程干扰问题，也可以解决具有多阶存储单元(Multi-levelcell，简称MLC)的NAND闪存的编程干扰问题。
图38A是依照现有技术的NAND闪存阵列2的区块12的框图，其显示页面3的单位为8K时无法随机编程，而图38B则是依照本发明的优选实施例的NAND闪存阵列2的区块12的框图，其显示区段11的单位为512B时可以随机编程。在图38A所显示的现有技术中，由于Vpass干扰，随机编程是不可能执行，然而在图38B中，利用优选的实施例是可以进行随机编程，其可以解决Vpass干扰的问题。换句话说，从源极侧开始顺序的编程，与随机编程一样，在优选实施例中都是可能被执行的。
依照本发明优选的实施例，可以提供具有高可靠度和高效能的NAND闪存。本发明的NAND闪存装置的编程方法，可以在存储器沟道升压之前，利用施加负电压使得空穴累积在沟道表面，而提供较高编程抗干扰性。除此之外，通过负电压周期(t0＜t＜t1)，沟道电子所引起的编程干扰也可以被消除，并且进而避免升压不足的问题。
并且，由于编程干扰的问题在SONOS或TANOS(TaN/Al2O3/Oxide/Si)NAND内存装置上更为严重，因此NAND闪存装置的编程方法对于电荷俘获型NAND很有用处。
第二优选实施例
本发明的利用负栅极电压的编程方案，可以利用列译码器4a来完成，将会叙述如下。
图20A是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(以下称为HVLS)21和字线驱动器(以下称为WL驱动器)22的配置的电路图、图20B是依照本发明第二优选实施例的一种列译码器4a的高电压电平位移电路(以下称为HVMVLS)24和WL驱动器22的配置的电路图、而图21A是以第一优选实施例的图12的时序图为基础的第二优选实施例的编程方案时序图。也就是说，图21A显示依照本发明第二优选实施例的编程序列，是以图12的时序图为基础，再配合应用图3、20A和20B的列译码器4a来操作。
请参照图20A，列译码器4a包括区块译码器23，其可以输出区块选择信号BLK和反相区块选择信号/BLK，而HVLS21包括MOS晶体管Tss、Tsg、Twi、Twj和Twk，并且可以分别产生电压SGDL、WLi、WLj、WLk，以响应信号PASV。由于可以利用施加正电压到P型阱104来达到负电位，因此用于图28和29的时序图的图20A的列译码器4a并不需要施加负电压到字线WL上。图20B的列译码器4a则可以使用在图21A、21B、22和23的其他的时序图。
请参照图20B，另一优选实施例的列译码器4a包括区块译码器23，其输出区块选择信号BLK和反相区块选择信号/BLK，而HVMVLS 24则包括中电压电平位移电路(以下称为MVLS)25、MOS晶体管Tr1到Tr4和WL驱动器22。在本优选实施例中，MVLS 25输出输出信号来响应区块选择信号BLK，而HMVLS 24则输出信号PASV至WL驱动器22。
当区块被选择来响应输入地址时，图20A和20B的区块译码器23输出具有高电位的区块选择信号BLK。当区块选择信号BLK为高电位，信号PASV就会改变为VPP电位，接着WL驱动器22的MOS晶体管Tss、Tsg、Twi、Twj和Twk会被导通，并且字线WLi、WLj和WLk以及SGDL各个电压，会分别与全局字线GWLi、GWLj和GWLk以及全局选择栅极线GSGDL上各个电压相同。
另一方面，当区块没有被选择时，区块译码器23会输出具有低电位的区块选择信号BLK，接着信号PASV会变成VMM电位。在此情况下，MOS晶体管Tss、Tsg、Twi、Twj和Twk会被关闭，接着字线WL和栅极线SGDL会从全局字线GWLi、GWLj和GWLk以及全局选择栅极线GSGDL隔离。这代表字线WL是“浮置”状态，然而因为反相区块选择信号/BLK具有高电位，因此栅极线SGDL可以利用MOS晶体管Tss设定为0V。
请参照图20B，HVMVLS 24包括高正电压VPP侧电路和负电压VMM侧电路，并且HVMVLS 24产生输出信号PASV给WL驱动器22。其中，VPP侧电路包括N沟道耗尽型MOS晶体管Tr1和P沟道增强型MOS晶体管Tr3。VPP侧电路被当作VPP电平位移电路来操作，以响应输入的区块选择信号BLK。另外，MVLS 25包括了晶体管16到20六个晶体管(包括了组成反相器18的两个晶体管)，其被置于高正电压VXD和负电压VMM之间。
如果信号PASV为0V或VMM，则MOS晶体管Tr1会导通，使得通过MOS晶体管Tr1的电压会低于4V的电压，接着MOS晶体管Tr3会因为信号VX＝5V而进入截止状态，并且信号PASV进入稳态。如果信号PASV从大约4V(＝MOS晶体管Tr4的VXD-Vth)的电压开始，则MOS晶体管Tr1会导通，使得通过MOS晶体管Tr1的电压大于7V的电压，接着MOS晶体管Tr3就会导通，并且7V的电压会被施加在信号PASV的信号线，使得信号PASV的电压上升。此反馈在PASV＝VPP的条件下结束。
另一方面，HVMVLS 24的VMM侧电路包括N沟道耗尽型MOS晶体管Tr2、N沟道增强型MOS晶体管Tr4、以及MVLS 25。MVLS 25被当作电平位移电路，而操作在电压VXD到VMM之间。在此情形下，当区块选择信号BLK具有高电位时，MVLS 25输出电压VXD至MOS晶体管Tr4的源极端。另一方面，当区块选择信号BLK具有低电位时，MVLS 25输出电压VMM至MOS晶体管Tr4的源极端。MOS晶体管Tr2作为压降器(voltage dropper)，以维持住配置在MOS晶体管Tr2侧的MOS晶体管Tr4的漏极电压，使其低于MOS晶体管Tr2和Tr3的击穿电压。在此情形下，可以获得以下的等式(2)：
(Tr4的漏极电压Vd)＜VPP-(VXD+|Tr2的Vth|)＝22V      (2)
接着，MOS晶体管Tr4维持其源极电压(＝从MVLS 25输出的电压)，其低于电压VXD，使得当区块选择信号BLK具有高电位时，任何电流都不能从电压源VPP通过MOS晶体管Tr17流至电压VXD。
WL驱动器22包括传输选通(transfer gate)MOS晶体管Tsg、Twi、Twj、Twk和Tss。每个MOS晶体管TWn(n＝i，j，k)被提供来将全局字线GWLn(n＝i，j，k)分别连接至字线WLn(n＝i，j，k)。这些字线WLn分别对应到图1A的字线WL1到WLx。全局字线GWLn的电压是由以下条件来控制，如操作模式以及选择或未选择的模式。
图24是依照本发明第二优选实施例的一种图3的全局字线电压切换电路(以下简称为GWL电压切换电路)15的配置的详细电路图。请参照图24，例如，如果全局字线GWLn被选择，并且在编程模式时，GWL电压切换电路15会将全局字线GWLn通过选通晶体管Tg1到Tg4，而依序切换施加0V、VMM、Vpass、Vprg和0V。
请参照图20A和20B，选通晶体管Tsg是提供来将全局选择栅极线GSGDL连接至选择栅极线SGDL。选通晶体管Tss是用来在选择状态期间，将选择栅极线SGDL接地VSGND。另一方面，选通晶体管Tss在未选择期间用于未选择区块，以将选择栅极线SGDL的电压设定为0V。在此要注意的是，因为选择栅极线SGSL在编程模式期间被设定为0V，所以图1的选择栅极线SGSL并未显示在图20A和20B中。另外，用来操控负电压VMM的N沟道MOS晶体管，像是Tr2、Tr4、Tr19、Tr20、Tsg、Twi、Twj、Twk、Tss，是形成在N型阱中的P型阱中，以半导体衬底的三阱结构提供。这些在P型阱104中的MOS晶体管的节点(node)可以连接电压VMM的节点，就如图20A和20B所示，然而任何MOS晶体管的N型阱102连接都并未显示在图20A和20B中。通常，这些N型阱102的节点都被连接至电源Vdd的节点。
图21A是以第一优选实施例的图12的时序图为基础的第二优选实施例的编程方案时序图。
请参照图21A，对选择区块来说，当电压VMM被设定为-5V时，负电压VMM会被施加到字线WL上。在此情形下，在列译码器4a进行列译码操作后，电压VMM会被改变，接着再被保持，使得选择的区块的信号PASV会被设定为电压VPP，然而未选择的区块的信号PASV则会等于电压VMM，而使得WL驱动器22的选通晶体管Tsg、Twi、Twj和Twk关闭。然后在电子从NAND闪存阵列2的沟道区域被扫出去的期间，全局字线GWLn(n＝i，j，k)的电位被设定成电压VMM。
因此，选择的区块的字线WL电压会依据全局字线GWL在上述期间的电压，按照0V、负电压VMM、然后再0V的顺序改变。在此周期过后，全局字线GWL会被设定为通行电压Vpass，并且选择来编程的全局字线GWL被设定编程电压Vprg。在这个例子中，电压VPP被设定具有两个阶段，包括在施加编程电压Vprg之前其电压值低于电压15V的第一阶段，以及在施加编程电压Vprg期间其电压值高于20V的第二阶段。藉此，就可以避免超过MOS晶体管Tr2和Tr3的击穿电压。如果电压VPP在电压VMM被设定为-5V的负电压时设定为30V的电压，则施加在MOS晶体管Tr2的击穿电压需要高于35V的电压，并且施加在MOS晶体管Tr3的击穿电压需要高于7到8V的电压。然而，如果电压VPP改变为两个阶段时，这些要求可以分别放宽上述的击穿电压为30V和5V，其方式近似于常规的情形。
图21B是依照第二优选实施例的另一编程方案以缩短整体编程时间的时序图。也就是说，图21B是另一个例子，以缩短整体编程的时间。因为由电压泵所产生的电源供应的驱动能力较小，所以一般电压VMM设定速度很慢。因此，本实例采取早期电压VMM设定，并且将GWL电压从电压VMM直接切换成Vpass电压。在区块被选择之前，所有区块的信号PASV都改变为电压VMM，并且使得所有区块的WL驱动器22的选通晶体管都关闭，而在区块被选择之后，对于被选择的区块，WL驱动器22的选通晶体管会被导通。接着，电压VMM被施加在选择的区块的字线WL。在NAND闪存阵列2的沟道区的电子被清除的周期后，图24的GWL电压切换电路15会在电压VMM和Vpass电压之间切换，而不设定为0V。在此情形下，电压VMM会被保持在-5V，直到编程结束为止。接着，MOS晶体管Tr2和Tr3的击穿电压分别需要具有高于35V和8V的电压值。然而，如果MOS晶体管Tr2的P型阱104的节点在MOS晶体管Tr4侧与其源极端连接，并且N型阱102的节点连接至源极电压，其具有高于(VXD+|Tr2的Vth|)的电压，则MOS晶体管Tr2的击穿问题就可以被解决。
图23是第二优选实施例的另一编程方案的时序图，特别是显示位线预充电的时间和字线负电压设定的时间之间的关系。也就是说，图23显示图21B的另一变型。请参照图23，只要全局字线GWL的时序从电压VMM改变为Vpass电压，则电压VMM需要从-5V改变为0V，并且只要电压VMM改变为0V，则电压VPP也需要改变为30V。由于电压VMM和VPP的改变缓慢，所以可以克服MOS晶体管Tr2和Tr3的击穿问题，并且电压VPP＝15V高到可以通过MOS晶体管Tr2和Tr3来忽略通行电压Vpass。
图22是修改第二优选实施例的时序的另一编程方案的时序图。也就是说，图22显示位线(BL)预充电的时序与设定负电压至字线WL之间的关系。因为存储单元沟道中的电子会在BL预充电周期移动，所以设定负电压到字线的时机应该在BL预充电之后进行设定。然而，为了缩短整体编程的时间，BL预充电的时间间隔与施加负电压至字线WL的时间间隔应该重迭。
图24是依照本发明第二优选实施例的一种图3的全局字线电压切换电路(以下称为GWL电压切换电路)15的配置的详细电路图。请参照图24，GWL电压切换电路15包括HVMVLS 24-1和24-2、MVLS 25-1和25-2、以及四个传输选通MOS晶体管Tg1到Tg4。GWL电压切换电路15通过切换传输选通晶体管Tg1到Tg4，而输出Vprg、Vpass、0V或VMM其中之一的输出电压，而对应于选择控制信号的电压。
在此情形下，当Vprg_SEL信号变成高电位时，HVMVLS 24-1会输出电压VPP至传输选通晶体管Tg1的栅极端，使得全局字线GWLx的节点(node)变成电压Vprg。当Vpass_SEL信号变成高电位时，HVMVLS24-2会输出电压Vpass至传输选通晶体管Tg2的栅极端，使得全局字线GWLx的节点变成电压Vpass。当0V_SEL信号变成高电位时，HVLS 25-1会输出电压VXD至传输选通晶体管Tg3的栅极端，使得全局字线GWLx的节点变成电压0V。当MV_SEL信号变成高电位时，HVLS 24-2会输出电压VXD至传输选通晶体管Tg4的栅极端，使得全局字线GWLx的节点变成电压VMM。在本优选实施例中，按照半导体衬底100的三阱结构来形成传输选通晶体管Tg1到Tg4来控制负电压VMM是必需的。
图25是依照本发明第二优选实施例的一种图3的列译码器4a的修改配置的详细电路图。请参照图25，列译码器4a包括HVLS 26-1至26-4、MVLS25-0、五个选通晶体管Trg1到Trg5、以及五个选通晶体管Tss、Tsg、Twi、Twj和Twk。
区块选择地址信号
Figure BDA0000087824230000301
和
Figure BDA0000087824230000302
分别通过HVLS 26-1到26-4，而连接至P沟道MOS晶体管Trg1到Trg4的栅极。每个P沟道MOS晶体管Trg1到Trg4可以对区块选择信号译码，并当区块被选择时，决定是否将电压VPP切换导通，以产生信号PASV给选通晶体管Tsg、Twi、Twj和Twk的栅极。在此情形下，当区块未被选择时，晶体管Trg1到Trg4会关闭，以提供晶体管Tg5。
只有当晶体管Trg1到Trg4都被开启时，电压VPP才会被导通经过Trg1到Trg4，以产生信号PASV。在区块选择地址信号和
Figure BDA0000087824230000312
被激活之前，信号
Figure BDA0000087824230000313
和被设定为高电位(也就是全部都没有被选择)，并且复位信号XRST被设定为高电位，接着信号PASV被设定为VMM电压。因此，区块选择地址信号
Figure BDA0000087824230000315
和
Figure BDA0000087824230000316
会被激活，而复位信号XRST被设定为低电位，接着信号PASV对于未被选择的区块而保持在电压VMM，然而信号PASV对于选择的区块而改变为电压VPP。MVLS 25-0是电平位移电路，其可以输出电压VMM或是电压Vdd(3V)。另外，每个HVLS 26-1到26-4都是电平位移电路，其可以输出电压0V或是电压VPP。
图26是由图24的GWL电压切换电路15和图25的列译码器4a所执行的编程方案的时序图。图26的时序图几乎与图21的时序图相同。图21与图26主要的差别叙述如下：
(1)为了响应复位信号XRST，信号PASV会被重置为负电压VMM，接着选择区块的信号PASV会被设定为VPP，并且字线WL的电压会改变并保持为负电压VMM；以及
(2)为了施加负电压VMM到未被选择区块的信号PASV的信号线，当负电压VMM被施加到其上时，选通晶体管Tg5会被开启。
图27是一种将图21A的时序图修改而产生的字线组合的编程方案的时序图，而每个字线都具有负电压，并且P型阱104也具有正电压，其可以由图24的GWL电压切换电路15和图20B的列译码器4a执行。在图27的编程方法中，通过相近的区段的预先动作，可以产生协同效应(synergetic effect)，对字线WL的负电压泵的负担以及对P型阱104的正电压泵的负担总体上减小。例如，当P型阱104的电位被设定为由电压源Vdd所产生的2.5V的电压时，负电压VMM被设定为-2.5V的负电压，而不是-5V。因此，其可以彻底地将负电压泵电路的大小最小化，并且可以提升电压泵效能。因此，电能的消耗也可以进而减少。
有许多不同的电路可以实现上述的列译码器4a和/或其操作时序。例如，数个彼此相邻的区块可以在字线负周期期间同时被选择，以增加清理NAND内存阵列2的沟道区域中的电子的效果。实际被编程的被选择的区块位于上述数个区块的中心的周围。这也可以通过强制某些地址信号为“选择”状态而容易地实现。
在另外的例子中，区块中的所有字线都不会被施加负电压。如果字线WL 15被实际地编程，例如相邻于字线WL 15的字线WL 10到WL 20被施加负电压，然而由于其他的字线WL 1到WL 9，以及WL 21到WLx都没有被施加任何电压，因此可以保持为0V。如此可以节省电压泵的电能。
图28是依照本发明第二优选实施例的变型的图3的NAND闪存装置80的编程方案的时序图。图28与图12二者的不同点在于：负电压V5在t0＜t＜t1周期内不会施加到字线WL，然而4V的正电压CPW则在相同的周期内施加到P型阱104。
在图20A的实施例中，由于P型阱104可以正偏置而取代施加负电压至字线WL，因此可以使用常规的列译码器来实现图20A的列译码器4a。列译码器4a的操作电路恰好与现有技术相同。
图29是一种由图24的GWL电压切换电路15和图20A的列译码器4a所执行的编程方案的时序图，是以图28的时序图为基础。也就是说，图29是在选择区块与未被选择区块中的字线WL和栅极线SGDL的波形图。请参照图29，在P型阱104偏压(CPW)在正电压VPW的周期中，被选择区块中的字线WL相较于P型阱104的电位，会变成负电位状态。由于位线BL和源极线SL的电压，通过P型阱104与位线BL和/或源极线SL之间电容的耦合，会被提升到几乎与P型阱140的电位相同，因此当正电压VPW被施加到P型阱104时，位线BL和源极线SL就需要与外围电路隔离，而此外围电路是用于位线BL，其会被位线切换晶体管13断路。由于相同的原因，未被选择字线WL的电压也会被提升。在图29中，“F”指的是在浮置状态中的“浮置电位”，而在浮置状态中，通过将连接至信号线和外围电路的传输选通晶体管断路，就可以将信号线隔离。N型阱102的偏压由于是简单的设计，因此并未示出。
图30是一种在其他SGDL信号设定情形中的编程方案的时序图，其类似于图28。请参照图30，栅极线SGDL的电压被控制适用于包括位线预充电的第一阶电压VSG1、负偏压的第二阶电压VSG2、以及编程操作的第三阶电压VSG3的三个阶段。
第三优选实施例
通过编程方法所带来用于文件系统的影响力效益，将在以下叙述。
图34A是依据现有技术在部分编程后由编程干扰所造成的阈值电压Vth偏移图，而图34B则是依照本发明的优选实施例在部分编程后由编程干扰所造成的阈值电压Vth偏移图。图34C是页面3中部分编程的单位的框图，其可以使用于图34A和34B，而图34D则是用于像是固态硬盘(SSD)的编程序列的框图，其可以使用于图34B。
虽然在常规的编程方案中，会严重地发生编程干扰，但是在本发明的编程方法中，如图34B所示，在经过对相同的页面进行编程后，几乎没有阈值电压(Vth)偏移，因此编程干扰将会通过应用减少电子的步骤而高度地被抑制。
图35A是依照现有技术的编程序列的NAND闪存阵列2的页面3中编程存储单元和浪费区域的框图，而图35B则是依照本发明的优选实施例的程序(NOP(在页面中编程操作的次数)没有限制)的NAND闪存阵列2的页面中编程存储单元与浪费区域的框图。在此对于NOP并没有限制，并且其中可以允许在页面3中进行多次编程操作。因此，连续的部分编程，像是以区段为基础的编程是被允许的，就如图35A所示。由于不需要额外的区块复制操作，通过如图35B所示对相同页面3进行覆写而不必进行任何区块擦除操作，可以在文件管理系统中进行快速文件更新。
图35C是本发明优选实施例的一种主机计算机50和具有NAND闪存装置80的SSD 60的结合软件系统配置的框图，而图35D则是本发明的优选实施例的一种主机计算机50和具有NAND闪存装置80的SSD 60的结合的硬件系统配置的框图。
请参照图35C所示的软件系统，SSD 60包括NAND闪存装置80、内存技术装置(MTD)63、和快闪转换层(FTL)62。另外，主机计算机50包括操作系统(OS)51、文件系统52、和应用接口(API)53。在本优选实施例中，快闪转换层(FTL)62通过接口70而连接至文件系统52。
请参照图35D所示的硬件系统，SSD 60包括NAND闪存装置80、NAND控制器61、和缓冲存储器61m。主机计算机50包括CPU 55、主存储器56、和桥接器57，其通过CPU总线58连接。在本优选实施例中，NAND控制器61是通过SATA接口71连接至桥接器57。
也就是说，图35C和35D所绘示的SSD系统软件和硬件架构，其利用本发明的编程方案而在NAND闪存装置80中使用。在本优选实施例中，SSD 60具有像是低成本处理器微控制器的NAND控制器61，与通过接口71而位于NAND闪存装置80和主机计算机50之间的缓冲存储器61m(例如是少量的SRAM(缓冲器))在一起。快闪转换层(FTL)62是通过在操作系统(OS)与NAND闪存装置80之间的控制器所形成，其可以管理区段映射至NAND闪存装置80的区块和页面，因此给予文件系统52可以考虑的大容量存储装置的空间。快闪转换层(FTL)62可以利用在图35的硬件方块中的NAND控制器61来实现。
NAND控制器61中重要的缓冲存储器61m大小，可以降低至指定大小，被称作“区段大小”，相对于NAND闪存装置80来说，通过本发明的优选实施例中NOP(在页面中进行编程操作的次数)的改良，而降低编程干扰，使其页面的大小可以提升。由于指定区段大小和指定页面大小的不同，页面3可以容纳大于或等于2个区段。
NAND控制器61的缓冲存储器61m的指定大小可以是128B，以用于嵌入式操作系统，其变更数据的单位为128B。另外，NAND控制器61的缓冲存储器61m的指定大小也可以是256B，以用于嵌入式操作系统，其变更数据的单位为256B，如图36所示，其是现有技术的NAND闪存阵列中区段数据更新的框图。
NAND控制器61的缓冲存储器61m的指定大小还可以是512B，以用于大多数的操作系统，例如是微软的操作系统Windows XP，其变更数据的单位为512B。另外，NAND控制器61的缓冲存储器61m的指定大小更可以是4KB，以用于先进的操作系统，例如是微软的操作系统Windows Vista，其变更数据的单位为4KB。
在这种情形下可以获得NOP的有利影响，就是无干扰编程次数的最大值的结果，可以大于或等于页面中区段的数目加上用于区段标记缓存器的指定值。
区段标记缓存器的指定值是依据控制器算法而定，其可以通过与对应的区段的编程同步的编程操作而被设定为0，或者依照特殊设计需求而为非0的值。
上述的区段通过区段标记缓存器，而可以在对应的选择页面3的NAND闪存阵列2剩下的空间中，被组织为使用或空置状态，其中空置区段被提取进空置区段连结清单，而此信息可以存储至NAND闪存阵列2中被指定的区块12，以由NAND控制器61的控制处理器所执行的软件来存取。
空置区段连结清单可以在进行擦除(erase)区块之前，可以让每个区段11都被完全的使用，其中在NAND闪存阵列2上的擦除操作是以区块12为单位来进行。每个区段11都可以完整的使用，可以有效地减少页面重新放置和区块重新放置的次数。这样的减少可以和在页面中的区段数一样多，其可以参照最差的情形，就是在页面3中只有一个区段11是使用的，而其他的区段11都是空置，随后执行页面的重新放置或区块的重新放置。页面重新放置或区块重新放置的减少，将可以延长由NAND闪存的优点以及对应的控制器的管理所产生的存储装置的生命周期。
图37A是依照本发明第三优选实施例的一种在缓冲存储器61m与NAND闪存阵列2之间重新放置方案的框图。
依照本发明优选的实施例，SSD 60包括NAND闪存装置80和NAND控制器61。NAND控制器61可以获得以下有利的影响。NAND控制器61的缓冲存储器61m的大小可以减少至指定大小，被称作“区段大小”，相对于NAND闪存装置80来说，通过本发明的优选实施例中NOP(在页面中进行编程操作的次数)的改良，NAND闪存装置80的页面大小可以提升。由于指定区段大小和指定页面大小的不同，页面3可以容纳大于或等于2个区段。
NAND控制器61的缓冲存储器61m的指定大小可以是128B，以用于嵌入式操作系统，其变更数据的单位为128B。另外，NAND控制器61的缓冲存储器61m的指定大小也可以是256B，以用于嵌入式操作系统，其变更数据的单位为256B。
NAND控制器61的缓冲存储器61m的指定大小还可以是512B，以用于大多数的操作系统，例如是微软的操作系统Windows XP，其变更数据的单位为512B。另外，NAND控制器61的缓冲存储器61m的指定大小更可以是4KB，以用于先进的操作系统，例如是微软的操作系统Windows Vista，其变更数据的单位为4KB。
区段11通过区段标记缓存器，而可以在对应的选择页面3的NAND闪存阵列2剩下的空间中，被组织为使用或空置状态，其中空置区块被提取进空置区块连结清单，而此信息可以存储至NAND闪存阵列2中被指定的区块12，以由NAND控制器61的控制处理器所执行的软件来存取。
空置区段连结清单可以在进行擦除区块之前，可以让每个区段11都被完全的使用，其中在NAND闪存阵列2上的擦除操作是以区块12为单位来进行。每个区段11都可以完整的使用，可以有效地减少页面重新放置和区块重新放置的次数。这样的减少可以和在页面中的区段数一样多，其可以参照最差的情形，就是在页面3中只有一个区段11是使用的，而其他的区段11都是空置，随后执行页面的重新放置或区块的重新放置。页面重新放置或区块重新放置的减少，将可以延长由NAND闪存装置80的优点以及对应的控制器的管理所产生的存储装置的生命周期。
干扰消除的MLC NAND闪存装置80可以获得以下的优点。其中，通过多次干扰消除的次数，可以决定给选择页面的页面编程次数(NOP)的值，其大于或等于在页面中的区段数加上区段标记缓存器的指定值。
本发明的SSD系统可以实现在高可靠度系统操作中增强损耗率，并且可以在先进技术的MLC NAND闪存装置中采用具有价格优势的控制工程。
图37B是依照本发明第三优选实施例的第一变型的在缓冲存储器61m和NAND内存阵列2间重新放置方案的框图。如图37B所示，新的数据可以通过本发明的随机编程，而编程除了已经存储有数据的页面3之外的页面3。
图37C是依照本发明第三优选实施例的第二变型的在缓冲存储器61m和NAND内存阵列2间重新放置方案的框图。如图37C所示，新的数据可以通过本发明的随机编程，而编程除了已经存储有数据的区块12之外的区块12的页面中的区段。
优选实施例的主题
依照本发明的第一方面，提供一种NAND闪存装置的编程方法，而此NAND闪存具形成在半导体衬底的P型阱上的存储单元阵列。存储单元阵列包括多个存储单元串，其连接多条字线。本发明的编程方法的步骤，包括在对要进行编程的存储单元编程的步骤之前，先减少沟道、源极和漏极中的电子。
在上述的编程方法中，减少电子的步骤包括将字线偏置为低于P型阱的偏压的电压，以在沟道表面累积空穴，而离子化表面陷阱，使其在禁止编程存储单元的编程进行自升压操作期间，可以与电子复合。
另外，在上述的编程方法中，减少电子的步骤包括相对于P型阱，而负偏置字线。
此外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至字线，并将P型阱接地。
另外，在上述的编程方法中，减少电子的步骤包括相对于字线，而正偏置P型阱。
此外，在上述的编程方法中，正偏置P型阱的步骤，包括施加正电压至P型阱，并将字线接地。
另外，在上述的编程方法中，正偏置P型阱的步骤，包括当负电压被施加到字线时，施加正电压至P型阱。
依照本发明的第二方面，提供一种NAND闪存装置的编程方法，而NAND闪存具有形成在半导体衬底的P型阱上的内存阵列。此存储单元阵列包括多个存储单元串，被连接至多个字线，而这些存储单元串被分为多个区块，而每个区块分别对应于字线中被选择的字线。本发明的编程方法包括减少存储单元串中的沟道电子，并且在进行完减少沟道电子的步骤后，当施加一个或多个通行电压Vpass以忽略而不选择字线时，施加编程电压到至少被选择的字线，而通行电压Vpass的范围介于0V到编程电压之间。
在上述的编程方法中，减少电子的步骤包括相对于P型阱，而负偏置字线。
另外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至字线，并将P型阱接地。
此外，在上述的编程方法中，负偏置的字线是唯一连接至要被编程的存储单元的字线。
另外，在上述的编程方法中，负偏置字线的步骤，包括施加负电压至存储单元串中的多个字线，而这些字线其中的一个字线连接至要被编程的存储单元。
此外，上述的编程方法中，负偏置字线的步骤，包括施加负电压给在被选择区块中的所有字线，而被选择区块具有要被编程的存储单元。
另外，上述的编程方法中，负偏置字线的步骤，包括施加负电压给在多个被选择区块中的所有字线，而其中被选择区块具有要被编程的存储单元。
此外，上述的编程方法中，每个存储单元串被分别连接至各个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前，先施加对应于编程电压的电压给连接至要被编程的存储单元串的位线，并在减少沟道电子前，施加对应于编程禁止电压的电压，给连接至不需进行编程的存储单元串的位线。
此外，在上述的编程方法中，每个存储单元串被分别连接至每个位线。本发明的编程方法还包括在进行减少沟道电子的步骤前，施加对应于编程禁止电压的电压给位线，并在编程开始时，施加对应于编程电压的电压给连接至要被编程的存储单元串的位线。
在上述的编程方法中，减少电子的步骤包括相对于存储单元串中的字线，而正偏置P型阱。
此外，在上述的编程方法中，正偏置P型阱的步骤，包括施加正电压至P型阱，并将存储单元串中的字线接地。
另外，在上述的编程方法中，正偏置P型阱的步骤，包括当负电压被施加到存储单元串中的字线时，施加正电压至P型阱。
此外，上述的编程方法还包括在施加编程电压时，将P型阱接地。
另外，在上述的编程方法中，相对于字线而正偏置P型阱的步骤，包括仅施加负电压给连接至要被编程的存储单元的仅一个字线。
此外，在上述的编程方法中，正偏置的步骤，包括施加负电压给存储单元串中的多个字线，其具有连接至要被编程的存储单元的一个字线。
另外，在上述的编程方法中，正偏置的步骤，包括施加负电压给存储单元串中的多个字线，其包括被选择的区块中所有的字线，而此被选择的区块具有要被编程的存储单元。
此外，在上述的编程方法中，正偏置的步骤，包括施加负电压给多个选择的字线，其包括在多个被选择区块中的所有字线，而其中一个被选择的区块包括要被编程的存储单元。
上述的编程方法还包括在正偏置P型阱之时，将位线设定为浮置状态。
另外，上述的编程方法还包括在正偏置P型阱之前，先施加对应于编程电压的电压给包括要被编程的存储单元的位线，并且在正偏置P型阱之前，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。
上述的编程方法还包括在正偏置P型阱的步骤之后，施加对应于编程电压的电压至包括要被编程的存储单元的位线，并且在正偏置P型阱之后，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线以外的位线。
另外，上述的编程方法，还包括在正偏置P型阱之前，施加对应于编程禁止电压的电压给位线，并在编程存储单元时，施加对应于编程电压的电压给具有要被编程的存储单元的位线。
此外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为负电压、在第一周期期间为0V、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
另外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为0V、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
此外，在上述的编程方法中，相对于P型阱而负偏置字线的步骤，包括将作为选择字线偏压的相对电压，相对于P型阱，按照在第一周期前为预充电电压、在第一周期期间为负电压、在第二周期期间为通行电压Vpass并且在第三周期期间为编程电压或通行电压Vpass的顺序改变。
依照本发明第三方面，提供一种NAND闪存装置，包括存储单元阵列、用来施加编程电压的第一装置、以及用来减少沟道电子的第二装置。存储单元阵列被形成在半导体衬底的P型阱上，而存储单元阵列具有多个存储单元串，可以分别连接多个字线，并且这些存储单元串被分成多个区块，其中每个区块分别对应于从字线中被选择的字线。当通行电压Vpass被施加在未被选择的字线时，第一装置施加编程电压至被选择的区块中至少被选择的字线。在施加编程电压前，第二装置可以减少存储单元串中的沟道电子。
在上述的NAND闪存装置中，用来减少沟道电子的装置是施加负电压到被选择的区块内的字线。
另外，用来施加编程电压的装置包括列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。区块译码器可以将地址信号译码为选择信号，用来选择区块。电平位移电路则可以将预设电压转换为栅极驱动电压，以响应选择信号。另外，字线驱动器将全局字线电压传输至字线。其中，电平位移电路和字线驱动器都分别具有N沟道晶体管，并且可以形成在半导体衬底的三阱中。此外，列译码器可以产生负电压，以用来减少沟道电子。
在上述的NAND闪存装置中，在减少沟道电子后，列译码器可以将负电压改变为0V。
另外，在上述的NAND闪存装置中，列译码器还可以产生高于负电压的高电压，并且此高电压在沟道电子减少后，立即被设定为比编程后的高电压减去负电压的绝对值所获得的电压更低。
此外，在上述的NAND闪存装置中，用来施加编程电压的装置具有列译码器。此列译码器包括区块译码器、电平位移电路和字线驱动器。其中，区块译码器可以将地址信号译码为选择信号，以选择区块，而电平位移电路则将预设电压转换为栅极驱动电压，以响应选择信号。另外，字线驱动器将全局字线电压传输至字线。电平位移电路具有P沟道晶体管。
另外，在上述的NAND闪存装置中，用来减少沟道电子的装置施加正电压至半导体衬底的P型阱。
此外，在上述的NAND闪存装置中，用来减少沟道电子的装置从外部电路输入正电压，并且将此正电压施加在半导体衬底的P型阱。
依照本发明第四方面，提供NAND闪存装置，包括存储单元阵列、减少装置和编程装置。存储单元阵列被形成在半导体衬底的P型阱上，并且存储单元阵列包括多个存储单元串，其分别连接至多个字线，并被分成多个区块，其中每个区块分别对应于字线中被选择的字线，而每个区块又被分成多个页面，并且每个页面沿着字线配置，而每个页面又被分成多个区段，其对应于存储单元的预设数目。另外，减少装置可以减少存储单元串中的沟道电子。编程装置则以一个区段为单位编程存储单元，而此区段是在减少沟道电子后，从一个页面内的区段中选择出来。
在上述的NAND闪存装置中，当页面所分成的区段数目为最大值时，编程装置编程存储单元。
另外，在上述的NAND闪存装置中，当编程装置将存在第一区块的第一页面的第一区段中的数据更新时，编程装置随机地将更新的数据编程到以下选择中的一个或多个组合上：(a)第一区块的第一页面的第二区段；(b)第一区块的第二页面的区段；以及(c)第二区块的页面的区段。
依照本发明第五方面，提供一种NAND闪存装置的系统，包括NAND闪存阵列、外围电路、控制逻辑和NAND控制器。闪存阵列在要被编程的存储单元进行编程前，可以执行步骤，就是减少在存储单元串的沟道、源极和漏极区域中的电子。外围电路可以控制闪存阵列中减少电子的步骤。另外，控制逻辑可以控制外围电路的操作。NAND控制器包括缓冲存储器，并且以NAND闪存阵列的区段为单位，来管理与操作系统之间的接口。
在上述的系统中，NAND控制器控制在闪存阵列的数据在其中随机地被编程。
另外，在上述的系统中，缓冲存储器具有NAND闪存阵列的一个区段的大小。
此外，在上述的系统中，NAND闪存阵列的NOP(在页面中编程操作的次数)值大于或等于2。
另外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同的页面中，而不删除旧的数据。
此外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同的页面中，而不删除旧的数据，并且在相同的区块中不执行擦除操作。
另外，在上述的系统中，NAND控制器控制NAND闪存阵列的页面中的更新数据，重新放置在相同页面中空的区段内，并且将旧的数据存成无效数据，而不在相同的区块中进行擦除操作。
其他优选实施例的变型
图39是依照优选实施例的变型的一种在编程序列期间在NAND闪存装置80内的三个周期中设定的各个电压的表。
在本发明的另一优选实施例中，又提供了一种NAND闪存装置的编程方法。在t＜t0周期中，第一电压V1被施加在位线BL、第二电压V2被施加在源极线SL、而第三电压V3则被施加在漏极侧选择晶体管的栅极SGDL，另外，选择的字线WL、未被选择的字线WL和源极侧的选择晶体管的栅极SGSL都被接地，以将电子扫至位线BL。被施加在漏极侧选择晶体管的栅极SGDL的电压，从第三电压V3改变成第四电压V4，以将存储单元串沟道电位从位线切断，以避免电子回流。通过漏极侧选择晶体管，第四电压V4被设定低于第三电压V3。在t0＜t＜t1的周期内，选择的字线WL和未被选择的字线WL都被施加第五电压V5。第五电压V5被设定为负电压，以减少存储单元串的沟道中电子的总量。施加在选择字线WL和未被选择字线WL上的电压，会在t1时从第五电压V5变为第六电压6，其在t1＜t＜t2周期内被施加到选择字线WL和未被选择字线，其中第六电压V6被设定为正电压。施加在选择字线WL的电压在t2时，会从第六电压V6变为第七电压V7，其在t2＜t＜t3周期内被施加到选择的字线WL，其中第七电压V7被设定为高于第六电压V6。
依照本发明的实施例，各个电压最好在NAND闪存装置80中设定。其中，第一电压V1被设定介于1V到3.6V(或是电源电压)之间、第二电压V2被设定介于0V到3.6V(或是电源电压)之间、第三电压V3被设定介于0.5V到7V之间、第四电压V4被设定介于0.5V到3.6V(或是电源电压)之间、第五电压V5被设定介于-1V到-10V之间、第六电压V6被设定介于5V到15V之间、而第七电压V7则被设定介于10V到26V之间。
依照本发明的实施例，减少存储单元串的沟道中的电子总量的步骤优选地包括向字线WL施加负电压的步骤。在该实施例中，负电压设定为小于或等于存储单元串中的存储单元的阈值电压。
依照本发明的实施例，其提供一种NAND闪存装置的编程方法，可以造成禁止编程存储单元串的自升压，并且在禁止编程存储单元串的自升压之前，进行减少沟道电子的步骤。
依照本发明的实施例，在编程方法中，减少沟道电子步骤包括施加负电压到耦接至禁止编程存储单元串的字线WL。
依照本发明的实施例，在编程方法中，上述的负电压可以小于或等于禁止编程存储单元串中的存储单元的阈值电压。
依照本发明的实施例，在编程方法中，减少沟道电子步骤包括施加正电压到P型阱104，而其中形成有存储单元串，并且将耦接至禁止编程存储单元串的字线WL接地。
依照本发明的实施例，P型阱104的电压被设定为大于或等于禁止编程存储单元串的存储单元的阈值电压。
本发明与相关技术的不同处
依照本发明的实施例，字线WL的负电位被设定来与存储单元阵列2的P型阱104对照，并且已有许多的现有技术文件揭露施加负电压到字线WL的技术。例如，非专利文献NPL1就是其中一个很普遍的技术，其揭露NOR型闪存，其采用沟道热电子(Channel Hot Electron，简称CHE)注入编程和FN(Fowler-nordheim)隧穿擦除的技术。在其擦除模式中，所有在选择存储单元阵列单元中的字线都会被设定负电压。
专利文献PTL 3和4揭露一种AG-AND型闪存，在其中，字线WL上的存储单元可以利用施加负电压到字线来进行擦除操作。
专利文献PTL 5和非专利文献NPL 3揭露一种DINOR型闪存，在其中，只有被选择的字线WL被设定为负电压以进行编程。
在这些现有技术中的共同点，就是施加负电压到字线WL的目的，都仅是为了编程(program)和擦除(erase)操作，并且施加负电压的周期也都被限定在编程或擦除操作中。另外，现有技术也未揭露用于NAND闪存装置。然而，在本发明中，在编程(program)之前就可以施加负电压，以改善NAND闪存装置中编程干扰(program diaturb)的问题。这就是本发明和上述现有技术文件之间最大的不同点。
工业应用性
依照本发明，本发明的NAND闪存装置的编程方法和NAND闪存装置与现有技术相较，可以降低或避免编程干扰。
另外，依照本发明，本发明的NAND闪存装置的编程方法和NAND闪存装置，其可以在任何区块擦除操作时，采用比现有技术更快的速度，按照比现有技术更小的单位更新存储于NAND闪存装置中的数据，并且不会由编程干扰造成任何的废弃。
此外，依照本发明，本发明的NAND闪存装置的编程方法和NAND闪存装置，可以随机地编程存储于闪存装置中的数据。
本领域的技术人员将清楚在不背离本发明的范围或精神的情形下，可以对本发明的结构进行各种修改和变更。鉴于上述内容，期望本发明覆盖在所附权利要求及其等同物的范围内提供的各种修改和变更。
【附图标记列表】
1a、1b：存储单元串
2：NAND闪存阵列
3：页面
4a：列译码器
4b：行译码器
5：阱控制单元
6：电压产生器
7：控制逻辑
7P：输入信号管脚
8：地址缓冲器和控制器
9：页面缓冲器(感测放大器和写入驱动器)
10：输入和输出(I/O)接口
10P：输入和输出(I/O)管脚
11：区段
12：区块
13：位线(BL)切换电路
14：行切换电路
15：全局字线(GWL)电压切换电路
16、17、18、19、20、Tss、Tsg、Twi、Twj、Twk、Tr1～Tr4、Tg1～Tg5、Trg1～Trg4、Tgm：MOS晶体管
21：高电压电平位移电路(HLVS)
22：字线(WL)驱动器
23：区块译码器
24、24-1、24-2：高电压电平位移电路(HLMVLS)
25、25-1、25-2：中电压电平位移电路(MVLS)
26-0～26-4：高电压电平位移电路(HVLS)
50：主机计算机
51：操作系统(OS)
52：文件系统
53：应用界面(API)
55：CPU
56：主存储器
57：桥接器
58：CPU总线
60：固态硬盘(SSD)
61：NAND控制器
61m：缓冲存储器
62：快闪转换层(FTL)
63：内存技术装置(MTD)
71：SATA界面
80：NAND闪存装置
100：半导体衬底
102：N型阱
104：P型阱
106、110、116：介电层
108：浮置栅极(FG)
112：控制栅极
114：掺杂区
118、118a、118b：导体层
120、122：插塞
121：接触插塞
BL、BL1、BL2、BL3、BL4、BLn：位线
BLK：区块选择信号
/BLK：反相区块选择信号
CG：控制栅极
CPW、VMM、VPP、VPW、VSG1、VSG2、VSG3、VXD、V1、V2、V3、V4、V5、V6、V7：电压
D：漏极区
Ec：导电能级
Ev：价能级
F：浮置电位
FG：浮置栅极
GSGDL：全局选择栅极线
GWLi、GWLj和GWLk：全局字线
M：存储单元
PASV、VX、Vprg_SEL、Vpass_SEL、0V_SEL、MV_SEL：信号
S：源极区
SGDL、SGSL：选择栅极线
SL：源极线
T：晶体管
t、t0、t1、t2、t3：时间
Vpass：通行电压
Vprg：编程电压
WL、WL1、WL2、WL3、WL4、WL5、WLx：字线
S101：从存储单元读取区块数据
S102：输出数据和输入数据和错误校正码

Claims (50)

1.一种NAND闪存装置的编程方法，所述NAND闪存装置包括存储单元阵列，所述存储单元阵列形成在半导体衬底的P型阱上，所述存储单元阵列包括连接至多个字线的多个存储单元串，其中所述NAND闪存装置的编程方法包括在对要被编程的存储单元编程前，减少所述存储单元串的沟道、源极区和漏极区内的电子。
2.根据权利要求1所述的NAND闪存装置的编程方法，其中减少电子的步骤包括将所述字线偏置至低于所述P型阱的偏压的电压，以在沟道表面累积空穴来离子化表面陷阱，并在对禁止的存储单元编程后的自升压操作期间与电子复合。
3.根据权利要求2所述的NAND闪存装置的编程方法，其中减少电子的步骤还包括相对于所述P型阱而负偏置所述字线。
4.根据权利要求3所述的NAND闪存装置的编程方法，其中负偏置的步骤包括施加负电压至所述字线，并将所述P型阱接地。
5.根据权利要求2所述的NAND闪存装置的编程方法，其中减少电子的步骤包括相对于所述字线而正偏置所述P型阱。
6.根据权利要求5所述的NAND闪存装置的编程方法，其中正偏置的步骤包括施加正电压至所述P型阱，并将所述字线接地。
7.根据权利要求5所述的NAND闪存装置的编程方法，其中正偏置的步骤包括当所述字线被施加负电压时，施加正电压至所述P型阱。
8.一种NAND闪存装置的编程方法，所述NAND闪存装置包括存储单元阵列，所述存储单元阵列形成在半导体衬底的P型阱上，所述存储单元阵列包括连接至多个字线的多个存储单元串，并被分为多个区块，每个区块都分别对应于从所述多个字线中选择出来的相应字线，所述NAND闪存装置的编程方法包括：
减少所述存储单元串中的沟道电子；以及
在减少电子的步骤之后，当施加一个或多个通行电压Vpass至未被选择的字线时，施加编程电压给至少选择的字线，所述通行电压Vpass介于0V到所述编程电压之间。
9.根据权利要求8所述的NAND闪存装置的编程方法，其中减少电子的步骤包括相对于所述P型阱而负偏置所述字线。
10.根据权利要求9所述的NAND闪存装置的编程方法，其中负偏置的步骤包括施加负电压到所述字线，并将所述P型阱接地。
11.根据权利要求9或10所述的NAND闪存装置的编程方法，其中被负偏置的字线仅为连接至要被编程的存储单元的一个字线。
12.根据权利要求9或10所述的NAND闪存装置的编程方法，其中负偏置的步骤包括施加负电压至所述存储单元串中的多个字线，所述多个字线包括连接至要被编程的存储单元的字线。
13.根据权利要求9或10所述的NAND闪存装置的编程方法，其中负偏置的步骤包括施加负电压至选择的区块中所有的字线，所述选择的区块包括要被编程的存储单元。
14.根据权利要求9或10所述的NAND闪存装置的编程方法，其中负偏置的步骤包括施加负电压给多个选择的区块中所有的字线，一个选择的区块包括要被编程的存储单元。
15.根据权利要求8到10中任一项所述的NAND闪存装置的编程方法，其中每个存储单元串分别连接至每个位线，所述NAND闪存装置的编程方法还包括：
在减少沟道电子的步骤之前，施加对应于所述编程电压的电压给连接至要被编程的存储单元串的位线；以及
在减少沟道电子的步骤之前，施加对应于编程禁止电压的电压给连接至不用编程的存储单元串的位线。
16.根据权利要求8到10中任一项所述的NAND闪存装置的编程方法，其中每个存储单元串分别连接至每个位线，所述NAND闪存装置的编程方法还包括：
在减少沟道电子的步骤之前，施加对应于编程禁止电压的电压给所述位线；以及
在编程开始时，施加对应于所述编程电压的电压给连接至要被编程的存储单元串的位线。
17.根据权利要求8所述的NAND闪存装置的编程方法，其中减少电子的步骤包括相对于所述存储单元串中的字线而正偏置所述P型阱。
18.根据权利要求17所述的NAND闪存装置的编程方法，其中正偏置的步骤包括施加正电压给所述P型阱，并将所述存储单元串中的字线接地。
19.根据权利要求17所述的NAND闪存装置的编程方法，其中正偏置的步骤包括当负电压被施加在所述存储单元串中的字线时，施加正电压给所述P型阱。
20.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法，还包括在施加所述编程电压时将所述P型阱接地。
21.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法，其中相对于所述字线而正偏置P型阱的步骤包括只将负电压施加给连接至要被编程的存储单元的字线。
22.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法，其中正偏置的步骤包括施加负电压给所述存储单元串中的多个字线，所述多个字线包括连接至要被编程的存储单元的字线。
23.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法，其中正偏置的步骤包括施加负电压给所述存储单元串中的多个字线，所述多个字线包括选择的区块中所有的字线，所述选择的区块包括要被编程的存储单元。
24.根据权利要求17到19中任一项所述的NAND闪存装置的编程方法，其中正偏置的步骤包括施加负电压给多个选择的字线，所述选择的字线包括多个选择的区块中的所有字线，一个选择的区块包括要被编程的存储单元。
25.根据权利要求17到24中任一项所述的NAND闪存装置的编程方法，还包括在正偏置所述P型阱时将多个位线设定为浮置状态。
26.根据权利要求25的NAND闪存装置的编程方法，还包括：
在正偏置所述P型阱之前，施加对应于所述编程电压的电压给包括要被编程的存储单元的位线；以及
在正偏置所述P型阱之前，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线之外的位线。
27.根据权利要求25或26的NAND闪存装置的编程方法，还包括：
在正偏置所述P型阱之后，施加对应于所述编程电压的电压给包括要被编程的存储单元的位线；以及
在正偏置所述P型阱之后，施加对应于编程禁止电压的电压给除了包括要被编程的存储单元的位线之外的位线。
28.根据权利要求25的NAND闪存装置的编程方法，还包括：
在正偏置所述P型阱之前，施加对应于编程禁止电压的电压给所述位线；以及
在对所述存储单元编程时，施加对应于所述编程电压的电压给包括要被编程的存储单元的位线。
29.根据权利要求9-16任一项所述的NAND闪存装置的编程方法，其中相对于所述P型阱负偏置所述字线的步骤包括：相对于所述P型阱，将作为所述选择的字线的偏压的相对电压按照在第一周期前为负电压、在所述第一周期内为0V、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
30.根据权利要求9-16任一项所述的NAND闪存装置的编程方法，其中相对于所述P型阱负偏置所述字线的步骤包括：相对于所述P型阱，将作为所述选择的字线的偏压的相对电压按照在第一周期前为0V、在所述第一周期内为负电压、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
31.根据权利要求9-16任一项所述的NAND闪存装置的编程方法，其中相对于所述P型阱负偏置所述字线的步骤包括：相对于所述P型阱，将作为所述选择的字线的偏压的相对电压按照在第一周期前为预充电电压、在所述第一周期内为负电压、在第二周期内为通行电压Vpass以及在第三周期内为所述编程电压或所述通行电压Vpass的顺序改变。
32.根据权利要求9-16任一项所述的NAND闪存装置的编程方法，其中相对于所述P型阱负偏置所述字线的步骤包括：相对于所述P型阱，将作为所述选择的字线的偏压的相对电压按照负电压、接着为所述编程电压或所述通行电压Vpass的顺序改变。
33.一种NAND闪存装置，包括：
存储单元阵列，形成在半导体衬底的P型阱上，所述存储单元阵列包括连接至多个字线的多个存储单元串，并被分为多个区块，每个区块分别对应于从所述多个字线所选择出来的相应字线；
施加编程电压的装置，当施加通行电压Vpass给未被选择的字线时，施加编程电压给在选择的区块中至少选择的字线；以及
减少沟道电子的装置，在施加所述编程电压之前，减少所述存储单元串中的沟道电子。
34.根据权利要求33所述的NAND闪存装置，其中所述减少沟道电子的装置施加负电压至所述选择的区块中的字线。
35.根据权利要求33或34所述的NAND闪存装置，其中所述施加编程电压的装置具有列译码器，所述列译码器包括：
区块译码器，将地址信号译码为选择信号来选择所述区块；
电平位移电路，将预设电压转换为栅驱动电压，以响应所述选择信号；以及
字线驱动器，将全局字线电压传输至所述字线，
其中所述电平位移电路和所述字线驱动器都包括多个N沟道晶体管，所述N沟道晶体管形成在所述半导体衬底的三阱中，以及
其中所述列译码器产生用于减少沟道电子的负电压。
36.根据权利要求35所述的NAND闪存装置，其中所述列译码器在减少沟道电子之后，将所述负电压转换成0V。
37.根据权利要求35或36所述的NAND闪存装置，其中所述列译码器产生高于所述负电压的高电压，并且所述高电压至少在减少所述沟道电子时被设定为比编程时的高电压减去负电压的绝对值所获得的电压更低。
38.根据权利要求33或34所述的NAND闪存装置，其中所述施加编程电压的装置包括列译码器，所述列译码器包括：
区块译码器，将地址信号译码为选择信号来选择所述区块；
电平位移电路，将预设电压转换为栅驱动电压，以响应所述选择信号；以及
字线驱动器，将全局字线电压传输至所述字线，
其中所述电平位移电路包括多个P沟道晶体管。
39.根据权利要求33所述的NAND闪存装置，其中所述减少沟道电子的装置施加正电压至所述半导体衬底的所述P型阱。
40.根据权利要求39所述的NAND闪存装置，其中所述减少沟道电子的装置从外部电路输入所述正电压，并将所述正电压施加至所述半导体衬底的所述P型阱。
41.一种NAND闪存装置，包括：
存储单元阵列，形成在半导体衬底的P型阱上，所述存储单元阵列包括连接至多个字线的多个存储单元串，并被分为多个区块，每个区块分别对应于所述多个字线中的相应字线，每个区块被分为多个页面，每个页面沿着每个字线配置，并且每个页面被分为多个区段，区段对应于预设数目的所述存储单元；
用来减少沟道电子的减少装置，减少所述存储单元串中的沟道电子；以及
用来对存储单元编程的编程装置，在减少所述沟道电子后以一个区段为单位对所述存储单元编程，所述区段从一个页面内的区段中选择出来。
42.根据权利要求41所述的NAND闪存装置，其中当所述页面所分成的区段数目为最大值时，所述编程装置对存储单元编程。
43.根据权利要求41或42所述的NAND闪存装置，其中当所述编程装置将存在第一区块的第一页面的第一区段中的数据更新时，所述编程装置随机地将更新的数据编程到以下选择中的一个或多个组合上：
(a)所述第一区块的所述第一页面的第二区段；
(b)所述第一区块的第二页面的区段；以及
(c)第二区块的页面的区段。
44.一种NAND闪存装置的系统，包括：
NAND闪存阵列，在对要被编程的存储单元编程前减少多个存储单元串的沟道、源极和漏极区域中的电子；
外围电路，控制所述NAND闪存阵列中减少电子的步骤；
控制逻辑，控制所述外围电路的操作；以及
NAND控制器，具有缓冲存储器，并且以所述NAND闪存阵列的一个区段为单位来管理与操作系统之间的接口。
45.根据权利要求44所述的NAND闪存装置的系统，其中所述NAND控制器控制在所述NAND闪存阵列的数据在其中随机地被编程。
46.根据权利要求44所述的NAND闪存装置的系统，其中所述缓冲存储器具有所述NAND闪存阵列的一个区段的大小。
47.根据权利要求44所述的NAND闪存装置的系统，其中所述NAND闪存阵列在一个页面中编程操作的次数大于或等于2。
48.根据权利要求44所述的NAND闪存装置的系统，其中所述NAND控制器控制所述NAND闪存阵列的页面中的更新数据，以重新放置在相同的页面中，而不删除旧的数据。
49.根据权利要求44所述的NAND闪存装置的系统，其中所述NAND控制器控制所述NAND闪存阵列的页面中的更新数据，以重新放置在相同的页面中，而不删除旧的数据，并且在相同的区块中不执行擦除操作。
50.根据权利要求44所述的NAND闪存装置的系统，其中所述NAND控制器控制所述NAND闪存阵列的页面的区段中的更新数据，以重新放置在相同页面中空的区段内，并且将旧的数据存成无效数据，而不在相同的区块中进行擦除操作。
CN200980157733.3A 2009-04-30 2009-04-30 Nand闪存装置的编程方法 Active CN102341865B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/058788 WO2010125695A1 (en) 2009-04-30 2009-04-30 Programming method for nand flash memory device

Publications (2)

Publication Number Publication Date
CN102341865A true CN102341865A (zh) 2012-02-01
CN102341865B CN102341865B (zh) 2014-07-16

Family

ID=43031856

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980157733.3A Active CN102341865B (zh) 2009-04-30 2009-04-30 Nand闪存装置的编程方法

Country Status (5)

Country Link
US (2) US8599614B2 (zh)
JP (1) JP4750906B2 (zh)
CN (1) CN102341865B (zh)
TW (1) TWI451416B (zh)
WO (1) WO2010125695A1 (zh)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005248A (zh) * 2009-08-31 2011-04-06 三星电子株式会社 非易失性存储器件及其驱动方法和具有其的存储器系统
CN103106922A (zh) * 2012-12-26 2013-05-15 上海宏力半导体制造有限公司 分离栅存储阵列的编程方法
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105976865A (zh) * 2015-03-12 2016-09-28 株式会社东芝 半导体存储装置
CN106205704A (zh) * 2015-03-10 2016-12-07 旺宏电子股份有限公司 存储器及其操作方法
CN107564567A (zh) * 2016-06-30 2018-01-09 爱思开海力士有限公司 对半导体存储器装置进行编程的方法
CN108463852A (zh) * 2016-11-14 2018-08-28 美光科技公司 包含在存储器单元中建立负本体电位的设备及方法
CN108630248A (zh) * 2017-03-23 2018-10-09 旺宏电子股份有限公司 存储器装置
CN109378028A (zh) * 2018-08-22 2019-02-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
CN110021318A (zh) * 2018-01-09 2019-07-16 华邦电子股份有限公司 半导体存储装置
CN110085271A (zh) * 2014-07-23 2019-08-02 纳姆实验有限责任公司 禁止对FeFET存储器电路进行编程的方法及电路
CN110299170A (zh) * 2018-03-22 2019-10-01 美光科技公司 包含电压自举控件的存储器块选择电路系统
CN110580931A (zh) * 2018-06-08 2019-12-17 旺宏电子股份有限公司 编程抑制程序方法、存储器装置及控制器
CN111048136A (zh) * 2018-10-12 2020-04-21 旺宏电子股份有限公司 Nand闪存操作技术
CN112530955A (zh) * 2019-09-18 2021-03-19 铠侠股份有限公司 半导体存储装置
CN113096715A (zh) * 2021-04-15 2021-07-09 长江存储科技有限责任公司 3d存储器及其控制方法
CN113299330A (zh) * 2020-02-24 2021-08-24 闪迪技术有限公司 倒序编程的源极侧预充电和升压改进

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291295B2 (en) 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US20110041039A1 (en) * 2009-08-11 2011-02-17 Eliyahou Harari Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device
US8456926B2 (en) * 2010-11-18 2013-06-04 Grandis, Inc. Memory write error correction circuit
US8638618B2 (en) * 2010-12-23 2014-01-28 Macronix International Co., Ltd. Decoder for NAND memory
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
KR101868377B1 (ko) * 2012-03-06 2018-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101868393B1 (ko) 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
JP2013196731A (ja) 2012-03-21 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
TWI490865B (zh) * 2012-08-15 2015-07-01 Phison Electronics Corp 資料讀取方法、記憶體控制器與記憶體儲存裝置
CN103594116A (zh) * 2012-08-15 2014-02-19 群联电子股份有限公司 数据读取方法、控制电路、存储器模块与存储器存储装置
US9318199B2 (en) 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
US8923068B2 (en) * 2012-10-30 2014-12-30 Micron Technology, Inc. Low margin read operation with CRC comparision
US9030879B2 (en) * 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US20140233339A1 (en) * 2013-02-18 2014-08-21 Spansion Llc. Apparatus and method to reduce bit line disturbs
US9378840B2 (en) * 2013-10-28 2016-06-28 Seagate Technology Llc Systems and methods for sub-zero threshold characterization in a memory cell
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
TWI559312B (zh) * 2015-05-20 2016-11-21 旺宏電子股份有限公司 記憶體裝置與其程式化方法
US9466375B1 (en) * 2015-05-28 2016-10-11 Macronix International Co., Ltd. Memory device and programming method thereof
KR102296741B1 (ko) 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102468992B1 (ko) * 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102396734B1 (ko) * 2015-11-23 2022-05-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2018045750A (ja) 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
US10109365B2 (en) * 2016-11-28 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Word line driver
JP2018163723A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 メモリデバイス及びメモリシステム
TWI651835B (zh) 2017-03-31 2019-02-21 力晶科技股份有限公司 非揮發性記憶體結構及防止其產生程式化干擾的方法
US10937512B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Managing programming errors in NAND flash memory
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11626864B1 (en) 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4311358C2 (de) 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP2968906B2 (ja) 1992-04-07 1999-11-02 三菱電機株式会社 不揮発性半導体記憶装置
KR0172441B1 (ko) 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
JPH103794A (ja) 1996-06-12 1998-01-06 Hitachi Ltd 不揮発性記憶装置および駆動方法
JPH1011981A (ja) * 1996-06-19 1998-01-16 Sony Corp 不揮発性半導体記憶装置
TW365001B (en) 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
JPH10275484A (ja) 1997-03-31 1998-10-13 Hitachi Ltd 不揮発性半導体記憶装置
US7149110B2 (en) * 1999-01-14 2006-12-12 Silicon Storage Technology, Inc. Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system
JP3908432B2 (ja) * 2000-02-17 2007-04-25 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP4044755B2 (ja) 2000-12-12 2008-02-06 三星電子株式会社 不揮発性半導体メモリ装置及びそれのプログラム方法
JP2004072060A (ja) 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US7051169B2 (en) * 2002-02-26 2006-05-23 Kyocera Wireless Corp. Memory configuration for a wireless communications device
JP4563715B2 (ja) * 2003-04-29 2010-10-13 三星電子株式会社 パーシャルコピーバック動作モードを有するフラッシュメモリ装置
TWI220253B (en) * 2003-10-14 2004-08-11 Macronix Int Co Ltd Method of operating a non-volatile memory
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7075140B2 (en) * 2003-11-26 2006-07-11 Gregorio Spadea Low voltage EEPROM memory arrays
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
TWI270078B (en) * 2004-12-30 2007-01-01 Macronix Int Co Ltd A method of operating an array of memory cells, nonvolatile memory and manufacturing method thereof
KR100680462B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
US7400549B2 (en) * 2005-04-28 2008-07-15 Micron Technology, Inc. Memory block reallocation in a flash memory device
KR100697284B1 (ko) 2005-05-02 2007-03-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100737913B1 (ko) * 2005-10-04 2007-07-10 삼성전자주식회사 반도체 메모리 장치의 읽기 방법
JP2008010046A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 不揮発性半導体記憶装置
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching
US7619933B2 (en) * 2007-10-05 2009-11-17 Micron Technology, Inc. Reducing effects of program disturb in a memory device
US8072811B2 (en) * 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005248B (zh) * 2009-08-31 2015-06-17 三星电子株式会社 非易失性存储器件及其驱动方法和具有其的存储器系统
CN102005248A (zh) * 2009-08-31 2011-04-06 三星电子株式会社 非易失性存储器件及其驱动方法和具有其的存储器系统
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103106922A (zh) * 2012-12-26 2013-05-15 上海宏力半导体制造有限公司 分离栅存储阵列的编程方法
CN103106922B (zh) * 2012-12-26 2017-05-10 上海华虹宏力半导体制造有限公司 分离栅存储阵列的编程方法
CN110085271A (zh) * 2014-07-23 2019-08-02 纳姆实验有限责任公司 禁止对FeFET存储器电路进行编程的方法及电路
CN106205704A (zh) * 2015-03-10 2016-12-07 旺宏电子股份有限公司 存储器及其操作方法
CN106205704B (zh) * 2015-03-10 2019-08-23 旺宏电子股份有限公司 存储器及其操作方法
CN105976865A (zh) * 2015-03-12 2016-09-28 株式会社东芝 半导体存储装置
CN105976865B (zh) * 2015-03-12 2019-12-10 东芝存储器株式会社 半导体存储装置
CN107564567A (zh) * 2016-06-30 2018-01-09 爱思开海力士有限公司 对半导体存储器装置进行编程的方法
CN107564567B (zh) * 2016-06-30 2020-11-13 爱思开海力士有限公司 对半导体存储器装置进行编程的方法
CN108463852B (zh) * 2016-11-14 2022-03-18 美光科技公司 包含在存储器单元中建立负本体电位的设备及方法
CN108463852A (zh) * 2016-11-14 2018-08-28 美光科技公司 包含在存储器单元中建立负本体电位的设备及方法
CN108630248A (zh) * 2017-03-23 2018-10-09 旺宏电子股份有限公司 存储器装置
CN108630248B (zh) * 2017-03-23 2021-08-03 旺宏电子股份有限公司 存储器装置
CN110021318A (zh) * 2018-01-09 2019-07-16 华邦电子股份有限公司 半导体存储装置
CN110021318B (zh) * 2018-01-09 2021-05-18 华邦电子股份有限公司 半导体存储装置
CN110299170A (zh) * 2018-03-22 2019-10-01 美光科技公司 包含电压自举控件的存储器块选择电路系统
CN110580931A (zh) * 2018-06-08 2019-12-17 旺宏电子股份有限公司 编程抑制程序方法、存储器装置及控制器
CN110580931B (zh) * 2018-06-08 2023-09-12 旺宏电子股份有限公司 编程抑制程序方法、存储器装置及控制器
CN109378028A (zh) * 2018-08-22 2019-02-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
CN111048136A (zh) * 2018-10-12 2020-04-21 旺宏电子股份有限公司 Nand闪存操作技术
CN111048136B (zh) * 2018-10-12 2021-11-16 旺宏电子股份有限公司 Nand闪存操作技术
CN112530955A (zh) * 2019-09-18 2021-03-19 铠侠股份有限公司 半导体存储装置
CN112530955B (zh) * 2019-09-18 2024-03-19 铠侠股份有限公司 半导体存储装置
CN113299330A (zh) * 2020-02-24 2021-08-24 闪迪技术有限公司 倒序编程的源极侧预充电和升压改进
CN113096715A (zh) * 2021-04-15 2021-07-09 长江存储科技有限责任公司 3d存储器及其控制方法

Also Published As

Publication number Publication date
JP2011519462A (ja) 2011-07-07
TW201106357A (en) 2011-02-16
US8599614B2 (en) 2013-12-03
US20140140129A1 (en) 2014-05-22
TWI451416B (zh) 2014-09-01
US9214242B2 (en) 2015-12-15
US20110310666A1 (en) 2011-12-22
WO2010125695A1 (en) 2010-11-04
JP4750906B2 (ja) 2011-08-17
CN102341865B (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
CN102341865B (zh) Nand闪存装置的编程方法
KR100337766B1 (ko) 불휘발성 반도체 메모리
JP5280679B2 (ja) メモリのラッチプログラミングおよびその方法
KR100564378B1 (ko) 비휘발성 메모리 어레이에서의 페이지 소거 및 소거 검증
KR100819102B1 (ko) 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
CN100568392C (zh) 用于非易失性存储器的自升压技术
CN101556827B (zh) 使用自升压对闪存器件编程的方法
JP5259481B2 (ja) 不揮発性半導体記憶装置
CN101627439B (zh) 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程
JP4603892B2 (ja) 電流が制限されるラッチ
JP3652453B2 (ja) 半導体メモリ装置
US6958940B2 (en) Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
KR101384316B1 (ko) 반도체 기억장치
CN1199909A (zh) 有闪速电可擦可编程只读存储器单元的非易失性存储设备
CN1856840A (zh) 非易失性存储器中的擦除禁止
US9330762B2 (en) Semiconductor memory device
CN1226782C (zh) 非易失性存储器元件的操作方法
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
JP5792476B2 (ja) 半導体記憶装置及びその高電圧制御方法
JP5284909B2 (ja) Ｎａｎｄ型フラッシュメモリとその消去方法
JP2010033682A (ja) 不揮発性半導体記憶装置
US7460401B2 (en) Method for checking block erasing of a memory and circuit thereof
JP2004014052A (ja) 不揮発性半導体記憶装置
CN102332304A (zh) 非易失性存储器件及其编程方法
KR20180097110A (ko) 양(+) 및/또는 음(-) 전압 발생 회로를 포함하는 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190613

Address after: Tokyo, Japan, Japan

Co-patentee after: Lijing Jicheng Electronic Manufacturing Co., Ltd.

Patentee after: Powerchip Corporation

Address before: Tokyo, Japan

Co-patentee before: Powerflash Technology Corporation

Patentee before: Powerchip Corporation

TR01 Transfer of patent right