CN111048136A - Nand闪存操作技术 - Google Patents

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Abstract

一种高密度存储器，例如立体NAND闪存，的写入方法，修改在写入操作期间所施加的波形，以减轻在操作期间对于未被选取用来进行写入的存储单元的无预期干扰。此方法通常在写入序列中的写入验证通过电压和写入通过电压之间的时间间隔内施加偏压安排。此偏压安排包括软压降和预启动，用以减小写入操作期间位于未被选取的NAND存储单元串行的浮置通道上的电压分布变异程度。

Description

NAND闪存操作技术
本发明主张美国编号62/745,152，申请日为2018年10月12日的临时申请案的优先权。且此临时申请案的内容，将通过引用并入的方式全文收载于本发明说明书之中。
技术领域
本发明是有关高密度存储器的设计，包括立体NAND存储器的设计，这些存储器是被配置来减少因为对被选取存储单元进行写入操作所产生的干扰，而这些干扰会扰乱储存在存储单元阵列中其他存储单元的数据。
背景技术
包含有立体NAND存储器的高密度集成电路存储器，目前正持续发展中，用来降低数据储存的成本。为了实现这个目的，会将存储单元的尺寸缩小，并且增加存储单元阵列的密度。由于这些存储器结构复杂，因此在操作期间所产生的电场会干扰或扰乱储存在未进行操作的存储单元中的电荷。而这些所谓的写入干扰和读取干扰效应会降低存储器的可靠度和耐用性，或者使存储单元需要更大的操作余裕(operating margin)。
现有技术还提出以实现多阶层存储单元(multilevel cells MLC)的方式，来解决数据储存密度的问题。其中，多阶层存储单元中的的每一个存储单元，可以储存2个位(bits)或3个位(三阶层存储单元)。而这些多阶层存储单元需要具有较窄边际界线的多个阈值电压范围的结构和程序来支持。但这些较窄边际界线会加剧储存在存储器中的电荷所造成的干扰或扰乱的问题。
因此，有需要提供操作高密度存储器的方法，以缓解因为提高存储器密度，而对储存在高密度存储器的存储单元中的数据造成非预期的干扰的趋势发展。
发明内容
本说明书描一种技术，提供修改施加于写入操作期间的波形，以减轻在操作期间对于未被选取用来进行写入操作的存储单元所产生的非预期干扰。通常，此一技术是提供来在写入序列中的写入验证通过电压(program verify pass voltages)和写入通过电压(program pass voltages)二者间的时间间隔内施加偏压安排(bias arrangement)。其中，写入序列可以包括「软压降(soft ramp down)」、「预启动(pre-turn-on)」或两者，用以减少写入操作期间未被选取的NAND存储单元串行的浮接通道上的电平分布变异程度。偏压安排的变化可以为「软压降」(如图7A所绘示)、两步骤压降(如图8A所绘示)、预启动(如图9A所绘示)、两步骤压降加上预启动(如图10A所绘示)、「增强(plus)」预启动(如图11A所绘示)和两步骤压降加上增强预启动(如图12A所绘示)。
由前述内容可以发现，在上述时间间隔中所施加的偏压安排，可以减轻未被选取的NAND存储单元串行的写入干扰，进而可以扩大高密度存储器的感测裕度。
为了让本发明的其他方面及优点更明显易懂，特举出下述的附图、详细的说明书与权利要求来进行说明。
附图说明
图1绘示一种存储器元件以及包括NAND闪存阵列和配置来做为偏压控制器的主机的简化方块图。
图2绘示一种使用于图1的存储器元件中的垂直NAND存储单元串行结构示意图。
图3绘示一种使用于本说明书所述存储器中，用以实现每个存储单元储存2位的存储器元件的阈值电压值分布。
图4绘示一种适用于图1所绘示的系统中的3D垂直NAND存储器元件的等效电路方块图。
图5绘示一种写入序列的频率图，其中写入序列包括写入程序之后的写入验证程序。
图6A、图6B和图6C绘示在图5的写入序列中，沿着垂直NAND存储单元串行的长轴方向所绘示的通道电平仿真图。
图7A至图7B绘示偏压安排的第一实施例和由此偏压安排所产生的通道电平仿真图。
图8A至图8B绘示偏压安排的第二实施例和由此偏压安排所产生的通道电平仿真图。
图9A至图9B绘示偏压安排的第三实施例和由此偏压安排所产生的通道电平仿真图。
图10A至图10B绘示偏压安排的第四实施例和由此偏压安排所产生的通道电平仿真图。
图11A至图11B绘示偏压安排的第五实施例和由此偏压安排所产生的通道电平仿真图。
图12A至图12B绘示偏压安排的第六实施例和由此偏压安排所产生的通道电平仿真图。
【符号说明】
102：主机
108：存储器元件
114：线路
116：数据路径
118：输入/输出电路
126：总线系统
128：快取电路
134：控制电路
138：页面缓冲器电路
144：线路
145、146：箭头
148：位线驱动器电路
164：偏压安排电压源
166、WL、WL0-WLn+k、WLn-i、WLn-j、WLn-k、WLn+j、WLn-1、WLn-2：位线
177、401、403、BL、BL0、BL1、BL2：字线
176A：字线译码器
176B：字线驱动器
178：存储器阵列
178A：串行选择线/接地选择线译码器
178B：串行选择线/接地选择线驱动器电路
179：串行选择线/接地选择线
200：NAND存储单元串行
201：半导体通道
202：数据存储层
203：串行选择线栅极
204-208：字线
300：存储单元的阈值电压分布图
301-304：范围
311、312、313：感测边界
402：串行选择栅极
501：验证读取的预充电时间
502：验证读取的预充电恢复时间
503：验证完成时间
504：预充电时间
505：写入时间
510：压降的后缘
511：写入通过电压脉冲的前缘
601-604、606：垂直线
610：下降趋势
611：电平下降
612：区域
701、801、901、1001、1101、1201：写入验证通过电压脉冲
703、803、903、1003、1103、1203：写入通过电压脉冲
704、806、807、909、1005、1007、1207：降压
705、805、908、1006、1009、1109、1206、1209：中间偏压电平
706、809、910、1110、1210：写入通过电压脉冲的前缘
808、906、1106：较低电平
902、1102、1205：写入验证通过电压脉冲的后缘
907、1008、1108、1208：升压
1010：升压的后缘
PGM：写入程序
VtMAX：最高的阈值电压值
SSL0、SSLl、SSL2：串行选择线
GSL：接地选择线
X、Y：存储单元
DWLG、DWLS：虚拟字线
VBLR：位线预充电电平
VSSLR、VSSLP：串行选择线的电平
VGSLR：接地选择线的电平
VpassR、VpassP：通过电平
VBLP：预充电电平
Vread：读取电压
CSL：共同源极线
VCSLP：共同源极线的电压
Sel WL：被选取的字线
Un-sel WL：未被选取的字线
Vpgm：高电平
具体实施方式
请参考图1至图12A-图12B，其提供了对本发明实施例的详细描述。
图1绘示一种存储器系统的简化方块图。此存储器系统包括在集成电路上实现的NAND存储器元件108以及配置来进行存储体操作的主机102。其中，存储体操作包括页面写入、写入、读取、擦除或其他操作。在不同实施例中，存储器元件108可具有单阶层存储单元(single-level cells，SLC)，或每存储单元储存多于一个位的多阶层存储单元(例如，多阶层存储单元、三阶层存储单元(Triple-level cells，TLC)或四阶层存储单元(Quad-level-cell，QLC))。存储器元件108可以在单一集成电路芯片、在多芯片模块上，或在适合特定需要的多个芯片上实现。
存储器元件108包括存储器阵列178，其可以是使用立体存储器阵列技术实现的NAND闪存。在一些实施例中，存储器阵列178包括位于密集立体存储器结构中的垂直NAND存储单元串行阵列。在其他实施例中，存储器阵列178可以包括NAND存储单元串行的二维阵列。
字线译码器176A经由字线驱动器176B耦接到存储器阵列178中的多条字线177。串行选择线/接地选择线(SSL/GSL)译码器178A通过串行选择线/接地选择线驱动器电路178B，并经由串行选择线/接地选择线179耦接到位于存储器阵列靠近位线侧(SSL)和靠近共同源极线CLS侧的串行选择栅极。页缓面冲器电路138通过位线驱动器电路148耦接到存储器阵列178中的位线166。在一些实施例中，可以包括列译码器电路，用以将数据从位线驱动器传送到被选定的位线。页面缓冲器电路138可以储存在页面写入操作中用于定义数据图案(data pattern)的多个数据页面，并且可以包括用于进行读取和验证操作的感测电路。
存储器阵列178的位线可包括全局位线(global bit lines，GBL)和区域位线。位线通常包括位于较高图案化层中的导体，其穿过存储器阵列中的多个存储单元区块，并且经由区块选择晶体管(block select transistors)或组选择晶体管(bank selecttransistors)耦接到存储区块中的区域位线。区域位线连接到存储单元，用以使电流流入和流出位线，并且次第连接到位线驱动器电路148和页面缓冲器电路138。同样地，字线包括对应于字线驱动器176B的支持电路的全局字线和区域字线。
在感测操作中，来自页面缓冲器电路138的感测数据经由总线系统126中的第二数据线提供给快取电路128，又经由数据路径116耦接到输入/输出电路118。此外，在本实施例中，输入数据通过数据路径116提供至快取电路128上，并通过总线系统126提供至页缓冲器电路138，以用来支持写入操作。
输入/输出电路118通过(包括I/O焊垫的)线路114连接，并为存储器元件108外部的目的地。在本实施例中输入/输出电路118包括主机102，用以提供传输数据、地址和命令的通信路径。输入/输出电路118通过数据路径116提供通信路径到快取电路128以支持存储器的操作。快取电路128与页面缓冲器电路138(使用例如总线系统126)进行数据流通信(data flow communication)。
控制电路134连接到输入/输出电路118，并且包括指令译码器逻辑、地址计数器、状态机、计时电路和控制各种存储体操作的其他逻辑电路。其中，前述的各种存储体操作，包括：用于存储器阵列178操作的写入、读取和擦除操作。控制电路134可以将控制电路信号分配到存储器元件108中的多个电路，如箭头145和146所示，以支持电路的操作。控制电路134可以包括地址缓存器，用以根据需要将地址传送到存储器元件108的元件，包括将数据传送到快取电路128，并且经由线路144传送到页面缓冲器的电路138、字线译码器176A和串行选择线/接地选择线译码器178A。
如图1所绘示的实施例，控制电路134包括控制逻辑电路，其包括用来实现偏压安排的状态机或机器模块，以控制通过方块164所标示的电压源所产生或提供的偏压，例如读取、擦除验证写入电压，的应用。更包括对一组可选择的写入和读取操作，将预充电电压、通过电压和其他偏压施加到字线驱动器176B和位线驱动器电路148。箭头165所标示的偏压被施加到存储器元件108的元件，用以支持操作。如下面更详细描述，控制电路134包括用于实现偏压安排的逻辑，例如通过在写入序列的写入验证脉冲和写入脉冲之间施加「预启动」偏压，来减缓热电子在未被选取的NAND存储单元串行的通道生成。
控制电路134可以包括本领域中已知，使用包括状态机的专用逻辑电路来实现的模块。在另一实施例中，控制电路134可以包括使用通用处理器来实现的模块。其中，此通用处理器可以在执行计算机运算以控制存储器元件108的操作的相同集成电路上实现。在又一实施例中，专用逻辑电路和通用处理器的组合可用以实现控制电路134中的模块。
闪存阵列178可以包括建构来使每一个存储单元可以储存多个位的浮栅存储单元或介电电荷捕捉存储单元。其是通过建构多个写入阶层来实现，而多个写入阶层则是与用来构成存储单元的阈值电压值Vt的储存电荷量相对应。此技术可用于一存储单元储存一位的闪存，以及其他一存储单元储存多位和一存储单元储存一位的其他存储器技术中。在其他实施例中，上述存储单元可以包括可写入的电阻式存储单元、相变式存储单元和存储单元技术中其他类型的非易失性和易失性存储单元。
在图标的实施例中，主机102耦接到存储器元件108上的线路114，以及未绘示的其他控制端，例如芯片选择端等，并且可以对存储器元件108提供命令或指令。在一些实施例中，主机102可以使用共享的地址和数据线，并使用序列总线(serial bus technology)技术耦接到存储器元件108。主机102可以包括通用处理器、专用处理器、配置来作为存储器控制器的处理器，或使用存储器元件108的其他处理器。主机102的全部或部分可以在与建构存储器的集成电路相同的集成电路上实现。
主机102可以包括文件系统或基于来自应用程序的请求而储存、检索(retrieve)和更新储存在存储器中的数据的文件系统。通常，主机102可以包括执行存储器管理功能的程序和可以产生储存于存储器中的数据的状态信息的其他功能的程序。其中，这些状态信息包括因为上述存储器管理功能所产生的结果，而被标记为无效的信息。这些存储器管理功能可以包括例如耗损平均(wear leveling)、损坏区块修复(bad block recovery)、功率损失修复(power loss recovery)、垃圾收集(garbage collection)、纠错(errorcorrection)等。而且，主机102可以包括应用程序、文件系统、闪存转换层程序以及其他可以产生储存于存储器中的数据状态信息的元件。其中，这些状态信息包括因为上述存储器管理功能所产生的结果，而被标记为无效的信息。
在高密度存储器中，页面可以包括数百或数千个位，并且页面缓冲器可以平行连接到相应的数百或数千个位线。在写入操作期间，例如，选择一组位线、一条字线和一条串行选择线来施加偏压，用以写入由页面缓冲器电路138的内容所定义的特定数据图案。其中，另一组位线被选择来施加偏压，用以根据此一特定数据图案来抑制写入。
图2为根据一实施例所绘示的一种垂直NAND存储单元串行200的结构示意图，其可配置成高密度存储器阵列。垂直NAND存储单元串行200包括垂直通道结构。垂直通道结构包括被数据储存层202，例如介电电荷捕捉层或浮置栅极层，所包围的半导体通道201。多阶层的图案化导体，在NAND存储单元串行200上构成串行选择栅极(例如，串行选择线栅极203、未绘示的接地选择线栅极)和字线(在本实施例中为204至208)。由于垂直通道结构穿透图案化的导体层，因此垂直NAND存储单元串行200可以称为栅极环绕式(gate-all-around，GAA)NAND存储单元串行。如下面更详细的讨论，在高密度存储器的实施例中，单一个图案化导体可以用来作为大量垂直通道结构的字线。
另外，也可以使用包括单栅极和双栅极存储单元的其他类型的垂直NAND存储单元串行。其中，单栅极和双栅极存储单元的垂直通道结构设置在图案化导线之间的沟槽之中，并且不会被用来作为字线的导体完全包围。
在操作中，数据存储层202配置来做为捕捉会引起对应存储单元的阈值电压Vt值变化的电荷。这些阈值电压的变化代表示可写入、擦除和读取的数据数值。在一些实施例中，每一个存储单元各自储存一位的数据。在一些实施例中，这些存储单元是可以储存多位数据的多阶层存储单元。例如，这些存储单元可以被配置来进行具有四个阈值电压阶层的操作，以表示2位的数据。其他可以配置来进行具有8或16个阈值电压阶层的操作，以代表每个存储单元中更多位的数据。
图3绘示一种4阶层存储单元的阈值电压分布图300。因此，存储单单元可以配置为具有阈值电压位于范围301之内的擦除状态。第二状态可以具有位于范围302内的阈值电压。第三状态可以具有位于范围303内的阈值电压。第四状态可以具位于范围304之内的阈值电压。为了能够感测不同阈值电压的差异，系统因此被建构来在各个阈值电压范围之间建立感测边界311、312和313。在存储单元中，对应于数据的最大阈值电压，是范围304中较高的阈值电压值，具有操作中的存储单元阈值电压分布范围中最高的阈值电压值VtMAX。
在高密度垂直NAND存储器中，因逐渐增加的复杂度所衍生的可能问题，与图2所绘示者类似，都涉及了存储单元中电荷的扰动。而此问题是由存储器阵列中其他存储单元的操作所引起的。因此，如图3所绘示，位于存储器阵列状态中的一个存储单元，可能无意中暴露于电场之下，使该存储单元增加了其所捕获的电荷，进而增加了此存储单元的阈值电压。这样的结过会扩张存储单元位于擦除状态或较低阈值电压状态的阈值电压分布。且随着这样的干扰逐渐增加，操作感测的裕度311将逐步减少。
图4绘示一种适用于3D垂直NAND闪存阵列的等效电路方块图。在本实施例中，其绘示了9个垂直NAND存储单元串行。本实施例亦绘示出多个阶层的字线WL0至WLn+k。此存储区块中的所有垂直NAND存储单元串行共享单一条字线。而且，每个NAND存储单元串行都包括一个靠近位线侧的选择栅极，其耦合到串行选择线。在本图示中，串行选择线(SSL0、SSL1、SSL2)耦接到9个存储单元串行阵列中的3个垂直NAND存储单元串行。而且，每个NAND存储单元串行包括靠近源极侧的选择栅极，其耦接到接地选择线GSL。在本实施例中，所有的接地选择线，都会耦接到单一的接地选择线GSL。其中，接地选择线GSL是用来控制NAND存储单元串行与存储区块的共同源极线的连接或断开。
为了选择特定的存储单元，会选择单一个位于顶部的串行选择栅极(例如，402、SSL0)，并选择单一条字线(例如，401，WLn)，以及单一条位线(例如，403，BL0)。进行页面操作时，会选择单一个位于顶部的串行选择栅极，选择单一条字线，并选择多条位线。
例如，为了在图4所绘示的电路中(包含有的存储单元P的页面)写入数据图案，会选择串行选择线SSL0、选择字线WLn并且选择位线BL0、BL1和BL2。为了根据储存在页缓冲器中的数据图案，只对存储单元P进行写入，位线BL0会被施加偏压以进行写入，且位线BL1和BL2会被设定为抑制写入。在写入序列的支持下，字线WLn会接收被选取的字线的写入序列；其他字线则会接收到未选取字线的序列。
写入程序期间，在高密度存储器阵列中产生的电场可能是复杂的。位于NAND存储单元串行上，共享串行选择线SSL0和字线WLn的存储单元(标记为X)，会遭遇到第一种形式的干扰。此种干扰是源自于施加到字线WLn的字线偏压以及串行选择栅极的操作；而串行选择栅极的操作，响应串行选择线SSL0施加在位线上的写入偏压与抑制偏压的差额。位于NAND存储单元串行上，共享位线BL0和字线WLn的的存储单元(标记为Y)，会遭遇到第二种形式的干扰。其中，第二种形式的干扰是源自于施加到字线WLn的字线偏压以及个别串行选择栅极的操作。而这些串行选择栅极的操作，是指分别响应串行选择线SSL1和SSL2的信号，对位线BL0施加偏压以进行写入的操作。在NAND存储单元串行上，共享字线WLn，但不共享位线或串行选择线SSL的存储单元(标记为XY)，仍会遭遇到源自于字线偏压的干扰。
图5绘示一种用于如图3所绘示的立体NAND存储单元串行的页面写入操作的偏压安排的频率图。其中，如图1所绘示的控制器，会执行写入序列，藉以施加偏压到位线BL、串行选择线SSL、被选取的字线Sel WL、未被选取的字线Un-sel WL、接地选择线GSL和由多条垂直NAND存储单元串行所构成的存储区块的共同源极线CSL。写入序列包括图5所标注的写入验证程序和写入程序PGM。
写入验证程序包括预充电期间(时间501)、感测期间和恢复期间(时间502)。在预充电期间中，位线的电压会升高到位线预充电电平VBLR，串行选择线的电压会升高到电平VSSLR，未被选取的字线的电压会升高到通过电平VpassR，并且接地选择线的电压会升高到电平VGSLR。这具有对存储区块中垂直NAND存储单元串行的通道结构进行充电的效果。在预充电期间之后，相对于未被选取的存储单元串行而言，串行选线的电压转变为低电平，并且相对于被选取的存储单元串行而言，其保持在高电平。在本实施例中，位线和接地选择线保持与预充电期间相同的电平。
未被选取的字线接收写入验证通过电压脉冲。写入验证通过电压脉冲包括一个对应于预充电的开始时间的升压，以及一个位于写入验证通过电压脉冲的后缘(trailingedge)510电压降至接地电平的压降。此压降可以具有相对快速的减压或压降速率。在符合特定写入程序的要求内，写入验证通过电压脉冲的后缘510对应于写入验证读取结束的时间。
被选取字线接收读取电压Vread脉冲。为了验证写入状态，感测电路(未绘示)会根据所选取存储单元的阈值电压来检测位线中的电流。在读取脉冲结束时，即恢复时间502，每一条线路的电压会恢复到接地电平。在本实施例中，当验证完成之后，即时间503，电压应该完全返回到接地状态。
写入程序包括预充电时间504和写入时间505。在写入开始时，位线的电压会提升到用来进行写入的预充电电平VBLP，并且串行选择线的电压会提升到用来进行写入的串行选择线电平VSSLP。同时，接地选择线GSL的电压升高到接地选择线电平以进行写入，且共同源极线CSL的电压升高到电压VCSLP。这将开启存储单元串行，并连接到位线和共享源极线，以将页面中的通道结构预充电到预充电电平。在预充电步骤之后，除了本实施例中的共同源极线之外，其他线路的电压返回到接地电平。位线的电压值是假定基于页面缓冲器中的数据图案的值，于本实施例中，其对应具有较高电压的抑制值，以及对应为接地电压的写入值。串行选择线也假定基于所选取页面的值，包括较高电压的被选取值和较低电压未被选取值。接下来，将写入脉冲和写入通过电压脉冲(program pass voltage pulse)分别施加到被选取的字线和未被选取的字线。写入通过电压脉冲具有一个前缘(leading edge)511。在写入通过电压脉冲的前缘511处，将电压升压至电平VpassP。此一升压可以具有相对快速的增压或电压上升的速率。在符合特定写入程序的要求内，写入通过电压脉冲的前沿511的发生时间点，对应于写入脉冲的前沿。本实施例中的写入脉冲包括2阶段脉冲，先升高到第一电平并保持一段期间，然后在增加到高电平Vpgm。在本实施例中，写入通过电压脉冲在写入期间会升高到恒定的电平VpassP。这样的结果，可以在被选取的字线、被选取的位线以及被选取的页面中的存储单元上建立较强的电场，同时抑制较强的电场形成在未被选取的存储单元中。
被抑制的存储单元串行，其串行选择栅极(SSL栅极和GSL栅极)可以通过用于写入程序的偏压安排来加以关闭。因此，在对被选取和未被选取的字符在线施加字线电压的期间，通道结构是处于浮置的状态。通过字线电压的电容耦合，可以使浮置通道结构升压，进而防止在未被选取的存储单元串行上形成强电场。
NAND闪存通常以强制命令对存储单元串行中的存储单元进行写入操作。例如，按顺序写入的第一页是第一字线WL1，并且按顺序进行直到最后一个字线。为了支持多阶层写入，有时会调整此一写入顺序。但是，尽管如此，它一般仍按特定顺序进行。沿着通道的存储单元阈值电压值的变化，很可能引起未被选取的存储单元串行的耦合效率(couplingefficiency)沿着通道产生变异。因此，当写入特定字线WLn时，这种情形可能出现在包括其中一个或多个相邻字线(WLn-1，WLn-2，...)已经被写入成为高阈值电压状态的情况。在一些实施例中，这可能是存储器阵列中存储单元的最高阈值电压状态VtMAX。出现这一种条件时，耦合效率的变化可能导致横向电场在电容性升压期间，沿着被选取字线WLn附近的通道形成。这些横向电场可能导致热电子在被施加了写入脉冲的被选取字线附近产生。而这些热电子会干扰未被选取的存储单元串行上的存储单元。
图6A至图6C绘示在类似图5的偏压安排下，未被选取的存储单元串行的通道电平仿真结果图。在图6A中，附图的上部绘示出了NAND存储单元串行，其包括接地选择线GSL、接地侧虚拟字线DWLG、字线WL0至WLn+j、位线侧虚拟字线DWLS和串行选择线SSL。被选取的字线标记为WLn，并且大致布置在线604和606之间。写入顺序中较早的相邻字线标记为WLn-2和WLn-1，大致布置在线603和604之间。其他被绘示出的字线WLn-i、WLn-j、WLn-k和WL0，可以具有不同阈值电压值。为了进行模拟，会假设字线WLn-2和WLn-1具有存储器的最大阈值电压值VtMAX，藉以使得这些字线区域中通道结构的电导相对较低。
在图6A中，其绘示了对应于时间501(参见图5)的验证读取的预充电时间，以及对应于时间502的验证读取的预充电恢复时间的模拟图。在预充电期间，可以看出沿着未被选取的存储单元串行的通道，其电平接近接地电压的电平。在施加预充电脉冲之后，恢复期间的电平，在字线WLn-1的高阈值电压存储单元区域和被选取字线WLn附近显示出电平下降610的趋势。此电平下降610的趋势可以对应于，例如写入通过电压脉冲VpassR的后缘上的电压下降。
在图6B中，其绘示了对应于写入验证结束时间503和写入程序的预充电期间内的时间504的模拟图。在时间503，未被选取的字线在写入通过电压脉冲结束时，电压通过压降进一步向下陡降，并保持电平下降611，进而建立横向电场，并驱使电子朝向被选取字线的存储单元的通道移动。在时间504，预充电脉冲期间，由于被选取字线和位线之间的低阈值电压存储单元的导通，被选取字线下方的电平增加，而字线WLn-1和WLn-2下方的高阈值电压存储单元保持不导电，并且具有相对较低的电平。这增加了区域612中的横向场。
在图6C中，其绘示了在写入脉冲时对应于时间505的模拟图。此时，通道是浮置的，并且写入脉冲将被选取的字线的电压升高到高过未被选取的字线的电压电平。这样在被选取字线的区域中形成一个垂直电场。其中，垂直电场是由提供热电子的横向电场所补充。这可能导致存储单元在被选取字符在线受到干扰，即使该存储单元位于受到抑制或未被选取的存储单元串行中，也同样会受到干扰。
尽管任何一个写入脉冲的干扰量可能相对较小。但随着施加到未被选取的存储单元的写入脉冲的数量增加，阈值电压值偏移的可能性便大增，这将导致数据丢失。例如，在具有可储存3位的存储单元的立体NAND存储器阵列中，存储区块中未被选取的存储单元串行，在页面的写入操作期间，经历数百个写入脉冲并不罕见。
图7A-7B、图8A-8B、图9A-9B、图10A-10B和图11A-11B绘示对写入序列的改进，可以减少横向场在未被选取的存储单元串行中未被选取的字线附近形成。这些序列被施加到未被选取的字线，包括与被选取字线相邻的至少一个未被选取的字线。在一些实施例中，为了对被选取字线WLn进行写入，可以将这些序列施加于相邻字线WLn-1至WLn-k，其中k可以是1至3或更大的整数。在一些实施例中，例如，可以在写入顺序中较早地将这些序列施加于所有字线。当然，未被选取的字线的其他组合，可以接收这种类型的偏压安排，这取决于特定的物理存储器阵列的配置和所使用的写入操作。
如这些附图所绘示，写入序列包括将偏压施加到至少一个未被选取的字符，以及写入验证通过电压脉冲(VpassR)的后缘与写入通过电压脉冲(VpassP)的前缘之间的时间间隔。请参照图5所绘示的频率图，此一偏压倾向于在对被选取的字线施加写入脉冲的期间内，导通至少一个未被选取的字线中的一个或多个存储单元。当电压倾向于增加存储单元的栅极-通道电压时，用于本说明书的目的的偏压倾向于导通存储单元。对于具有一个最大阈值电压值VtMAX的多阶层存储单元而言，该最大阈值电压值VtMAX代表一个数据值，且在一个实施例中，被施加在其上的电压可以大于此一最大阈值电压值VtMAX。
此一偏压可以增加高阈值电压Vt存储单元的通道电导，改变电容耦合效率，并且促进通道沿线的电荷共享，藉以平衡电压电平的分布，减少横向电场并降低储存在存储单元串行的存储单元中的电荷的扰动。而且，偏压可以具有转化(软压降)的功能，这会影响在高阈值电压Vt存储单元区域中所发生的电容性升压现象，以减少横向电场的产生。
图7A绘示称被为「软压降偏压安排」的偏压安排第一实施例。其是被施加在写入验证通过电压脉冲和写入通过电压脉冲之间的时间间隔中。此一偏压安排包括具有后缘的写入验证通过电压脉冲701，以及具有前缘706的写入通过电压脉冲703。在写入验证通过电压脉冲701的后缘，压包括降压704到中间偏压电平705，并且保持偏压电平705直到写入通过电压脉冲703的前缘706，而不返回到较低的参考电压，例如，本实施例所述的接地电压。
图7B绘示在写入验证结束时间(例如时间503)、预充电时间(例如时间504)和写入时间(例如时间505)的模拟图。垂直线601至604和606大致对应图6A至图6C中所绘示的那些线，并且绘示出未被选取的存储单元串行中的字缘线的空间关系。每个模拟图包括在图5中所绘示的偏压安排(下方迹线)以及图7A所绘示的修正后的偏压安排(上方迹线)的通道沿线的电平。如图所示，在写入验证结束时间，由于在压降704的转折点的电压下降幅度小于传统偏压安排中写入验证通过电压脉冲701后缘的转折点的电压下降幅度，因此高阈值电压存储单元区域中的电平具有较小的压降耦合(down-coupling of the potential)。在写入的预充电期间，由于有较高的中间偏压施加在高阈值电压存储单元上，使通道沿线存在更多的电荷共享现象，并且导致位于被选取存储单元上方的低阈值电压存储单元，其通道沿线发生更多电荷共享的现象。
在写入脉冲期间，因为写入通过电压脉冲所造成的结果，使得通道沿线被升压。然而，在被选取存储单元和高阈值电压存储单元之间的区域中，产生了电平下降的现象。这种电平下降的现象为电子创造了传导能障(conduction barriers)，并减少热电子注入被选取字线区域。结果，使得位于被选取字符在线的存储单元中的电荷受到较少的干扰。
图8A绘示偏压安排的第二实施例。此一偏压安排包括写入验证通过电压脉冲801和分别具有后缘和前缘的写入通过电压脉冲803。在本实施例中，施加到未被选取字线的偏压安排，包括写入验证操作期间的通过电压。在此期间，将电压增加到对应于读取通过电压的电平801。在读取通过电压脉冲结束时，偏压包括一个降压806，将电压从写入验证通过电压脉冲801的后缘降到中间偏压电平805，此时偏压可以是大于或等于被写入存储单元的最大阈值电压值VtMAX。然后，中间偏压电平805被保持一段时间，该段时间为写入验证通过电压脉冲801的后缘和写入通过电压脉冲803的前缘之间的时间间隔的一部分。偏压安排又包括降压807，将电压从中间偏压电平805降到较低电平808，例如降至写入通过电压脉冲前缘809的升压点前的接地电平。
图8B所绘示的模拟图说明了，与图7A的实施例类似，在写入验证操作结束时的压降耦合，比在写入程序中的预充电操作期间更少。在写入程序期间，会形成电流传导能障，减少电子横向移动到被选取字线的区域中。由于，位于被选取字线上方的低阈值电压存储单元，在预充电期间处于较低的电压电平808，导致导电度较低。因此，邻接于被选取字线的高阈值电压存储单元的电平，略低于图7A实施例中的电平。
图9A绘示了偏压安排的第三实施例。在本实施例中，偏压安排包括在写入验证通过电压脉冲901的前缘处具有一个升压的脉冲，在写入验证通过电压脉冲901的后缘902处，字符在线的电压可以降低到较低电平906，例如接地电平。预启动脉冲包括一个上升到中间偏压电平908的升压907以及一个降低到较低电平，例如接地电平，的降压909。升压907可以大于或等于被写入存储单元的最大阈值电压值。降压909发生在写入通过电压脉冲的前缘910升压点之前。预启动脉冲908在时间上可以与施加在被选取存储单元串行的预充电脉冲对应。
如图9B所绘示，偏压安排的第三实施例可以使邻接于被选取字线的高阈值电压存储单元的电平增加。这可以在写入预充电脉冲期间让高阈值电压存储单元和被选取存储单元之间有较小的电平差，并且可以在写入脉冲期间增加电流传导能障，藉以阻挡热电子。
图10A绘示了偏压安排的第四实施例。在本实施例中，偏压安排包括在写入验证程序期间的写入验证通过电压脉冲1001与写入程序期间的写入通过电压脉冲1003之间的时间间隔中，位于写入验证通过电压脉冲1001后缘的压降1005，其电压下降至第一中间偏压电平1006，并在一部分的时间间隔内保持中间第一偏压电平1006。然后，进行降压1007，并在写入通过电压脉冲1003的前缘1011升压点之前将电压降低到较低的电压电平。此外，在降压1007之后，并且在写入通过电压脉冲1003的前缘1011升压点之前，施加具有升压1008和后缘1010的脉冲。此脉冲将电压增加到第二中间偏压电平1009，其可以大于存储器中高阈值电压存储单元的最大阈值电压值。第二中间偏压电平1009可以与第一中间偏压电平1006相同或不同。
图10B所绘示的仿真图显示，偏压安排的第四实施例可以导致写入验证完成期间具有较少的压降耦合；在预充电期间，高阈值电压存储单元和被选取存储单元之间会有较小的电平差；且在写入脉冲其间，会有较高的传导能障。
图11A绘示偏置压安排的第五实施例。在本实施例中，偏压安排包括在写入验证通过电压脉冲1101的后缘1102处降压到较低电压电平1106，例如接地电平。此后，在写入验证通过电压脉冲1101的后缘1102之后的期间内发生升压1108，将电压提升到中间偏压电平1109，其可以高于存储器阵列中高阈值电压存储单元的最大阈值电压值VtMAX。在本实施例中，可以维持中间偏压电平1109到写入通过电压脉冲1103前缘1110的升压点。
如图11B所绘示的模拟图，在写入验证结束期间，通道上的电平分布与没有施加预启动偏压的序列的电平分布大致相同。在预充电期间，由于电压电平1109增进了被选取存储单元以及位于其上方的低阈值电压存储单元之间的电荷共享，使被选取存储单元中的高阈值电压存储单元之间出现较小的电平差。而且，在写入期间，诱导产生了更高的传导能障，其可以阻挡热电子进入被选取存储单元的区域。
图12A绘示了偏压安排的第六实施例。在本实施例中，结合了图8A和图11A的偏压安排。在写入验证通过电压脉冲1201的后缘1205与写入通过电压脉冲1203的前缘1201之间的时间间隔中所施加的偏压，包括：在写入验证通过电压脉冲1201的后缘1205所进行的一个压降，将电压降到第一中间偏压电平1206。其中，第一中间偏压电平1206可以高于高阈值电压存储单元的最大阈值电压值VtMAX。第一中间偏压电平1206可以维持一部分的时间间隔，直到压降1207，将电压降低到接近接地电平的较低电压。在压降1207之后，进行升压1208，将电压升高到第二中间偏压电平1209(其可以高于VtMAX)，并维持到写入通过电压脉冲1203的前缘1210的升压点。
如图12B中所绘示的模拟图，偏压安排的第六实施例在写入验证结束期间产生较小的压降耦合，在写入预充电期间高阈值电压存储单元与被选取的存储单元之间具有较小的电平差；且在写入期间具有较高的传导能障。
在偏压安排期间所施加的中间电压倾向于接通高阈值电压存储单元下方的通道。这些中间电压较佳高于用来储存数据的存储单元的最大阈值电压值VtMAX。但是，如果中间电压和阈值电压值都太高，会导致未被选取的字线发生电荷干扰。因此，在本文所述的「预启动」和「软压降」偏压安排的实施例中，中间电压可以设定在VtMAX至约VtMAX+1V的范围内。在任何情况下，在偏压安排的部分期间内，中间电压小于写入通过电压脉冲的最大电平。在一些实施例中，在偏压安排的部分期间内，中间电压大于VtMAX并且小于写入通过电压脉冲的最大电平。
通常，如本文所述的偏压安排是施加在写入验证通过电压脉冲和写入通过电压脉冲之间的时间间隔，藉以在施加写入通过电压脉冲时减少横向电场的生成。
在图1所描述的存储器元件中，控制器可以耦接到字线驱动器电路和位线驱动器电路，并且包括用于在NAND存储单元串行的阵列中，对被选取字线的被写入存储单元执行写入序列的逻辑。其中，NAND存储单元串行的阵列还包括多个未被选取的字线。写入序列包括写入验证程序以及紧跟其后的写入程序。在如本文所述的存储器元件实施例中，控制器被配置来执行如本文所述的偏压安排。偏压安排可以包括「软压降」和「预启动」的特征组合。其中，「软压降」是在通过电压产生改变的期间内降低电容耦合的影响(effect ofcapacitive coupling)。「预启动」倾向于导通邻接于被选取存储单元的高阈值电压存储单元下方的通道。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以权利要求所界定的为准。

Claims (20)

1.一种NAND存储器的写入方法，包括：
执行一写入序列，对位于一NAND存储单元串行中一被选取字线的一存储单元进行写入；其中该NAND存储单元串行包括多个未被选取字线；该写入序列包括一写入验证程序以及在该写入验证程序之后的一写入程序；
在该写入验证程序中，将一验证读取电压脉冲施加到该被选取字线，并将多个验证通过电压脉冲施加到这些未被选取字线；
在该写入程序中，对该NAND存储单元串行进行一预充电，然后将一写入电压脉冲施加到该被选取字线，并将多个写入通过电压脉冲施加到这些未被选取字线；以及
在这些验证通过电压脉冲和这些写入通过电压脉冲之间的一时间间隔中，对这些未被选取字线的至少一者施加一偏压；其中该偏压具有高于一接地电平的一电平，并且用以导通位于这些未被选取字线的该至少一者的一存储单元的一通道。
2.如权利要求1所述的NAND存储器的写入方法，其中该偏压具有一最大电压电平，小于这些写入通过电压脉冲的一最大电平。
3.如权利要求1所述的NAND存储器的写入方法，其中该偏压具有一最大电压电平，大于或等于被写入的该存储单元的一最大阈值电压值。
4.如权利要求1所述的NAND存储器的写入方法，其中该偏压具有一最大电压电平，介于被写入的该存储单元的一最大阈值电压值(VtMAX)至该最大阈值电压值加1伏特之间(VtMAX+1Volt)。
5.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括压降(step-dowm)，从这些验证通过电压脉冲其中之一的一后缘降到一中间偏压电平，并保持该中间偏压电平，直到这些写入通过电压脉冲其中之一的一前缘的一升压(step-up)点。
6.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括一压降，从这些验证通过电压脉冲其中之一的一后缘降到一中间偏压电平，保持该中间偏压电平持续一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平。
7.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括一脉冲，具有一升压(step-up)位于一脉冲前缘；该脉冲前缘位于这些验证通过电压脉冲其中之一的一后缘到一中间偏压电平之间的一时间间隔；且该脉冲具有一脉冲后缘，位于这些写入通过电压脉冲其中之一的一前缘之前。
8.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括一第一压降，从这些验证通过电压脉冲其中之一的一后缘降到一第一中间偏压电平，保持该第一中间偏压电平一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平；以及一预启动脉冲(pre-turn-on pulse)位于该第一压降之后，并具有一升压，上升至一第二中间偏压电平，以及一第二压降位于这些写入通过电压脉冲其中之一的一前缘之前。
9.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括一升压，从这些验证通过电压脉冲其中之一的一后缘上升到一中间偏压电平，保持该中间偏压电平，直到这些写入通过电压脉冲其中之一的一前缘。
10.如权利要求1所述的NAND存储器的写入方法，其中该偏压包括一压降，从这些验证通过电压脉冲其中之一的一后缘降到一第一中间偏压电平，保持该第一中间偏压电平持续一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平；于降压之后升压至一第二中间偏压电平，以及维持该第二中间偏压电平至这些写入通过电压脉冲其中之一的一前缘。
11.一种NAND存储器的写入方法，包括：
执行一写入序列，对位于一NAND存储单元串行中一被选取字线的一存储单元进行写入；其中该NAND存储单元串行包括多个未被选取字线；该写入序列包括一写入验证程序以及在该写入验证程序之后的一写入程序；
在该写入验证程序中，将一验证读取电压脉冲施加到该被选取字线，并将多个验证通过电压脉冲施加到这些未被选取字线；
在该写入程序中，对该NAND存储单元串行进行一预充电，然后将一写入电压脉冲施加到该被选取字线，并将多个写入通过电压脉冲施加到这些未被选取字线；以及
在这些验证通过电压脉冲和这些写入通过电压脉冲之间的一时间间隔中，对该NAND存储单元串行的一通道施加一偏压，藉以在施加这些写入通过电压脉冲时，减少多个横向电场。
12.一种NAND存储器，包括：
一NAND存储单元串行阵列，包括多个字线和多个位线；
多个字线驱动电路和多个位线驱动电路；
一控制器，可操作地耦接到这些字线驱动器电路和这些位线驱动器电路，该控制器包括执行一写入序列的一逻辑，用以对位于该NAND存储单元串行阵列中一被选取字线的一存储单元进行写入；其中该NAND存储单元串行阵列还包括多个未被选取字线；该写入序列包括一写入验证程序以及在该写入验证程序之后的一写入程序；
该写入验证程序，包括使这些字线驱动电路将一验证读取电压脉冲施加到该被选取字线，并将多个验证通过电压脉冲加到这些未被选取字线，并确定一存储区块中多个被选取的NAND存储单元串行是否通过验证；
该写入程序中，包括对这些被选取的NAND存储单元串行进行一预充电，然后使这些字线驱动电路将一写入电压脉冲施加到该被选取字线，并将多个写入通过电压脉冲施加到这些未被选取字线，并使这些位线驱动电路施加多个写入抑制电压到多个未被选取的NAND存储单元串行；以及
该控制器包括一逻辑，用来使这些字线驱动器电路在这些验证通过电压脉冲和这些写入通过电压脉冲之间的一时间间隔中，将一偏压施加到这些未被选取字线至少一者，该偏压具有一中间偏压电平，用来在该时间间隔中打开位于这些未被选取字线该至少一者上的一个或多个存储单元。
13.如权利要求12所述的NAND存储器，其中该偏压具有一最大电压电平，大于或等于被写入的该存储单元的一最大阈值电压值。
14.如权利要求12所述的NAND存储器，其中该偏压具有一最大电压电平，介于被写入的该存储单元的一最大阈值电压值(VtMAX)至该最大阈值电压值加1伏特之间(VtMAX+1Volt)。
15.如权利要求12所述的NAND存储器，其中该偏压包括压降，从这些验证通过电压脉冲其中之一的一后缘降到该中间偏压电平，并保持该中间偏压电平，直到这些写入通过电压脉冲其中之一的一前缘。
16.如权利要求12所述的NAND存储器，其中该偏压包括一压降，从这些验证通过电压脉冲其中之一的一后缘降到该中间偏压电平，保持该中间偏压电平一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平。
17.如权利要求12所述的NAND存储器，其中该偏压包括一脉冲，具有一升压，位于这些验证通过电压脉冲其中之一的一后缘之后，到一中间偏压电平之间的一时间间隔；其中，该中间偏压电平大于或等于被写入的该存储单元的一最大阈值电压值，以及具有一压降位于这些写入通过电压脉冲其中之一的一前缘之前。
18.如权利要求12所述之NAND存储器，其中该偏压包括一压降，从这些验证通过电压脉冲其中之一的一后缘降到一第一中间偏压电平，保持该第一中间偏压电平持续一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平；以及一脉冲，具有一升压位于该压降之后，升至一第二中间偏压电平，并且具有一压降位于这些写入通过电压脉冲之该者的该前缘之前。
19.如权利要求12所述之NAND存储器，其中该偏压包括一升压，从这些验证通过电压脉冲其中之一的一后缘上升到一中间偏压电平，保持该中间偏压电平，直到这些写入通过电压脉冲其中之一的一前缘。
20.如权利要求12所述之NAND存储器，其中该偏压包括一压降，从这些验证通过电压脉冲其中之一的一后缘降到一第一中间偏压电平，保持该第一中间偏压电平持续一部份该时间间隔，并在这些写入通过电压脉冲其中之一的一前缘之前，降压至一较低电压电平；以及一升压位于该压降之后，降至一第二中间偏压电平，并保持该第二中间偏压电平，直到这些写入通过电压脉冲之该者的该前缘。
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