TWI776231B - 記憶體裝置的操作方法 - Google Patents

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張耀文
楊怡箴
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Abstract

一種記憶體裝置的操作方法包括：準備讀取一目標字元線；判斷該目標字元線的複數個記憶體晶胞是否至少有一記憶體晶胞已被程式化至一目標狀態；以及根據該目標字元線的該些記憶體晶胞是否至少有一記憶體晶胞已被程式化至該目標狀態，施加一原始通過電壓或一增加後通過電壓至該相鄰字元線。

Description

記憶體裝置的操作方法
本發明是有關於一種記憶體裝置的操作方法。
在記憶體裝置中，相鄰字元線(如WL(N+1))的程式化操作將增加該字元線(WLN)的臨界電壓，這稱為字元線干擾(word line interference)。造成字元線干擾的主要因素在於，相鄰字元線的過驅動電壓(overdrive voltage)不足。過驅動電壓VOV定義為電晶體的閘極-源極電壓(VGS)與臨界電壓(VTH)之間差值，可表示如後：VOV=VGS-VTH。
第1圖顯示由字元線干擾所造成的臨界電壓增加的情形。第1圖顯示乃是三位元晶胞(Triplelevel cells(TLC))的臨界電壓分布情形，其中ERS代表抹除狀態。實線代表於字元線WLN程式化後的字元線WLN臨界電壓分布，而虛線代表於字元線WL(N+1)程式化的字元線WLN臨界電壓分布，由字元線干擾所造成。比較實線與虛線後可以得知，字元線干擾的確會增加臨界電壓。較寬的臨界電壓分布將導致不易正確判斷所讀出的資料。
故而，如何減少字元線干擾以提高記憶體裝置的效 能乃是努力方向之一。
根據本案一實例，提出一種記憶體裝置的操作方法，包括：準備程式化一目標字元線；判斷一相鄰字元線的至少一記憶體晶胞是否要被程式化至一第一目標狀態；以及根據該相鄰字元線的該至少一記憶體晶胞是否要被程式化至該第一目標狀態，決定先程式化該相鄰字元線或先程式化該目標字元線。
根據本案另一實例，提出一種記憶體裝置的操作方法，包括：準備讀取一目標字元線；判斷該目標字元線的複數個記憶體晶胞是否至少有一記憶體晶胞已被程式化至一目標狀態；以及根據該目標字元線的該些記憶體晶胞是否至少有一記憶體晶胞已被程式化至該目標狀態，施加一原始通過電壓或一增加後通過電壓至該相鄰字元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
210~260、405~435:步驟
L31,L51,L52:臨界電壓分布曲線
600:記憶體裝置
610:記憶體陣列
620:控制器
第1圖顯示由字元線干擾所造成的臨界電壓增加的情形。
第2圖顯示根據本案一實施例的記憶體裝置的程式化操作方法的流程圖。
第3圖繪示根據本案一實施例的三位元晶胞的臨界電壓分布圖。
第4圖顯示根據本案另一實施例的記憶體裝置的讀取操作方法的流程圖。
第5圖繪示根據本案一實施例的三位元晶胞的臨界電壓分布圖。
第6圖繪示根據本案一實施例的記憶體裝置的功能方塊圖。
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第2圖顯示根據本案一實施例的記憶體裝置的程式化操作方法的流程圖。於步驟210中，準備程式化字元線WLN(亦可稱為目標字元線)的複數個記憶體晶胞。於步驟220中，判斷相鄰字元線WL(N+1)的複數個記憶體晶胞中是否有至少一記憶體晶胞要被程式化至最高狀態(亦即，目標狀態)。在本案實施例中，記憶體晶胞以多位元晶胞(MLC)、三位元晶胞(Triple-level cells，TLC)或四位元晶胞(quad-level cells，QLC)。以三位元晶胞為例，該晶胞可被程式化為8種狀態，分別為抹除狀態、A狀態、B狀態、C狀態、D狀態、E狀態、F狀態、G狀態。故而，最高狀態即為G狀態，具有最高臨界電壓。
如果步驟220為是，則於步驟230中，將字元線WL(N+1)的該些記憶體晶胞進行程式化至最高狀態。
如果步驟220為否，則於步驟240中，將字元線WLN的該些記憶體晶胞進行程式化(在此，乃是將字元線WLN的該些記憶體晶胞分別程式化至A狀態至F狀態之一)。
於步驟250中，判斷是否已完成對所有字元線的程式化。如果步驟250為是，則流程結束。如果步驟250為否，則流程接續至步驟260，更新N(N=N+1)，以進行對下一字元線的程式化。
亦即，根據相鄰字元線WL(N+1)的該些記憶體晶胞中是否有至少一記憶體晶胞要被程式化至最高狀態，決定先程式化相鄰字元線WL(N+1)的複數個記憶體晶胞或者先程式化字元線WLN的複數個記憶體晶胞。
在本案實施例中，當準備對目標字元線進行程式化時，先檢查相鄰字元線的該些記憶體晶胞中是否有至少一記憶體晶胞要被程式化至第一目標狀態(最高狀態)。當相鄰字元線的該些記憶體晶胞中有至少一記憶體晶胞要被程式化至第一目標狀態(最高狀態)時，則先對相鄰字元線的該些記憶體晶胞進行程式化，之後對目標字元線的該些記憶體晶胞進行程式化。這原因在於，在習知技術中，當相鄰字元線的該些記憶體晶胞中有至少一記憶體晶胞要被程式化至第一目標狀態時，將對目標字元線造成字元線干擾。故而，本案實施例中，當相鄰字元線的該些記憶體晶胞 中有至少一記憶體晶胞要被程式化至第一目標狀態時，先對相鄰字元線程式化，之後才程式化目標字元線，如此一來，對於目標字元線的字元線干擾將可被有效降低。
請參照第3圖，其繪示根據本案一實施例的三位元晶胞的臨界電壓分布圖。第3圖上半部代表習知技術的臨界電壓分布，其中，字元線干擾對A狀態至F狀態的臨界電壓增加以曲線L31代表。如所知般，如果臨界電壓被增加，則將較不易正確判讀。第3圖下半部代表本案實施例的多位元晶胞的臨界電壓分布圖。比較第3圖的上半部與下半部可發現，本案實施例可有效解決由字元線干擾所造成的A狀態至F狀態的臨界電壓增加。而較窄的臨界電壓分布有助於正確判斷所讀出的資料。
第4圖顯示根據本案另一實施例的記憶體裝置的讀取操作方法的流程圖。於步驟405中，準備讀取字元線WLN。於步驟410中，判斷字元線WLN的該些記憶體晶胞是否至少有一記憶體晶胞是被程式化至第二目標狀態。在此，第二目標狀態例如是指A狀態。由於各字元線所有晶胞的程式化狀態都已事先記錄，可據以判斷字元線WLN的該些記憶體晶胞是否至少有一記憶體晶胞是被程式化至第二目標狀態。
如果步驟410為是，則於步驟415中，施加較高的通過電壓(Vpass)至相鄰字元線WL(N+1)；如果步驟410為否(亦即，字元線WLN的任一記憶體晶胞皆不是被程式化至第二目標狀態)，則步驟420中，施加一原始通過電壓至相鄰字元線 WL(N+1)。
在本案實施例中，於讀取操作中，當字元線WLN的該些記憶體晶胞至少有一記憶體晶胞是被程式化至第二目標狀態時，施加較高的通過電壓至相鄰字元線WL(N+1)以增加字元線WL(N+1)的過驅動電壓。這是因為，如果字元線WL(N+1)的過驅動電壓不足的話，則對於字元線WLN的抹除狀態晶胞的字元線干擾將較明顯。故而，透過增加字元線WL(N+1)的過驅動電壓，可降低/改善對字元線WLN的抹除狀態晶胞的字元線干擾。
在本案實施例中，於讀取操作中，字元線WLN的任一記憶體晶胞皆不是被程式化至第二目標狀態時，施加一原始通過電壓至相鄰字元線WL(N+1)以避免讀取干擾(read disturbance)。
於步驟425中，讀取字元線WLN。於步驟430中，判斷是否已讀取所有字元線。如果步驟430為是，則流程結束。如果步驟430為否，則流程接續至步驟435。在步驟435中，更新N值(N=N+1)，且令流程回至步驟405，以準備讀取下一條字元線。
亦即，在本案實施例中，於讀取操作中，根據字元線WLN的該些記憶體晶胞是否至少有一記憶體晶胞已被程式化至第二目標狀態(A狀態)，來調整施加至相鄰字元線WL(N+1)的通過電壓。當字元線WLN的該些記憶體晶胞有至少一記憶體晶胞已被程式化至第二目標狀態(A狀態)，增加施加至字元線 WL(N+1)的通過電壓。當字元線WLN的該些記憶體晶胞皆未被程式化至第二目標狀態(A狀態)，施加原始通過電壓至相鄰字元線WL(N+1)。
請參照第5圖，其繪示根據本案一實施例的三位元晶胞的臨界電壓分布圖。第5圖上半部代表習知技術的臨界電壓分布，其中抹除狀態晶胞的臨界電壓分布(由字元線干擾所造成)由曲線L51所代表。第5圖下半部代表本案實施例的多位元晶胞的臨界電壓分布圖，其中抹除狀態晶胞的臨界電壓分布(由字元線干擾所造成)由曲線L52所代表。比較第5圖的上半部與下半部可發現，本案實施例可有效改善抹除狀態晶胞的字元線干擾，故而，在讀取記憶體晶胞時，可以更容易判斷記憶體晶胞是處於抹除狀態或第二目標狀態(A狀態)。
在本案實施例中，第4圖的讀取流程圖可應用於正常讀取操作，也可應用於程式化-驗證(program-verify)操作中。此皆在本案精神範圍內。
在本案一實施例中，第2圖的程式化流程與第4圖的讀取流程可以組合實施。亦即，以第2圖的程式化流程來實施程式化操作；並以第4圖的讀取流程來實施正常讀取操作及/或程式化-驗證操作。
在本案其他可能實施例中，第2圖的程式化流程與第4圖的讀取流程可以獨立實施，此亦在本案精神範圍內。
請參照第6圖，其繪示根據本案一實施例的記憶體 裝置的功能方塊圖。記憶體裝置600包括：記憶體陣列610，包括複數個記憶體晶胞與複數個字元線；以及控制器620，耦接至該記憶體陣列610。控制器620可執行上述實施例的上述操作方法，故其細節在此省略。
綜上所述，本案上述實施例可以有效壓抑字元線干擾，以有助於正確判讀所讀出的資料。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
405-435:步驟

Claims (4)

  1. 一種記憶體裝置的操作方法，包括：準備讀取一目標字元線；判斷該目標字元線的複數個記憶體晶胞是否至少有一記憶體晶胞已被程式化至一目標狀態；以及根據該目標字元線的該些記憶體晶胞是否至少有一記憶體晶胞已被程式化至該目標狀態，施加一原始通過電壓或一增加後通過電壓至該相鄰字元線，其中，該增加後通過電壓之一準位高於該原始通過電壓之一準位。
  2. 如請求項1所述之操作方法，其中，更包括：當該目標字元線的該些記憶體晶胞有至少一記憶體晶胞已被程式化至該目標狀態，施加該增加後通過電壓至該相鄰字元線。
  3. 如請求項1所述之操作方法，其中，更包括：當該目標字元線的該些記憶體晶胞皆未被程式化至該目標狀態，施加該原始通過電壓至該相鄰字元線。
  4. 如請求項1所述之操作方法，其中，該操作方法應用於一正常讀取操作或一程式化-驗證操作。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899094B2 (en) * 2016-01-29 2018-02-20 SK Hynix Inc. Nonvolatile memory device for supporting fast checking function and operating method of data storage device including the same
TWI621125B (zh) * 2016-01-26 2018-04-11 旺宏電子股份有限公司 記憶體之讀取方法與裝置
TW202015055A (zh) * 2018-10-12 2020-04-16 旺宏電子股份有限公司 Nand快閃記憶體操作技術
TWI695385B (zh) * 2019-05-31 2020-06-01 旺宏電子股份有限公司 非揮發性記憶體與其操作方法
US20200264805A1 (en) * 2019-02-14 2020-08-20 Toshiba Memory Corporation Nonvolatile semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621125B (zh) * 2016-01-26 2018-04-11 旺宏電子股份有限公司 記憶體之讀取方法與裝置
US9899094B2 (en) * 2016-01-29 2018-02-20 SK Hynix Inc. Nonvolatile memory device for supporting fast checking function and operating method of data storage device including the same
TW202015055A (zh) * 2018-10-12 2020-04-16 旺宏電子股份有限公司 Nand快閃記憶體操作技術
US20200264805A1 (en) * 2019-02-14 2020-08-20 Toshiba Memory Corporation Nonvolatile semiconductor memory device
TWI695385B (zh) * 2019-05-31 2020-06-01 旺宏電子股份有限公司 非揮發性記憶體與其操作方法

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