TW201732836A - 半導體記憶裝置 - Google Patents

Abstract

實施形態提供一種可提高資料之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置1具備：第1記憶胞，其可記憶2位元以上之資料；及字元線WL，其連接於第1記憶胞。於第1記憶胞之寫入動作中，於寫入動作之第1期間，對字元線WL施加第1次數之寫入電壓之後施加驗證電壓。於繼第1期間之後之第2期間，對字元線WL施加較第1次數多之第2次數之寫入電壓之後施加驗證電壓。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

使用記憶2位元以上之資料之記憶胞之半導體記憶裝置為人所周知。

實施形態提供一種可提高資料之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶胞，其可記憶2位元以上之資料；及字元線，其連接於第1記憶胞。於第1記憶胞之寫入動作中，於寫入動作之第1期間，對字元線施加第1次數之寫入電壓之後施加驗證電壓。於繼第1期間之後之第2期間，對字元線施加較第1次數多之第2次數之寫入電壓之後施加驗證電壓。

以下，參照附圖對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之要素標註共通之參照符號。 [1]第1實施形態 以下，對第1實施形態之半導體記憶裝置進行說明。 [1-1]半導體記憶裝置1之構成 首先，使用圖1對半導體記憶裝置10之構成進行說明。於圖1中表示半導體記憶裝置10之框圖。如圖1所示，半導體記憶裝置1具備記憶胞陣列11、感測放大器模組12、列解碼器13、狀態暫存器14、位址暫存器15、命令暫存器16、定序器17、及電壓產生電路18。 記憶胞陣列11具備區塊BLK0～BLKn(n為1以上之自然數)。區塊BLK係與位元線及字元線建立了關聯之多個非揮發性記憶胞之集合，例如成為資料之刪除單位。於記憶胞中，應用記憶2位元以上之資料之MLC(Multi-Level Cell，多層記憶單元)方式。本實施形態係以使記憶胞記憶2位元之資料之情形為例進行說明。 感測放大器模組12感測自記憶胞陣列11讀出之資料DAT，並視需要將讀出之資料DAT輸出到外部之控制器。又，感測放大器模組12根據自控制器接收之寫入資料DAT而對位元線施加電壓。 列解碼器13選擇與進行讀出及寫入之對象之記憶胞對應之字元線。而且，列解碼器13對所選擇之字元線及未選擇之字元線分別施加所需之電壓。 狀態暫存器14保持半導體記憶裝置1之狀態信息STS。 位址暫存器15保持自控制器發送之位址信息ADD。而且，位址暫存器15將位址信息ADD所包含之列位址信號CA及列位址信號RA分別發送到感測放大器模組12及列解碼器13。 命令暫存器16保持自控制器20發送之命令CMD。而且，命令暫存器16將命令CMD發送到定序器17。 定序器17控制半導體記憶裝置10整體之動作。又，定序器17具備計數器。該計數器係於進行寫入動作時使用，對下述編程循環之次數進行計數。 電壓產生電路18產生適合於記憶胞陣列11、感測放大器模組12、及列解碼器13之電壓。 [1-1-1]記憶胞陣列11之電路構成 接下來，使用圖2對記憶胞陣列11之電路構成進行說明。於圖2中，表示記憶胞陣列11之電路圖。以下，針對該電路構成，使用1個區塊BLK進行說明。如圖2所示，區塊BLK具備多個NAND(Not-And，與非)串NS。 各NAND串NS係對應於位元線BL0～BL(L－1)((L－1)為1以上之自然數)而設置，例如包含8個記憶胞電晶體MT(MT0～MT7)、及選擇電晶體ST1、ST2。再者，1個NAND串NS所包含之記憶胞電晶體MT之個數並不限定於此，可設為任意個數。 記憶胞電晶體MT具備控制閘極及電荷蓄積層，且非揮發性地保持資料。又，記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一區塊內之選擇電晶體ST1及ST2之閘極分別共通連接於選擇閘極線SGD及SGS。同樣地，同一區塊內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。 又，於記憶胞陣列11內，位於同一行之NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL。即，位元線BL將於多個區塊BLK間位於同一行之NAND串NS共通連接。進而，多個選擇電晶體ST2之源極共通連接於源極線SL。 於以上之構成中，將連接於共通之字元線WL之多個記憶胞所保持之1位元資料之集合稱為「頁面」」。因此，於使1個記憶胞記憶2位元資料之情形時，於連接於1條字元線WL之多個記憶胞之集合中，記憶2頁面量之資料。將該2頁面量之資料中上位位元資料之集合稱為上位頁面，且將下位位元資料之集合稱為下位頁面。若針對「頁面」換句話說，則所謂「頁面」亦可定義為由連接於同一條字元線之記憶胞所形成之記憶體空間之一部分。 資料之寫入及讀出可逐頁面地進行，亦可逐字元線WL地進行。將逐頁面地進行資料之寫入及讀出之方式稱為page-by-page reading/writing(逐頁面讀出/寫入)，將逐字元線WL地進行資料之寫入及讀出之方式稱為sequential reading/writing(定序讀出/寫入)。例如，於使1個記憶胞記憶2位元資料之情形時，可藉由1次命令輸入而一次性地寫入或讀出分配到1條字元線WL之2頁面量之資料。 [1-1-2]記憶胞之閾值分佈 接下來，使用圖3對記憶胞之閾值分佈進行說明。於圖3中表示記憶2位元資料之記憶胞之閾值分佈、及於驗證時使用之電壓，且圖3之縱軸及橫軸分別對應於記憶胞之個數及閾值電壓Vth。 如上所述，記憶胞電晶體MT根據閾值電壓來保持資料。例如，於記憶胞電晶體MT保持2位元之資料之情形時，記憶胞電晶體MT之閾值電壓之分佈如圖3所示般分成4個。將分別與該4個閾值分佈對應之2位元之資料自閾值電壓較低之資料起依序稱為“ER”位準、“A”位準、“B”位準、及“C”位準。又，圖3所示之驗證電壓AV、BV、及CV分別被用於寫入時之“A”位準、“B”位準、及“C”位準之驗證。該等電壓值之關係為AV＜BV＜CV。 保持“ER”位準之記憶胞電晶體MT之閾值電壓未達電壓AV，相當於資料之刪除狀態。保持“A”位準之記憶胞電晶體MT之閾值電壓為電壓AV以上且未達BV。保持“B”位準之記憶胞電晶體MT之閾值電壓為電壓BV以上且未達CV。保持“C”位準之記憶胞電晶體MT之閾值電壓為電壓CV以上。 讀出“A”位準之資料之電壓被設定於“ER”位準之較高之底部與“A”位準之較低之底部之間。讀出“B”位準之資料之電壓被設定於“A”位準之較高之底部與“B”位準之較低之底部之間。讀出“C”位準之資料之電壓被設定於“B”位準之較高之底部與“C”位準之較低之底部之間。 [1-2]寫入動作 接下來，對半導體記憶裝置1中之寫入動作之概略情形進行說明。 於寫入動作中，使編程電壓逐步增加而反覆進行編程循環，上述編程循環係將電子注入到電荷蓄積層而使閾值電壓變動之編程動作、與判斷藉由該編程動作而變動之閾值電壓是否處於適當之位準之驗證動作之組合。於編程動作時，對完成寫入或禁止寫入之記憶胞電晶體MT，可藉由例如自升壓技術等抑制閾值電壓之變動，亦不進行編程動作後之驗證。 又，於本實施形態之寫入動作中，根據要寫入之資料，將連接於同一條字元線WL之記憶胞電晶體MT分為2個組。例如，於進行2頁面資料之順序寫入(sequential writing)之情形時，分組成寫入目標閾值較低之“A”位準或“B”位準之第1組、及寫入目標閾值較高之“C”位準之第2組。 於該情形時，於1次編程動作中，對字元線WL施加與第1組對應之編程電壓VpgmA，接著施加與第2組對應之編程電壓VpgmC。該電壓VpgmA及VpgmC係分別針對“A”位準及“C”位準之編程動作經最佳化，且為VpgmA＜VpgmC。施加與其中一組對應之編程電壓時，將另一組記憶胞電晶體MT設為禁止寫入。而且，於執行該編程動作之後，對各記憶胞電晶體MT執行“A”位準、“B”位準、及“C”位準之驗證。 如此，於本實施形態之寫入動作中，於1次編程循環中，目標閾值較低之第1組之編程動作、與目標閾值較高之第2組之編程動作並行地進行。 接下來，使用圖4～圖6對半導體記憶裝置1之寫入動作之詳細情形進行說明。於圖4中表示用來說明寫入動作之定義，於圖5中表示寫入動作之流程圖，於圖6中以時序圖表示寫入動作之一例。 如圖4所示，以下為了簡化說明，例示對連接於同一條字元線WL之3個記憶胞電晶體MT(MTa、MTb、及MTc)寫入各不相同之資料之情形。於本例中，對記憶胞電晶體MTa、MTb、及MTc分別進行“A”位準、“B”位準、及“C”位準之寫入。又，將連接於記憶胞電晶體MTa、MTb、及MTc之一端之位元線BL分別稱為位元線BLa、BLb、及BLc。 如圖5所示，將本實施形態之寫入動作分成各自包含編程循環之3個階段。依執行之順序將該等稱為寫入動作之第1～第3階段，以下對各階段之動作進行說明。再者，於本實施形態中，將“A”位準之寫入設為較“C”位準之寫入更早結束者。 首先，對寫入動作之第1階段進行說明。於第1階段中，執行上述編程循環直到“A”位準之寫入結束為止。 首先，定序器17將計數器重設(n＝0、步驟S10)。該計數器係於下述的第2階段之編程循環中使用。即，於本實施形態中於寫入動作之開始將計數器重設，但如此將計數器重設之時序並不限定於此。只要於寫入動作移行至第2階段之前將計數器重設即可。 接下來，進行對第1組之編程動作(步驟S11)。具體來說，如圖6所示，感測放大器模組12對位元線BLa及BLb施加電壓VSS，對位元線BLc施加電壓VBL。電壓VSS係接地電壓，電壓VBL係自感測放大器模組12供給之電源電壓。當對位元線BLc施加電壓VBL時，將對應之選擇電晶體ST1切斷，記憶胞電晶體MTc之通道變成浮動狀態。然後，列解碼器13對字元線WL施加電壓VpgmA。如此一來，第1組記憶胞電晶體MTa及MTb之閾值電壓藉由控制閘極與通道間之電位差而變動，第2組記憶胞電晶體MTc藉由使通道之電壓升壓而抑制閾值電壓之變動。 接下來，進行對第2組之編程動作(步驟S12)。該編程動作相對於步驟S11之動作於如下方面相同，即，使對位元線BLa及BLb、位元線BLc、以及字元線WL施加之電壓分別為VBL、VSS、及VpgmC。如此一來，於第2組記憶胞電晶體MTc中閾值電壓變動，且於第1組記憶胞電晶體MTa及MTb中抑制閾值電壓之變動。 接下來，進行對第1及第2組之驗證動作(步驟S13)。具體來說，對字元線WL依序施加驗證電壓VA、VB、及VC，確認記憶胞電晶體MTa、MTb、及MTc之閾值電壓是否分別成為VA、VB、及VC以上。 接下來，定序器17確認對記憶胞電晶體MTa之“A”位準之驗證結果(步驟S14)。此處，於“A”位準之驗證失敗之情形時(步驟S14、否)，定序器17將編程電壓VpgmA及VpgmC分別遞增∆Vpgm(步驟S15)而返回到步驟S11之動作。即，於步驟S11～S13中使用遞增後之編程電壓，再次執行“A”位準、“B”位準、及“C”位準之編程動作及驗證動作。然後，於步驟S14中，於在“A”位準之驗證通過之情形時(步驟S14、是)，移行至寫入動作之第2階段。 以上之動作對應於寫入動作之第1階段。圖6所示之例子表示於上述第1階段內，於第3次編程循環中通過“A”位準之驗證之情形。 接下來，對寫入動作之第2階段進行說明。於第2階段之編程循環中，執行對第1組之編程動作及驗證動作，並跳過對第2組之編程動作及驗證動作。 首先，進行對第1組之編程動作(步驟S16)。具體來說，如圖6所示，感測放大器模組12對位元線BLb施加電壓VSS，對位元線BLc施加電壓VBL。此時，寫入結束之記憶胞電晶體MTa變成禁止寫入，因此對位元線BLa施加電壓VBL。如此一來，記憶胞電晶體MTb之閾值電壓變動，且抑制記憶胞電晶體MTa及MTc之閾值電壓之變動。 接下來，進行對第1組之驗證動作(步驟S17)。具體來說，對字元線WL施加驗證電壓VB，確認記憶胞電晶體MTb之閾值電壓是否變成VB以上。 接下來，定序器17參照計數器確認與步驟S16及S17對應之編程動作及驗證動作之執行次數(步驟S18)。此處，於計數器之數值未達k(k為1以上之自然數)之情形時(步驟S18、否)，定序器17使編程電壓VpgmA及計數器遞增(步驟S19)而返回到步驟S16之動作。於步驟S18中，於計數器之值與k一致之情形時(步驟S18、是)，跳過對第2組之編程動作及驗證動作之次數達到指定之次數。如此一來，定序器17使編程電壓VpgmA遞增(步驟S20)而移行至寫入動作之第3階段。 以上之動作對應於寫入動作之第2階段。圖6所示之例子表示於上述第2階段內跳過對第2組之編程動作及驗證動作之次數為2次之情形。即，圖6所示之例子係於“A”位準之驗證通過之後，跳過對第2組之編程動作及驗證動作，反覆2次進行對第1組之編程動作及驗證動作。 接下來，對寫入動作之第3階段進行說明。於第3階段內，再次開始對第2組之編程動作及驗證動作，並執行編程循環直到“B”位準及“C”位準之驗證通過為止。 首先，執行對第1組之編程動作(步驟S21)。該編程動作與步驟S16相同。接下來，執行對第2組之編程動作(步驟S22)。該編程動作與步驟S16之動作相比，於如下方面相同，即，使對位元線BLb、位元線BLc、及字元線WL施加之電壓分別為VBL、VSS、及VpgmC。 接下來，進行對第1及第2組之驗證動作(步驟S23)。具體來說，對字元線WL施加驗證電壓VB及VC，並確認記憶胞電晶體MTb、MTc之閾值電壓是否分別變成VB、VC以上。 接下來，定序器17確認“B”位準及“C”位準之驗證結果(步驟S24)。此處，於“B”位準及“C”位準之驗證失敗之情形時(步驟S24、否)，定序器17使編程電壓VpgmA及VpgmC遞增(步驟S25)而返回到步驟S21之動作。即，於步驟S21～S23中使用遞增後之編程電壓，再次執行“B”位準、及“C”位準之編程動作及驗證動作。於步驟S24中，於“B”位準及“C”位準之驗證通過之情形時(步驟S24、是)，半導體記憶裝置1結束寫入動作。 再者，於步驟S24中，於第1及第2組中之一組之寫入先結束之情形時，於步驟S25中使對應之編程電壓遞增，於步驟S21～S23中執行另一組之編程動作及驗證動作。 以上之動作對應於寫入動作之第3階段。圖6所示之例子表示於上述第3階段內，於第3次編程循環中“C”位準之驗證通過，於第4次編程循環中“B”位準之驗證通過之情形。 如上所述，本實施形態之寫入動作如下，即，於在1次編程循環中執行與2組分別對應之編程動作之寫入動作中，於寫入動作之中途暫時性地跳過其中一組之編程動作及驗證動作。 再者，亦可將跳過上述其中一組之編程動作及驗證動作之時序設為寫入動作之最初。於該情形時，寫入動作之流程圖成為圖7所示般，寫入動作被分成第1及第2階段這2個階段。圖7所示之第1及第2階段分別對應於圖5所示之第2階段及第1階段。 具體來說，圖7所示之第1階段首先執行圖5所示之步驟S10。 接下來，進行對第1組之編程動作(步驟S30)。即，對分別寫入“A”位準及“B”位準之記憶胞電晶體MTa、MTb執行編程動作及驗證動作。 接下來，進行對第1組之驗證動作(步驟S31)。即，依序對字元線WL施加驗證電壓VA及VB，確認記憶胞電晶體MTa、MTb之閾值電壓是否各自變成VA、VB以上。 接下來，移至步驟S18。以後之動作與圖5所示之第2階段相同，僅有在步驟S19之後移行至步驟S30之點不同。 另一方面，圖7所示之第2階段係於步驟S20之後，首先依序執行圖5所示之步驟S11～S13。即，執行對第1及第2組之編程動作及驗證動作。 接下來，定序器17確認各資料之驗證結果(步驟S32)。此處，於包含驗證失敗之位元之情形時(步驟S32、否)，定序器17使對應之編程電壓Vpgm遞增(步驟S15)而返回到步驟S11之動作。於在步驟S32中所有的驗證通過之情形時(步驟S32、是)，半導體記憶裝置1結束寫入動作。 圖8所示之時序圖係與以上所說明之圖7之流程圖對應之寫入動作之一例。如圖8所示，於寫入動作之第1階段內，僅執行其中一組之編程動作及驗證動作。然後，於第2階段中，執行兩組之編程動作及驗證動作，且反覆進行編程動作及驗證動作直到各資料之寫入結束為止。 [1-3]第1實施形態之效果 接下來，對第1實施形態之效果進行說明。根據第1實施形態之半導體記憶裝置1，可提高資料之可靠性。以下，對該效果之詳細情形進行說明。 於半導體記憶裝置進行順序寫入之情形時，存在將連接於同一條字元線WL之記憶胞電晶體MT分成目標閾值較低之組及目標閾值較高之組而進行寫入之情形。具體來說，半導體記憶裝置係於1次編程循環中對各組分別施加最佳化之編程電壓，於進行其中一組之寫入之期間將另一組設為禁止寫入。由此，半導體記憶裝置可對目標閾值較高之組自開始起便施加較高之編程電壓，所以可縮短寫入時間。 但是存在如下情形：若目標閾值較高之組之寫入結束之時序較早，則對該組於寫入結束後施加多餘之編程電壓之次數變多。例如，如圖9所示之閾值分佈般，於2頁面資料之順序寫入中，於分組成寫入目標閾值較低之“A”位準或“B”位準之第1組、及寫入目標閾值較高之“C”位準之第2組之情形時，“A”位準及“C”位準之寫入會先結束。如此一來，於執行“B”位準之寫入之期間，會對已寫入“C”位準之記憶胞電晶體MT施加多餘之編程電壓。如此，於寫入結束之後被施加編程電壓之記憶胞電晶體MT之閾值電壓即便使用自升壓技術等，亦有可能如圖9之虛線所示般變動。 對此，本實施形態之半導體記憶裝置1於此種寫入動作中，設置跳過對其中一組之編程動作及驗證動作之期間。具體來說，於圖9所示之例子中，例如於定序器17檢測到“A”位準之寫入結束之後、或於寫入動作之最初設置跳過“C”位準之寫入之期間。跳過該寫入之期間係藉由例如編程循環之次數而設定，該次數可設定為任意數值。 由此，本實施形態之半導體記憶裝置1可使目標閾值較低之組之寫入結束之時序、與目標閾值較高之組之寫入結束之時序一致。即，本實施形態之半導體記憶裝置1可抑制例如“C”位準之閾值電壓之擴大，從而可提高寫入之資料之可靠性。 [2]第2實施形態 接下來，對第2實施形態之半導體記憶裝置進行說明。第2實施形態於在上述第1實施形態中所說明之進行2頁面資料之順序寫入之情形之示例中，相對於在第1實施形態中以“A”及“B”位準/“C”位準進行分組，而於第2實施形態中以“A”位準/“B”及“C”位準進行分組。以下，對與第1實施形態不同之方面進行說明。 [2-1]寫入動作 首先，對半導體記憶裝置1中之寫入動作之概略情形進行說明。 於本實施形態中，於進行2頁面資料之順序寫入之情形時，記憶胞電晶體MT被分組成寫入目標閾值較低之“A”位準之第1組、及寫入目標閾值較高之“B”位準及“C”位準之第2組。 於該情形時，於1次編程動作中對字元線WL施加與第1組對應之編程電壓VpgmA，接著施加與第2組對應之編程電壓VpgmB。該電壓VpgmB被設為最適於“B”位準之編程動作，且為VpgmA＜VpgmB＜VpgmC。 接下來，使用圖10及圖11對半導體記憶裝置1之寫入動作之詳細情形進行說明。於圖10中表示寫入動作之流程圖，於圖11中藉由時序圖表示寫入動作之一例。用來對寫入動作進行說明之定義與於第1實施形態中說明之圖4相同。 如圖10所示，本實施形態之寫入動作係如下，即，相對於在圖5中說明之流程圖，配合上述分組而變更執行之編程動作及驗證動作之內容，將於第2階段內跳過編程動作及驗證動作之組設為第1組。以下，對寫入動作之第1～第3階段簡單地進行說明。再者，於本實施形態中，將“B”位準之寫入設為較“A”位準之寫入更早地結束。 首先，於寫入動作之第1階段內，定序器17於步驟S10之後執行“A”位準之編程動作(步驟S40)，接著執行“B”位準及“C”位準之編程動作(步驟S41)。然後，定序器17執行“A”位準、“B”位準、及“C”位準之驗證(步驟S42)，並確認“B”位準之驗證結果(步驟S43)。此處，於“B”位準之驗證失敗之情形時(步驟S43、否)，定序器17使編程電壓VpgmA及VpgmB遞增∆Vpgm(步驟S44)而返回到步驟S40。即，於步驟S40～S42中，使用遞增後之編程電壓，再次執行“A”位準、“B”位準、及“C”位準之編程動作及驗證動作。於步驟S42中，於“B”位準之驗證通過之情形時(步驟S43、是)，移行至寫入動作之第2階段。圖11所示之例子表示於該第1階段內於第3次編程循環中“B”位準之驗證通過之情形。 接下來，於寫入動作之第2階段內，定序器17執行“C”位準之編程動作(步驟S45)，接著執行“C”位準之驗證(步驟S46)。然後，於步驟S18中，確認計數次數，於計數器之數值未達k(k為1以上之自然數)之情形時(步驟S18、否)，定序器17使編程電壓VpgmB及計數器遞增(步驟S47)而返回到步驟S44之動作。於步驟S18中，於計數器之值與k一致之情形時(步驟S18、是)，跳過對第1組之編程動作及驗證動作之次數達到指定之次數。如此一來，定序器17使編程電壓VpgmB遞增(步驟S48)而移行至寫入動作之第3階段。圖11所示之例子表示於該第2階段內，跳過對第1組之編程動作及驗證動作之次數為2次之情形。 接下來，於寫入動作之第3階段內，定序器17執行“A”位準之編程動作(步驟S49)，接著執行“C”位準之編程動作(步驟S50)。然後，定序器17執行“A”位準及“C”位準之驗證(步驟S51)，並確認“A”位準及“C”位準之驗證結果(步驟S52)。此處，於驗證失敗之情形時(步驟S52、否)，定序器17使編程電壓VpgmA及VpgmB遞增(步驟S53)而返回到步驟S48之動作。於步驟S51中於驗證通過之情形時(步驟S52、是)，半導體記憶裝置1結束寫入動作。圖11所示之例子表示於該第3階段內，於第3次編程循環中“A”位準之驗證通過，於第4次編程循環中“C”位準之驗證通過之情形。 如上所述，執行本實施形態之寫入動作。 再者，與第1實施形態同樣地，亦可將跳過上述其中一組之編程動作及驗證動作之時序設為寫入動作之最初。於該情形時，寫入動作之流程圖成為圖12所示般，圖12與如下相同：相對於在圖7中所說明之流程圖而變更執行編程動作及驗證動作之組。以下，對圖12所示之寫入動作之第1及第2階段簡單地進行說明。 首先，於圖7所示之第1階段內，定序器17於步驟S10之後執行“B”位準及“C”位準之編程動作(步驟S60)，接著執行“B”位準及“C”位準之驗證(步驟S61)。然後，移行至步驟S18。以後之動作與圖7所示之第2階段相同，僅於在步驟S46之後移行至步驟S60之方面不同。 接下來，於圖7所示之第2階段內，定序器17於步驟S47之後執行於步驟S40～S42中說明之編程動作及驗證動作。然後，定序器17確認驗證結果(步驟S32)。此處，於包含驗證失敗之位元之情形時(步驟S32、否)，定序器17使對應之編程電壓Vpgm遞增(步驟S44)而返回到步驟S40之動作。於步驟S32中於所有驗證通過之情形時(步驟S32、是)，半導體記憶裝置1結束寫入動作。 與以上所說明之圖12之流程圖對應之寫入動作之一例係圖13所示之時序圖。圖13所示之時序圖與於第1實施形態中說明之圖7相同，僅所施加之電壓條件不同。 [2-2]第2實施形態之效果 接下來，對第2實施形態之效果進行說明。根據第2實施形態之半導體記憶裝置1，與第1實施形態同樣地可提高資料之可靠性。以下，對該效果之詳細情形進行說明。 例如，如圖14所示之閾值分佈般，於2頁面資料之順序寫入中，於分組成寫入目標閾值較低之“A”位準之第1組、及寫入目標閾值較高之“B”位準及“C”位準之第2組之情形時，“A”位準及“B”位準之寫入先結束。如此一來，於執行“C”位準之寫入之期間，對已寫入“A”位準之記憶胞電晶體MT施加多餘之編程電壓。於這種情形時，如上所述，存在記憶胞電晶體MT之閾值電壓如圖14之虛線所示般變動之情形。 因此，本實施形態之半導體記憶裝置1與第1實施形態同樣地，設置跳過對其中一組之編程動作及驗證動作之期間。具體來說，於圖14所示之例子中，例如於定序器17檢測到“B”位準之寫入結束之後、或於寫入動作之最初設置跳過“A”位準之寫入之期間。 由此，本實施形態之半導體記憶裝置1與第1實施形態同樣地，可使目標閾值較低之組之寫入結束之時序、與目標閾值較高之組之寫入結束之時序一致。如此一來，本實施形態之半導體記憶裝置1可抑制例如“A”位準之閾值電壓之擴大，從而可與第1實施形態同樣地提高寫入之資料之可靠性。 [3]第3實施形態 接下來，對第3實施形態之半導體記憶裝置進行說明。第3實施形態係對進行2頁面資料之逐一頁面寫入之情形，應用第2實施形態之寫入動作。以下，對與第1及第2實施形態不同之方面進行說明。 於半導體記憶裝置1中，2頁面資料之逐一頁面寫入例如如圖15所示般分成下位頁面之寫入、及上位頁面之寫入而執行。 首先，如圖15(a)所示，對“ER”位準之記憶胞電晶體MT進行下位頁面之寫入動作。由此，如圖15(b)所示，“ER”位準之閾值分佈被提高到「LM」(lower middle，中低)位準。保持「LM」位準之記憶胞電晶體之閾值電壓為電壓MV以上。電壓MV係於「LM」位準之驗證中使用之電壓。再者，將讀出「LM」位準之資料之電壓設定於“ER”位準之較高之底部與「LM」位準之較低之底部之間。 接下來，對“ER”位準及「LM」位準之記憶胞電晶體MT進行上位頁面之寫入動作。由此，如圖15(c)所示，“ER”位準之閾值分佈被提高到“A”位準，「LM」位準之閾值分佈被提高到“B”位準或“C”位準。 第3實施形態之半導體記憶裝置1於上述2頁面資料之逐一頁面寫入中，應用第2實施形態之寫入動作。具體來說，於進行上位頁面之寫入時，分組成寫入自“ER”位準到“A”位準之第1組、及寫入自「LM」位準到“B”位準或“C”位準之第2組。然後，於1次編程循環中，分別使用與“ER”位準及「LM」位準對應之編程電壓，並行地進行目標閾值較低之第1組之編程動作、及目標閾值較高之第2組之編程動作。進而，於寫入動作中設置跳過“A”位準之寫入之期間。 由此，本實施形態之半導體記憶裝置1於逐一頁面寫入中亦與第2實施形態同樣地，可使目標閾值較低之組之寫入結束之時序、與目標閾值較高之組之寫入結束之時序一致。如此一來，本實施形態之半導體記憶裝置1可抑制例如“A”位準之閾值電壓之擴大，且與第1及第2實施形態同樣地，可提高寫入之資料之可靠性。 [3]變化例等 上述實施形態之半導體記憶裝置《1、圖1》具備可記憶2位元以上之資料之第1記憶胞《MT、圖4》、及連接於第1記憶胞之字元線《WL、圖4》。於第1記憶胞之寫入動作中，於寫入動作之第1期間，對字元線WL施加第1次數《1次、圖6》之寫入電壓之後施加驗證電壓。於繼第1期間之後之第2期間，對字元線WL施加較第1次數多之第2次數《2次、圖6》之寫入電壓之後，施加驗證電壓。 由此，可提供可提高資料之可靠性之半導體記憶裝置。 再者，實施形態並不限定於上述第1～第3實施形態，可進行各種變化。例如以對記憶胞寫入2位元之資料之情形以例對上述實施形態進行了說明，但並不限定於此。即，半導體記憶裝置10藉由於1次編程循環中施加2種編程電壓之寫入動作，即便於寫入3位元以上之資料之情形時，亦可應用第1到第3實施形態。於該情形時，可藉由2種編程電壓，抑制分別於最後結束寫入之資料之閾值分佈之擴大。 又，於上述實施形態中，將開始其中一個編程動作及驗證動作之跳過之時序設為任一資料之寫入結束之時序或寫入剛剛開始之後而進行了說明，但並不限定於此。例如，自寫入開始起執行對2個組之編程循環，並對執行該編程循環之次數進行計數。然後，使定序器17確認該次數是否到達任意次數。由此，可於任意時序開始其中一個編程動作及驗證動作之跳過。 又，於1次編程循環中，施加2種編程電壓之順序、及進行驗證之順序並不限定於上述第1～第3實施形態。例如，於第1實施形態之寫入動作中，亦可設為於施加電壓VpgmC之後施加電壓VpgmA。又，於編程動作中，於施加目標閾值較低之組之編程電壓時，亦可不使目標閾值較高之組為禁止寫入。於該情形時，目標閾值較高之組之寫入速度稍微變快。 又，於上述實施形態中，以使驗證電壓呈步進狀地上升之情形為例對驗證動作進行了說明，但並不限定於此。例如，亦可設為藉由使電壓連續地上升而產生驗證電壓。所謂該情形時之驗證電壓係指感測放大器模組12感測位元線BL之電壓之時序之電壓值。又，所謂施加驗證電壓之次數係對應於在驗證動作時感測位元線BL之電壓之次數。 又，於上述實施形態中，以對多個位準連續地進行驗證動作之情形為例進行了說明，但並不限定於此。例如，亦可分別分開進行對各位準之驗證。又，施加驗證電壓之順序亦係以按自低至高之順序進行驗證之情形為例進行了說明，但並不限定於此，可分別調換順序。 又，於上述實施形態中，以跳過其中一個之編程動作及驗證動作之次數成為2次以上之方式進行了說明，但並不限定於此，跳過次數亦可僅係1個週期。又，於上述實施形態中，對該跳過次數進行計數之計數器係藉由使數值遞增而對次數進行計數，但並不限定於此。例如，亦可藉由遞減計數器之數值來對跳過次數進行計數。於該情形時，例如於第1實施形態中，代替於步驟S10中所說明之計數器之重設動作，而於計數器中設置n＝k。然後，於第2階段之步驟S18中使定序器17判定是否為n＝0，於步驟S19中使計數器遞減。由此，與使計數器遞增之情形同樣地，可僅以所需之次數使其中一個之編程動作及驗證動作跳過。 又，於上述實施形態中，以最終驗證通過之情形為例進行了說明，但並不限定於此。例如，亦可設為於執行規定之次數之編程循環而驗證未通過之情形時，將該頁面之寫入本身設為失敗。 又，於上述說明中，所謂「連接」表示電連接，不僅包含直接連接之情形，而且亦包含經由任意元件連接之情形。 再者，於上述各實施形態中， (1)於讀出動作中，對於A位準之讀出動作所選擇之字元線施加之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、0.5 V～0.55 V中之任一者之間。 對於B位準之讀出動作所選擇之字元線施加之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、2.1 V～2.3 V中之任一者之間。 對於C位準之讀出動作所選擇之字元線施加之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、3.6 V～4.0 V中之任一者之間。 作為讀出動作之時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs、70 μs～80 μs之間。 (2)寫入動作如上所述般包含編程動作及驗證動作。於寫入動作中，於進行編程動作時對所選擇之字元線最初施加之電壓例如為13.7 V～14.3 V之間。並不限定於此，亦可設為例如13.7 V～14.0 V、14.0 V～14.6 V中之任一者之間。 亦可改變於對奇數號之字元線進行寫入時之對所選擇之字元線最初施加之電壓、及於對偶數號之字元線進行寫入時之對所選擇之字元線最初施加之電壓。 於將編程動作設為ISPP方式(Incremental Step Pulse Program，遞增階躍脈衝編程)時，作為逐步增加之電壓，可列舉例如0.5 V左右。 作為對未選擇之字元線施加之電壓，亦可設為例如6.0 V～7.3 V之間。並非限定於該情形，亦可設為例如7.3 V～8.4 V之間，亦可設為6.0 V以下。 亦可根據未選擇之字元線為奇數號之字元線、還是為偶數號之字元線來改變施加之導通電壓。 作為寫入動作之時間(tProg)，亦可設為例如1700 μs～1800 μs、1800 μs～1900 μs、1900 μs～2000 μs之間。 (3)於刪除動作中，對形成於半導體基板上部、且於上方配置著上述記憶胞之井最初施加之電壓例如為12 V～13.6 V之間。並不限定於該情形，亦可為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0 V～19.8 V、19.8 V～21 V之間。 作為刪除動作之時間(tErase)，亦可設為例如3000 μs～4000 μs、4000 μs～5000 μs、4000 μs～9000 μs之間。 (4)記憶胞之構造係於半導體基板(矽基板)上具有隔著膜厚為4～10 nm之隧道絕緣膜而配置之電荷蓄積層。該電荷蓄積層可設為膜厚為2～3 nm之SiN、或SiON等之絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如由膜厚為3～10 nm之下層High-k(高介電常數)膜與膜厚為3～10 nm之上層High-k膜所夾著之膜厚為4～10 nm之氧化矽膜。High-k膜可列舉HfO等。又，可將氧化矽膜之膜厚設為較High-k膜之膜厚更厚。於絕緣膜上隔著膜厚為3～10 nm之材料形成著膜厚為30 nm～70 nm控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。於控制電極中可使用W等。 又，於記憶胞間可形成氣隙。 再者，記憶胞陣列11亦可係於半導體基板之上方三維地積層著記憶胞電晶體MT之構成。關於這種構成，記載於例如稱為「三維積層非揮發性半導體記憶體」之於2009年3月19日申請之美國專利申請案12/407,403號。又，記載於稱為「三維積層非揮發性半導體記憶體」之於2009年3月18日申請之美國專利申請案12/406,524號、稱為「非揮發性半導體記憶裝置及其製造方法」之於2010年3月25日申請之美國專利申請案12/679,991號、及稱為「半導體記憶體及其製造方法」之於2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全部內容係藉由參照而被引用於本申請案之說明書中。 又，於上述實施形態中，區塊BLK亦可不成為資料之刪除單位。例如其他刪除動作記載於稱為「非揮發性半導體記憶裝置」之於2011年9月18日申請之美國專利申請案13/235,389號、及稱為「非揮發性半導體記憶裝置」之於2010年1月27日申請之美國專利申請案12/694,690號。該等專利申請案之全部內容係藉由參照而被引用於本申請之說明書中。 再者，對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態可以其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於權利要求書所記載之發明及其均等之範圍內。 [相關申請案] 本申請享有以日本專利申請案2016-49720號(申請日：2016年3月14日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧感測放大器模組
13‧‧‧列解碼器
14‧‧‧狀態暫存器
15‧‧‧位址暫存器
16‧‧‧命令暫存器
17‧‧‧定序器
18‧‧‧電壓產生電路
ADD‧‧‧位址信息
AV‧‧‧驗證電壓
BV‧‧‧驗證電壓
BL0‧‧‧位元線
BL1‧‧‧位元線
BL(L－1)‧‧‧位元線
BLa‧‧‧位元線
BLb‧‧‧位元線
BLc‧‧‧位元線
BLK0‧‧‧區塊
BLK1‧‧‧區塊
BLKn‧‧‧區塊
CV‧‧‧驗證電壓
CMD‧‧‧命令
DAT‧‧‧資料
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
STS‧‧‧狀態信息
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SL‧‧‧源極線
NS‧‧‧NAND串
MT0‧‧‧記憶胞電晶體
MT1‧‧‧記憶胞電晶體
MT2‧‧‧記憶胞電晶體
MT3‧‧‧記憶胞電晶體
MT4‧‧‧記憶胞電晶體
MT5‧‧‧記憶胞電晶體
MT6‧‧‧記憶胞電晶體
MT7‧‧‧記憶胞電晶體
MTa‧‧‧記憶胞電晶體
MTb‧‧‧記憶胞電晶體
MTc‧‧‧記憶胞電晶體
Vth‧‧‧閾值電壓
VpgmA‧‧‧編程電壓
VpgmB‧‧‧編程電壓
VpgmC‧‧‧編程電壓
VBL‧‧‧電壓
VSS‧‧‧電壓
WL‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
S10‧‧‧步驟
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S14‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S17‧‧‧步驟
S18‧‧‧步驟
S19‧‧‧步驟
S20‧‧‧步驟
S21‧‧‧步驟
S22‧‧‧步驟
S23‧‧‧步驟
S24‧‧‧步驟
S25‧‧‧步驟
S30‧‧‧步驟
S31‧‧‧步驟
S32‧‧‧步驟
S40‧‧‧步驟
S41‧‧‧步驟
S42‧‧‧步驟
S43‧‧‧步驟
S44‧‧‧步驟
S45‧‧‧步驟
S46‧‧‧步驟
S47‧‧‧步驟
S48‧‧‧步驟
S49‧‧‧步驟
S50‧‧‧步驟
S51‧‧‧步驟
S52‧‧‧步驟
S53‧‧‧步驟
“ER”‧‧‧位準
“A”‧‧‧位準
“B”‧‧‧位準
“C”‧‧‧位準

圖1係第1實施形態之半導體記憶裝置之框圖。 圖2係第1實施形態之半導體記憶裝置所具備之區塊之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞之閾值分佈。 圖4係第1實施形態之半導體記憶裝置中之寫入動作之說明圖。 圖5係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖6係第1實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖7係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖8係第1實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖9係第1實施形態之半導體記憶裝置中之寫入動作所致之閾值分佈之說明圖。 圖10係第2實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖11係第2實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖12係第2實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖13係第2實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖14係第2實施形態之半導體記憶裝置中之寫入動作所致之閾值分佈之說明圖。 圖15(a)～(c)係第3實施形態之半導體記憶裝置中之寫入動作之說明圖。

AV‧‧‧驗證電壓

BV‧‧‧驗證電壓

BLa‧‧‧位元線

BLb‧‧‧位元線

BLc‧‧‧位元線

CV‧‧‧驗證電壓

VpgmA‧‧‧編程電壓

VpgmC‧‧‧編程電壓

VBL‧‧‧電壓

VSS‧‧‧電壓

WL‧‧‧字元線

“A”‧‧‧位準

“B”‧‧‧位準

“C”‧‧‧位準

Claims (9)

1. 一種半導體記憶裝置，其特徵在於具備： 第1記憶胞，其可記憶2位元以上之資料；及 字元線，其連接於上述第1記憶胞；且 於上述第1記憶胞之寫入動作中， 於上述寫入動作之第1期間，對上述字元線施加第1次數之寫入電壓之後施加驗證電壓， 於繼上述第1期間之後之第2期間，對上述字元線施加較上述第1次數多之第2次數之寫入電壓之後施加驗證電壓。
2. 如請求項1之半導體記憶裝置，其中於上述第1期間，對上述字元線施加上述第1寫入電壓， 於上述第2期間，對上述字元線施加與上述第1寫入電壓不同之第2寫入電壓、及較上述第1及第2寫入電壓高之第3寫入電壓。
3. 如請求項1之半導體記憶裝置，其中上述第1期間之驗證係一面升高驗證電壓一面施加第3次數， 上述第2期間之驗證係一面升高驗證電壓一面施加較上述第3次數多之第4次數。
4. 如請求項1之半導體記憶裝置，其中上述第1次數係1次，上述第2次數係2次。
5. 如請求項1之半導體記憶裝置，其進而具備： 第2及第3記憶胞，其等連接於上述字元線；及 第1至第3位元線，其等分別連接於上述第1至第3記憶胞；且 於施加上述第1寫入電壓之期間，對上述第1位元線施加第1電壓或較上述第1電壓高之第2電壓，且對上述第2位元線施加上述第1電壓，且對上述第3位元線施加上述第2電壓。
6. 如請求項1之半導體記憶裝置，其中於上述寫入動作中，於上述第1期間之前之第3期間，對上述字元線施加上述第2次數之寫入電壓之後施加驗證電壓。
7. 如請求項6之半導體記憶裝置，其中於上述第1期間，對上述字元線施加上述第1寫入電壓， 於上述第2期間，對上述字元線施加與上述第1寫入電壓不同之第2寫入電壓、及較上述第1及第2寫入電壓高之第3寫入電壓， 於上述第3期間，對上述字元線施加較上述第1寫入電壓低之第4寫入電壓、及較上述第4寫入電壓高且較上述第3寫入電壓低之第5寫入電壓。
8. 如請求項6之半導體記憶裝置，其中上述第1期間之驗證係一面升高驗證電壓一面施加第3次數， 上述第2期間之驗證係一面升高驗證電壓一面施加較上述第3次數多之第4次數， 上述第3期間之驗證係一面升高驗證電壓一面施加上述第4次數。
9. 如請求項1之半導體記憶裝置，其中上述第1記憶胞係可記憶2位元之資料之記憶胞。