KR20240050026A - 데이터 입출력 동작을 위해 비트라인을 프리차지하는 장치 및 방법 - Google Patents

데이터 입출력 동작을 위해 비트라인을 프리차지하는 장치 및 방법 Download PDF

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KR20240050026A
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Abstract

본 기술은 제1 프리차지 신호의 활성화에 대응하여, 비휘발성 메모리 셀을 포함하는 스트링(string)과 페이지 버퍼를 연결하는 비트 라인에 대한 프리차지 동작을 시작하는 단계 및 상기 스트링과 연결된 적어도 하나의 스트링 선택라인(SSL) 또는 적어도 하나의 드레인 선택라인(DSL) 중 적어도 하나를 상기 제1 프리차지 신호의 활성화 시점 이후에 활성화시키는 단계를 포함하는 메모리 장치의 동작 방법을 제공한다.

Description

데이터 입출력 동작을 위해 비트라인을 프리차지하는 장치 및 방법{APPARATUS AND METHOD FOR PRECHARGING BIT LINES FOR DATA INPUT/OUTPUT OPERATION}
본 발명은 메모리 장치에 관한 것으로서, 구체적으로 비휘발성 메모리 장치에 데이터를 입출력하기 위해 비트라인을 프리차지(precharge)하는 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다. 데이터를 입출력하기 위해, 메모리 장치는 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀과 연결된 비트 라인을 프리차지 할 수 있다.
본 발명의 일 실시예는 메모리 장치에서 발생하는 커플링 잡음(coupling noise)를 줄일 수 있는 장치 및 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 장치, 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은 제1 프리차지 신호의 활성화에 대응하여, 비휘발성 메모리 셀을 포함하는 스트링(string)과 페이지 버퍼를 연결하는 비트 라인에 대한 프리차지 동작을 시작하는 단계; 및 상기 스트링과 연결된 적어도 하나의 스트링 선택라인(SSL) 또는 적어도 하나의 드레인 선택라인(DSL) 중 적어도 하나를 상기 제1 프리차지 신호의 활성화 시점 이후에 활성화시키는 단계를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 장치는 메모리 셀과 연결된 비트라인의 프리 차지 동작을 제어하여 커플링 잡음을 줄일 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 2는 본 발명의 실시예에 따른 ISPP 동작의 제1예를 설명한다.
도 3은 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 4는 비트 라인 프리차지 동작을 설명한다.
도 5는 도 4에서 설명한 프리차지 동작에 의한 비트 라인의 제1상태를 설명한다.
도 6은 도 4에서 설명한 프리차지 동작에 의한 비트 라인의 제2상태를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 1은 본 발명의 실시 예에 따른 메모리 장치에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.
도 1을 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 1에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.
실시예에 따라, 도 1에서 설명하는 메모리 그룹(330)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
실시예에 따라, 메모리 장치(150)의 메모리 그룹(330)은 복수의 비트라인들(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 드레인 선택라인(DSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 공통 소스라인(CSL)과 연결될 수 있다. 또한, 각 낸드 스트링(NS)의 드레인 셀렉트 트랜지스터(DST)는, 비트 라인(BL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 메모리 셀들(MC)이 포함될 수 있다.
메모리 장치(150)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.
메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다. 또한, 제어 회로(180)는 메모리 그룹(330)에 데이터를 프로그램하거나 데이터를 읽기 위해, 비트 라인들(BL0, BL1, …, BLm-1)을 기 설정된 레벨로 프리차지(precharge)할 수 있다.
도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다.
실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.
메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.
비휘발성 메모리 셀에 여러 비트의 정보를 저장하면서, 커플링 잡음(coupling noise)에 의한 오류가 증가할 수 있다. 커플링 잡음은 주변 셀이 프로그램에 의해 전압이 상승하는 현상에 의해 셀에 저장된 전압이 상승하는 현상이다. 메모리 그룹(330) 내에서, 읽기 동작의 순서, 프로그램 동작의 순서, 프리차지 동작 등에 의해 커플링 잡음에 의한 영향이 달라질 수 있다.
예를 들어, 메모리 장치(150)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인의 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인의 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 리드/라이트 회로(320)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 이에 따라, 메모리 장치(150)의 읽기 동작 속도는 향상될 수 있다. 따라서, 메모리 장치(150)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
실시예에 따라, 메모리 장치(150)는 비트 라인을 프리차지하는 시점을 제어하거나, 비트 라인을 프리차지하는 시작 시점의 레벨을 변경하여, 비트 라인 커플링(BL Coupling)을 감소시킬 수 있다. 비트 라인 커플링(BL Coupling)을 감소시키기 위한 구체적인 동작 방법은 도 5를 참조하여 후술한다.
메모리 장치(150)는 복수의 메모리 그룹(330)을 포함할 수 있다. 실시예에 따라, 메모리 그룹(330)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹인 메모리 블록을 포함하는 것으로 이해할 수 있다. 메모리 그룹(330)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 그룹(330)에는 복수의 페이지가 포함될 수 있다. 각각의 페이지는 복수의 비휘발성 메모리 셀을 포함할 수 있다. 메모리 장치(150)는 전압 공급 회로(170)를 통해 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers) 등을 메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 공급할 수 있다.
메모리 장치(150)에 포함된 메모리 그룹(330)에 포함된 메모리 블록은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 구분될 수 있다. 메모리 장치(150)에 포함된 메모리 블록은 SLC(Single Level Cell, SLC) 메모리 블록, 더블 레벨 셀(Double Level Cell, DLC), 트리플 레벨 셀(Triple Level Cell, TLC), 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
도 2는 ISPP(Incremental Step Pulse Programming) 동작을 설명한다.
도 2를 참조하면, 비휘발성 메모리 셀은 데이터가 삭제된 상태(Erased State)에서 데이터가 프로그램될 수 있다. 프로그래밍 펄스(Programming Pulse)가 비휘발성 메모리 셀에 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 삭제된 상태(Erased State)에서 오른쪽(문턱 전압이 커지는 방향)으로 이동할 수 있다. 비휘발성 메모리 셀에 프로그래밍 펄스가 계속 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 오른쪽으로 이동할 수 있다. 복수의 비휘발성 메모리 셀의 문턱전압 분포에서 대부분의 셀들이 목표 전압(VTARG)보다 높은 문턱 전압을 가질 때까지 프로그래밍 펄스(Programming Pulse)가 인가될 수 있다.
구체적으로 살펴보면, 프로그램 동작이 시작되면(212), 메모리 장치(150)는 프로그래밍 펄스(Programming Pulse)를 해당하는 복수의 비휘발성 메모리 셀에 인가된다(214). 프로그래밍 펄스(Programming Pulse)가 인가된 후, 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지는 지를 검증한다(216). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지지 못한다고 판단된 경우(FAIL), 메모리 장치(150)는 해당하는 비휘발성 메모리 셀에 프로그래밍 펄스(Programming Pulse)를 인가할 수 있다(214). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가진다고 판단된 경우(PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(218).
복수의 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 하기 위해서는 한번의 프로그래밍 펄스(Programming Pulse)가 인가되었을 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 크게 이동하기 보다는 조금씩 이동시키는 것이 유리하다. 반면, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 조금씩 이동하는 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수가 증가할 수 있다. 실시예에 따라, 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수보다 세 배 이상일 수 있다. 예를 들어, 비휘발성 메모리 셀에 2비트의 데이터가 저장될 수 있다고 가정한다. 비휘발성 메모리 셀이 가질 수 있는 프로그램된 상태는 2비트의 데이터에 대응하는 4가지(예, '00', '01', '10', 11')일 수 있다. 보다 타이트(tight)한(즉, 분포의 폭이 좁은) 문턱 전압 분포를 형성하기 위해, 한번의 프로그래밍 펄스를 통해 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 이동하는 정도는 두 인접한 프로그램된 상태의 차이보다 작을 수 있다. 예를 들면, 두 번 이상의 프로그래밍 펄스를 인가하면 두 인접한 프로그램된 상태의 차이만큼 이동하도록 설계할 수 있다. 이 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수는 4번보다 많은 8번 이상일 수 있다.
본 발명의 실시예에서는 한번의 프로그래밍 펄스를 인가할 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 이동하는 정도를 목표 레벨로 이해할 수 있다. 도 4를 참조하여, 목표 레벨에 대해서는 더 구체적으로 설명한다.
도 3은 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 3을 참조하면, 메모리 장치(150)는 ISPP 동작 중 프로그램 동작(Pgm)이 수행된 후, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)을 수행한다. 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 증가시킬 수 있다. 예를 들면, 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 제1 전위차(ΔV)만큼 증가시킨다고 가정한다. 프로그램 동작(Pgm) 이 수행된 후, 검증 동작에서는 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)과 비교할 수 있다. 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)보다 낮으면, 다음 프로그램 동작(Pgm)을 다시 수행하여 더 많은 전자를 메모리 셀의 플로팅 게이트에 추가할 수 있다. 이후, 해당 프로그램 동작(Pgm)에 대응하여 검증 동작(Ver)을 수행한다. 반복되는 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)이 목표 전압(Verification Voltage)에 도달할 때까지 수행될 수 있다.
실시예에 따라, 프로그램 동작(Pgm) 및 검증 동작(Ver)의 반복 횟수는 대기 시간 혹은 지연 시간, 소비 전력 및 정확도 등에 따라 달라질 수 있다. 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 세밀하게 상승시키는 경우, 프로그램 동작의 정확성을 높일 수 있지만, 더 많은 횟수의 프로그램 동작을 수행할 수 있어 지연 시간과 전력 소비가 길어질 수 있다. 반면, 각 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 크게 상승시키는 경우, 프로그램 동작(Pgm)의 소비 전력 및 동작 시간이 커질 수 있다. 프로그램 동작(Pgm) 및 검증 동작(Ver)의 동작 시간(Δt)은 각각의 프로그램 동작(Pgm)의 목표에 따라 달라질 수 있다.
실시예에 따라, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 메모리 셀의 최하위 비트(LSB), 중앙위 비트(CSB) 및 최상위 비트(MSB)에 데이터를 프로그램하는 목적과 절차에 대응하여, 프로그램 동작(Pgm) 및 검증 동작(Ver)은 달라질 수 있다. 프로그램 동작과 검증 동작은 4비트 데이터를 저장하는 쿼드러플 레벨 셀(QLC)을 포함하는 메모리 장치 혹은 5비트 혹은 그 이상의 데이터를 저장할 수 있는 메모리 셀을 포함하는 메모리 장치에도 적용될 수 있다.
실시예에 따라, ISPP 동작 중 각 프로그램 루프마다 프로그램 동작(Pgm)에서 비휘발성 메모리 셀에 인가되는 프로그램 펄스의 크기(ΔV)만큼 점진적으로 증가할 수 있다. 하지만, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)에서 비휘발성 메모리 셀에 인가되는 검증 펄스의 크기는 실질적으로 동일할 수 있다. 각 프로그램 루프마다 검증 동작(Ver)에서는 실질적으로 동일한 검증 펄스를 비휘발성 메모리 셀에 인가하지만, 검증 펄스를 인가하는 시간(Δt)이 달라질 수 있다. 한편, 메모리 장치(150)의 동작 특성에 따라 발생하는 노이즈를 반영하여 검증 동작을 수행하는 경우, 메모리 장치(150)는 검증 펄스의 크기를 변경할 수도 있다.
도 1 내지 도 3을 참조하면, 메모리 장치(150) 내 비휘발성 메모리 셀에 데이터를 프로그램하거나, 비휘발성 메모리 셀에 프로그램된 데이터를 확인하거나, 비휘발성 메모리 셀에 저장된 데이터를 읽는 과정에서 비트 라인 커플링(BL Coupling)에 의한 노이즈가 발생할 수 있다. 비트 라인 커플링(BL Coupling)에 의한 노이즈는 비휘발성 메모리 셀에 저장되거나 프로그램된 데이터를 왜곡시키거나 비휘발성 메모리 셀에 저장될 데이터를 왜곡시킬 수 있다. 이를 위해, 메모리 장치(150)는 비휘발성 메모리 셀과 연결된 비트 라인들(BL0, BL1, …, BLm-1)을 프리 차지하는 동작을 개선하여, 비트 라인 커플링(BL Coupling)을 감소시킬 수 있다. 비트 라인들(BL0, BL1, …, BLm-1)을 프리 차지하는 동작은 메모리 그룹(330) 내 각 낸드 스트링(NS)을 스트링 선택라인들(SSL) 및 드레인 소스라인(DSL)에 연결되는 것을 제어하거나, 비트 라인들(BL0, BL1, …, BLm-1)을 프리차지하기 위한 전압 레벨을 공급할 수 있는 리드/라이트 회로(320)를 제어하는 것을 통해 수행될 수 있다.
도 1, 도 5 및 도 6을 참조하면, 리드/라이트 회로(320)는 복수의 페이지 버퍼(PB)(322,324,326)를 포함될 수 있다. 리드/라이트 회로(320) 내 페이지 버퍼(PB)는 비트 라인(BL)을 통해 낸드 스트링(NS)과 연결되고, 복수의 트랜지스터들을 통해 전원 전압(VCORE)으로부터 공급된 전하(charge)를 비트 라인(Bit line)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 예를 들어, 제1 센스 신호(PB_SENSE), 제1 프리차지 신호(SA_CSOC1), 제2 프리차지 신호(SA_PRE_N)에 의해 제어되는 복수의 트랜지스터를 통해 비트 라인 프리차지(Bit line precharge) 동작을 제어할 수 있다. 제2 센스 신호(SA_SENSE)에 의해 제어되는 트랜지스터를 통해 비트 라인(BL)을 통해 전달되는 데이터는 래치(latch, QS, QS_N)에 저장될 수 있다. 전하로 충전(charging)된 비트 라인(BL)은 제1 디스차지 신호(SA_DISCH)에 의해 제어되는 트랜지스터를 통해 접지 전압(VSSI)으로 디스차지(discharge)할 수 있다.
도 4는 비트 라인 프리차지 동작을 설명한다.
도 4를 참조하면, 프리차지하기 위한 비트 라인(BL)과 연결된 페이지 버퍼를 활성화시키는 페이지 버퍼 선택 신호(SEL_PB)가 논리 하이 레벨로 활성화될 수 있다. 제1 센스 신호(PB_SENSE) 및 제1 프리차지 신호(SA_CSOC1)가 논리 하이 레벨로 활성화되면, 프리차지 동작을 시작할 수 있다(T0 시점). 제1 시점(T0)에서 프리차지 동작이 시작되면, 비트 라인(BL)은 프리 차지 목표 레벨(BL target)보다 더 높은 초기 레벨로 상승할 수 있다.
제1 시점(T0) 이후 제2 시점(T1) 이전에, 프리 차지 동작을 가속시키기 위한 제2 프리차지 신호(SA_PRE_N)를 논리 로우 레벨로 활성화시킬 수 있다.
제2 시점(T1)이 되면, 제2 센스 신호(SA_SENSE)와 드레인 셀렉트 트랜지스터(DST)를 논리 하이 레벨로 활성화시킬 수 있다. 도 5를 참조하면, 스트링 선택 트랜지스터(SST)는 제1 시점(T0) 이전부터 활성화되어 있다. 도 5에서는 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 드레인 선택라인(DSL) 중 적어도 하나의 스트링 선택라인(SSL)은 제2 시점(T1) 이전부터 논리 하이 레벨로 활성화되어 있고, 제2 시점(T2)에 적어도 하나의 드레인 선택라인(DSL)을 논리 로우 레벨에서 논리 하이 레벨로 활성화시킨다. 제2 시점(T1)에서 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 드레인 선택라인(DSL)이 모두 활성화되면서, 비트라인(BL)과 스트링에 전류 경로가 형성될 수 있다. 이때, 비트 라인(BL)은 프리 차지 목표 레벨(BL target)보다 더 높은 초기 레벨에서 하강하기 시작한다.
다른 실시예에서는, 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 드레인 선택라인(DSL) 모두를 제2 시점(T1)이전까지 논리 로우 레벨로 비활성화시킨 후, 제2 시점(T1)에서 함께 논리 하이 레벨로 활성화시킬 수 있다.
또 다른 실시예에서는 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 드레인 선택라인(DSL) 중 적어도 하나의 드레인 선택라인(DSL)은 제2 시점(T1) 이전부터 논리 하이 레벨로 활성화시키고, 제2 시점(T2)에 적어도 하나의 스트링 선택라인(SSL)을 논리 로우 레벨에서 논리 하이 레벨로 활성화시킨다.
전술한 동작을 통해, 제1 시점(T0)부터 제2 시점(T1)까지 비트 라인(BL)을 통해 연결되는 낸드 스트링(NS)에는 실질적으로 전류 패스(CURRENT PATH)가 형성되지 않을 수 있다. 또한, 낸드 스트링(NS)에 전류 패스가 형성되지 않아, 낸드 스트링(NS)의 비트 라인(BL) 전위는 프리 차지 목표 레벨(BL target)보다 계속 높게 유지될 수 있다. 비트 라인(BL)은 리드/라이트 회로(320) 내 페이지 버퍼(PB)의 제어를 통해 비트 라인(BL)을 프리차지(즉, 전위를 기 설정된 레벨로 조정)하는 동작을 제1 시점(T0)에 시작했지만, 제2 시점(T1)까지 비휘발성 메모리 셀을 포함하는 낸드 스트링(NS)에는 커플링 노이즈와 같은 영향을 주기 어렵다.
제2 시점(T1) 이후 제3 시점(T2)에서, 제2 프리차지 신호(SA_PRECH_N)를 논리 하이 레벨로 활성화시킬 수 있고, 프리 차지 동작은 종료될 수 있다. 프리 차지 동작 구간(Precharge Section)은 제1 시점(T0)부터 제3 시점(T2)까지이다. 제2 시점(T1)부터 제3 시점(T2)까지 비트 라인(BL)의 전압 레벨은 계속 하강하여 프리 차지 목표 레벨(BL target)에 도달할 수 있다.
제3 시점(T2)에서 프리차지 동작이 종료된 이후, 제3 시점(T2)에서 제4 시점(T3)까지 페이지 버퍼(PB)의 센싱 노드(SO)는 이벨류에이션(evaluation)될 수 있다. 데이터가 저장된 비휘발성 메모리 셀을 포함하는 스트링과 비트 라인은 전류 패스가 형성되어 있고, 스트링에 연결된 복수의 워드 라인에 전압이 인가되면 해당 비휘발성 메모리 셀에 프로그램된 데이터에 대응하여 센싱 노드(SO)는 이벨류에이션(evaluation)될 수 있다.
제4 시점(T3)에서 제2 센스 신호(SA_SENSE)가 논리 로우 레벨로 비활성화되면, 이벨류에이션 동작은 종료된다. 제4 시점(T3) 이후에는 낸드 스트링(NS)에 포함된 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀에 대응하여 이벨류에이션된 센싱 노드(SO)을 통해, 해당 비휘발성 메모리 셀에 저장된 데이터를 읽고 판독할 수 있다 (센싱 구간, sensing section).
도 5는 도 4에서 설명한 프리차지 동작에 의한 비트 라인의 제1상태를 설명한다. 도 6은 도 4에서 설명한 프리차지 동작에 의한 비트 라인의 제2상태를 설명한다. 구체적으로, 도 5는 도 4에서 설명한 제1 시점(T0)부터 제2 시점(T1)까지의 메모리 장치 내 동작을 설명하고, 도 6은 도 4에서 설명한 제2 시점(T1)부터 제3 시점(T2)까지의 메모리 장치 내 동작을 설명한다.
도 5를 참조하면, 복수의 워드 라인(WL0, WL1, …, WL14, WL15)과 연결된 복수의 비휘발성 메모리 셀을 포함하는 스트링의 양측에 위치한 적어도 하나의 스트링 선택라인(SSL) 또는 적어도 하나의 드레인 선택라인(DSL)이 제1 시점(T0)부터 제2 시점(T1)까지 비활성화되어 있다. 프리차지 동작이 수행 중에 제1 시점(T0)부터 제2 시점(T1)까지는 비트 라인(BL)과 스트링에는 전류 패스(current path)가 형성되지 않으므로, 커플링 노이즈(coupling noise)로 인하여 비휘발성 메모리 셀에 저장된 데이터가 왜곡(distortion)되는 현상을 줄일 수 있다.
도 6을 참조하면, 프리차지 동작이 수행 중에 제2 시점(T1)부터 제3 시점(T2)까지 복수의 워드 라인(WL0, WL1, …, WL14, WL15)과 연결된 복수의 비휘발성 메모리 셀을 포함하는 스트링의 양측에 위치한 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 드레인 선택라인(DSL)이 활성화된다. 이를 통해, 프리차지 동작이 수행 중에 제2 시점(T1)부터 제3 시점(T2)까지 비트 라인(BL)과 스트링에는 전류 패스(current path)가 형성될 수 있다. 제1 감지 신호(PB_SENSE)에 대응하여, 비트 라인(BL)은 기 설정된 레벨(BL target)로 프리차지될 수 있다.
도 5 및 도 6을 참조하면, 프리차지 동작이 시작될 때 복수의 비휘발성 메모리 셀을 포함하는 스트링에 전류 패스가 형성되지 않으면서, 프리차지 동작 초기에 스트링을 구성하는 복수의 비휘발성 메모리 셀의 서로 다른 문턱 전압에 의해 비트 라인(BL)의 레벨이 달라지는 것을 피할 수 있다. 프리차지 동작이 시작될 때, 스트링에 전류 패스가 형성되지 않아, 스트링의 비트 라인 전위가 균등해질 수 있다. 이후, 전류 패스가 형성되더라도 균등해진 전위가 균등하게 변경될 수 있어 커플링 노이즈(coupling noise)를 줄일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (7)

  1. 제1 프리차지 신호의 활성화에 대응하여, 비휘발성 메모리 셀을 포함하는 스트링(string)과 페이지 버퍼를 연결하는 비트 라인에 대한 프리차지 동작을 시작하는 단계; 및
    상기 스트링과 연결된 적어도 하나의 스트링 선택라인(SSL) 또는 적어도 하나의 드레인 선택라인(DSL) 중 적어도 하나를 상기 제1 프리차지 신호의 활성화 시점 이후에 활성화시키는 단계
    를 포함하는, 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 프리차지 신호와 함께 제1 감지 신호를 활성화시키는 단계; 및
    상기 제1 감지 신호가 활성화된 후, 제2 감지 신호를 활성화시키는 단계를 더 포함하고,
    상기 제1 감지 신호는 상기 프리차지 동작 후 상기 비휘발성 메모리 셀에 저장된 데이터를 감지하는 동안에도 활성화 상태를 유지하지만, 상기 제2 감지 신호가 비활성화되면 상기 프리차지 동작은 종료되는,
    메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제1 프리차지 신호의 활성화 후, 상기 비트 라인은 목표 레벨보다 높은 레벨로 상승되고, 상기 제2 프리차지 신호에 대응하여 상기 비트 라인의 전위는 상기 목표 레벨 방향으로 낮아지는,
    메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 제2 감지 신호가 활성화되면, 상기 적어도 하나의 스트링 선택라인(SSL) 및 상기 적어도 하나의 드레인 선택라인(DSL) 모두가 활성화되는,
    메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 적어도 하나의 스트링 선택라인(SSL) 및 상기 적어도 하나의 드레인 선택라인(DSL)은, 상기 제1 감지 신호가 활성화된 후 상기 제2 감지 신호가 활성화되기 전, 비활성화 상태를 유지하는,
    메모리 장치의 동작 방법.
  6. 제2항에 있어서,
    상기 제1 감지 신호가 활성화된 후 상기 제2 감지 신호가 활성화되기 전, 제2 프리 차지 신호를 활성화시키는 단계
    를 더 포함하는, 메모리 장치의 동작 방법.
  7. 제2항에 있어서,
    상기 제1 프리 차지 신호와 상기 제2 프리 차지 신호는 서로 다른 논리 레벨로 활성화되는,
    메모리 장치의 동작 방법.
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