CN115376588A - 存储器设备及其操作方法 - Google Patents

存储器设备及其操作方法 Download PDF

Info

Publication number
CN115376588A
CN115376588A CN202210326867.0A CN202210326867A CN115376588A CN 115376588 A CN115376588 A CN 115376588A CN 202210326867 A CN202210326867 A CN 202210326867A CN 115376588 A CN115376588 A CN 115376588A
Authority
CN
China
Prior art keywords
voltage
memory
word line
word lines
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210326867.0A
Other languages
English (en)
Inventor
徐文植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115376588A publication Critical patent/CN115376588A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本文提供了存储器设备及其操作方法。存储器设备可以包括多个存储器单元、外围电路和控制逻辑。存储器单元可以被耦合到多个字线。外围电路可以对所选择的存储器单元执行存储器操作。控制逻辑可以在存储器操作期间，控制外围电路以：将操作电压施加到多个字线之中与所选择的存储器单元耦合的所选择的字线；基于操作电压是否低于或等于参考电压，将第一通过电压施加到未选择的字线之中、与所选择的字线相邻的目标字线；以及将具有比第一通过电压低的电平的第二通过电压施加到除目标字线之外的其余未选择的字线。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2021年5月18日在韩国知识产权局提交的韩国专利申请号10-2021-0064408的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开的各种实施例总体上涉及电子设备，并且更具体地涉及存储器设备和操作存储器设备的方法。
背景技术
存储设备是基于主机设备(诸如计算机或智能电话)来存储数据的设备。存储设备可以包括在其中存储数据的存储器设备和控制存储器设备的存储器控制器。这种存储器设备被分类为易失性存储器设备和非易失性存储器设备。
易失性存储器设备是其中仅在供电时才存储数据并且当供电中断时所存储的数据丢失的存储器设备。易失性存储器设备的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
非易失性存储器设备是其中即使在供电中断时也保存所存储的数据的存储器设备。非易失性存储器设备的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存存储器。
发明内容
本公开的一个实施例可以提供存储器设备。存储器设备可以包括多个存储器单元、外围电路和控制逻辑。多个存储器单元可以被耦合到多个字线。外围电路可以对从多个存储器单元之中选择的存储器单元执行存储器操作。控制逻辑可以在存储器操作期间，控制外围电路以：将操作电压施加到多个字线之中、与所选择的存储器单元耦合的所选择的字线；基于操作电压是否低于或等于参考电压，将第一通过电压施加到未选择的字线之中、与所选择的字线相邻的目标字线；以及将第二通过电压施加到除目标字线之外的其余未选择的字线，第二通过电压具有比第一通过电压低的电平。
本公开的实施例可以提供操作存储器设备的方法，存储器设备具有与多个字线耦合的多个存储器单元。方法可以包括：将操作电压施加到与从多个存储器单元之中选择的存储器单元耦合的所选择的字线；确定操作电压是否低于或等于参考电压；以及当操作电压低于或等于参考电压时，将第一通过电压施加到未选择的字线之中、与所选择的字线相邻的目标字线，并且将第二通过电压施加到未选择的字线之中、除目标字线之外的其余未选择的字线，第二通过电压具有比第一通过电压低的电平。
附图说明
图1是根据本公开的一个实施例的存储设备的示意图。
图2是图示了图1的存储器设备的结构的示图。
图3是图示了图2的存储器单元阵列的示图。
图4是图示了图2的存储器单元阵列的一个实施例的示图。
图5是图示了图4的存储器块BLK1至BLKz中的任一存储器块BLKa的电路图。
图6是图示了图4的存储器块BLK1至BLKz中的任一存储器块BLKb的示例的电路图。
图7是图示了增量步进脉冲编程(ISPP)的示图。
图8是图示了根据参考电压分类的多个编程状态的示图。
图9是图示了基于存储器单元的保存退化程度的阈值电压分布的示图。
图10是图示了根据一个实施例的在存储器操作期间施加到多个字线的电压的示图。
图11是图示了有效通道长度的示图，有效通道长度随着施加到与所选择的字线相邻的目标字线的通过电压的幅度而变化。
图12是图示了基于有效通道长度的相邻阈值电压分布的裕量之间的差的示图。
图13A是图示了根据一个实施例的存储器设备的操作的时序图。
图13B是图示了根据一个实施例的存储器设备的操作的时序图。
图14是图示了根据一个实施例的存储器设备的操作的流程图。
图15是图示了根据一个实施例的存储器设备的操作的流程图。
具体实施方式
本说明书或申请中所介绍的本公开的实施例中的具体结构或功能描述被例示以描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式来实践，并且不应被解释为限于在本说明书或申请中描述的实施例。
本公开的各种实施例针对存储器设备以及操作存储器设备的方法，在该存储器设备中，与相应编程状态相对应的阈值电压分布之间的读取裕量被提高。
图1是图示了根据本公开的一个实施例的存储设备的示图。
参考图1，存储设备50可以包括存储器设备100和存储器控制器200，存储器控制器200控制存储器设备100的操作。存储设备50可以是基于主机存储数据的设备，主机诸如是移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板PC或车载信息娱乐系统。
存储设备50可以基于作为用于与主机通信的方案的主机接口而被制造为各种类型的存储设备中的任一种。存储设备50可以被实现为各种类型的存储设备中的任一种，例如，固态驱动装置(SSD)、多媒体卡(诸如MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或微型MMC)、安全数字卡(诸如SD、小型SD或微型SD)、通用串行总线(USB)存储设备、通用闪存(UFS)设备、个人计算机存储卡国际协会(PCMCIA)卡式存储设备、外围部件互连(PCI)卡式存储设备、PCI快速(PCI-E)卡式存储设备、紧凑型闪存(CF)卡、智能媒体卡和存储器棒。
存储设备50可以以各种类型的封装形式中的任一种来制造。例如，存储设备50可以以各种类型的封装形式中的任一种来制造，诸如叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100可以响应于存储器控制器200的控制来操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每个存储器单元可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或者能够存储四个数据位的四级单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。单个存储器块可以包括多个页。在一个实施例中，每个页可以是通过其来将数据存储在存储器设备100中或者读取在存储器设备100中存储的数据的单位。
存储器块可以是通过其来擦除数据的单位。在一个实施例中，存储器设备100可以采用多种备选形式，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器设备、电阻RAM(RRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移扭矩RAM(STT-RAM)。在本说明书中，为了便于描述，将在假设存储器设备100是NAND闪存存储器的情况下进行描述。
存储器设备100可以从存储器控制器200接收命令和地址，并且存储器设备100可以访问存储器单元阵列中由地址选择的区域。即，存储器设备100可以对由地址选择的区域执行由命令指示的操作。例如，存储器设备100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器设备100可以将数据编程到由地址选择的区域。在读取操作期间，存储器设备100可以从由地址选择的区域读取数据。在擦除操作期间，存储器设备100可以擦除在由地址选择的区域中存储的数据。
存储器控制器200可以控制存储设备50的整体操作。
当向存储设备50供电时，存储器控制器200可以运行固件(FW)。当存储器设备100是闪存存储器设备时，存储器控制器200可以运行诸如用于控制主机和存储器设备100之间的通信的闪存转换层(FTL)的固件。
在一个实施例中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并且存储器控制器200可以将逻辑块地址(LBA)转换为物理块地址(PBA)，物理块地址(PBA)指示在存储器设备100中包括的、并且数据将被存储在其中的存储器单元的地址。
响应于从主机接收的请求，存储器控制器200可以控制存储器设备100，使得编程操作、读取操作或擦除操作被执行。在编程操作期间，存储器控制器200可以向存储器设备100提供写入命令、物理块地址(PBA)和数据。在读取操作期间，存储器控制器200可以向存储器设备100提供读取命令和物理块地址(PBA)。在擦除操作期间，存储器控制器200可以向存储器设备100提供擦除命令和物理块地址(PBA)。
在一个实施例中，无论来自主机的请求是否被接收，存储器控制器200都可以自主地生成命令、地址和数据，并且存储器控制器200可以将它们传输到存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据来执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在一个实施例中，存储器控制器200可以控制至少两个存储器设备100。在这种情况下，存储器控制器200可以通过使用交织方案来控制存储器设备100，以提高操作性能。交织方案可以是使得至少两个存储器设备100的操作时段彼此重叠的操作方式。
主机可以通过使用各种通信方法中的至少一种来与存储设备50通信，各种通信方法诸如是USB、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围部件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载式DIMM(LRDIMM)通信方法。
图2是图示了图1的存储器设备的结构的示图。
参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可以通过行线RL而被耦合到地址解码器121。存储器块BLK1至BLKz可以通过位线BL1至BLm而被耦合到读取和写入电路123。存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元中，与相同字线耦合的存储器单元可以被定义为单个物理页。即，存储器单元阵列110可以由多个物理页组成。根据本公开的一个实施例，在存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的每个存储器块可以包括多个虚设单元。作为虚设单元，一个或多个虚设单元可以被串联耦合在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器设备100的存储器单元中的每个存储器单元可以被实现为能够存储单个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，使得编程操作、读取操作和擦除操作被执行。
地址解码器121可以通过行线RL而被耦合到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一个实施例，字线可以包括正常字线和虚设字线。根据本公开的一个实施例，行线RL还可以包括管道(pipe)选择线。
地址解码器121可以基于控制逻辑130进行操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以对接收到的地址ADDR之中的块地址进行解码。地址解码器121可以根据经解码的块地址来选择存储器块BLK1至BLKz中的至少一个存储器块。地址解码器121可以对接收到的地址ADDR之中的行地址进行解码。地址解码器121可以根据经解码的行地址来选择所选择的存储器块的字线中的至少一个字线。地址解码器121可以将从电压生成器122提供的操作电压Vop施加到所选择的字线。
在编程操作期间，地址解码器121可以将编程电压施加到所选择的字线，并且将具有比编程电压低的电平的编程通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并且将具有比验证电压高的电平的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并且将具有比读取电压高的电平的读取通过电压施加到未选择的字线。
根据本公开的一个实施例，存储器设备100的擦除操作可以基于存储器块来执行。在擦除操作期间，输入到存储器设备100的地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并且响应于经解码的块地址来选择单个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择的存储器块耦合的字线。
根据本公开的实施例，地址解码器121可以对接收到的地址ADDR之中的列地址进行解码。经解码的列地址可以被传送到读取和写入电路123。在一个实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压生成器122可以通过使用提供给存储器设备100的外部电源电压来生成多个操作电压Vop。电压生成器122可以基于控制逻辑130来操作。
在一个实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器设备100的操作电压。
在一个实施例中，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可以生成存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，以便生成具有不同电压电平的多个操作电压Vop，并且电压生成器122可以通过基于控制逻辑130选择性地启用多个泵浦电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以由地址解码器121提供给存储器单元阵列110。
读取和写入电路123可以包括第一至第m页缓冲器PB1至PBm。第一至第m页缓冲器PB1至PBm可以分别通过第一至第m位线BL1至BLm而被耦合到存储器单元阵列110。第一至第m页缓冲器PB1至PBm可以基于控制逻辑130来操作。
第一至第m页缓冲器PB1至PBm可以与数据输入/输出电路124执行数据通信。在编程操作期间，第一至第m页缓冲器PB1至PBm可以通过数据输入/输出电路124和数据线DL来接收要被存储的数据DATA。
在编程操作期间，当编程电压被施加到所选择的字线时，第一至第m页缓冲器PB1至PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的要被存储的数据DATA传送到所选择的存储器单元。所选择的页中的存储器单元可以基于接收到的数据DATA进行编程。与编程允许电压(例如，接地电压)被施加到的位线耦合的存储器单元可以具有增加的阈值电压。与编程禁止电压(例如，电源电压)被施加到的位线耦合的存储器单元的阈值电压可以被维持。在编程验证操作期间，第一至第m页缓冲器PB1至PBm通过位线BL1至BLm从所选择的存储器单元读取在所选择的存储器单元中存储的数据DATA。
在读取操作期间，读取和写入电路123可以通过位线BL从所选择的页中的存储器单元读取数据DATA，并且读取和写入电路123可以将所读取的数据DATA存储在第一至第m页缓冲器PB1至PBm中。
在擦除操作期间，读取和写入电路123可以允许位线BL浮置。在一个实施例中，读取和写入电路123可以包括列选择电路。
数据输入/输出电路124可以通过数据线DL耦合到第一至第m页缓冲器PB1至PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入的数据DATA的多个输入/输出缓冲器(未图示)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未图示)接收要被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从读取和写入电路123中包括的第一至第m页缓冲器PB1至PBm接收的数据DATA输出到外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的使能位信号VRYBIT而生成参考电流，并且感测电路125可以通过将从读取和写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较来将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以被耦合到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器设备100的整体操作。控制逻辑130可以响应于从外部设备传输的命令CMD来操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR生成各种类型的信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR来生成操作信号OPSIG、地址ADDR、读取和写入电路控制信号PBSIGNALS和使能位VRYBIT。控制逻辑130可以将操作信号OPSIG输出至电压生成器122，将地址ADDR输出至地址解码器121，将读取和写入电路控制信号PBSIGNALS输出至读取和写入电路123，并且将使能位VRYBIT输出至感测电路125。附加地，控制逻辑130可以响应于从感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
在一个实施例中，外围电路120可以对从多个存储器单元之中选择的存储器单元执行存储器操作。存储器操作可以是读取操作或编程验证操作。
在存储器操作期间，控制逻辑130可以控制外围电路120，使得操作电压被施加到多个字线之中与所选择的存储器单元耦合的所选择的字线。控制逻辑130可以基于操作电压是否低于或等于参考电压来控制外围电路120，使得第一通过电压被施加到与所选择的字线相邻的、被称为目标字线的未选择的字线。控制逻辑130可以控制外围电路120，使得具有比第一通过电压低的电平的第二通过电压被施加到未选择的字线之中、除目标字线之外的其余未选择的字线。
在一个实施例中，控制逻辑130可以包括存储器操作表存储装置131和存储器操作控制器132。
存储器操作表存储装置131可以存储与在存储器操作中使用的操作电压有关的信息以及与多个通过电压有关的信息。操作电压可以是施加到所选择的字线的读取电压或编程验证电压。多个通过电压可以被施加到未选择的字线。
在存储器操作期间，存储器操作控制器132可以控制外围电路120，使得操作电压被施加到多个字线之中、与所选择的存储器单元耦合的所选择的字线。
存储器操作控制器132可以将操作电压与参考电压进行比较，以确定操作电压是否低于或等于参考电压。存储器操作控制器132可以控制外围电路120，使得当操作电压低于或等于参考电压时，在操作电压被施加到所选择的字线的同时，第一通过电压被施加到与所选择的字线相邻的、被称为目标字线的未选择的字线。存储器操作控制器132可以控制外围电路120，使得在操作电压被施加到所选择的字线的同时，具有比第一通过电压低的电平的第二通过电压被施加到未选择的字线之中除目标字线之外的其余未选择的字线。
存储器操作控制器132可以控制外围电路120，使得当操作电压高于参考电压时，在操作电压被施加到所选择的字线的同时，相同的通过电压被施加到未选择的字线。
在一个实施例中，存储器操作控制器132可以基于多个存储器单元的保存退化程度来更新参考电压。随着多个存储器单元的保存退化程度增加，存储器操作控制器132可以降低参考电压的电平。随着多个存储器单元的保存退化程度增加，存储器操作控制器132可以增加第一通过电压与第二通过电压之间的电压电平差。
在一个实施例中，参考电压可以是与所选择的存储器单元的多个编程状态之中的最低编程状态相对应的编程验证电压。在一个实施例中，参考电压可以是与所选择的存储器单元的多个编程状态之中的中间编程状态相对应的编程验证电压。
图3是图示了图2的存储器单元阵列的示图。
参考图3，第一至第z存储器块BLK1至BLKz可以被共同耦合到第一至第m位线BL1至BLm。在图3中，为了便于描述，在多个存储器块BLK1至BLKz之中的第一存储器块BLK1中包括的元件被图示，并且在其余存储器块BLK2至BLKz中的每个存储器块中包括的元件的图示被省略。应当理解，其余存储器块BLK2至BLKz中的每个存储器块具有与第一存储器块BLK1相同的配置。
存储器块BLK1可以包括多个单元串CS1_1至CS1_m(其中m是正整数)。第一至第m单元串CS1_1至CS1_m可以被分别耦合到第一至第m位线BL1至BLm。第一至第m单元串CS1_1至CS1_m中的每个单元串可以包括漏极选择晶体管DST、彼此串联耦合的多个存储器单元MC1至MCn(其中n是正整数)以及源极选择晶体管SST。
在第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的漏极选择晶体管DST的栅极端子可以被耦合到第一漏极选择线DSL1。在第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的第一至第n存储器单元MC1至MCn的栅极端子可以被分别耦合到第一至第n字线WL1至WLn。第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的源极选择晶体管SST的栅极端子可以被耦合到第一源极选择线SSL1。
为了便于描述，将基于多个单元串CS1_1至CS1_m之中的第一单元串CS1_1来描述每个单元串的结构。然而，应当理解，其余单元串CS1_2至CS1_m中的每个单元串以与第一单元串CS1_1相同的方式配置。
第一单元串CS1_1中包括的漏极选择晶体管DST的漏极端子可以被耦合到第一位线BL1。第一单元串CS1_1中包括的漏极选择晶体管DST的源极端子可以被耦合到第一单元串CS1_1中包括的第一存储器单元MC1的漏极端子。第一至第n存储器单元MC1至MCn可以彼此串联耦合。第一单元串CS1_1中包括的源极选择晶体管SST的漏极端子可以被耦合到第一单元串CS1_1中包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中包括的源极选择晶体管SST的源极端子可以被耦合到公共源极线CSL。在一个实施例中，公共源极线CSL可以被共同耦合到第一至第z存储器块BLK1至BLKz。
第一漏极选择线DSL1、第一至第n字线WL1至WLn以及第一源极选择线SSL1可以被包括在图2的行线RL中。第一漏极选择线DSL1、第一至第n字线WL1至WLn以及第一源极选择线SSL1可以由地址解码器121控制。公共源极线CSL可以由控制逻辑130控制。第一至第m位线BL1至BLm可以由读取和写入电路123控制。
图4是图示了图2的存储器单元阵列的一个实施例的示图。
参考图4，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维(3D)结构。每个存储器块可以包括堆叠在衬底上的多个存储器单元。这种存储器单元可以沿正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。以下将参考图5和图6来详细描述每个存储器块的结构。
图5是图示了图4的存储器块BLK1至BLKz中的任一存储器块BLKa的电路图。
参考图5，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施例中，单元串CS11至CS1m和CS21至CS2m中的每个单元串可以形成为“U”形。在存储器块BLKa中，m个单元串可以沿行方向(即，正(+)X方向)布置。在图5中，两个单元串被图示为沿列方向(即，正(+)Y方向)布置。然而，该图示是为了便于描述，并且可以理解，三个或更多单元串可以沿列方向布置。
在一个实施例中，单个存储器块可以包括多个子块。单个子块可以包括在单个列中以“U”形布置的单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，用于提供通道层的柱可以被设置在每个单元串中。在一个实施例中，用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱可以被设置在每个单元串中。
每个单元串的源极选择晶体管SST可以被耦合在公共源极线CSL和存储器单元MC1至MCn之间。
在一个实施例中，在相同行中布置的单元串的源极选择晶体管可以被耦合到沿行方向延伸的源极选择线，并且在不同行中布置的单元串的源极选择晶体管可以被耦合到不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管可以被耦合到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以被耦合到第二源极选择线SSL2。
在一个实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同耦合到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn可以被耦合在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以在沿正(+)Z方向相反的方向顺序地布置，并且可以被串联耦合在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn可以沿+Z方向顺序地布置，并且可以被串联耦合在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可以通过管道晶体管PT彼此耦合。每个单元串的第一至第n存储器单元MC1至MCn的栅极可以被分别耦合到第一至第n字线WL1至WLn。
每个单元串的管道晶体管PT的栅极可以被耦合到管道线PL。
每个单元串的漏极选择晶体管DST可以被耦合在对应的位线与存储器单元MCp+1至MCn之间。在行方向上的单元串可以被耦合到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以被耦合到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以被耦合到第二漏极选择线DSL2。
沿列方向布置的单元串可以被耦合到沿列方向延伸的位线。在图5中，第一列中的单元串CS11和CS21可以被耦合到第一位线BL1。第m列中的单元串CS1m和CS2m可以被耦合到第m位线BLm。
在沿行方向布置的单元串中，与相同字线耦合的存储器单元可以形成单个页。例如，在第一行中的单元串CS11至CS1m之中，与第一字线WL1耦合的存储器单元可以形成单个页。在第二行中的单元串CS21至CS2m之中，与第一字线WL1耦合的存储器单元可以形成附加页。可以通过选择漏极选择线DSL1和DSL2中的任一漏极选择线来选择在单个行方向上布置的单元串。可以通过选择字线WL1至WLn中的任一字线来从所选择的单元串中选择单个页。
在一个实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，在沿行方向布置的单元串CS11至CS1m或CS21至CS2m之中，偶数编号的单元串可以被耦合到相应偶数位线。在沿行方向布置的单元串CS11至CS1m或CS21至CS2m之中，奇数编号的单元串可以被耦合到相应奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，一个或多个虚设存储器单元可以被提供来减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。备选地，一个或多个虚设存储器单元可以被提供来减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着更多的虚设存储器单元被提供，存储器块BLKa的操作的可靠性被提高，但是存储器块BLKa的尺寸增加。随着更少的存储器单元被提供，存储器块BLKa的尺寸减小，但是存储器块BLKa的操作的可靠性可能进一步劣化。
为了高效地控制一个或多个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作被执行之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在编程操作已被执行之后执行擦除操作时，虚设存储器单元的阈值电压可以控制向与相应虚设存储器单元耦合的虚设字线施加的电压，并且因此，虚设存储器单元可以具有所需的阈值电压。
图6是图示了图4的存储器块BLK1至BLKz中的任一存储器块BLKb的示例的电路图。
参考图6，存储器块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串可以沿正(+)Z方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串可以包括在存储器块BLKb下方的衬底(未图示)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
在一个实施例中，单个存储器块可以包括多个子块。单个子块可以包括在单个列中以“I”形布置的单元串。
每个单元串的源极选择晶体管SST可以被耦合在公共源极线CSL和存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管可以被耦合到相同的源极选择线。在第一行中布置的单元串CS11’至CS1m’的源极选择晶体管可以被耦合到第一源极选择线SSL1。在第二行中布置的单元串CS21’至CS2m’的源极选择晶体管可以被耦合到第二源极选择线SSL2。在一个实施例中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以被共同耦合到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn可以被串联耦合在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以被分别耦合到第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST可以被耦合在对应位线与存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可以被耦合到沿行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可以被耦合到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可以被耦合到第二漏极选择线DSL2。
结果，图6的存储器块BLKb具有与图5的存储器块BLKa的电路相似的等效电路，不同之处在于管道晶体管PT从每个单元串中被去除。
在一个实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’之中，偶数编号的单元串可以被耦合到相应的偶数位线。沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’之中，奇数编号的单元串可以被耦合到相应的奇数位线。
在一个实施例中，第一至第n存储器单元MC1至MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，可以提供一个或多个虚设存储器单元来减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，可以提供一个或多个虚设存储器单元来减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着所提供的虚设存储器单元的数目增加，存储器块BLKb的操作的可靠性可以被提高，而存储器块BLKb的尺寸可能增大。随着所提供的虚设存储器单元的数目减少，存储器块BLKb的尺寸可能减小，而存储器块BLKb的操作的可靠性可能进一步劣化。
为了高效地控制一个或多个虚设存储器单元，相应的虚设存储器单元可能需要阈值电压。在对存储器块BLKb的擦除操作被执行之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在编程操作已被执行之后执行擦除操作时，通过控制要被施加到与相应虚设存储器单元耦合的虚设字线的电压，虚设存储器单元可以接收所需的阈值电压。
图7是图示了增量步进脉冲编程(ISPP)的示图。
在图7中，为了便于描述，假设存储器单元是存储2位数据的多级单元(MLC)。然而，本公开的范围不限于此，并且存储器单元可以是存储3位数据的三级单元(TLC)或存储4位数据的四级单元(QLC)。在每个存储器单元中存储的数据位的数目可以是一个或多个。
存储器设备可以通过执行多个编程循环PL1至PLn来执行编程操作，使得所选择的存储器单元中的每个存储器单元具有与多个编程状态P1、P2和P3中的任一编程状态相对应的阈值电压。
编程循环PL1至PLn中的每个编程循环可以包括编程电压施加步骤(PGM Step)以及编程验证步骤(Verify Step)，编程电压施加步骤(PGM Step)将编程电压施加到与所选择的存储器单元耦合的所选择的字线，编程验证步骤(Verify Step)通过施加验证电压来确定存储器单元是否已被编程。
例如，当第一编程循环PL1被执行时，第一编程电压Vpgm1可以被施加，并且然后第一至第三验证电压V_vfy1至V_vfy3可以被顺序地施加，以便验证所选择的存储器单元的编程状态。此处，其目标编程状态是第一编程状态P1的存储器单元可以通过使用第一验证电压V_vfy1来验证，其目标编程状态是第二编程状态P2的存储器单元可以通过使用第二验证电压V_vfy2来验证，并且其目标编程状态为第三编程状态P3的存储器单元可以通过使用第三验证电压V_vfy3来验证。
已通过相应验证电压V_vfy1至V_vfy3通过验证(即，验证通过)的存储器单元可以被确定为具有目标编程状态，并且然后可以在第二编程循环PL2中被编程禁止。换言之，编程禁止电压可以被施加到与验证通过第二编程循环PL2的存储器单元耦合的位线。
为了在第二编程循环PL2中对除编程禁止存储器单元之外的存储器单元进行编程，比第一编程电压Vpgm1高单位电压(阶跃电压)△Vpgm的第二编程电压Vpgm2可以被施加到所选择的字线。此后，验证操作可以以与第一编程循环PL1中的验证操作相同的方式执行。在一个示例中，术语“通过验证”可以指示存储器单元通过对应的验证电压被读取为截止单元(off-cell)。
如上所述，当存储器设备对存储2个数据位的多级单元(MLC)进行编程时，存储器设备可以通过使用第一至第三验证电压V_vfy1至V_vfy3来单独验证具有作为目标编程状态的相应编程状态的存储器单元。
在验证操作期间，对应的验证电压可以被施加到所选择的字线，所选择的字线是被耦合到所选择的存储器单元的字线，并且图2的页缓冲器可以基于流过与所选择的存储器单元分别耦合的位线的电流或者施加到位线的电压来确定所选择的存储器单元是否已通过验证。
在增量步进脉冲编程的情况下，编程验证操作可以在每个编程循环中执行，并且因此，存储器单元的阈值电压分布可以以更高的准确度形成。编程禁止电压被施加到与存储器单元耦合的位线的时间点可以基于编程验证操作的结果来确定。
图8是图示了根据参考电压而分类的多个编程状态的示图。
参考图8，存储器单元可以是各自存储三个数据位的三级单元。然而，在一个存储器单元中存储的数据位的数目不限于本实施例的在一个存储器单元中存储的数据位的数目。
多个存储器单元中的每个存储器单元可以被编程为多个编程状态中的任一编程状态。
例如，存储器单元可以基于阈值电压(Vth)而被编程为第一至第七编程状态PV1至PV7中的任一编程状态。
存储器单元被编程为的多个编程状态可以根据参考电压而被分类为低编程状态和高编程状态。
例如，其中阈值电压分布位于第一参考电压Vref1左侧的第一至第三编程状态PV1至PV3可以被设置为低编程状态Low PV。其中阈值电压分布位于第一参考电压Vref1右侧的第四至第七编程状态PV4至PV7可以被设置为高编程状态High PV。
在一个实施例中，读取第一至第三编程状态PV1至PV3或验证编程状态所需的操作电压可以低于或等于第一参考电压Vref1。读取第四至第七编程状态PV4至PV7或验证编程状态所需的操作电压可以高于第一参考电压Vref1。
在一个实施例中，参考电压的最大值可以是与多个编程状态之中的中间编程状态相对应的编程验证电压。参考电压的最小值可以是与多个编程状态之中的最低编程状态相对应的编程验证电压。参考电压的初始值可以被设置在与最低编程状态相对应的编程验证电压以及与中间编程状态相对应的编程验证电压之间。
参考电压可以基于存储器单元的保存退化程度来更新和改变。例如，随着存储器单元的保存退化程度增加，参考电压可以从第一参考电压Vref1改变为第二参考电压Vref2。
在该情况下，其中阈值电压分布位于第二参考电压Vref2左侧的第一编程状态PV1可以被设置为低编程状态Low PV’。其中阈值电压分布位于第二参考电压Vref2右侧的第二至第七编程状态PV2至PV7可以被设置为高编程状态High PV’。
在一个实施例中，读取第一编程状态PV1或验证编程状态所需的操作电压可以低于或等于第二参考电压Vref2。读取第二至第七编程状态PV2至PV7或验证编程状态所需的操作电压可以高于第二参考电压Vref2。
图9是图示了基于存储器单元的保存退化程度的阈值电压分布的示图。
参考图9，随着在多个存储器单元的编程之后的时间流逝，其中存储器单元保存被俘获电子的保存特性可能劣化。
与低编程状态Low PV相比，在高编程状态High PV中存储器单元的保存特性的退化可能表现不同。
被编程为低编程状态Low PV的存储器单元的增益特性可以占主导，并且其阈值电压分布可能完全向右偏移。被编程为高编程状态High PV的存储器单元的损耗特性可以占主导，并且其阈值电压分布可能完全向左偏移。
由于存储器单元的保存退化，被编程为擦除状态E和低编程状态Low PV的存储器单元的阈值电压分布之间的间隔可以减小。即，读取裕量可以被减少。
图10是图示了根据一个实施例的在存储器操作期间施加到多个字线的电压的示图。
参考图10，多个字线可以包括第一至第k字线WL1至WLk(其中k是1或更大的自然数)。在图10中，所选择的字线可以是第n字线WLn(其中n是1或更大的自然数)。在未选择的字线中，与所选择的字线相邻的目标字线可以是第n-1字线Wn-1和第n+1字线Wn+1。在未选择的字线之中，除目标字线之外的其余未选择的字线可以是第一至第n-2字线WL1至WLn-2和第n+2至第k字线WLn+2至WLk。
可以对与多个字线耦合的多个存储器单元之中、与所选择的字线耦合的存储器单元执行存储器操作。存储器操作可以是读取操作或编程验证操作。
在一个实施例中，不同的通过电压可以基于对应的存储器操作是与低编程状态Low PV还是高编程状态High PV相对应的存储器操作而被施加到目标字线和其余未选择的字线。
在与低编程状态Low PV相对应的存储器操作的情况下，操作电压Vop可以被施加到所选择的字线。第一通过电压Vpass1可以被施加到目标字线。具有比第一通过电压Vpass1低的电平的第二通过电压Vpass2可以被施加到其余未选择的字线。
在与高编程状态High PV相对应的存储器操作的情况下，操作电压Vop可以被施加到所选择的字线。相同的第二通过电压Vpass2可以被施加到所有未选择的字线。
图11是图示了有效通道长度的示图，有效通道长度随着施加到与所选择的字线相邻的目标字线的通过电压的幅度而变化。
参考图11，操作电压Vop可以被施加到所选择的字线WLn。通过电压Vpass可以被施加到与所选择的字线相邻的目标字线WLn-1和WLn+1。
在向目标字线施加高通过电压的情况下，有效通道的长度可以比在向目标字线施加低通过电压的情况下短。由于有效通道的长度越短，电荷的移动被促进，因此获得了降低存储器单元的阈值电压的效果。
图12是图示了基于有效通道长度的相邻阈值电压分布的裕量之间的差的示图。
参考图12，由于保存退化，存储器单元可以具有与多个状态S1和S2分别对应的阈值电压分布。与状态S1相对应的阈值电压分布以及与状态S2相对应的阈值电压分布之间的间隔可以是裕量Margin1。
如以上参考图11所描述的，当比施加到其余未选择的字线的通过电压更高的通过电压被施加到与向其施加操作电压的所选择的字线相邻的字线时，有效通道的长度可以被缩短。当有效通道的长度被缩短时，可以出现在存储器单元的阈值电压分布降低的状态下读取存储器单元的效果。换言之，当相同的操作电压被施加到所选择的字线时，存储器操作还可以通过使用与不同于状态S1和S2的状态S1’和S2’相对应的阈值电压分布之间的裕量Margin2来执行。即，因为阈值电压分布之间的间隔增加，归因于存储器单元的保存退化程度的裕量的减小可以被减轻。
图13A是图示了根据一个实施例的存储器设备的操作的时序图。
参考图13A，多个字线可以包括所选择的字线和未选择的字线。
在时段P1期间，相同的第二通过电压Vpass2可以被施加到所选择的字线WLn、与所选择的字线相邻的目标字线WLn-1和WLn+1以及其余未选择的字线(即，Other WLs)。对所有字线施加相同的通过电压的原因是为了将归因于相应字线的通过电压之间的电压电平差的扰动最小化。在其他实施例中，将在时段P2期间被施加的第一通过电压Vpass1可以被施加到目标字线。
在第二时段P2期间，存储器操作可以被执行。执行存储器操作所处于的编程状态可以是其中编程验证电压低于参考电压的编程状态Low PV。换言之，在存储器操作期间，具有低于或等于参考电压的电平的第一操作电压Vop1可以被施加到所选择的字线。在第一操作电压Vop1被施加到所选择的字线的同时，第一通过电压Vpass1可以被施加到目标字线。具有比第一通过电压Vpass1低的电压的第二通过电压Vpass2可以被施加到未选择的字线中的其余未选择的字线。
在时段P3期间，存储器操作可以被执行。执行存储器操作所处于的编程状态可以是其中编程验证电压高于参考电压的编程状态High PV。换言之，在存储器操作期间，具有比参考电压高的电平的第二操作电压Vop2可以被施加到所选择的字线。在第二操作电压Vop2被施加到所选择的字线的同时，相同的第二通过电压Vpass2可以被施加到未选择的字线。
返回参考图9，在低编程状态Low PV的情况下，增益特性可以占主导，并且因此，随着存储器单元的保存退化的进展，存储器单元的阈值电压分布可以向右偏移。因此，如上文参考图11至图12所描述的，在存储器操作期间，存储器设备可以将比向其余未选择的字线施加的通过电压高的通过电压施加到与所选择的字线相邻的目标字线，从而缩短有效通道的长度并且增加阈值电压分布之间的裕量，并且因此归因于保存退化的裕量的减小可以被减轻。
在高编程状态High PV的情况下，损耗特性占主导，并且因此，随着存储器单元的保存退化的进展，其阈值电压分布可以完全向左偏移。因此，因为高编程状态的情况可以与低编程状态Low PV的情况相反，所以相同的通过电压被施加到与所选择的字线相邻的目标字线和其余未选择的字线，并且因此归因于保存退化的裕量减小可以被减轻。
在图13A中，存储器操作可以以正向顺序在操作电压增加的方向上执行。因此，当存储器操作从时段P2进展到时段P3时，施加到所选择的字线的操作电压可以从第一操作电压Vop1增加到第二操作电压Vop2。
图13B是图示了根据一个实施例的存储器设备的操作的时序图。
参考图13B，时段P1’可以与以上参考图13A描述的时段P1相同。时段P2’可以与时段P3相同。时段P3’可以与时段P2相同。
在图13B中，存储器操作可以以反向顺序在操作电压减小的方向上执行。因此，当存储器操作从时段P2’进展到时段P3’时，施加到所选择的字线的操作电压可以从第二操作电压Vop2降低到第一操作电压Vop1。
图14是图示了根据一个实施例的存储器设备的操作的流程图。
参考图14，在步骤S1401处，存储器设备可以将操作电压施加到所选择的字线。操作电压可以是读取电压或编程验证电压。
在步骤S1403处，当操作电压低于或等于参考电压时，存储器设备可以将第一通过电压施加到未选择的字线之中与所选择的字线相邻的字线。
在步骤S1405处，存储器设备可以将具有比第一通过电压低的电平的第二通过电压施加到未选择的字线之中、除与所选择的字线相邻的字线之外的其余未选择的字线。
图15是图示了根据一个实施例的存储器设备的操作的流程图。
参考图15，在步骤S1501处，存储器设备可以将操作电压施加到所选择的字线。操作电压可以是读取电压或编程验证电压。
在步骤S1503处，存储器设备可以确定操作电压是否低于或等于参考电压。当确定操作电压低于或等于参考电压时，过程进行到步骤S1505，而当确定操作电压高于参考电压时，过程进行到步骤S1509。
在步骤S1505处，存储器设备可以将第一通过电压施加到未选择的字线之中、与所选择的字线相邻的字线。
在步骤S1507处，存储器设备可以将具有比第一通过电压低的电平的第二通过电压施加到未选择的字线之中、除与所选择的字线相邻的字线之外的其余未选择的字线。
在步骤S1509处，存储器设备可以将具有相同电平的第二通过电压施加到多个字线之中的未选择的字线。
根据本公开，提供了存储器设备以及操作存储器设备的方法，在存储器设备中，与相应编程状态相对应的阈值电压分布之间的读取裕量被提高。

Claims (19)

1.一种存储器设备，包括：
多个存储器单元，耦合到多个字线；
外围电路，被配置为对从所述多个存储器单元之中选择的存储器单元执行存储器操作；以及
控制逻辑，被配置为在所述存储器操作期间，控制所述外围电路以：
将操作电压施加到所述多个字线之中、与所选择的所述存储器单元耦合的所选择的字线，
基于所述操作电压是否低于或等于参考电压，将第一通过电压施加到未选择的字线之中、与所述所选择的字线相邻的目标字线，以及
将第二通过电压施加到所述未选择的字线之中、除所述目标字线之外的其余未选择的字线，所述第二通过电压具有比所述第一通过电压低的电平。
2.根据权利要求1所述的存储器设备，其中所述控制逻辑包括：
存储器操作表存储装置，被配置为存储与在所述存储器操作中使用的所述操作电压有关的信息以及与多个通过电压有关的信息；以及
存储器操作控制器，被配置为控制所述外围电路，以在所述操作电压低于或等于所述参考电压时，将所述第一通过电压施加到所述目标字线，并且将所述第二通过电压施加到所述其余未选择的字线。
3.根据权利要求2所述的存储器设备，其中所述存储器操作控制器被配置为：在所述存储器操作期间，控制所述外围电路，以在所述操作电压高于所述参考电压时，将所述第二通过电压施加到所有所述未选择的字线。
4.根据权利要求2所述的存储器设备，其中所述存储器操作控制器被配置为：基于所述多个存储器单元的保存退化程度来更新所述参考电压。
5.根据权利要求4所述的存储器设备，其中随着所述多个存储器单元的所述保存退化程度增加，所述存储器操作控制器降低所述参考电压的电平。
6.根据权利要求2所述的存储器设备，其中随着所述多个存储器单元的保存退化程度增加，所述存储器操作控制器增加所述第一通过电压与所述第二通过电压之间的电压电平差。
7.根据权利要求1所述的存储器设备，其中所述参考电压是与所选择的所述存储器单元的多个编程状态之中的最低编程状态相对应的编程验证电压。
8.根据权利要求1所述的存储器设备，其中所述参考电压是与所选择的所述存储器单元的多个编程状态之中的中间编程状态相对应的编程验证电压。
9.根据权利要求1所述的存储器设备，其中所述存储器操作是读取操作或编程验证操作。
10.一种操作存储器设备的方法，所述存储器设备具有多个存储器单元，所述多个存储器单元被耦合到多个字线，所述方法包括：
将操作电压施加到与从所述多个存储器单元之中选择的存储器单元耦合的所选择的字线；
确定所述操作电压是否低于或等于参考电压；以及
当所述操作电压低于或等于所述参考电压时，将第一通过电压施加到未选择的字线之中、与所述所选择的字线相邻的目标字线，以及将第二通过电压施加到所述未选择的字线之中、除所述目标字线之外的其余未选择的字线，所述第二通过电压具有比所述第一通过电压低的电平。
11.根据权利要求10所述的方法，其中所述操作电压是读取电压或编程验证电压。
12.根据权利要求10所述的方法，还包括：
当所述操作电压高于所述参考电压时，将所述第二通过电压施加到所述多个字线之中的所有所述未选择的字线。
13.根据权利要求12所述的方法，其中将所述操作电压施加到所述所选择的字线包括：
在所述操作电压增加的方向上，将所述操作电压施加到所述所选择的字线。
14.根据权利要求12所述的方法，其中将所述操作电压施加到所述所选择的字线包括：
在所述操作电压降低的方向上，将所述操作电压施加到所述所选择的字线。
15.根据权利要求10所述的方法，其中所述参考电压是与所选择的所述存储器单元的多个编程状态之中的最低编程状态相对应的编程验证电压。
16.根据权利要求10所述的方法，其中所述参考电压是与所选择的所述存储器单元的多个编程状态之中的中间编程状态相对应的编程验证电压。
17.根据权利要求10所述的方法，还包括：
基于所述多个存储器单元的保存退化程度来更新所述参考电压。
18.根据权利要求17所述的方法，其中更新所述参考电压包括：
随着所述多个存储器单元的所述保存退化程度增加，降低所述参考电压的电平。
19.根据权利要求10所述的方法，其中所述第一通过电压与所述第二通过电压之间的电压电平差随着所述多个存储器单元的保存退化程度增加而增加。
CN202210326867.0A 2021-05-18 2022-03-30 存储器设备及其操作方法 Pending CN115376588A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0064408 2021-05-18
KR1020210064408A KR20220156397A (ko) 2021-05-18 2021-05-18 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
CN115376588A true CN115376588A (zh) 2022-11-22

Family

ID=83899044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210326867.0A Pending CN115376588A (zh) 2021-05-18 2022-03-30 存储器设备及其操作方法

Country Status (5)

Country Link
US (1) US11875863B2 (zh)
KR (1) KR20220156397A (zh)
CN (1) CN115376588A (zh)
DE (1) DE102022203786A1 (zh)
TW (1) TW202247183A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101784973B1 (ko) 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러

Also Published As

Publication number Publication date
US11875863B2 (en) 2024-01-16
KR20220156397A (ko) 2022-11-25
DE102022203786A1 (de) 2022-11-24
TW202247183A (zh) 2022-12-01
US20220375534A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
US20220076754A1 (en) Memory device and method of operating the same
US20230071618A1 (en) Memory device and operating method of the memory device
US11335406B2 (en) Memory device for performing program verify operation and method of operating the same
CN112825252B (zh) 存储器装置及其操作方法
US11152070B2 (en) Memory device including page buffer and method of operating the memory device
US11646084B2 (en) Memory device performing program operation and method of operating the same
CN113724752A (zh) 存储器装置及其操作方法
US11894057B2 (en) Memory device performing program operation and method of operating the same
US11742035B2 (en) Memory device including bit line precharge operation during program verify operation
CN115620787A (zh) 用于执行编程操作的存储器装置及其操作方法
US11875863B2 (en) Memory device configured to apply first and second pass voltages to unselected word lines based on an operating voltage
CN111798892A (zh) 存储器装置及其操作方法
US11646089B2 (en) Memory device for performing verify operation and operating method thereof
US11615847B2 (en) Memory device and operating method of the memory device
US20240127892A1 (en) Memory device and operating method of the memory device
CN117953926A (zh) 存储器设备和存储器设备的操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination