JP4603892B2 - 電流が制限されるラッチ - Google Patents

Description

本発明は、不揮発性の消去可能でプログラム可能なメモリのプログラミングに関し、より具体的にはバイアス電圧をメモリセルのソースノードに印加することによりこれらメモリセルをより速くプログラムする技術に関する。

メモリおよび記憶装置は、情報時代の成長を可能にするキーとなる技術分野の一つである。インターネット、ワールドワイドウエブ（ＷＷＷ）、無線電話、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレイヤー、コンピュータ、ネットワークなどでの急成長によって、より優れたメモリと記憶装置を求めるニーズが絶えず存在している。

具体的なタイプのメモリとして不揮発性メモリがある。不揮発性メモリは、電力が無くてもその記憶内容や記憶状態を保持する。幾つかのタイプの不揮発性の消去可能でプログラム可能なメモリには、フラッシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電性メモリおよび磁気メモリが含まれる。幾つかの不揮発性の記憶製品には、フラッシュディスクドライブ、コンパクトフラッシュ［登録商標］（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、フラッシュＰＣカード（例えば、ＡＴＡフラッシュカード）、スマートメディアカード、パーソナルタグ（Ｐタグ）およびメモリスティックが含まれる。

広く使用されているタイプの半導体メモリ記憶セルは、フラッシュメモリセルである。幾つかのタイプのフローティングゲートメモリセルには、フラッシュメモリ、ＥＥＰＲＯＭおよびＥＰＲＯＭが含まれる。前述した技術のような他のタイプのメモリセルの技術が存在する。フラッシュなどのフローティングゲートメモリセルを単に例として説明する。ここで適用する説明は、適当な変更を加えればフローティングゲートの技術だけでなく他のメモリの技術にも当てはめることができる。

メモリセルは、所望の構成の状態に構成されたり、プログラムされる。特に、セルを２つ以上の記憶された状態にするために、電荷がフラッシュメモリセルのフローティングゲートに加えられたり、取り除かれたりする。１つの状態はプログラムされた状態であり、また別の状態は消去された状態である。フラッシュメモリセルは、少なくとも２つの二進法状態の０または１を表すために使用される。フラッシュメモリセルは、００，０１，１０または１１などの２つ以上の二進法状態を記憶することもできる。このセルは、多くの状態を記憶することができ、多状態のメモリセル、マルチレベルまたはマルチビットのメモリセルと称される。これによって、各メモリセルが単一ビットよりも多くのビットを表すことができるので、メモリセルの数を増やさずにより高密度のメモリを製造できる。当該セルは、２つ以上のプログラムされた状態を有することができる。例えば、２ビットを表すことができるメモリセルの場合、３つのプログラムされた状態と消去された状態とが存在する。

不揮発性メモリの成功にも拘らず、当該技術を改善するニーズが依然として存在し続けている。これらメモリの密度、性能、速度、耐久性および信頼性の改善が望まれている。さらに、電力消費を低減し、記憶ビット当りのコストを節減するのが望ましい。不揮発性メモリの一つの態様は、データをセルに書き込んだり、またはプログラムするために使用される回路および技法である。この目的のためにラッチ回路が使用される。従来のデータラッチ回路は、電力ラインとＶＤＤとＶＳＳとに直接接続されている。しかし、これらの電力供給部をラッチに接続することでさらなる遅れが生じたり、電力消費が大きくなる可能性もある。回路には、必要な動作を支援するためにセルに適切な電圧を与えること、寸法がコンパクトであること、電力消費が低いこと、必要に応じてであるが、調節が比較的容易であることが望まれている。

前述したことから分かるように、メモリセル上での動作のために回路と技法を改善する必要がある。
米国特許第５，６０２，９８７号 米国特許第５，０９５，３４４号 米国特許第５，２７０，９７９号 米国特許第５，３８０，６７２号 米国特許第５，７１２，１８０号 米国特許第５，９９１，５１７号 米国特許第６，２２２，７６２号 米国特許第６，２３０，２３３号

本発明は電流が制限されるラッチであり、それは復号化、プログラミング、消去および他の動作のために不揮発性メモリの集積回路内で使用される。特定の実装例では、２本の電力供給ラインの間にともに並列に接続された幾つかのラッチが設けられている。そのラッチは、当該ラッチに供給される電流を制限するために電流ミラー方式を使用している。これにより、データ変更中に２つの給電部間の差、すなわち正電圧と接地または負電圧との間の差を低減する。この回路は、装置をより小さくし、データがラッチにおいて変化する際の速度を速くし、他方でさらに電力消費をより少なくする。この技法は、２つの電力供給部の間の電圧差が大きくなるにつれて利点がより大きくなる。

一つの具体的な実装例では、本発明は、行列で配列された不揮発性メモリセルのアレイと複数のラッチ回路とを有する集積回路である。そのメモリセルは、フラッシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、フローティングゲート、ＨＥまたはＤＦＧＳＳＩセルを有することができる。それらラッチ回路はメモリセルのアレイに接続される。ラッチ回路は、上部給電ラインと下部給電ラインとの間に並列に接続される。各ラッチ回路は、上部給電ラインに接続された上部昇圧回路ブロックと、下部給電ラインに接続された下部降圧回路ブロックとを有する。給電ラインは、電流が制限される給電部によって供給され、それらはオンチップで発生される。さらに、ある実施形態では、第１のモードで上部給電ラインは正電圧とされている。第２のモードでは上部給電ラインは負電圧となり、また下部給電ラインもさらに上部給電ラインよりも低いマイナスの負電圧とされている。

上部昇圧回路ブロックは、ソースを上部給電ラインに接続し、ゲートを第１のノードに接続し、ソースを第２のノードに接続する第１のｐチャネルトランジスタを有する。さらに、上部昇圧回路ブロックは、ソースを上部給電ラインに接続し、ゲートを第２のノードに接続し、ソースを第１のノードに接続する第２のｐチャネルトランジスタを有する。

下部降圧回路ブロックは、ソースを下部給電ラインに接続し、ゲートを第１のノードに接続し、ソースを第２のノードに接続する第１のｎチャネルトランジスタを有する。さらに、下部降圧回路ブロックは、ソースを下部給電ラインに接続し、ゲートを第２のノードに接続し、ソースを第１のノードに接続する第２のｎチャネルトランジスタを有する。

ラッチは、第１と第２のノード間に接続された第１のｎチャネルトランジスタを有し、ゲートをバイアス電圧ラインに接続する。ラッチは、第２のｎチャネルトランジスタを第３と第４のノード間に接続し、ゲートをバイアス電圧ラインに接続する。第１と第２のｎチャネルトランジスタを、ｎウェルタブ内に入っているｐ形拡散タブに各々が形成されるディープｎウェルデバイスとすることができる。

さらに、ラッチは、第２のノードと第５のノードの間に接続された第１のｐチャネルトランジスタと、第４のノードと第６のノードの間に接続された第２のｐチャネルトランジスタとを有する。正規の動作中に、第５のノードと第６のノードは、（あらゆる電圧レベルの）相補論理信号を提供する。ｐチャネルトランジスタを、特に負給電部が使用されれば、三重のｎウェルデバイスとすることができる。

実施形態において、ラッチ回路の上部給電ラインは１０ボルト以上の正電圧源に接続され、下部給電ラインは接地接続される。動作中に、上部給電ラインと下部給電ラインにおける電圧間の電圧差は、約１０ボルト以上となる。

上部給電ラインに供給される電圧は第１のオンチップのポンプ回路によって発生され、下部給電ラインに供給される電圧は第２のオンチップのポンプ回路によって発生される。上部給電ラインからの電流は約１０マイクロアンペアに制限され、下部給電ラインへの電流は約１０マイクロアンペアに制限される。電流が制限される量は、あらゆるレベルにすることができ、また特定の用途やニーズに左右される。他の実施形態では、電流制限器を１００マイクロアンペア以下に制限する。

別の実施形態では、本発明は、不揮発性メモリセルと、メモリセルの各行に対して一つのラッチとなるようにした幾つかのラッチとを有する集積回路である。ラッチは、メモリセルの行として同じピッチで集積回路の基板上に配列される。ラッチは、正と負の電圧を記憶する。

本発明の他の目的、特徴および利点は、添付の図面を参照する以下の詳細な説明から明らかになり、添付の図面において同じ参照番号は一貫して同じ構成を表している。

図１は、コンピュータシステムなどの電子システムを全体的に示し、システムには本発明の色々な態様を組み込むことができる。電子システムの幾つかの例として、コンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、パームトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ＭＰ３および他のオーディオプレーヤ、デジタルカメラ、ビデオカメラ、電子ゲーム機、無線および有線の電話装置、応答機械、音声レコーダおよびネットワークルータが含まれる。

この電子システムの構成は、ランダムアクセスの主要なシステムメモリ２５とキーボード、モニタやモデムなどの少なくとも一つ以上の入出力装置２７とともに、システムバス２３に接続されたプロセッサやマイクロプロセッサ２１を有する。一般的なコンピュータシステムのバス２３に接続された別の主要なコンピュータシステムの構成要素は、長期的に見て不揮発性メモリ２９である。ＤＲＡＭ（ダイナミックＲＡＭ）やＳＲＡＭ（スタティックＲＡＭ）などの揮発性メモリとは反対に、不揮発性メモリは、その記憶された状態を電力がデバイスから取り除かれた後でも保持している。一般にこのようなメモリは、データ記憶装置のメガバイト、ギガバイトまたはテラバイトの容量を持つ磁気または光学技術を使用するディスクドライブである。このデータを、現在の処理に使用するために、システムの揮発性メモリ２５で検索し、データの補足、変更または改変を容易に実施することができる。

本発明の一つの態様は、ディスクドライブのある特定のタイプの半導体メモリシステムの代替物であるが、不揮発性、消去およびメモリへのデータの再書き込みの容易性、アクセス速度、低コストおよび信頼性は損なわれない。これは、一つ以上の電気的に消去可能でプログラム可能な読み出し専用メモリ（例えば、フラッシュまたはＥＥＰＲＯＭ）の集積回路を使用することにより達成される。集積回路は時々チップと呼ばれる。このタイプのメモリは、動作するのに必要な電力は少なく、ハードディスクドライブの磁気媒体メモリよりも軽量であると言う付加的な長所を有するので、バッテリ動作の携帯用コンピュータに特に適している。このような不揮発性半導体メモリには、フラッシュディスクドライブ、コンパクトフラッシュ［登録商標］カード、スマートメディア［登録商標］カード、パーソナルタグ（Ｐタグ）、マルチメディアカード、セキュアデジタル（ＳＤ）カード、メモリスティック（Ｒ）が含まれる。

大容量記憶メモリ２９は、コンピュータシステムバス２３に接続されたメモリコントローラ３１と、フラッシュまたはＥＥＰＲＯＭ集積回路チップのアレイ３３とから構成される。データおよび命令は、コントローラ３１からフラッシュまたはＥＥＰＲＯＭアレイ３３に主にデータライン３５を介して伝達される。同様に、データおよび状況信号は、フラッシュまたはＥＥＰＲＯＭアレイ３３からコントローラ３１にデータライン３７を介して伝達される。データライン３５，３７を実装例に応じて直列または並列にすることができる。コントローラ３１とＥＥＰＲＯＭアレイ３３との間の他の制御／状況回路は、図１には示されていない。

不揮発性メモリの集積回路も、不揮発性メモリシステムを形成するために、他の集積回路或いはコントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）または入出力装置などの構成要素と組み合わせられる。コントローラとメモリを別々の集積回路上に設けたり、或いはメモリ集積回路がコントローラを組み込むことができる。メモリは多数の別々の集積回路上に存在し得るものである。例えば、多数のメモリ集積回路をより大きなメモリサイズを得るために組み合わせることができる。

フラッシュＥＥＰＲＯＭシステム、不揮発性セルおよび記憶装置のさらなる説明は、米国特許第５，６０２，９８７号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，２７０，９７９号（特許文献３）、米国特許第５，３８０，６７２号（特許文献４）、米国特許第５，７１２，１８０号（特許文献５）、米国特許第５，９９１，５１７号（特許文献６）、米国特許第６，２２２，７６２号（特許文献７）および米国特許第６，２３０，２３３号（特許文献８）に記載され、その全体が本願明細書において引用された全ての参考文献とともに参照により援用されている。

不揮発性メモリシステムのメモリ集積回路は幾つかのメモリセルを有し、それら各々は少なくとも１ビットのデータを保持している。多状態のメモリセルも使用され、それらは各セルに多数ビットのデータの記憶をできるようにしている。例えば、各メモリセルは、セル当りに２，３，４，５，６，７，８またはより大きいビットのデータを記憶することができる。多数ビットのデータを記憶可能なメモリセルは、マルチレベルのセルと称されることもある。

幾つかのタイプの不揮発性記憶装置やメモリセルには、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭがあり、それらは全てフローティングゲート形メモリセルである。本発明を、相転移セル、磁気セル（ＭＲＡＭ）、強誘電性セル（ＦＲＡＭ）、磁気強誘電性セルおよび多くの他のセルなどの他のタイプのメモリにも適用することができる。

メモリセルは、一般に行列のアレイで配列される。集積回路当りに複数のアレイが配列されてよい。個々のセルは行列によりアクセスされる。メモリセルに対する２つの異なった編成にはＮＯＲとＮＡＮＤ構成がある。本発明をメモリセルのこれらの構成と他の構成とに適用することができる。

図２Ａは、ＮＯＲ構成の不揮発性メモリセルの例を示す。この特定のＮＯＲ構成では、ドレインライン（ＤＬ）とソースライン（ＳＬ）との間にメモリトランジスタ２１５と直列に接続された選択または読み出しトランジスタ２１１が存在する。ドレインラインは、時にはセルのビットライン（ＢＬ）と称せられることもある。読み出しトランジスタはゲートを行ライン（ＲＬ）とワードライン（ＷＬ）との間に接続し、メモリトランジスタはコントロールをコントロールゲート（ＣＧ）ラインに接続する。ＣＧラインは、コントロールラインまたはステアリングラインと称せられることもある。特定の実装例や動作に応じて、ドレインラインとソースラインは、互いに入れ替えたり、または交換したりすることができる。特に、図にはドレインラインが読み出しトランジスタに接続され、ソースラインがメモリトランジスタに接続されているのが示されている。しかし、別の実装例では、ソースラインは読み出しトランジスタに接続されてよく、ドレインラインはメモリトランジスタに接続されてもよい。

例えば、用語『ソース』がドレインよりも低い電位となるその電極に対して予約されていれば、読み出し動作中に選択トランジスタのドレインに接続されるラインはドレインラインとなり、メモリセルトランジスタのソースに接続されるラインはソースラインとなる。その状況はプログラミングのために逆転され、ここでより高い電圧がソース側注入を達成するためにメモリセル側に印加される。

ＮＯＲメモリセルのアレイに対して、幾つかのＮＯＲセルがドレインライン（またはソースライン）に接続される。これは、一般にアレイの列と称されることがある。列の各セルは別個のワードラインまたは行ラインを有し、それは一般にアレイの行と称されることがある。

ある実装例において、読み出しとメモリトランジスタの両方は、ｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、それらデバイスをｐチャネルまたはＰＭＯＳ形トランジスタおよび他のものを含む他のタイプのトランジスタとしてもよい。読み出し装置２１１は、記憶装置２１５とは異なったタイプの装置とすることができる。ある特定の実装例において、記憶装置は、フラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタなどのフローティングゲート装置である。しかし、記憶装置は、相転移、ＮＲＡＭ、ＦＲＡＭ、磁気強誘電、ＦｅＲＡＭ、ＮＲＯＭ、ＭＮＯＳ、ＳＯＮＯＳまたは他の装置などの別のタイプの装置とすることもできる。

図２Ｂは、ＮＯＲ構成の不揮発性メモリセルの別の例を示す。単一のメモリトランジスタ２２２が存在する。この構成は、図２Ａのものと類似するが、選択または読み出しトランジスタを有していない。この構成は、単一のトランジスタのみを有するので、図２Ａの構成よりもよりコンパクトにすることができる。

図３は、ＮＡＮＤ構成における不揮発性メモリセルを示す。そのＮＡＮＤ構成では、ドレイン選択装置３１５とソース選択装置３１９との間と、ドレインライン（ＤＬ）とソースライン（ＳＬ）との間で直列に接続された幾つかのメモリトランジスタ３１１が存在する。これはメモリセルの列となり、これらセルの多数の列をＮＡＭＤメモリセルのアレイを形成するために使用することができる。メモリセルの列は、時にはＮＡＮＤチェーンまたはストリングと称される。これらはＮＡＮＤストリングにおけるあらゆる数のセルとなる。ある特定の実装例において、ＮＡＮＤチェーンに少なくとも１６のメモリセルが存在する。各メモリトランジスタは、ゲートを個々のワードライン（ＷＬ）に接続する。それらワードラインはＷＬ１からＷＬｎまでのラベルが付され、ここでｎは特定の列におけるメモリセルの数である。ドレイン選択装置はゲートをドレイン選択ライン（ＤＳＥＬ）に接続し、ソース選択装置はゲートをソース選択ライン（ＳＳＥＬ）に接続する。その特定の実装例に応じて、ドレインラインとソースラインを互いに入れ替えたり、または交換したりすることができる。

ある実装例において、ソース選択トランジスタ、ドレイン選択トランジスタおよびメモリトランジスタは、ｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、それらデバイスはｐチャネルまたはＰＭＯＳ形トランジスタおよび他のものを含む他のタイプのトランジスタとすることができる。ドレイン選択装置とソース選択装置は、記憶装置３１１とは異なったタイプでよく、また互いに異なっていてもよい。ある特定の実装例において、記憶装置は、フラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタなどのフローティングゲート装置である。しかし、記憶装置は、相転移、ＮＲＡＭ、ＦＲＡＭ、磁気強誘電、ＦｅＲＡＭ、ＮＲＯＭ、ＭＮＯＳ、ＳＯＮＯＳまたは他の装置などの別のタイブの装置とすることができる。

図４は、ＮＡＮＤメモリセルのアレイを示す。ｎ行とｍ列のメモリセルが存在し、ここでｎとｍは正の整数である。各列は、ｎ個のメモリセルをＷＬ０からＷＬｎまでのワードラインに接続する。メモリセルの列は、ＢＬ０からＢＬｎまでのラベルが付されている。各列は、ドレイン選択装置とソース選択装置との間に接続されたｎ個のメモリセルを有する。また、ドレインとソースの選択装置は、ドレインライン（ＤＬ）またはビットライン（ＢＬ）およびソースライン（ＳＬ）に接続される。ドレイン選択装置のゲートはドレイン選択ライン（ＤＳＥＬ）に接続され、ソース選択装置のゲートはソース選択ライン（ＳＳＥＬ）に接続される。特定のセルまたは選択されたセルを、適切なワードラインとビットラインを使用するとともに適切な電圧をそれらラインに印加することによりアクセスすることができる。

図５は、代表的なフローティングゲート不揮発性記憶装置を示し、前述したメモリセルとアレイのいずれかに使用することができる。フローティングゲート装置のさらなる説明は、米国特許第５，９９１，５１７号（特許文献６）において見出される。フローティングメモリセルは、ドレイン（Ｄ）、ソース（Ｓ）、コントロールゲート（ＣＧ）およびフローティングゲート（ＦＧ）を有する。

要約すると、不揮発性メモリセルは、電力が取り除かれてもその記憶された状態を保持するものである。フローティングゲート形メモリセルの幾つかの例には、フラッシュ、ＥＥＰＲＯＭ（Ｅ² またはＥ平方としても知られている）およびＥＰＲＯＭが含まれる。フラッシュおよびＥＥＰＲＯＭセルは、電気的に消去可能でかつ電気的にプログラムされる。ＥＰＲＯＭセルは、紫外（ＵＶ）線を使用して電気的にプログラム可能でかつ消去可能である。フローティングゲート装置は、適切なノードに高電圧を掛けることでプログラムされたり、または消去される。このような高電圧は、電子をフローティングゲートに加えたり、取り除かれるようにしたりして、フローティングゲート装置のしきい値またはＶＴを調節する。電子をフローティングゲートに対して向かわせたり、または遠ざける幾つかの物理的メカニズムには、熱い電子注入、ファウラー−ノルトハイムのトンネリングまたは帯域から帯域へのトンネリングがある。

デバイスをプログラムするために使われる高電圧は時にはＶＰＰ電圧と称され、デバイスを消去するのに使われる高電圧は時にはＶＥＥ電圧と称される。ＶＰＰ電圧は、処理技術と特定の実装例に応じて変動する。特定の実装例において、ＶＰＰは約６．５ボルトから約２０ボルトの変動域を持つ。幾つかの具体的な実装例において、ＶＰＰは１２ボルトから１８ボルトの変動域を持つ。ＶＥＥ電圧は、処理技術と特定の実装例に応じて変動する。特定の実装例において、ＶＥＥは約−１２ボルトから約−２５ボルトの変動域を持つ。幾つかの具体的な実装例において、ＶＥＥは−１２ボルトから−１５ボルトの変動域を持つ。幾つかの実装例において、プログラミング電圧は電荷ポンプや他の電圧発生回路などのオンチップ回路によって発生され、また他の実装例において、プログラミング電圧は電圧源から外部の集積回路に供給される。

フローティングゲートの不揮発性記憶装置は、単一ビット（０または１）或いは多数のビット（例えば、２ビット：００，０１，１０および１１、または３ビット：０００，００１，０１０，０１１，１００，１０１，１１０および１１１、または４ビット：００００，０００１，００１０，００１１，０１００，０１０１，０１１０，０１１１，１０００，１００１，１０１０，１０１１，１１００，１１０１，１１１０および１１１１）を記憶することができる。米国特許第５，９９１，５１７号（特許文献６）は、単一ビットと多数ビットのセルのさらなる幾つかの態様を説明している。要約すると、メモリセルは、消去された状態と一つ以上のプログラムされた状態を有する。

消去された状態は、デバイスのＶＴがおよそ接地電圧からＶＣＣまでの電圧に対してオフになっている場合である。換言すれば、消去とはフローティングゲート装置が、例えば０ボルト以下のＶＴ（しきい値電圧）を持つような構成を意味する。消去されると、フローティングゲートトランジスタは、１ボルトがそのゲート（すなわち、コントロール）に加えられていても電流を確実に通す。集積回路の全てのフローティングゲートセルを消去された状態に初期化することができる。さらにある実施形態では、メモリセルはそれがプログラムされる前に消去される必要がある。

消去は、フローティングゲートトランジスタのフローティングゲートから電子を除去することで生じる。これを行う一つの技法は、コントロールゲートを接地し、ＶＥＥ電圧をドレインまたはソースの電圧にしたり、またはそれら両方の電圧にしたりすることである。ＶＥＥ電圧は、負電荷の電子をフローティングゲートから引き寄せる。というのは、それらが正電圧に引き付けられるからである。別の技法は、ある電圧をドレインまたはソースに印加したり、或いはそれら両方に印加したりすることである。よりマイナスの電圧（負ＶＥＥ電圧とも称される）がゲートに印加される。例えば、一実施形態では、２ボルトがソースまたはドレインに印加され、かつ−１９ボルトがコントロールゲートに印加される。

一般に、消去はフローティングゲートからの電子のトンネリングによって起きる。デバイスを消去するのにかかる時間は、コントロールゲートとソースまたはドレインとの間の電圧強度差を含む色々な要因に左右される。一般に、電圧差が大きくなるにつれてより早くデバイスは消去される。というのは、電子がより大きな正電圧により強く引き付けられるためである。しかし、ＶＥＥは、それが（アレイになっているときに）隣接したメモリセルと他のメモリセルの記憶された状態を撹乱することなく、セルを損傷せずにかつ選択されたセルの消去もできるように選択されることが望ましい。

ただ一つのビットのみを記憶する場合、フローティングゲート装置は、消去された状態に加えて、ただ一つのプログラムされた状態のみを有することになる。このような用途の目的のために、単一ビットセルのプログラムされた状態は、一般にデバイスのＶＴが指定された正値よりも高くなっている場合である。

多状態のセルに対して、ＶＴはそれが特定の状態であることを示す特定の電圧レベルに設定される。換言すれば、プログラムされたＶＴ状態がどのようになっているかによって、これは特定の記憶された二進法の値を示すことになる。２ビットのメモリセルの例に対して、１ボルト±０．２５ボルトのＶＴは、０１の二進法状態を示す。２ボルト±０．２５ボルトのＶＴは、１１の二進法状態を示す。また、３ボルト±０．２５ボルトのＶＴは、１０の二進法状態を示す。この例では、グレイコード方式が状態変化に伴って一度にただ一つのビットのみが変化するように使用される。他の実装例において、他のコード化技法が使用されてもよい。

プログラミングは、フローティングゲートトランジスタのフローティングゲートに電子を加えることによって生じる。一般に、これを行う一つの技法は、ＶＰＰをコントロールゲートに印加し、接地電圧をドレインまたはソースに印加したり、或いはそれら両方に印加したりすることである。ＶＰＰ電圧は、負電荷の電子をフローティングゲートに引き付ける。というのは、それらが正電圧に引き付けられるからである。この技法を使って電子はフローティングゲート内にトンネル通過される。

一般に、別の技法は、（高いプラスである）ＶＰＧＧ電圧をコントロールゲートに印加すし、（６ボルトをドレインに加えてソースを接地するように）電流がフローティングゲート装置のチャネル領域を横切って流れるようにすることである。電流の流れからの熱い電子は引き付けられてフローティングゲート内に埋め込まれることになる。

より具体的には、メモリセルをプログラムするために、トンネリングと熱い電子注入の２つのメカニズムが存在する。多状態のプログラミングのために、各書き込み動作は各々が検証動作によって従わされる一連のプログラミングパルスを有する。

チャネルの熱い電子注入は、熱い電子生成と熱い電子注入の両方を行う。熱い電子を発生するために大きな側方電界が必要とされる。これは、高いドレインからソースにかけての電圧によって供給される。熱い電子をフローティングゲート上に注入するために、大きな垂直方向の電界が使用される。この電界は、次々とその電圧の幾つかをフローティングゲートに結合していくコントロールゲート電圧によって供給される。ドレイン側注入において、熱い電子注入に必要とされる高い垂直方向の電界は、熱い電子生成のために必要とされる高い横方向の電界を低減する側方効果を有する。ソース側注入は、同じようなジレンマを被ることがなく、従ってより効果的である。ソース側とドレイン側の両方の注入において、チャネルを横方向に通過していく電子の運動量を反らすために散乱メカニズムが必要とされ、その結果としてまぐれ当りの２，３のものはフローティングゲートに向かって垂直方向に散乱されることになる。このセルの革新的特徴である正規の熱い電子の衝突は、熱い電子の大部分がシリコンとシリコン酸化物のエネルギーバリヤを乗り越えるようにそれらを助ける運動量を有することになるので、ソース側注入の改善された能力を越えてプログラミング能力を高めることもできる。熱い電子がシリコンとシリコン酸化物のエネルギーバリヤを乗り越えるようにそれらを助ける方向に散乱する必要が最早なくなる。

プログラミングのための別のメカニズムは、ＮＡＮＤ技術に使用されているようなファウラー−ノルトハイムのトンネリングとなり得る。しかし、トンネリングを使用することは、必然的に前に説明したメカニズムの潜在的な利点を放棄することになる。トンネリングは、一般には熱い電子の注入に対比して非常に遅い。トンネリングの場合、より多数の周辺のプログラミングブロックのコストでより多数のセルを並列にプログラムすることにより性能が維持されなければならない。

各プログラミングパルス中に、ドレイン電圧は約３ボルトから６ボルトの範囲で一定値に維持される。第１のプログラミングパルスのコントロールゲート電圧は、特徴付けされる必要がありかつ電界でも適応的に決められるある正の開始値を有することになる。転移ゲート電圧は、約６ボルトから１０ボルトの範囲であると想定される定数である。選択ゲートまたはワードラインの電圧は、約３ボルトから１０ボルトの範囲であると想定される。選択トランジスタのしきい値電圧は、好ましくはあらゆる電流経路を選択されていないセルを介して遮断するために十分に高く、これにより選択されていないセルの状態を撹乱するのを防ぐ。これは、最も効率的なソース側注入の最適な選択ゲート電圧が選択ゲートしきい値電圧よりも高いボルト未満となっているためである。（以下に説明する）ＤＦＧＳＳＩセルのために、プログラミングのためのドレインはセルに直近したビットラインであり、プログラミングのためのソースはドレインの他方側に直近して存在する他方のビットラインである。それら２本のビットラインの役割は、フローティングゲートに隣接するビットラインがソースである場合に読み出しまたは検証動作のために逆転することである点に注目すべきである。このような命名規則では、ソースはドレインに対比されるようにより低い電圧を有する電極となる。プログラミングのためのソース電圧を、瞬間的なプログラミング電流がある指定された値を越えないように電流制限器によって適応的に制御することができる。

フローティングゲートに対する電荷の出入りは、（フローティングゲートとチャネル領域との間のゲート酸化物である）トンネリング誘電体を横切った電界強度によって決められ、一般にコントロールゲートまたはフローティングゲートとソースとの間の電圧差が大きければ大きい程フローティングゲート内への電荷転移が大きくなる。デバイスをプログラムするのに掛かる時間は、コントロール上のＶＰＰ電圧間の電圧強度差を含む色々な要因に左右される。プログラミング中に、コントロールゲート電圧は必ずしも正確にＶＰＰである必要がない点に注目すべきである。ＶＰＰは、特定の電荷ポンプの一定の電圧出力である。

一般に、電子はＶＰＰ電圧により強く引き付けられるので、電界が強くなればなる程より速くデバイスはプログラムされることになる。しかし、最大のプログラミングコントロールゲート電圧と最大のプログラミングドレイン電圧は、同じコントロールライン、ビットラインやワードライン上の（アレイになっているときに）隣接したメモリセルと他のメモリセルの記憶された状態を撹乱することなく、それらがセルを損傷せずにかつ選択されたセルのプログラミングもできるように選択されることが望ましい。さらに、セルが多状態のセルの場合、ＶＰＰ電圧はそれがデバイスを所望のＶＴにプログラムする際に十分に微細に解像できるように選択されることが望ましい。例えば、ＶＰＰ電圧を、デバイスが過度にプログラムされないように（すなわち、それらの意図されたＶＴレベルより上のＶＴレベルにプログラムされないように）パルスで印加することができる。

図６は、行列で配列された記憶素子またはメモリセル６０５のアレイを示す。このようなメモリセルや記憶素子のアレイは、あらゆる所望のサイズにでき、図に示す例よりもかなり多数のセルを有することが多い。このようなメモリセルや記憶素子の構成は、二重のフローティングゲートのソース側注入（ＤＦＧＳＳＩ）セルと称される。また、このようなセルは、時には高能力（ＨＥ）メモリセルとも称される。特定の実施形態において、それら記憶素子はフラッシュメモリセルを有する。各記憶素子には２つの記憶装置（例えば、フラッシュメモリセル）が存在する。ある実施形態において、記憶素子６０５は多状態記憶素子である。この記憶素子を実施するために異なったタイプのメモリセルとメモリ技術を使用することができる。多状態セルと記憶素子については、米国特許第５，７１２，１８０号（特許文献５）により詳細に説明されている。アレイの記憶素子は異なった構成で配列されてもよい。例えば、ビットライン（ＢＬ）とワードライン（ＷＬ）を図に示されているものとは異なった方向に通すこともできる。

記憶素子は、選択ゲートライン６０９、右コントロールゲートライン６１１および左コントロールゲートライン６１３を有する。右コントロールゲートラインは右フローティングゲートトランジスタ（ＴＦＧＲ）６１５のゲートまたは制御電極に接続され、左コントロールゲートラインは左フローティングゲートトランジスタ（ＴＦＧＬ）６１７のゲートに接続される。選択ゲートライン（ワードライン）は、選択トランジスタ（ＴＳＥＬ）６１９のゲートに接続される。

各記憶素子６０５に対して、二進法データを記憶するための２つのフローティングゲートトランジスタまたはセル６１５，６１７が設けられる。これらフローティングゲートトランジスタの各々は、単一ビットまたは多数ビットのデータを記憶することができる。多数ビットのデータを記憶する場合、セルは２つより多くのＶＴ（しきい値電圧）レベルを有するようにプログラムされるので、各フローティングゲートセルは、多状態、マルチレベルまたはマルチビットのセルと称されることもある。例えば、各フローティングゲートトランジスタは、セル当りに２ビットを記憶したり、セル当りに４ビットを記憶したり、或いはセル当りにより多数のビットを記憶することができる。

フローティングゲートトランジスタは、適切な電圧をビットラインＢＬ１，ＢＬ２，コントロールゲートライン６１３，６１１および選択ライン６０９に加えることによって選択的に構成される。トランジスタのドレインとソースは、ビットラインＢＬ１，ＢＬ２に接続され、それらビットラインはトランジスタ６２８，６３２を介して接地或いはいずれかの別な一定の電圧または一定の電流源に選択的に接続されてもよい。各コントロールセグメントの縁において、あらゆる対のコントロールゲートラインを、それらのコントロールラインセグメントの選択トランジスタに図６に示されている一つのフローティングゲートセルのピッチに対向するような２つのフローティングゲートのピッチで適合するために、一つの電極内に合流することができる。適当なデバイスの動作のために、各々の合流されたラインを形成する２本のコントロールラインが図６に示されているように単一のビットラインの両側に存在することが必須である。一対のコントロールラインがセグメントの頂部で合流されて、コントロールラインセグメントの選択トランジスタに接続されれば、隣接する一対のコントロールラインは、セグメントの底部で合流され、そのセグメントの底部でセグメント選択トランジスタに接続される。

アレイを編成し、かつセルのセクタに再分することができる。これにより、一度に全てのアレイを消去するのではなく、むしろ同時にセルの全てのセクタを消去することができる。例えば、セクタは５１２のユーザバイトを含む。セル当りに４ビットの実装例は、少なくともセクタ当りに１０２４個のセルを有する。エラーチェックおよび相関（ＥＣＣ）、セル追跡、回転状態および他の構成のために通常より多くのセルが必要とされる。

動作において、ＴＦＧＲセル６１５が読み出されるときに、データはワードライン、ビットラインおよびステアリング（コントロール）ラインを使用することにより選択されたセルから読み出される。選択ゲートに接続されるライン６０９は、５ボルトにバイアスされる。ＣＧライン６１１は、感知電圧でバイアスされる。ライン６１３は、セル６１７が確実にオンとなるようにするためにオーバードライブレベルの７ボルトにバイアスされる。また、ＢＬ１は約１ボルトまたは約１．５ボルトである。ＤＬ２は０ボルトまたはＶＳＳである。次いで、セル６１５が導通するかどうかによってＢＬ１における電圧レベルが決められる。

特定の実施形態において、本発明の電流が制限されるラッチを、素子当りに２つのフローティングゲートトランジスタが存在する図６に示す特定の記憶素子構成に関して説明する。しかし、本発明は、不揮発性記憶素子を必要とするいずれの集積回路に使用されてもよい。例えば、本発明を素子当りに単一のフローティングゲートトランジスタが存在する記憶素子に使用することもできる。各セルには単一のフローティングゲートトランジスタと単一の選択トランジスタが存在する。電流の制限されるラッチは、前述したＮＯＲまたはＮＡＮＤ配列に編成されたメモリセルまたは記憶素子とともに使用されるか、或いはラッチと同様なピッチで反復される他の回路のいずれかとともに使用されてもよい。

本発明のラッチは、混合された電圧レベルがメモリ集積回路に対してだけでなくオンチップで使用される集積回路に適用可能である。本発明を、全ての論理集積回路、例えば、アナログとデジタルの両方の回路部分を有する混合された信号集積回路のいずれかに使用することができる。

図７は、本発明の電流が制限されるラッチの特定の実施形態の回路線図を示す。ある実施形態において、このラッチは、フラッシュメモリなどの不揮発性メモリ集積回路に使用され、ここでラッチはセルのアレイを復号化するのに使用される。例えば、ラッチを、どのメモリセルをプログラムし、読み出しまたは消去するかを（例えば、ある一定のセルに対応する特定のラッチに記憶された値を介して）決めるために使用することができる。特定の実施形態では、幾つかの電流が制限されるラッチは並列に接続される。並列のラッチは、図６に示されているようなＤＦＧＳＳＩセルのアレイに接続される。

この回路は、上部給電昇圧回路７０６と下部給電降圧回路７０９を有するラッチ部７０２を有する。この適用により、本発明の特定の実装例に対するデバイスの幾つかの特定のサイズ、特定の電圧レベルおよび他の特定のパラメータを提供する。しかし、他のサイズ、電圧およびパラメータ値を本発明の他の実装例で使用することもできることが理解できよう。例えば、トランジスタのサイズを、特定の処理において所望の結果または適切な結果を得たり、適切に動作するために調節することができる。

ラッチは、２つのＮＭＯＳトランジスタ７０４，７０５を有し、ここで両デバイスのゲートは、ＶＢ２電圧ラインに接続される。ある実施形態において、ＶＢ２は必要に応じて２つの間で切り替わる３ボルトまたは５ボルトとなる。さらに、この特定の実施形態において、両トランジスタは、３２．２／４の幅／長さ（Ｗ／Ｌ）を有する同じサイズであり、ここでそれらの値はミクロンで表されている。トランジスタ７０４，７０５は、図の実施形態に含まれているが、他の実施形態では取り除かれていたり、オプションとされている。

トランジスタ７０４，７０５は、主に下部給電降圧回路における他のデバイスやトランジスタをＥＲおよびＥＲｂと見られる高電圧から保護するために使用される。トランジスタ７０４，７０５は、トランジスタＮ１３，Ｎ１４の穿孔を防ぐ働きを助ける。具体的には、下部給電降圧回路のトランジスタＮ１３，Ｎ１４は、故障電圧（時にはＢＶＤＳＳと称される）を有する。ある特定の実施形態では、ｎチャネルデバイスのＢＶＤＳＳは約１４ボルトであり、ｐチャネルデバイスで約２４ボルトである。従って、トランジスタＮ１３，Ｎ１４がＢＶＤＳＳ電圧やＢＶＤＳＳに近い電圧を受けないことが重要である。ＥＲとＥＲｂの電圧は、その電圧が確実にＢＶＤＳＳ未満となるようにして、トランジスタＮ１３，Ｎ１４のドレインからソースにかけて減圧されるように直列の２つのｎチャネルデバイスに渡って加えられる。具体的には、トランジスタ７０５，Ｎ１３が直列になり、トランジスタ７０４，Ｎ１４が直列になる。しかし、処理技術によって制御されるＢＶＤＳＳに応じて、トランジスタ７０４，７０５は必要とされないことがある。

ラッチは、２つのＰＭＯＳトランジスタ７１４，７１５も有し、それら両方とも３９／１０のＷ／Ｌを有する。これらＰＭＯＳトランジスタは、ラッチを互いに補完しあうＥＲＳＥＬとＥＲＳＥＬｂラインに接続する。これらラインを使用することによりデータを望み通りにラッチ内に記憶することができる。ＰＭＯＳ形デバイスは、負電圧が貫通しないように使用される。特に、トランジスタ７１４，７１５は、ＥＲ１とＥＲ１Ｂの電圧がＥＲＳＥＬとＥＲＳＥＬｂまでそれぞれ貫通するのを阻止する。ある実施形態において、３ボルト給電を利用して駆動されるインバータドライバは、ＥＲＳＥＬとＥＲＳＥＬｂとなる。ＥＲ１とＥＲ１Ｂの電圧を異なった動作時間において１２ボルトまたはマイナスとすることができる。トランジスタ７１４と７１５は、ＥＲ１とＥＲ１Ｂの電圧が貫通してトランジスタ７１４，７１５を損傷するのを防ぐ。

入力信号であるＥＲＳＥｂＣ、ＳＳＥＬｂおよびＮ１０ＳＷｂＨによって制御される論理ゲートは、ＥＲＳＥＬとＥＲＳＥＬｂに接続される。回路ブロック７２２は、信号レベルを一つの電圧レベルから他のレベルに変える電圧レベルシフタである。以下の表Ａには、これら信号に基づくＥＲＳＥＬとＥＲＳＥＬＢの出力が示される。

上部給電昇圧回路は、２つのＰＭＯＳトランジスタを有し、それら両方ともソースを上部電圧供給ラインＶＣＣ１２に接続する。デバイスのウェル接続部は、ＶＣＣ１２に接続される。ある実施形態において、ＶＣＣ１２は、必要に応じて２つの間で切り替わる１２ボルトまたは１０ボルトとすることができる。ＶＣＣ１２は、オンチップ電圧ポンプ回路によって供給されるが、ソースから外部の集積回路または給電部にも供給される。さらに、この特定の実施形態では、両ＰＭＯＳトランジスタは、６／１０のＷ／Ｌを有する同じサイズである。ＶＣＣ１２は電流が制限されるソース回路によって供給される。電流制限器は、電流を約１２ボルトで約１０マイクロアンペアに制限する。電流の制限量を、電流制限器回路におけるデバイスのサイズを変えることにより調節することができる。例えば、電流をより下げることでラッチをより遅くし、電流ドレインを低減させる。電流制限器は電流をあらゆる所望の値に制限することができる。例えば、電流制限器は電流を１００マイクロアンペア以下に制限することができる。少ない電流は、消費されることになる電力を少なくすることを意味するが、通常性能も下がる。

下部給電降圧回路は、２つのＮＭＯＳトランジスタを有し、それら両方ともソースを下部電圧供給ラインＶＥＥ５に接続する。ＶＥＥ５は、必要に応じて２つの間で切り替わる−５ボルトまたは２０ボルトとすることができる。ＶＥＥ５は、オンチップ電圧ポンプ回路または給電部によって供給されるが、ソースから外部の集積回路にも供給される。

デバイスのウェル接続部は、ＤＮＷ１ラインに接続される。この特定の実施形態において、両ＮＭＯＳトランジスタは５．８／１０のＷ／Ｌを有する同じサイズである。ＶＥＥ５は、電流を約−５ボルトで約１０マイクロアンペアに制限する電流が制限される給電部によって供給される。電流制限器は、電流をあらゆる所望の値に制限する。例えば、電流制限器は電流を１００マイクロアンペア以下に制限する。少ない電流は消費されることになる電力を少なくすることを意味するが、通常性能も下がる。

図７は、幾つかの特定の電流が制限されるラッチ回路の構成を示す。しかし、本発明の他の実施形態では、他の電流が制限されるラッチ回路の構成を使用する。図７の構成は、結合デバイスのみを有すると言う長所を確実に有し、それらデバイスはあらゆるレベルの入力信号に対して比較的小さいか、またはコンパクトである。これは、ラッチが集積回路上に多数回複製される場合に特に重要である。

動作において、図７で説明されているようなラッチは、１２ボルトまたは−２０ボルトのいずれかを記憶するように設計される。これらの電圧は、セルのプログラミングまたは消去のために使用される。基本的に、このようなラッチは、レベルスイッチと呼ばれる。例えば、図９は、上部給電ライン８０８と下部給電ライン８１０の間で並列に接続された幾つかのこれらのラッチＬ１，Ｌ２，Ｌ３，Ｌ４を示す。各ラッチは、図７のボックス７０２に回路を有することができる。これらのラッチは、プログラムしたり、消去したり、またはラッチが接続されるメモリセルの対応するグループをプログラムしないために使用される。メモリセルを、このようなセルのアレイの行または列に配列することができる。適切な電圧が、対応するメモリセルを所望の状態にするために、Ｌ１，Ｌ２，Ｌ３，Ｌ４に記憶される。

ある実施形態において、図７の回路は、多数の電圧ロジックに対して働く。例えば、その回路は、３ボルトと１．８ボルトの両ロジックに対して働く。これにより、本発明の電流が制限されるラッチが使用され得る条件でより柔軟になれるようにしている。

ある実施形態において、全ての論理ゲートは３ボルトの給電で動作される。一つのモードは、復号化または設定ラッチのモードである。ＳＳＥＬｂが０ボルトの場合、これはこのラッチが選択されていることを意味する。このモード中にＮ１０ＳＷｂＨは３ボルトであり、ＥＲＳＥＬｂＣは３ボルトであるので、ＥＲＳＥＬは０ボルトであり、ＥＲＳＥＬｂは３ボルトである。読み出し／プログラミング動作において、信号Ｎ１０ＳＷｂＨとＥＲＳＥｂＣは、ＥＲが−５ボルトであり、かつＥＲｂが１２ボルトであるように高い（３ボルト）ままとなっている。そのとき、関連したメモリセルＭ１，Ｍ２，Ｍ３またはＭ４は、読み出しまたはプログラミング動作を達成するためにｐ２ｐｏｓ（０：３）をアレイまで通すことになる。消去動作において、ラッチが設定され、かつ消去命令が状態マシンによって認識された後、ＥＲＳＥｂＣは０ボルトである。それで、状態マシンが−２０ボルトポンプを動作可能にするときに、選択ＣＧ＜Ｘ＞（ｐ２＜Ｘ．）が−２０ボルトをアレイに通して動作実行を消去するようにラッチはその設定を変え、選択されたラッチＥＲは１２ボルトであり、かつＥＲｂは−５ボルトである。ＶＢ２は、そのレベルを３ボルトから−１０ボルトに変える。ＶＣＣ１２は、そのレベルを１２ボルトから０ボルトに変える。ＶＥＥ５は、そのレベルを−５ボルトから−２０ボルトに変える。復号化モード、プログラミングモードまたは読み出しモード中に、ＶＣＣ１２は１２ボルトであり、ＶＥＥ５は−５ボルトである。消去モード中に、ＶＣＣ１２は０ボルトであり、ＶＥＥ５は−２０ボルトである。ラッチの供給電圧は、以下の表Ｂに要約される。

図８は、ラッチがメモリセルのアレイに接続される際の幾つかのラッチを示す。前述したように、メモリセルのアレイは行列で編成される。図には、２つのメモリセルのアレイ８０３，８０５が存在する。この例は２つのメモリセルのアレイを示しているが、他の実施形態ではあらゆる数のアレイも存在することができる。例えば、単一アレイが存在したり、または２つ以上のアレイが存在することもできる。

各アレイは、ｎ＋１の行を有し、ここでｎは整数である。ｎ＋１のワードラインのＷＬ０からＷＬｎが存在する。各アレイの終端では、本発明のラッチは当該アレイに接続される。メモリセルの６４行のグループは、セグメントと呼ばれている。この実施形態では、各ラッチはメモリセルの一つのセグメントと同じピッチで配列される。この実施形態では、セグメントはメモリセルの６４行として規定される。しかし、他の実施形態では、１，２，８，１６，３２，８０，１２８などのセグメント当りにあらゆる数のメモリセル行（または、ワードライン）が存在する。２つのアレイが存在するので、２つのラッチが存在する。他の実施形態では、２つのラッチが、２つのブロックの代わりに、両アレイに隣接する一つのブロック内に設置される。

並列に接続された幾つかのラッチが存在する。列８０７における各ラッチは、上部電流制限給電ライン８０８と下部電流制限給電ライン８１０とに接続される。給電図９は、給電ライン８０８と８１０との間の４つの並列ラッチＬ１，Ｌ２，Ｌ３，Ｌ４間の接続をより詳細な線図で示す。図９における各ラッチは、ある特定の実施形態で６４本のワードラインであるメモリセルのセグメントのコントロールゲートを駆動する電圧を加えるために接続されている。

列におけるラッチ用に１つの上部電流制限器回路９０８と１つの下部電流制限器回路９１８とが存在する。それらラッチは上部電流制限器と下部電流制限器を共用する。ラッチと電流制限器は、ポンプ（または、電圧源）ＡとＢの間に設けられる。本発明の他の実施形態において、２つのポンプ（または、電圧源）の代わりに、電流制限器回路に接続された単一ポンプ（または、電圧源）が設けられてもよい。ラッチＬ１，Ｌ２，Ｌ３，Ｌ４は、メモリセルのアレイに近接または隣接して形成され、他方で電流制限器回路はアレイからより遠くに離すことができる。この図は、電流制限器回路の独立したポンプまたは電圧源を示す。しかし、他の実施形態では、これらは集積されたり、または同じ回路とすることができる。

図に示されているように、ただ４つのラッチばかりではなく、あらゆる数のラッチが設けられる。例えば、２，３，４，８，１６，２０，２３，５８，６２，１２８，２５６またはより多くのラッチが設けられる。あらゆる数のメモリセルも設けられる。ある特定の実施形態では、メモリセルの行の各セグメントに対して一つのラッチが設けられる。プログラミングを、適切なまたは対応するラッチを選択されたメモリセルのコントロールラインに接続することによりライン毎に（例えば、行毎に、列毎に、セクタ毎に）遂行することができる。メモリセルの各々は、フラッシュまたはＥＥＰＲＯＭセルまたは他のタイプの不揮発性セルとすることができ、それらの幾つかは前に挙げた。

図８の電流が制限されるラッチの並列配置は電力を節約するが、依然として合理的な速度や性能を与えてくれる。電流が制限されるポンプは、一般にライン８０８，８１０に接続されてポンプされた高電圧（プラス、マイナスまたはその両方）を提供する。電流が制限されるラッチを使用することにより、ポンプは、余りにも多い電流がラッチの状態変化中にラッチされることによりドレイン抜きされることなく、（ラッチ以外の）他の回路に出力することができる。さらにポンプノイズが低減されることになり、データと他の回路へのノイズ作用が最小にされる。

これらのラッチの一つの意図された利用は、フラッシュまたは他の不揮発性メモリセルのプログラミングや消去中の復号化のためなので、それらはあまり速い必要がない。しかし、一般に単一の集積回路上にはこれらのような多くのラッチが存在し、全て同時に動作する。各々は比較的電力消費が少ないことが重要である。各ラッチは最少量の集積回路面積しか使用しないことが重要である。さらに、多くのラッチを同時に切り替えすることで、ある量のノイズを起こす。ラッチを電流制限することにより、ある量のノイズを低減する。これらの電流が制限されるラッチが他の実施形態で使用されるならば、それらを所望の利点を達成したり、得るように設計することができる。ラッチの入力を、あらゆるレベルや、あらゆる極性の電圧とすることができる。

図８および９の電流が制限されるラッチの並列配列の別の利点は、例えば、プロセス誤用に対して補償する必要があるような全てのラッチのトリップ点を同時に調節することが比較的容易である点である。ラッチのトリップ点は、ラッチが一つの安定した記憶された状態から別の安定した記憶された状態に切り替わる電圧である。全てのラッチのトリップ点を、ライン８０８またはライン８１０或いは両方における電圧を調節することにより調節することができる。切り替え中に８０８と８１０における電圧は、互いに向かって移動し、次に状態を変えることになる。これでトリップ点をプロセス変動に対してより無感覚にする。

ある実施形態では、使用される電圧の範囲（プラスとマイナスの両方）のために、図７のラッチ７０２で使用されるＮＭＯＳトランジスタがディープｎウェルデバイスとなり、ＰＭＯＳトランジスタが三重ｎウェルデバイスとなる。図１０は、ディープｎウェルデバイスのＮＭＯＳデバイスの例の横断面を示す。トランジスタは、ｐ形基板上のディープｎウェルのｐウェルに形成される。そのトランジスタはｎ＋拡散領域とゲートとを有する。

図１１は、三重ｎウェルＰＭＯＳデバイスの例の横断面を示す。トランジスタは、ｐ形基板のディープｎウェルに形成される。そのトランジスタは、ｐ＋拡散領域をディープｎウェルのｐウェル領域に形成する。これらはトランジスタ用の本体接続としての働きをする。三重ｎウェルデバイスは、ラッチアップと集積回路に負電圧を使用する際の他の潜在的な問題を防ぐ。負電圧が使用されなければ、三重ｎウェルデバイスは必要とされない。

ある特定の実施形態において、ラッチ用にＮＭＯＳデバイスまたはトランジスタはディープｎウェルデバイスであり、かつＰＭＯＳデバイスまたはトランジスタは三重ｎウェルデバイスである。このような場合、ＤＮＷ２ラインはデバイスのディープｎウェル領域に電圧を供給する。

図１２は、ラッチを備えたメモリアレイの実施形態を示し、ここでメモリアレイはさらに区分される。ラッチは各々が関連されている。この実施形態は、各ワードラインがバンクと称されることもある４つの部分に分割されている点を除けば、図８のものと同じである。各部分は、別々のコントロールゲート（ＣＧ）ラインに接続される。例えば、各バンクは６４のセルを有する。しかし、他の実施形態では、各バンクに６４よりも多いか、または少ないあらゆる数のセルが設けられる。さらに、各バンクがすべてのあらゆる他のセグメントとは異なった数のセルを有してよく、或いは一つ以上のバンクが他とは異なった数のセルを有してもよい。バンク０はＣＧ０に接続され、バンク１はＣＧ１に接続され、バンク２はＣＧ２に接続され、バンク３はＣＧ３に接続される。

区分されたアレイを取り扱うために、本発明の各ラッチは図１３に示されているような４つのパスゲートまたはスイッチを有する。パスデバイスはラッチと同じピッチで配列される。４つのパスゲートは、１２０８，１２１８，１２２８および１２３８である。各ラッチは他のものと同じ回路を有する。しかし、他の実施形態では、各パスゲートは異なった回路または若干異なった回路を有することができる。未分割のアレイまたは単一バンクを有するアレイに対して、ただ一つのパスゲートだけが設けられてもよい。一般に、各バンクに対して一つのパスゲートが設けられる。ラッチからのＥＲおよびＥＲｂは、４つのバスゲートの各々に対するＥＲおよびＥＲｂの入力部（ラベルが付されている）に接続される。パスゲートの出力部は、Ｐ２＜０＞，Ｐ２＜１＞，Ｐ２＜２＞およびＰ２＜３＞であり、それらは適切に各バンク（すなわち、ＣＧ０，ＣＧ１，ＣＧ２，ＣＧ３）のコントロールゲートラインに接続される。パスゲートは所望の動作を得るためにアレイへのバイアス電圧を通すか、または通さない。バイアス電圧は、Ｐ２ＰＯＳ＜３：０＞およびＰ２ＮＥＧ＜３：０＞に依存する。バスのＰ２ＰＯＳ＜３：０＞は、４つのラッチの各々に対するそれぞれの上部供電ラインを有する。バスのＰ２ＮＥＧ＜３：０＞は、４つのラッチの各々に対するそれぞれの下部供電ラインを有する。いろいろな動作に対するバイアス電圧については、前に説明した。

図１４は、本発明のラッチの電流が制限される供電部の実施形態を示す。ＶＥＥ５＿Ｕ、ＶＥＥ５＿ＤまたはＶＥＥ５Ａは、ラッチのＶＥＥ５給電入力部に接続される。ＶＣＣ１２＿ＵまたはＶＣＣ１２＿Ｄは、ラッチのＶＣＣ１２給電入力部に接続される。異なったソースがラッチの異なったグループに対して使用されるので、多数のＶＣＣ１２とＶＥＥ５のソースが発生される。しかし、回路線図が示しているように、ＶＥＥ５＿Ｕ，ＶＥＥ５＿ＤまたはＶＥＥ５Ａは並列であり、かつＶＣＣ１２＿ＵまたはＶＣＣ１２＿Ｄは並列であるので、それらは同じように動作する。

要約すると、回路は電流が制限される給電部を提供する。電流の強さは、トランジスタのサイズを変えることにより調節され得る。例えば、ＶＥＥ５＿Ｕに接続されたトランジスタは、２０／８のＷ／Ｌを有する。このサイズを変えることにより、電流量は望み通りに調節される。同様に、ＶＣＣ１２＿ＵおよびＶＣＣ１２＿Ｄを調節することができる。

本発明のこの説明を図解と説明の目的のために提供してきた。本発明を説明した正確な形に徹底したり、または限定することを意図するものではなく、前述した説明に照らして多くの改造や変形が可能である。本発明の原理とその実際の適用を最も良く説明するために、幾つかの実施形態が選択されて説明されてきた。この説明は、他の当業者が本発明をいろいろな実施形態で最も良く利用し、かつ実施できるようにするものであり、いろいろな改造によって特定の用途に適合化される。本発明の技術的範囲は、特許請求の範囲によって定義される。

本発明の色々な態様が組み込まれている電子システムを全体的に示す。 ＮＯＲフラッシュセルの一つの実装例を示す。 ＮＯＲフラッシュセルの別の実装例を示す。 ＮＡＮＤフラッシュセルのストリングの線図を示す。 ＮＡＮＤメモリセルのアレイを示す。 フローティングゲートのメモリセルを示す。 二重フローティングゲートのソース側注入（ＤＦＧＳＳＩ）構成のフラッシュメモリセルのアレイを示す。 電流が制限されるラッチの回路線図を示す。 メモリセルのアレイと並列に接続され、かつインタフェースを取っている電流が制限されるラッチの列を示す。 電流が制限されるラッチの並列構成の代替の実施形態を示す。 ディープｎウェルデバイスのＮＭＯＳデバイスの例の横断面を示す。 三重ｎウェルＰＭＯＳデバイスの例の横断面を示す。 区分されたアレイとラッチを示す。 パスゲート回路を示す。 電流が制限される給電部の実施形態を示す。

Claims (20)

1. 集積回路であって、
   行列で配列された不揮発性メモリセルのアレイと、
   前記メモリセルのアレイに結合された複数のラッチ回路であって、前記複数のラッチ回路は上部給電ラインと下部給電ラインとの間に並列に結合され、各ラッチ回路は前記上部給電ラインに結合された上部昇圧回路ブロックと前記下部給電ラインに結合された下部降圧回路ブロックとを有し、第１のモードで前記上部給電ラインは正電圧となり、第２のモードで前記上部給電ラインは０ボルト以下の第１の負電圧となり、前記下部給電ラインは第１の負電圧よりも低い第２の負電圧となる複数のラッチ回路と、
   前記上部給電ラインに接続される上部電流制限器回路と、
   前記上部電流制限器回路に接続される第１の電流源であって、前記上部電流制限器回路は前記第１の電流源と前記上部給電ラインとの間で接続されて、前記第１の電流源から前記上部給電ラインへの第１の電流を制限する第１の電流源と、
   前記下部給電ラインに接続される下部電流制限器回路と、
   前記下部電流制限器回路に接続される第２の電流源であって、前記下部電流制限器回路は前記第２の電流源と前記下部給電ラインとの間で接続されて、前記第２の電流源から前記下部給電ラインへの第２の電流を制限する第２の電流源と、
   を有する集積回路。
2. 請求項１記載の集積回路において、
   前記上部昇圧回路ブロックは、
   前記上部給電ラインに結合されたソース、第１のノードに結合されたゲートおよび第２のノードに結合されたドレインを有する第１のｐチャネルトランジスタと、
   前記上部給電ラインに結合されたソース、第２のノードに結合されたゲートおよび第１のノードに結合されたドレインを有する第２のｐチャネルトランジスタと、
   を有する集積回路。
3. 請求項１記載の集積回路において、
   前記下部降圧回路ブロックは、
   前記下部給電ラインに結合されたソース、第１のノードに結合されたゲートおよび第２のノードに結合されたドレインを有する第１のｎチャネルトランジスタと、
   前記下部給電ラインに結合されたソース、第２のノードに結合されたゲートおよび第１のノードに結合されたドレインを有する第２のｎチャネルトランジスタと、
   を有する集積回路。
4. 請求項１記載の集積回路において、
   前記メモリセルは、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、フローティングゲート、ＨＥまたはＤＦＧＳＳＩセルを有する集積回路。
5. 請求項１記載の集積回路において、
   前記ラッチは、
   バイアス電圧ラインに結合されたゲートを有し、第１と第２のノード間に結合された第１のｎチャネルトランジスタと、
   バイアス電圧ラインに結合されたゲートを有し、第３と第４のノード間に結合された第２のｎチャネルトランジスタと、
   を有する集積回路。
6. 請求項５記載の集積回路において、
   前記第１および第２のｎチャネルトランジスタは、ｎウェルタブ内に入っているｐ−形拡散タブに各々が形成されるディープｎウェルデバイスである集積回路。
7. 請求項５記載の集積回路において、
   前記ラッチは、
   第２のノードと第５のノードとの間に結合された第１のｐチャネルトランジスタと、
   第４のノードと第６のノードとの間に結合された第２のｐチャネルトランジスタであって、正規の動作中に第５のノードと第６のノードが、相補論理信号を提供する第２のｐチャネルトランジスタと、
   をさらに有する集積回路。
8. 請求項１記載の集積回路において、
   第１のモードにおいて、前記上部給電ラインは１０ボルト以上の正電圧源に接続され、前記下部給電ラインは接地接続される集積回路。
9. 請求項１記載の集積回路において、
   前記上部電流制限器回路は前記上部給電ラインから引き込まれた第１の電流を約１０マイクロアンペアに制限し、前記下部電流制限器回路は前記下部給電ラインから引き込まれた第２の電流を約１０マイクロアンペアに制限する集積回路。
10. 請求項２記載の集積回路において、
    前記ｐチャネルトランジスタは、３重ｎウェルデバイスである集積回路。
11. 請求項１記載の集積回路において、
    一つの動作モード中に、前記上部給電ラインと下部給電ラインにおける電圧間の電圧差は、約１０ボルト以上である集積回路。
12. 請求項１記載の集積回路において、
    前記ラッチは、メモリセルのプログラミング中の復号化に使用される集積回路。
13. 請求項１記載の集積回路において、
    前記上部給電ラインに供給される電圧は、第１のオンチップのポンプ回路によって発生され、前記下部給電ラインに供給される電圧は、第２のオンチップのポンプ回路によって発生される集積回路。
14. 請求項１記載の集積回路において、
    第２のモードにおいて、前記上部給電ラインは０ボルト以下の負電圧源に結合され、前記下部給電ラインは−５ボルト未満の負電圧源に結合される集積回路。
15. 請求項１記載の集積回路において、
    前記上部給電ラインおよび下部給電ラインに供給される電圧は、オンチップのポンプ回路を使用して発生される集積回路。
16. 請求項１記載の集積回路において、
    前記不揮発性メモリセルの各行は、メモリセルの行のピッチごとに配置されるそれぞれのラッチ回路を有する集積回路。
17. 請求項１６記載の集積回路において、
    前記不揮発性メモリセルは複数のバンクに分割され、かつ行の各ラッチ回路は各バンクに対して一つずつ対応するスイッチを複数有する集積回路。
18. 請求項１７記載の集積回路において、
    ４つのバンクが存在する集積回路。
19. 請求項１６記載の集積回路において、
    前記ラッチ回路は、オンチップ発生の電圧源を使用して電力供給される集積回路。
20. 請求項１記載の集積回路において、
    前記ラッチ回路に供給される電流は、１００マイクロアンペア以下に制限される集積回路。

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