JP2006313873A - プログラム速度の均一な不揮発性メモリ素子 - Google Patents
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Abstract
【課題】プログラム速度が均一なNAND型フラッシュメモリ素子を提供する。
【解決手段】複数のビットラインそれぞれに接続される第1選択トランジスタと、共通ソースラインに接続される第2選択トランジスタと、前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち一番目のワードラインに接続される第1グループのメモリセルと最後のワードラインに接続される第2グループのメモリセルのサイズが、前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第3グループのメモリセルのサイズより大きいことを特徴とする。
【選択図】図4
【解決手段】複数のビットラインそれぞれに接続される第1選択トランジスタと、共通ソースラインに接続される第2選択トランジスタと、前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち一番目のワードラインに接続される第1グループのメモリセルと最後のワードラインに接続される第2グループのメモリセルのサイズが、前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第3グループのメモリセルのサイズより大きいことを特徴とする。
【選択図】図4
Description
本発明は、フラッシュメモリ素子に係り、特に、プログラム速度が均一なNAND型フラッシュメモリ素子に関する。
フラッシュメモリとは、電源が遮断されたときにデータを保管することが可能な不揮発性メモリの一つであって、電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能の不要な素子をいう。ここで、プログラムとはデータをメモリセルに書き込む動作をいい、消去とはデータをメモリから削除する動作をいう。このようなフラッシュメモリ素子は、セルの構造および動作条件によってNORフラッシュとNANDフラッシュに大別される。NOR型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子VSSに連結されて任意のアドレスに対するプログラムおよび消去が可能であり、高速動作を要求する応用分野に主に使用されている。これに対し、NAND型フラッシュメモリは、複数のメモリセルトランジスタが直列に連結されて1本のストリング(string)を構成し、1本のストリングがソースとドレインに連結されている構造であって、高集積データ保管応用分野で主に使用される。
図1はNAND型フラッシュメモリ素子の単位セルストリングの構造を示すレイアウト図である。
図1を参照すると、NAND型フラッシュメモリ素子の単位セルストリングは、共通ソースライン(図示せず)に連結されるソース選択トランジスタSST、ビットライン(図示せず)に連結されるドレイン選択トランジスタDST、およびソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間に直列に接続されるメモリセルMC0〜MC31を含む。そして、ドレイン選択トランジスタDSTのゲートはドレイン選択ラインDSLに接続され、ソース選択トランジスタSSTのゲートはソース選択ラインSSLに接続され、メモリセルMC1〜MC31の各ゲートはワードラインWL0〜WL31にそれぞれ接続される。
ここで、ソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間に直列に連結されるメモリセルMCの個数は、デバイスおよび密度を考慮して16個、32個また64個にする。
図1のような単位セルストリング構造において、一番目のワードラインWL0と最後のワードラインWL31に接続されるメモリセルMC0、MC31のプログラム速度は、他のメモリセルMC1〜MC30のプログラム速度より遅くなる。その理由は、一番目のワードラインWL0がソース選択ラインSSLに隣接しており、最後のワードラインWL31がドレイン選択ラインDSLに隣接しているためである。
さらに説明すると、プログラム動作の際には、選択されていないワードラインにはプログラム禁止電圧Vpassが印加されるが、これに対し、ソース選択ラインSSLには接地電圧VSSが印加され、ドレイン選択ラインDSLには電源電圧VCCが印加される。すると、メモリセルMC0、MC31がソース選トランジスタSSTとドレイン選択トランジスタDSTの電位によって干渉を受け、メモリセルMC0、MC31のプログラム速度が他のメモリセルMC1〜MC30のプログラム速度より遅くなる。
図2は各ワードラインによるしきい値電圧を示すグラフであるが、しきい値電圧が低いというのは、プログラム速度が遅いことを意味する。
図2に示すように、ドレイン選択ラインDSLに最も隣接している最後のワードラインWL31に接続されたメモリセルMC31のしきい値電圧Vtが最も低く、ソース選択ラインSSLに最も隣接している一番目のワードラインWL0に接続されたメモリセルMC0がその次に低いことが分かる。
上述したように、特定のメモリセル(例えば、DSTとSSTに隣接しているMC0とMC31)のしきい値電圧が他のメモリセルMC1〜MC30より低ければ、NAND型フラッシュメモリ素子のプログラム速度が不均一になり、チップ内のしきい値電圧分布が広くなって、NAND型フラッシュメモリ素子の性能を低下させる。
そこで、本発明の目的は、ワードラインそれぞれに接続されるメモリセルのうち、ソース選択ラインに最も隣接しているワードラインに接続される第1グループのメモリセルと、ドレイン選択ラインに最も隣接しているワードラインに接続される第2グループのメモリセルのプログラム速度を向上させるNAND型フラッシュメモリ素子を提供することにある。
また、本発明の他の目的は、ワードラインそれぞれに接続されるメモリセルのうち、ドレイン選択ラインと最も隣接している最後のワードラインに接続されるメモリセルのプログラム速度を向上させるNAND型フラッシュメモリ素子を提供することにある。
上記目的を達成するために、本発明の第1観点に係るNAND型フラッシュメモリ素子は、複数のビットラインそれぞれに接続される第1選択トランジスタと、共通ソースラインに接続される第2選択トランジスタと、前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち一番目のワードラインに接続される第1グループのメモリセルと最後のワードラインに接続される第2グループのメモリセルのサイズが、前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第3グループのメモリセルのサイズより大きいことを特徴とする。
また、本発明の第2観点に係るNANDフラッシュメモリ素子は、複数のビットラインそれぞれに接続される第1選択トランジスタと、共通ソースラインに接続される第2選択トランジスタと、前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、前記複数のワードラインのうち最後のワードラインに接続される第1グループのメモリセルのサイズが、前記最後のワードラインを除いた残りのワードラインそれぞれに接続される第2グループのメモリセルのサイズより大きいことを特徴とする。
上述したように、本発明によれば、ソース選択ラインとドレイン選択ラインに隣接している一番目のワードラインと最後のワードラインに接続されるメモリセルのしきい値電圧を高くして全体メモリセルのプログラム動作速度を均一にし、プログラムしきい値電圧の分布を狭めることができる。
また、ソース選択ラインまたはドレイン選択ラインに隣接している最後のワードラインに接続されるメモリセルのしきい値電圧を高くしてプログラムしきい値電圧の分布を狭めることができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。図面上において、同一の参照符号は同一の部材を示す。
図3は本発明に係るNAND型フラッシュメモリ素子の全体セルストリング構造を示す図である。
図3を参照すると、NAND型フラッシュメモリ素子は、32個のメモリセルを1本のストリングにしてN個のセルストリング10−0〜10−nを含む。メモリセル(例えばMC0)は、1本のワードラインWL0によって制御され、一つのページ、すなわちメモリセルのグループを形成する。セルストリング10−0〜10−nそれぞれは、共通ソースラインCSLに接続されるソース選択トランジスタSSTと、ビットラインBL0〜BLnそれぞれに接続されるドレイン選択トランジスタDSTと、ソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間に直列に接続されるメモリセルMC0〜MCnとを含む。そして、ドレイン選択トランジスタDSTのゲートはドレイン選択ラインDSLに接続され、ソース選択トランジスタSSTのゲートはソース選択ラインSSLに接続され、メモリセルMC0〜MC31のゲートそれぞれは第1〜第31ワードラインWL0〜WL31に接続される。
ここで、ソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間には8個、16個、32個または64個などのメモリセルが直列に接続される。
図4(a)および図4(b)は、本発明の第1観点からみた好適な実施例であって、図3のNAND型フラッシュメモリ素子のセルストリング10−0〜10−nの一つの単位セルストリングのレイアウトおよび工程断面図である。
図4(a)および図4(b)に示すように、ワードラインとワードライン間の間隔はお互い同一であるが、メモリセルMC0〜MC31のサイズは全て同一ではない。ドレイン選択ラインDSLに最も隣接している最後のワードラインWL31に接続されたメモリセルMC31とソース選択ラインSSLに最も隣接しているワードラインWL0に接続されるメモリセルMC0が他のメモリセルMC1〜MC30より大きく形成されている。このように形成した理由は、一番目のワードラインWL0に接続されたメモリセルMC0と最後のワードラインWL31に接続されたメモリセルMC31のプログラム速度を向上させるためである。
このようにソース選択ラインSSLに最も隣接しているワードラインWL0に接続されるメモリセルMC0のサイズとドレイン選択ラインDSLに最も隣接しているワードラインWL31に接続されるメモリセルMC31のサイズが大きくなれば、メモリセルMC0、MC31のしきい値電圧Vtが高くなるため、メモリセルMC0、MC31のプログラム速度が他のメモリセルMC1〜MC30より相対的に遅くなることを防止することができる。
この際、最後のワードラインWL31に接続されるメモリセルMC31は、他のメモリセルMC0〜MC30より12%〜15%程度さらに大きく形成され、一番目のワードラインWL0に接続されるメモリセルMC0は、他のメモリセルMC1〜MC30より10%〜13%程度さらに大きく形成される。
上述したように、一番目のワードラインWL0と最後のワードラインWL31に接続されるメモリセルMC0、MC31のサイズが他のメモリセルMC1〜MC30のサイズより大きければ、メモリセルMC0、MC31のしきい値電圧Vtが他のメモリセルMC1〜MC30のように高くなって、全体プログラムしきい値電圧の分布が狭くなる。セルMC0、MC31のしきい値電圧Vtが高くなると、メモリセルMC0、MC31のプログラム速度が増加して、これらのセルMC0、MC31のプログラム速度が他のメモリセルMC1〜MC30のプログラム速度とほぼ同じになる。
図4(a)および図4(b)ではソース選択ラインSSLに最も隣接しているワードラインWL0が一番目に相当するワードラインであるが、もしソース選択ラインSSLに隣接しているワードラインWL0が最後に相当するワードラインであり、ドレイン選択ラインDSLに隣接しているワードラインWL31が一番目に相当するワードラインであれば、ワードラインWL0に接続されるメモリセルMC0が他のメモリセルMC1〜MC30より12%〜15%程度さらに大きく形成され、ワードラインWL31に接続されるメモリセルMC31が他のメモリセルMC1〜MC30より10%〜13%程度さらに大きく形成される。
図5(a)および図5(b)は本発明の第2観点からみた好適な実施例であって、図3のNAND型フラッシュメモリ素子のセルストリング10−0〜10−nのうち1本の単位セルストリングの別のレイアウトおよび工程断面図である。
図5(a)および図5(b)に示すように、ワードラインとワードライン間の間隔は互いに同一であるが、メモリセルMC0〜MCnのサイズは全て同一ではない。ドレイン選択ラインDSLに最も隣接しているワードラインWL31に接続されるメモリセルMC31が他のメモリセルセルMC0〜MC30より大きく形成されている。このように形成した理由は、最後のワードラインWL31に接続されたメモリセルMC31のプログラム速度を向上させるためである。
このようにドレイン選択ラインDSLに最も隣接しているワードラインWL31に接続されるメモリセルMC31のサイズが大きくなると、メモリセルMC31のしきい値電圧Vtが高くなるため、メモリセルMC31のプログラム速度が他のメモリセルMC0〜MC30より相対的に遅くなることを防止することができる。
この際、最後のワードラインWL31に接続されるメモリセルMC31は、他のメモリセルMC0〜MC30より12%〜15%程度さらに大きく形成される。
上述したように、ドレイン選択ラインDSLに最も隣接しているワードラインWL31に接続されるメモリセルMC31のサイズが他のメモリセルMC0〜MC30より大きくなると、メモリセルMC31のしきい値電圧Vtが高くなるため、全体プログラムしきい値電圧の分布が狭くなる。すなわち、メモリセルMC31のしきい値電圧が高くなると、メモリセルMC31のプログラム速度が増加し、これらのメモリセルMC31のプログラム速度が他のメモリセルMC0〜MC30のプログラム速度とほぼ同じになる。
図5(a)および図5(b)にはドレイン選択ラインDSLに最も隣接しているワードラインWL31に接続されるメモリセルMC31のサイズのみを他のメモリセルより大きく形成したが、こうしてもプログラムしきい値電圧の分布を相当減らすことができる。その理由は、図2に示すように、最後のワードラインWL31に接続されたメモリセルMC31が他のメモリセルより一層しきい値電圧が低いためである。
図5(a)および図5(b)ではドレイン選択ラインDSLに最も隣接しているワードラインWL31が最後に相当するワードラインであるが、もしドレイン選択ラインDSLに隣接しているワードラインWL31が一番目に相当するワードラインであれば、ワードラインWL0に接続されるメモリセルMC0が他のメモリセルMC1〜MC31より12%〜15%程度さらに大きく形成される。
本発明は、セルストリングでのメモリセルの個数が増加する場合にさらに効果的である。
また、本発明は、シングルレベルセル(single-level cell)のフラッシュメモリ素子についてのみ説明したが、より速いプログラム速度と狭いプログラムしきい値電圧の分布を利用するマルチレベルセル(multi-levelcell)のフラッシュメモリ素子において一層効果的である。
10−0〜10-n 単位セルストリング
MC メモリセル
WL ワードライン
BL ビットライン
DSL ドレイン選択ライン
SSL ソース選択ライン
CSL 共通ソースライン
DST ドレイン選択トランジスタ
SST ソース選択トランジスタ
MC メモリセル
WL ワードライン
BL ビットライン
DSL ドレイン選択ライン
SSL ソース選択ライン
CSL 共通ソースライン
DST ドレイン選択トランジスタ
SST ソース選択トランジスタ
Claims (10)
- NAND型フラッシュメモリ素子において、
複数のビットラインそれぞれに接続される第1選択トランジスタと、
共通ソースラインに接続される第2選択トランジスタと、
前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、
前記複数のワードラインのうち一番目のワードラインに接続される第1グループのメモリセルと最後のワードラインに接続される第2グループのメモリセルのサイズが前記一番目のワードラインと最後のワードラインを除いた残りのワードラインそれぞれに接続される第3グループのメモリセルのサイズより大きいことを特徴とする、不揮発性メモリ素子。 - 前記第1グループのメモリセルのサイズが前記第3グループのメモリセルのサイズより10%〜13%さらに大きく、前記第2グループのメモリセルのサイズが前記第3グループのメモリセルのサイズより12%〜15%さらに大きいことを特徴とする、請求項1に記載の不揮発性メモリ素子。
- 前記第1グループのメモリセルは前記第2選択トランジスタに隣接しており、前記第2グループのメモリセルは前記第1選択トランジスタに隣接していることを特徴とする、請求項1に記載の不揮発性メモリ素子。
- 前記第1グループのメモリセルは前記第1選択トランジスタに隣接しており、前記第2グループのメモリセルは前記第2選択トランジスタに隣接していることを特徴とする、請求項1に記載の不揮発性メモリ素子。
- 前記複数のメモリセルは、マルチレベルセルであることを特徴とする、請求項1に記載の不揮発性メモリ素子。
- NANDフラッシュメモリ素子において、
複数のビットラインそれぞれに接続される第1選択トランジスタと、
共通ソースラインに接続される第2選択トランジスタと、
前記第1選択トランジスタそれぞれと前記第2選択トランジスタそれぞれとの間に直列に接続され、複数のワードラインそれぞれに接続される複数のメモリセルとを含み、
前記複数のワードラインのうち最後のワードラインに接続される第1グループのメモリセルのサイズが前記最後のワードラインを除いた残りのワードラインそれぞれに接続される第2グループのメモリセルのサイズより大きいことを特徴とする、不揮発性メモリ素子。 - 前記第1グループのメモリセルのサイズは、前記第2グループのメモリセルのサイズより12%〜15%さらに大きいことを特徴とする、請求項6に記載の不揮発性メモリ素子。
- 前記第1グループのメモリセルは、前記第1選択トランジスタに最も隣接していることを特徴とする、請求項6に記載の不揮発性メモリ素子。
- 前記第1グループのメモリセルは、前記第2選択トランジスタに最も隣接していることを特徴とする、請求項6に記載の不揮発性メモリ素子。
- 前記複数のメモリセルは、マルチレベルセルであることを特徴とする、請求項6に記載の不揮発性メモリ素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050037096A KR100602320B1 (ko) | 2005-05-03 | 2005-05-03 | 프로그램 속도가 균일한 비휘발성 메모리 소자 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006313873A true JP2006313873A (ja) | 2006-11-16 |
Family
ID=37184252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005353310A Pending JP2006313873A (ja) | 2005-05-03 | 2005-12-07 | プログラム速度の均一な不揮発性メモリ素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7359239B2 (ja) |
JP (1) | JP2006313873A (ja) |
KR (1) | KR100602320B1 (ja) |
CN (1) | CN1858857B (ja) |
TW (1) | TWI295061B (ja) |
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- 2005-05-03 KR KR1020050037096A patent/KR100602320B1/ko active IP Right Grant
- 2005-11-28 US US11/288,686 patent/US7359239B2/en active Active
- 2005-11-29 TW TW094141953A patent/TWI295061B/zh not_active IP Right Cessation
- 2005-12-07 JP JP2005353310A patent/JP2006313873A/ja active Pending
-
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- 2006-02-15 CN CN2006100092456A patent/CN1858857B/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08204036A (ja) * | 1995-01-20 | 1996-08-09 | Nec Corp | 半導体不揮発性記憶装置 |
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Also Published As
Publication number | Publication date |
---|---|
KR100602320B1 (ko) | 2006-07-18 |
CN1858857A (zh) | 2006-11-08 |
CN1858857B (zh) | 2010-04-14 |
US7359239B2 (en) | 2008-04-15 |
TWI295061B (en) | 2008-03-21 |
US20060250846A1 (en) | 2006-11-09 |
TW200639867A (en) | 2006-11-16 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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