CN1858857B - 具有一致编程速度的非易失性存储设备 - Google Patents

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Abstract

本发明提供一种具有一单元串结构的闪存设备。根据本发明，将连接至一第一字线的第一组存储器单元及连接至一最后字线的第二组存储器单元的大小形成为大于分别连接至除该第一及该最后字线之外的剩余字线的第三组存储器单元的大小。因此，可改善该第一及该第二组存储器单元的编程速度。

Description

具有一致编程速度的非易失性存储设备
技术领域
本发明涉及闪存设备，并且更具体地，涉及具有一致编程速度的与非(NAND)型闪存设备。
背景技术
闪存是一种非易失性存储器，其可在断电时维护数据且可被电编程及擦除。其并不需要以预定循环重写数据的刷新功能。在此情况下，术语″编程″指将数据写入存储器单元中的操作，而术语″擦除″指将数据从存储器中擦除的操作。此闪存设备可根据单元的结构及操作条件而被主要分为或非(NOR)型及与非(NAND)型。在NOR型闪存中，每一存储器单元晶体管的源极连接至一接地端(VSS)，且在一预定地址可执行编程及擦除。NOR型闪存经常用于需要高速操作的领域。另一方面，在NAND型闪存中，将多个存储器单元晶体管串联连接以形成一串，且将一串连接至源极及漏极。NAND型闪存通常用于诸如高集成数据保存能力(high-integration data retention)的领域。
图1为示出一公共NAND型闪存设备的单位单元串的结构的布置图。
参看图1，该NAND型闪存设备的一单位单元串包括一连接至一公共源极线(未示出)的源极选择晶体管SST、一连接至一位线(未示出)的漏极选择晶体管DST及串联连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MCO至MC31。此外，漏极选择晶体管DST的栅极连接至一漏极选择线DSL，源极选择晶体管SST的栅极连接至一源极选择线SSL，且存储器单元MCC1至MC31的栅极是分别连接至字线WL0至WL31。在此情况下，考虑到装置及密度，串联连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MC的数目为16、32或64。
在如图1中所示的该单位单元串结构中，连接至第一及最后字线WL0及WL31的存储器单元MC0及MC30的编程速度慢于剩余存储器单元MC1至MC30的编程速度。此是因为第一字线WL0与源极选择线SSL相邻且最后字线WL31与漏极选择线DSL相邻。
更确切地，在一编程操作中，将一编程禁止电压(Vpass)施加至未被选择的字线，而将接地电压(VSS)施加至源极选择线SSL且将电源电压(VCC)施加至漏极选择线DSL。若如此，则存储器单元MC0及MC31受到由源极选择晶体管SST及漏极选择晶体管DST的电压产生的干扰，从而使得存储器单元MC0及MC31的编程速度变得慢于剩余存储器单元MC1至MC30的编程速度。
图2为一示出依赖于图1中每一字线的临界电压的图。一低临界电压对应于一慢编程速度。
从图2可看出，连接至最接近漏极选择线DSL的最后字线WL31的存储器单元MC31的临界电压(Vt)最低，且连接至最接近源极选择线SSL的第一字线WL0的存储器单元MC0的临界电压(Vt)次低。
如上所述，若特定存储器单元(例如，邻近于DST及SST的MC0及MC31)的临界电压低于剩余存储器单元MC1至MC30的临界电压，则NAND型闪存设备的编程速度变得不均匀且就一芯片而言临界电压的分布变宽。此导致NAND型闪存设备性能降级。
发明内容
本发明的一优点在于一NAND型闪存设备，其中可以改善第一组存储器单元和第二组存储器单元的编程速度，所述第一组存储器单元连接至最接近于分别连接至字线的存储器单元的源极选择线的字线，而所述第二组存储器单元连接至最接近于分别连接至字线的存储器单元的漏极选择线的字线。
本发明的另一优点在于一NAND型闪存设备，其中可以改善连接至最接近于分别连接至字线的存储器单元的漏极选择线的最后字线的存储器单元的编程速度。
根据本发明的一个实施例，提供一种非易失性存储设备，其包括其每一个都连接至多条位线的第一选择晶体管、连接至一公共源极线的第二选择晶体管及多个分别串联连接于第一选择晶体管与第二选择晶体管之间并分别连接至多条字线的存储器单元。在此情况下，连接至所述多条字线的第一字线的第一组存储器单元及连接至所述多条字线的最后字线的第二组存储器单元的大小大于分别连接至除第一及最后字线之外的剩余字线的第三组存储器单元的大小。
根据本发明的另一实施例，提供一种NAND型闪存设备，其包括其每一个都连接至多条位线的第一选择晶体管、连接至一公共源极线的第二选择晶体管及多个分别串联连接于第一选择晶体管与第二选择晶体管之间并分别连接至多条字线的存储器单元。在此情况下，连接至所述多条字线的最后字线的第一组存储器单元的大小大于分别连接至除最后字线之外的剩余字线的第二组存储器单元的大小。
一种非易失性存储设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及多个串联并以一阵列形式(in an array)耦接于第一选择晶体管与第二选择晶体管之间的存储器单元，每一存储器单元耦接至一字线，所述存储器单元定义一提供于该阵列的一端且具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的相对端且具有一第二存储器单元大小的最后存储器单元及提供于第一与最后存储器单元之间的剩余存储器单元，每一剩余存储器单元具有一第三存储器单元大小；其中第一及第二存储器单元大小都大于第三存储器单元大小。
第一存储器单元的大小比第三存储器单元的大小大至少10％，且第二存储器单元的大小比第三存储器单元的大小大至少12％，从而增加了与第一及最后存储器单元相关联的临界电压以改善存储器单元的编程操作速度的一致性并降低编程临界分布。
一NAND型闪存设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及以一阵列形式串联耦接于第一选择晶体管与第二选择晶体管之间的多个存储器单元，每一存储器单元耦接至一字线，其中第一组存储器单元与第二组存储器单元具有不同的单元大小。
一非易失性存储设备包括一耦接至一位线的第一选择晶体管、一耦接至一公共源极线的第二选择晶体管及串联并以一阵列形式耦接于第一选择晶体管与第二选择晶体管之间的多个存储器单元，每一存储器单元耦接至一字线，所述存储器单元定义一提供于该阵列的一端并具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的相对端并具有一第二存储器单元大小的第二存储器单元及提供于第一与第二存储器单元之间的剩余存储器单元，每一剩余存储器单元具有一第三存储器单元大小，其中第一及第二存储器单元大小都大于第三存储器单元大小。
附图说明
图1为一示出一公共NAND型闪存设备的一单位单元串的结构的布置图；
图2为一示出依赖于图1中每一字线的临界电压的图；
图3为一根据本发明的NAND型闪存设备的电路图；
图4及5为示出图3中所示的单位单元串的结构的布置图；及
图6及7为图3中所示的单位单元串的处理剖视图。
具体实施方式
将参照附图来描述根据本发明的实施例。由于为了本领域普通技术人员能够理解本发明的目的而提供这些实施例，所以可以各种方式修改这些实施例，使得本发明的范围不受以下所述的实施例限制。
图3为根据本发明的NAND型闪存设备的总单元串结构。
参看图3，NAND型闪存设备包括N个单元串10-0至10-n，其中32个存储器单元形成一串。
一存储器单元(例如，MC0)由一字线WL0来控制并形成一页，即，一组存储器单元。每一单元串10-0至10-n包括一连接至一公共源极线CSL的源极选择晶体管SST、分别连接至位线BL0至BLn的漏极选择晶体管DST及连接于源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元MC0至MCn。此外，每一漏极选择晶体管DST的栅极连接至漏极选择线DSL，源极选择晶体管SST的栅极连接至源极选择线SSL，且存储器单元MC0至MC31的栅极连接至第一至第三十二字线WL0至WL31。
在此情况下，诸如数目为8、16、32或64的存储器单元是串联连接于源极选择晶体管SST与漏极选择晶体管DST之间。
图4及5为根据本发明的一实施例的、图3中所示的NAND型闪存设备的单元串10-0至10-n的一个单元串的布置图及其一处理剖视图。
如图4及5中所示，虽然字线之间的距离相同，但存储器单元MC0至MC31的大小并不相同。连接至最接近于漏极选择线DSL的最后字线WL31的存储器单元MC31及连接至最接近于源极选择线SSL的字线WL0的存储器单元MC0大于剩余存储器单元MC1至MC30。原因是为了改善连接至第一字线WL0的存储器单元MC0及连接至最后字线WL31的存储器单元MC31的编程速度。
若连接至最接近于漏极选择线DSL的最后字线WL31的存储器单元MC31及连接至最接近于源极选择线SSL的字线WL0的存储器单元MC0的大小大，则存储器单元MC0及MC31的临界电压(Vt)变高。因此有可能防止存储器单元MC0及MC31的编程速度相对地变得慢于剩余存储器单元MC1至MC30的编程速度。
根据本发明的一个实施例，连接至最后字线WL31的存储器单元MC31的大小比剩余存储器单元MC1至MC30的大小大至少约12％至15％。连接至第一字线WL0的存储器单元MC0的大小比剩余存储器单元MC1至MC30的大小大至少约10％至13％。在一个实施例中，存储器单元MC31的大小比存储器单元MC1至MC30的大小大至少20％或25％，且存储器单元MC0的大小比存储器单元MC1至MC30的大小大至少15％或20％。
如上所述，若连接至第一及最后字线WL0及WL31的存储器单元MC0及MC31的大小大于剩余存储器单元MC1至MC30的大小，则存储器单元MC0及MC31的临界电压(Vt)变得与剩余存储器单元MC1至MC30同样高。整个编程临界电压的分布变窄。若单元MC0及MC31的临界电压(Vt)增加，则存储器单元MC0及MC31的编程速度增加。因此，这些单元MC0及MC31的编程速度变得与剩余存储器单元MC1至MC30的编程速度相似。
在图4及5中，最接近于源极选择线SSL的字线WL0是第一字线。若邻近于源极选择线SSL的字线WL0为最后字线且邻近于漏极选择线DSL的字线WL31为第一字线，则连接至字线WL0的存储器单元MC0的大小比剩余存储器单元MC1至MC30的大小大至少约12％至15％，且连接至字线WL31的存储器单元MC31的大小比剩余存储器单元MC1至MC30的大小大至少约10％至13％。在一个实施例中，存储器单元MC31的大小比存储器单元MC1至MC30的大小大至少20％或25％，且存储器单元MC0的大小比存储器单元MC1至MC30的大小大至少15％或20％。
图6及7为根据本发明的另一实施例的、图3中所示的NAND型闪存设备的单元串10-0至10-n的一个单元串的布置图及其一处理剖视图。
如图6及7中所示，虽然字线之间的距离相同，但存储器单元MC0至MCn的大小并不相同。连接至最接近于漏极选择线DSL的字线WL31的存储器单元MC31的大小大于剩余存储器单元MC0至MC30的大小。原因是为了改善连接至最后字线WL31的存储器单元MC31的编程速度。
若连接至最接近于漏极选择线DSL的字线WL31的存储器单元MC31的大小大，则存储器单元MC31的临界电压(Vt)增加。因此有可能防止存储器单元MC31的编程速度变得相对慢于剩余存储器单元MC0至MC30的编程速度。
根据本发明的另一实施例，连接至最后字线WL31的存储器单元MC31的大小比剩余存储器单元MC0至MC30的大小大约12％至15％。
如上所述，若连接至最接近于漏极选择线DSL的字线WL31的存储器单元MC31的大小大于剩余存储器单元MC0至MC30的大小，则存储器单元MC31的临界电压(Vt)增加且整个编程临界电压的分布变窄。即，若存储器单元MC31的临界电压增加，则存储器单元MC31的编程速度变快。因此，存储器单元MC31的编程速度变得与剩余存储器单元MC0至MC30的编程速度相似。
在图6及7中，仅将连接至最接近于漏极选择线DSL的字线WL31的存储器单元MC31的大小形成得大于剩余存储器单元的大小。即使在此情况下，编程临界电压的分布可被显著降低。此是因为，如图2中所示，连接至最后字线WL31的存储器单元MC31具有一远低于剩余存储器单元的临界电压的临界电压。
在图6及7中，最接近于漏极选择线DSL的字线WL31是最后字线。若邻近于漏极选择线DSL的字线WL31为第一字线，则连接至字线WL0的存储器单元MC0的大小比剩余存储器单元MC1至MC31的大小大约12％至15％。
本发明在一单元串中的存储器单元的数目增加的情况中更有效。
此外，以上已描述单一电平单元的闪存设备。然而，应了解，本发明在使用一较快编程速度及较窄编程临界电压分布的、多电平单元的闪存设备中更有效。
如上所述，根据本发明，增加了连接至邻近于一源极选择线及一漏极选择线的第一及最后字线的存储器单元的临界电压。因此，整个存储器单元的编程操作速度可变得一致且编程临界电压分布可变窄。
此外，增加了连接至邻近于一源极选择线或一漏极选择线的最后字线的存储器单元的临界电压。因此，编程临界电压分布可变窄。

Claims (12)

1.一种非易失性存储设备，其包含：
一耦接至一位线的第一选择晶体管；
一耦接至一公共源极线的第二选择晶体管；以及
多个存储器单元，其串联并以阵列形式耦接于该第一选择晶体管与该第二选择晶体管之间，每一存储器单元耦接至一字线，所述多个存储器单元定义一提供于该阵列的一端上并具有一第一存储器单元大小的第一存储器单元、一提供于该阵列的一相对端并具有一第二存储器单元大小的最后存储器单元、以及提供于该第一与该最后存储器单元之间的剩余存储器单元，每一所述剩余存储器单元具有一第三存储器单元大小，
其中该第一及该第二存储器单元大小皆大于该第三存储器单元大小。
2.如权利要求1所述的非易失性存储设备，其中该第一存储器单元大小比该第三存储器大小大至少10％，且该第二存储器大小比该第三存储器大小大至少12％。
3.如权利要求1所述的非易失性存储设备，其中该第一存储器单元邻近于该第二选择晶体管，且该第二存储器单元邻近于该第一选择晶体管。
4.如权利要求1所述的非易失性存储设备，其中该第一存储器单元邻近于该第一选择晶体管，且该第二存储器单元邻近于该第二选择晶体管。
5.如权利要求1所述的非易失性存储设备，其中该多个存储器单元为一多电平单元。
6.如权利要求1所述的非易失性存储设备，其中该第一存储器单元大小比该第三存储器单元大小大至少10％，且该第二存储器单元大小比该第三存储器单元大小大至少12％，从而增加与第一及最后存储器单元相关联的临界电压，以改善所述存储器单元的一编程操作速度的一致性并减少一程序临界分布。
7.一种与非NAND型闪存设备，其包含：
一耦接至一位线的第一选择晶体管；
一耦接至一公共源极线的第二选择晶体管；以及
多个存储器单元，其串联并以阵列形式耦接于该第一选择晶体管与该第二选择晶体管之间，每一存储器单元耦接至一字线，所述多个存储器单元定义一邻近第一选择晶体管的第一组存储器单元、以及一邻近第二选择晶体管的第二组存储器单元；
其中第一组存储器单元与第二组存储器单元具有一不同的单元大小。
8.如权利要求7所述的非易失性存储设备，其中该第一组存储器单元的大小比该第二组存储器单元的大小大至少12％。
9.如权利要求7所述的非易失性存储设备，其中该第一组存储器单元仅包含单个存储器单元且最接近于该第一选择晶体管。
10.如权利要求7所述的非易失性存储设备，其中该第一组存储器单元最接近于该第二选择晶体管。
11.如权利要求7所述的非易失性存储设备，其中该多个存储器单元为一多电平单元。
12.一种非易失性存储设备，其包含：
一耦接至一位线的第一选择晶体管；
一耦接至一公共源极线的第二选择晶体管；及
多个存储器单元，其串联并以阵列形式耦接于该第一选择晶体管与该第二选择晶体管之间，每一存储器单元耦接至一字线，所述多个存储器单元定义一最接近于该第一选择晶体管并具有一第一存储器单元大小的第一存储器单元、一最接近于该第二选择晶体管并具有一第二存储器单元大小的第二存储器单元、以及提供于该第一及该第二存储器单元之间的剩余存储器单元，每一所述剩余存储器单元具有一第三存储器单元大小，
其中该第一及该第二存储器单元大小都大于该第三存储器单元大小以增加与该第一及该第二存储器单元相关联的临界电压。
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