CN113096715A - 3d存储器及其控制方法 - Google Patents

Abstract

公开了一种3D存储器及其控制方法。该控制方法包括：在第一选择晶体管和第二选择晶体管导通的情形下，对多个存储晶体管进行编程操作；以及在第一选择晶体管和第二选择晶体管导通的情形下，对多个存储晶体管进行读取操作，其中，在多个存储晶体管的编程操作结束至第一次读取操作的空闲阶段，将沟道柱偏置于负电势以抑制多个存储晶体管对应多晶硅沟道陷阱内已捕获电子的逸出。本发明提供的3D存储器及其控制方法在空闲阶段对沟道柱进行偏置以减少第一次读取的暂态读取错误，因而无需舍弃第一次读取的结果。该控制方法可以提高3D存储器的读取速度以及在空闲状态和读取操作中降低功耗。

Description

3D存储器及其控制方法

技术领域

本发明涉及存储技术领域，具体地，涉及3D存储器及其控制方法。

背景技术

3D存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。3D存储器主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器相比，NAND存储器中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器获得了广泛的应用。

在一种示例的NAND结构的3D存储器中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储晶体管，因此，多个存储单元串共同形成按照三维阵列排布的多个存储晶体管。每个存储单元串包括共用沟道柱的多个存储晶体管。每个存储晶体管包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用编程方法在选定存储晶体管中写入数据，例如，在电荷存储层中注入电荷以获得逻辑0，或者从电荷存储层中清除电荷以获得逻辑1。在编程操作中，不仅在选定存储晶体管的栅极导体上施加编程电压以实现数据写入，而且在未选定存储晶体管的栅极导体上施加通过电压以抑制编程。

在3D存储器的编程操作结束至第一次读取操作的空闲阶段，存储晶体管的栅极导体处于浮置状态。电荷存储层存在一定数量的晶界陷阱(grain boundary trap，缩写为GBT)。由于晶界陷阱的电荷俘获作用，在第一次读取操作中将会出现大量的暂态读取错误，因而产生第一次读取问题(first read issue)。即，第一次读取的失败比特数(fail bitcounts，缩写为FBC)过高，随后读取操作的失败比特数FBC才恢复为正常值。在现有的3D存储器及其控制方法中，由于第一次读取问题的存在需要舍弃第一次读取的结果。第一次读取也称为虚拟读取操作。

期待进一步改进3D存储器及其控制方法以提高第一次读取的可靠性以使第一次读取的结果可用，从而提高读取速度以及降低功耗。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器及其控制方法，其中，在空闲阶段将沟道柱偏置于负电势以减少第一次读取的暂态读取错误，因而可以在读取操作中使用第一次读取的结果。

根据本发明的一方面，提供一种3D存储器的控制方法，所述3D存储器包括多个存储单元串，每个所述存储单元串包括共用沟道柱的多个晶体管，所述多个晶体管包括第一选择晶体管、第二选择晶体管、以及位于所述第一选择晶体管和所述第二选择晶体管之间的多个存储晶体管，所述控制方法包括：

在所述第一选择晶体管和所述第二选择晶体管导通的情形下，对所述多个存储晶体管进行编程操作；以及

在所述第一选择晶体管和所述第二选择晶体管导通的情形下，对所述多个存储晶体管进行读取操作，

其中，在所述多个存储晶体管的编程操作结束至第一次读取操作的空闲阶段，将所述沟道柱偏置于负电势。

可选地，在所述空闲阶段，所述第一选择晶体管和所述第二选择晶体管关断，使得所述沟道柱浮置。

可选地，所述多个晶体管还包括位于所述第一选择晶体管和所述多个存储晶体管之间的至少一个第一虚拟晶体管，以及位于所述第二选择晶体管和所述多个存储晶体管之间的至少一个第二虚拟晶体管，

其中，所述至少一个第一虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第一虚拟晶体管，所述至少一个第二虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第二虚拟晶体管，

在所述空闲阶段，所述至少一个第一虚拟晶体管和所述至少一个第二虚拟晶体管中至少所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管关断。

可选地，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压大于等于所述多个存储晶体管的阈值电压。

可选地，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压彼此相等。

可选地，在对所述多个存储晶体管进行编程操作的步骤之前，还包括：

对所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管进行多次编程操作以调节其阈值电压。

可选地，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极电压小于其阈值电压。

可选地，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极接0V电压。

可选地，在所述空闲阶段，所述多个存储晶体管的栅极接0V电压。

可选地，所述多个存储晶体管、所述至少一个第一虚拟晶体管和所述至少一个第二虚拟晶体管的结构相同。

可选地，在编程操作中，所述多个存储晶体管的选中晶体管的栅极电压为编程电压，所述多个存储晶体管的未选中晶体管、所述至少一个第一虚拟晶体管、以及所述至少一个第二虚拟晶体管的栅极电压为通过电压。

可选地，在读取操作中，所述多个存储晶体管的选中晶体管的栅极电压为读取电压，所述多个存储晶体管的未选中晶体管、所述至少一个第一虚拟晶体管、以及所述至少一个第二虚拟晶体管的栅极电压为通过电压。

可选地，在所述空闲阶段，所述第一选择晶体管和所述第二选择晶体管关断，并且所述多个存储晶体管导通或关断。

根据本发明的另一方面，提供一种3D存储器，包括：

多个存储单元串，所述多个存储单元串分别包括共用沟道柱的多个晶体管，所述多个晶体管包括多个存储晶体管、第一选择晶体管、第二选择晶体管、至少一个第一虚拟晶体管、以及至少一个第二虚拟晶体管，所述至少一个第一虚拟晶体管位于所述第一选择晶体管和所述多个存储晶体管之间，所述至少一个第二虚拟晶体管位于所述第二选择晶体管和所述多个存储晶体管之间，

其中，所述至少一个第一虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第一虚拟晶体管，所述至少一个第二虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第二虚拟晶体管，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压大于所述多个存储晶体管的阈值电压。

可选地，在所述多个存储晶体管的编程操作结束至第一次读取操作的空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管关断。

可选地，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极接0V电压。

可选地，在所述空闲阶段，所述多个存储晶体管的栅极接0V电压。

根据本发明实施例的3D存储器及其控制方法，在编程操作结束至第一次读取操作的空闲阶段，将所述沟道柱偏置于负电势可以抑制所述多个存储晶体管对应多晶硅沟道陷阱内已捕获电子的逸出。第一次读取操作的失败比特数(fail bit counts，缩写为FBC)显著减小。该控制方法可以提高第一次读取的可靠性以使第一次读取的结果可用，从而提高读取速度以及在空闲状态和读取操作中降低功耗。

在优选的实施例中，在对所述多个存储晶体管进行编程操作的步骤之前，还包括：对所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管进行多次编程操作以调节其阈值电压，使其阈值电压大于或等于所述多个存储晶体管的阈值电压。在所述多个存储晶体管的任意一个进行正常的编程或读取操作之后，在栅极电压恢复至0V的阶段，位于所述多个存储晶体管的两端的所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管会先于所述多个存储晶体管关断，使得所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管之间的沟道处于浮置状态，并且随着栅极电压的下降而下降到一个负电势。该负电势与所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压相等。该控制方法利用浮置沟道柱的下耦合现象(down-coupling phenomenon，缩写为DCP)将沟道偏置于负电势，可以有效抑制所述多个存储晶体管对应多晶硅沟道陷阱内已捕获电子的逸出。进一步地，该控制方法在空闲状态无需开启选择晶体管提供偏置电压，不仅可以避免不同存储单元串的编程干扰和读取干扰，而且还可以减少存储单元串在空闲阶段的耗电以及简化控制电路从而降低系统成本。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器的存储单元串的电路图和结构示意图。

图2示出3D存储器的透视图。

图3示出一种3D存储器的控制方法的时序图。

图4和图5分别示出图3所示的3D存储器控制方法的失败比特数与读取次数的关系及第一次读取问题的原理示意图。

图6示出根据一种3D存储器中存储单元串的结构示意图。

图7示出一种3D存储器控制方法在空闲阶段的栅极电压与沟道电势的关系示意图。

图8示出根据本发明实施例的3D存储器中存储单元串的结构示意图。

图9示出根据本发明实施例的3D存储器控制方法在空闲阶段的栅极电压与沟道电势的关系示意图。

图10示出根据本发明实施例的3D存储器控制方法的失败比特数与读取次数的关系。

图11示出根据本发明实施例的3D存储器控制方法的失败比特数与虚拟存储晶体管的数量的关系。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道区111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道区111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道区111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道区111用于提供控选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

图2示出3D存储器的透视图。为了清楚起见，在图2中未示出3D存储器中的各个绝缘层。

在该实施例中示出的3D存储器200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3示出一种3D存储器的控制方法的时序图。

在预充电阶段，存储晶体管的栅极导体经由各自的字线接收0V电压。第一选择晶体管Q1和第二选择晶体管Q2导通，在位线BL上施加预充电电压。预充电电压经由施加到存储单元串110的沟道柱，使得沟道柱中的沟道区达到预充电电压。由于沟道区的预充电，存储单元串110中的各个存储晶体管的栅极电压均小于隧穿电压，因而可以抑制编程。

在编程操作中，第一选择晶体管Q1和第二选择晶体管Q2导通，位线BL和源极线SL在存储单元串110的两端施加0V电压。选定存储晶体管Ms的栅极导体经由相应的字线WLs接收编程电压Vpgm，未选定存储晶体管Ms的栅极导体经由相应的字线WLp以接收通过电压Vpass。如果选择合适的编程电压Vpgm和通过电压Vpass，则选定存储晶体管Ms的栅极电压超过隧穿电压，因此可以进行编程。由于未选定存储晶体管Ms的栅极电压小于隧穿电压，因此可以抑制未选择存储晶体管的编程。

在编程操作后，经过一段时间的空闲阶段，对存储单元串110进行读取操作。

在读取操作中，第一选择晶体管Q1和第二选择晶体管Q2导通，位线BL和源极线SL在存储单元串110的两端产生电压差。例如，位线BL和源极线SL分别为正电压和0V电压。选定存储晶体管Ms的栅极导体经由相应的字线WLs接收读取电压Vread，未选定存储晶体管Ms的栅极导体经由相应的字线WLp以接收通过电压Vpass。存储晶体管Ms的阈值电压随着电荷存储层中的电荷多少而变化。如果选择合适的读取电压Vread和通过电压Vpass，则选定存储晶体管Ms的栅极电压位于注入电荷的存储晶体管Ms的阈值电压和未注入电荷的存储晶体管Ms的阈值电压之间，未选定存储晶体管Ms的栅极电压大于注入电荷的存储晶体管Ms的阈值电压和未注入电荷的存储晶体管Ms的阈值电压二者，因此检测位线电压即可以读取选定存储晶体管的逻辑值。由于未选定存储晶体管Ms的导通状态与电荷存储层中的电荷状态无关，因此可以抑制未选择存储晶体管的读取。

图4和图5分别示出根据图3所示的3D存储器控制方法的失败比特数与读取次数的关系及第一次读取问题的原理示意图。

3D存储器的存储单元串在编程操作结束后处于空闲阶段达24小时，然后进行多次读取操作。在存储单元串中，字线n至n+9表示沿着沟道柱堆叠的共计10个存储晶体管。如图4所示，对于每个存储晶体管，第一次读取操作的整体失败比特数FBC高于后续读取操作的失败比特数FBC，因而产生第一次读取结果不可靠的第一次读取问题。所读取的第一层存储晶体管第一次读取问题尤其严重。

在3D存储器的存储单元串中，在25℃和85℃下，存储晶体管的电荷存储层(例如，多晶硅浮栅)的晶界陷阱(grain boundary trap，GBT)填充状态随着编程操作和读取操作而变化。如图5所示，在编程操作(T1时间段)中，编程电压Vpgm使得晶界陷阱大量俘获电子。在编程操作后的空闲阶段，存储晶体管的栅极浮置，栅极电压最终减小至0V，准费米能级(EFn)下移，电荷存储层的晶界陷阱释放电子成为空陷阱，使得存储晶体管的阈值电压出现暂态向左偏移。在编程操作后的第一次读取操作(T2时间段)中，读取电压Vread依照理想情况下的存储晶体管设定进行读取操作，然而，存储晶体管的阈值电压已经发生偏移。因此，第一次读取操作中的读取电压Vread相对于存储晶体管的阈值电压为错误的读取电压，第一次读取操作的整体失败比特数FBC过高而不能提供可靠的数值。在第一次读取操作之后，读取电压Vread使得晶界陷阱重新俘获电子，晶界陷阱的填充状态接近编程操作结束时的状态，第二次读取时的失败比特数FBC恢复到正常水平。

图6示出一种3D存储器中存储单元串的结构示意图。

参见图2和3，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。栅叠层结构包括多个栅极导体。在沟道柱的中间部分，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的隧穿介质层、电荷存储层和阻挡介质层，从而形成多个存储晶体管Ms。在沟道柱的两端，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的阻挡介质层，从而分别形成第一选择晶体管Q1和第二选择晶体管Q2。

参见图6，第一选择晶体管Q1的栅极导体连接至串选择线SSL，第二选择晶体管Q2的栅极导体连接至地选择线GSL。存储晶体管Ms的栅极导体连接至相应的字线WL。沟道柱110的顶端连接至位线BL，底端经由源区11连接源极线SL。

在3D存储器中，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2的阈值电压例如大于0V，存储晶体管Ms的阈值电压例如小于等于0V。

图7示出3D存储器控制方法在空闲阶段的栅极电压与沟道电势的关系示意图。

在编程操作中，第一选择晶体管Q1的栅极电压和第二选择晶体管Q2的栅极电压分别为大于各自阈值电压的正电压，选定存储晶体管Ms的栅极电压为编程电压Vpgm，未选定存储晶体管Ms的栅极电压为通过电压Vpass。选定存储晶体管Ms的栅极电压大于隧穿电压从而进行编程，未选定存储晶体管Ms的栅极电压小于隧穿电压从而抑制编程。

在编程操作至第一次读取操作的空闲阶段，第一选择晶体管Q1的栅极电压和第二选择晶体管Q2的栅极电压分别为0V电压，全部存储晶体管Ms的栅极导体为大于各自阈值电压的正电压。

在该3D存储器控制方法中，存储单元串100的沟道柱110的沟道电势例如为0V。由于存储晶体管Ms的电荷存储层相对于沟道电势为负电压，因此，电荷存储层的晶界陷阱释放电子成为空陷阱，即电荷从电荷存储层流失，使得存储晶体管的阈值电压出现暂态偏移。

图8示出根据本发明实施例的3D存储器中存储单元串的结构示意图。

参见图2和3，存储单元串200包括沟道柱110。沟道柱110贯穿栅叠层结构。栅叠层结构包括多个栅极导体。在沟道柱的中间部分，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的隧穿介质层、电荷存储层和阻挡介质层，从而形成多个存储晶体管Ms、至少一个第一虚拟晶体管Md1、至少一个第二虚拟晶体管Md2。在沟道柱的两端，沟道柱包括沟道区以及夹在栅极导体和沟道区之间的阻挡介质层，从而分别形成第一选择晶体管Q1和第二选择晶体管Q2。

所述至少一个第一虚拟晶体管Md1位于第一选择晶体管Q1和所述多个存储晶体管Ms之间，并且包括相对于所述多个存储晶体管Ms的最近邻第一虚拟晶体管。所述至少一个第二虚拟晶体管Md2位于第二选择晶体管Q2和所述多个存储晶体管Ms之间，并且包括相对于所述多个存储晶体管Ms的最近邻第二虚拟晶体管。

参见图8，第一选择晶体管Q1的栅极导体连接至串选择线SSL，第二选择晶体管Q2的栅极导体连接至地选择线GSL。存储晶体管Ms的栅极导体连接至相应的字线WL。所述至少一个第一虚拟晶体管Md1的栅极导体连接至相应的字线WLd1，所述至少一个第二虚拟晶体管Md2的栅极导体连接至相应的字线WLd2。沟道柱110的顶端连接至位线BL，底端经由源区11连接源极线SL。

在本发明实施例的3D存储器中，存储单元串200的第一选择晶体管Q1和第二选择晶体管Q2的阈值电压例如大于0V，所述至少一个第一虚拟晶体管Md1中的最近邻第一虚拟晶体管的阈值电压例如大于0V，其他第一虚拟晶体管的阈值电压例如小于等于0V，所述至少一个第二虚拟晶体管Md2中的最近邻第二虚拟晶体管的阈值电压例如大于0V，其他第二虚拟晶体管的阈值电压例如小于等于0V，存储晶体管Ms的阈值电压例如小于等于0V。

图9示出根据本发明实施例的3D存储器控制方法在空闲阶段的栅极电压与沟道电势的关系示意图。

在编程操作中，第一选择晶体管Q1的栅极电压和第二选择晶体管Q2的栅极电压分别为大于各自阈值电压的正电压，选定存储晶体管Ms的栅极电压为编程电压Vpgm，未选定存储晶体管Ms的栅极电压为通过电压Vpass。所述至少一个第一虚拟晶体管Md1和所述至少一个第二虚拟晶体管Md2的栅极电压为通过电压Vpass。选定存储晶体管Ms的栅极电压大于隧穿电压从而进行编程，未选定存储晶体管Ms的栅极电压小于隧穿电压从而抑制编程。

在编程操作至第一次读取操作的空闲阶段，第一选择晶体管Q1的栅极电压和第二选择晶体管Q2的栅极电压分别为0V电压，所述至少一个第一虚拟晶体管Md1中的最近邻第一虚拟晶体管的栅极电压为0V电压，其他第一虚拟晶体管的栅极电压为大于各自阈值电压的正电压，所述至少一个第二虚拟晶体管Md2中的最近邻第二虚拟晶体管的栅极电压为0V电压，其他第二虚拟晶体管的栅极电压为大于各自阈值电压的正电压，全部存储晶体管Ms的栅极电压为0V，且全部存储晶体管Ms的两端的最近邻第一虚拟晶体管和最近邻第二虚拟晶体管为关断状态，使全部存储晶体管Ms为浮置状态(在浮置状态下，全部存储晶体管Ms为导通或关断)。

在该实施例中，所述至少一个第一虚拟晶体管Md1中的最近邻第一虚拟晶体管以及述至少一个第二虚拟晶体管Md2中的最近邻第二虚拟晶体管的阈值电压大于等于全部存储晶体管Ms的阈值电压。例如，在对全部存储晶体管Ms进行编程操作的步骤之前，对所述至少一个第一虚拟晶体管Md1中的最近邻第一虚拟晶体管以及所述至少一个第二虚拟晶体管Md2中的最近邻第二虚拟晶体管进行多次编程操作以调节其阈值电压。

在存储晶体管Ms的编程操作结束之后，所述至少一个第一虚拟晶体管Md1中的最近邻第一虚拟晶体管以及述至少一个第二虚拟晶体管Md2中的最近邻第二虚拟晶体管的栅极电压从通过电压Vpass恢复至0V，全部存储晶体管Ms的栅极电压从编程电压Vpgm或通过电压Vpass恢复至0V。在栅极电压恢复至0V的阶段，由于上述阈值电压的差异，位于所述多个存储晶体管的两端的所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管会先于所述多个存储晶体管关断，使得所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管之间的沟道处于浮置状态，并且随着栅极电压的下降而下降到一个负电势。该负电势与所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压相等。全部存储晶体管Ms对应多晶硅沟道的电势由两端的最近邻第一虚拟晶体管和最近邻第二虚拟晶体管的阈值电压和低于该阈值电压的栅极电压控制，为负电势，该负电势能抑制所述多个存储晶体管对应多晶硅沟道陷阱内已捕获电子的逸出。

在本发明实施例的3D存储器控制方法中，存储单元串200的沟道柱110的沟道电势例如为负电势。由于存储晶体管Ms的电荷存储层相对于沟道电势为正电压，因此，在空闲阶段沟道偏置的作用下，电荷存储层的晶界陷阱保持俘获的电子，因此，在第一次读取操作时，存储晶体管的阈值电压保持不变，因而可以解决第一次读取问题。

图10示出根据本发明实施例的3D存储器控制方法的失败比特数与读取次数的关系。

3D存储器的存储单元串在编程操作结束后处于空闲阶段达24小时，然后进行多次读取操作。在存储单元串中，字线n至n+9表示沿着沟道柱堆叠的共计10个存储晶体管。

设置编程(PGM)温度、读取(Read)温度和空闲阶段(idle phase)温度均为25℃，空闲阶段持续12小时。在空闲阶段中，存储单元串的沟道柱浮置。最近邻第一虚拟晶体管和最近邻第二虚拟晶体管的栅极电压为0V，利用浮置沟道柱的下耦合现象(down-couplingphenomenon，缩写为DCP)将沟道偏置于负电势。在第一组数据中，存储晶体管的栅极电压为2V，利用浮置沟道柱的下耦合现象(down-coupling phenomenon，缩写为DCP)将沟道柱偏置于负电势。在另一组数据中，存储晶体管的栅极电压为0V，沟道柱偏置于0V。

如图所示，第一组数据的失败比特数FBC与第二组数据相比已经显著减小，并且不同层面的存储晶体管的失败比特数FBC均为稳定值。因此，该控制方法可以提高第一次读取的可靠性以使第一次读取的结果可用，从而提高读取速度以及在空闲状态和读取操作中降低功耗。

图11示出根据本发明实施例的3D存储器控制方法的失败比特数与虚拟存储晶体管的数量的关系。

在图11中，横轴表示第一次读取时失败比特数与第二次读取时失败比特数的比值，纵轴表示累积概率。比值越大，第一次读取问题越严重。曲线“0”、“x1”、“x5”、“x10”分别表示存储单元串两端分别包括设置0个、1个、5个和10个虚拟晶体管的状态。位于存储单元串两端的虚拟晶体管的阈值电压大于等于位于存储单元串中间的存储晶体管的阈值电压。在空闲阶段，虚拟晶体管均处于关断状态。如图所示，虚拟存储晶体管的数量越多，对第一次读取问题的优化越好。

在上述的实施例中，描述了在3D存储器中，存储单元串的沟道柱在空闲状态中浮置且偏置于负电势，存储晶体管的电荷存储层相对于沟道为正电压，因而可以抑制电荷流失，提高第一次读取的可靠性。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (17)

1.一种3D存储器的控制方法，所述3D存储器包括多个存储单元串，每个所述存储单元串包括共用沟道柱的多个晶体管，所述多个晶体管包括第一选择晶体管、第二选择晶体管、以及位于所述第一选择晶体管和所述第二选择晶体管之间的多个存储晶体管，所述控制方法包括：

在所述第一选择晶体管和所述第二选择晶体管导通的情形下，对所述多个存储晶体管进行编程操作；以及

在所述第一选择晶体管和所述第二选择晶体管导通的情形下，对所述多个存储晶体管进行读取操作，

其中，在所述多个存储晶体管的编程操作结束至第一次读取操作的空闲阶段，将所述沟道柱偏置于负电势。

2.根据权利要求1所述的控制方法，其中，在所述空闲阶段，所述第一选择晶体管和所述第二选择晶体管关断，使得所述沟道柱浮置。

3.根据权利要求2所述的控制方法，其中，所述多个晶体管还包括位于所述第一选择晶体管和所述多个存储晶体管之间的至少一个第一虚拟晶体管，以及位于所述第二选择晶体管和所述多个存储晶体管之间的至少一个第二虚拟晶体管，

其中，所述至少一个第一虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第一虚拟晶体管，所述至少一个第二虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第二虚拟晶体管，

在所述空闲阶段，所述至少一个第一虚拟晶体管和所述至少一个第二虚拟晶体管中至少所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管关断。

4.根据权利要求3所述的控制方法，其中，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压大于等于所述多个存储晶体管的阈值电压。

5.根据权利要求4所述的控制方法，其中，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压彼此相等。

6.根据权利要求4所述的控制方法，其中，在对所述多个存储晶体管进行编程操作的步骤之前，还包括：

对所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管进行多次编程操作以调节其阈值电压。

7.根据权利要求4所述的控制方法，其中，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极电压小于其阈值电压。

8.根据权利要求7所述的控制方法，其中，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极接0V电压。

9.根据权利要求7所述的控制方法，其中，在所述空闲阶段，所述多个存储晶体管的栅极接0V电压。

10.根据权利要求1所述的控制方法，其中，所述多个存储晶体管、所述至少一个第一虚拟晶体管和所述至少一个第二虚拟晶体管的结构相同。

11.根据权利要求1所述的控制方法，其中，在编程操作中，所述多个存储晶体管的选中晶体管的栅极电压为编程电压，所述多个存储晶体管的未选中晶体管、所述至少一个第一虚拟晶体管、以及所述至少一个第二虚拟晶体管的栅极电压为通过电压。

12.根据权利要求1所述的控制方法，其中，在读取操作中，所述多个存储晶体管的选中晶体管的栅极电压为读取电压，所述多个存储晶体管的未选中晶体管、所述至少一个第一虚拟晶体管、以及所述至少一个第二虚拟晶体管的栅极电压为通过电压。

13.根据权利要求1所述的控制方法，其中，在所述空闲阶段，所述第一选择晶体管和所述第二选择晶体管关断，并且所述多个存储晶体管导通或关断。

14.一种3D存储器，包括：

多个存储单元串，所述多个存储单元串分别包括共用沟道柱的多个晶体管，所述多个晶体管包括多个存储晶体管、第一选择晶体管、第二选择晶体管、至少一个第一虚拟晶体管、以及至少一个第二虚拟晶体管，所述至少一个第一虚拟晶体管位于所述第一选择晶体管和所述多个存储晶体管之间，所述至少一个第二虚拟晶体管位于所述第二选择晶体管和所述多个存储晶体管之间，

其中，所述至少一个第一虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第一虚拟晶体管，所述至少一个第二虚拟晶体管包括最靠近所述多个存储晶体管的最近邻第二虚拟晶体管，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的阈值电压大于所述多个存储晶体管的阈值电压。

15.根据权利要求14所述的3D存储器，其中，在所述多个存储晶体管的编程操作结束至第一次读取操作的空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管关断状态。

16.根据权利要求14所述的3D存储器，其中，在所述空闲阶段，所述最近邻第一虚拟晶体管和所述最近邻第二虚拟晶体管的栅极接0V电压。

17.根据权利要求14所述的3D存储器，其中，在所述空闲阶段，所述多个存储晶体管的栅极接0V电压。

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