CN110770836A - 对虚设存储单元编程以减少选择栅极晶体管中的电荷损失 - Google Patents

Abstract

本发明提供了一种用于减少选择栅极晶体管中的电荷损失的存储器设备和相关联技术。虚设存储器单元使用热电子注入类型的干扰被弱编程，以减少空穴朝向公共电荷俘获层中的相邻选择栅极晶体管的移动。所述弱编程可以发生在编程循环中，例如在预充电阶段和编程阶段之间的转换中，或者发生在紧接在虚设存储器单元和数据存储器单元的擦除之后的擦除循环中。所述弱编程不涉及时间惩罚，因为它与其他操作同时进行。所述干扰可以通过增加所述虚设存储器单元的所述控制栅极电压和/或降低所述选择栅极晶体管的所述控制栅极电压来提供。

Description

对虚设存储单元编程以减少选择栅极晶体管中的电荷损失

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被布置成存储器串，例如，其中选择栅极晶体管设置在存储器串的末端以选择性地将存储器串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块51的一个实施方案的框图。

图3描绘了图1的感测块51的另一个示例框图。

图4描绘了用于向存储器单元的块提供电压的示例电路。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。

图6A描绘了图5的块中的一个的一部分的示例剖视图。

图6B描绘了示例晶体管650。

图6C描绘了图6A的堆叠的区622的近距离视图。

图7描绘了与图6A一致的3D配置中的子块中的NAND串的示例视图。

图8描绘了图7的子块SB0-SB3的附加细节。

图9A描绘了在擦除操作期间图7和图8的存储器串700n的一部分的曲线图，示出了当电子存储在电荷俘获层的邻近选择栅极晶体管842的一部分914a中时，空穴(+)如何被收集在邻近虚设存储器单元845的电荷俘获层700ctl的一部分913a中。

图9B描绘了在读取或编程之后图9A的存储器串的部分的曲线图，示出了空穴(+)如何可以从电荷俘获层700ctl的部分913a迁移到部分914a，导致选择栅极晶体管842的电荷损失。

图9C描绘了在从编程循环的预充电阶段到编程阶段的转换期间图9A的存储器串的部分的曲线图，以及沟道700a中的电压的曲线图，示出了梯度(曲线950d)如何被有意最大化以增强虚设存储器单元845的干扰。

图10A描绘了基于擦除、编程、读取和延迟的重复循环的选择栅极晶体管的阈值电压分布，示出了当虚设存储器单元被更多编程时，分布如何更少地降档。

图10B描绘了对于不同的循环次数，基于擦除和延迟的重复循环的选择栅极晶体管的阈值电压分布。

图10C描绘了对于不同的循环次数，基于擦除、虚设存储器单元的编程和延迟的重复循环的选择栅极晶体管的阈值电压分布。

图11描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。

图12描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。

图13A描绘了用于对数据存储器单元进行编程的过程，其中虚设存储器单元也由于在编程循环的预充电阶段和编程阶段之间的转换期间的干扰而被编程。

图13B描绘了虚设存储器单元的Vth与时间关系的曲线图，示出了虚设存储器单元如何使用图13A的过程被逐渐编程并且偶尔被擦除。

图14描绘了与图13A一致的示例编程操作中的一系列编程循环。

图15A描绘了与图13A一致的编程操作中使用的各种电压的曲线图。

图15B描绘了与图15A一致的电压的表。

图16描绘了用于擦除存储器单元的过程，其中虚设存储器单元由于擦除操作结束时的转换期间的干扰而被编程。

图17A描绘了与图16一致的擦除操作中施加到基板的示例擦除电压的曲线图。

图17B描绘了与图17A的示例一致的施加到块中的字线的验证电压的曲线图。

图18A描绘了与图16一致的擦除操作中使用的各种电压的曲线图。

图18B描绘了与图18A一致的电压的表。

图19A描绘了编程操作中的示例波形的曲线图，示出了字线电压的耦合上升。

图19B描绘了对应于图19A的沟道电压(Vch)的曲线图。

图19C描绘了读取操作中的示例波形的曲线图，示出了字线电压的耦合上升。

图19D描绘了对应于图19C的沟道电压(Vch)的曲线图。

具体实施方式

本发明描述了用于减少存储器设备中选择栅极晶体管中的电荷损失的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以堆叠的垂直存储器串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个存储器串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图14中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，称为A、B和C数据状态(参见图11)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A、B、C、D、E、F和G数据状态(参见图12)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。数据状态可以被称为S0-S15数据状态，其中S0是擦除状态。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定的字线的电压斜坡上升到读取通过电平，该读取通过电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。

为了确保存储器串中正确的编程、擦除和读取操作，SGD晶体管的Vth应该在指定的范围内。然而，已经观察到Vth可以随着时间的推移而减少。参见图10A和图10B。具体地，当电荷俘获区在SGD晶体管和虚设存储器单元之间的存储器串中延伸时，空穴可以从虚设存储器单元移动到SGD晶体管，并与SGD晶体管中的电子结合，从而降低Vth。测试表明，虚设存储器单元的Vth的增加可以减少或避免SGD晶体管的Vth的减小。参见图10C。

一种可能的解决方案是将虚设存储器单元擦除到较浅的深度，使得其Vth较高。然而，由于在擦除验证测试期间串中的电流减小，这可以改变数据存储器单元的擦除深度。另一种可能的解决方案是在擦除块之后对虚设存储器单元执行单独的编程操作。然而，这需要额外的时间。

本文提供的技术解决了上述及其他问题。在一个方面，虚设存储器单元通过热电子注入(HEI)类型的干扰被弱编程。在这种情况下，虚设存储器单元和SGD晶体管之间的沟道梯度生成电子空穴对，其中电子可以注入虚设存储器单元的电荷俘获层中。在一个方面，在数据存储器单元的编程期间，在编程循环中进行弱编程。在另一个方面，紧接在虚设存储器单元和数据存储器单元的擦除之后，在擦除循环中进行弱编程。弱编程不涉及时间惩罚，因为它与其他操作同时进行。

虚设存储器单元和SGD晶体管之间的沟道梯度可以通过增加虚设存储器单元的控制栅极电压和/或减小SGD晶体管的控制栅极电压来增加。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。也参见图4。在一种方法中，感测块可包括位线驱动器。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单个感测块51被划分为称为感测模块180或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线的单独感测模块180和用于一组多个(例如，四个或八个)感测模块180的一个公共管理电路190。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件的感测模块通信的一个或多个管理电路。

感测模块180包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测模块180还包括位线锁存器182，其用于设定已连接位线上的电压条件。例如，锁存在位线锁存器182中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5-3V)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及耦合在一组数据锁存器194与数据总线120之间的I/O接口196。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由LDL和UDL识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一位，UDL为上页数据存储一位。这是在每个存储元件存储器设备的4级或2位中。可以为每个存储元件的每个附加数据位提供每个位线一个附加数据锁存器。

处理器192执行计算，以确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块180可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测模块180提供给处理器192。此时，处理器192通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路190的另一个实施方案中，位线锁存器182起到双重作用，既用作用于锁存感测模块180的输出的锁存器，也用作如上所述的位线锁存器。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储元件两位的具体实施中存储在LDL和UDL锁存器中。在每个存储元件三位的具体实施中，可以使用附加的数据锁存器。在状态机的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址的存储元件的控制栅极。每个编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192设定位线锁存器182，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器182，并且感测电路在验证过程中将它设定为禁止值。

每组数据锁存器194-197可被实现为每个感测模块的数据锁存器的堆叠。在一个实施方案中，每个感测模块180有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储元件的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入模块组被调整，使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关联的存储元件何时达到编程操作的某些里程碑。例如，锁存器可识别存储元件的Vth低于特定验证电平。数据锁存器指示存储元件当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储元件中时，LDL锁存器被翻转(例如，从0到1)。当上页位存储在相关联的存储元件中时，UDL锁存器被翻转。这发生在相关联的存储元件完成编程时，例如，当其Vth超过目标验证电平诸如VvA、VvB或VvC时。

图3描绘了图1的感测块51的另一个示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取操作、编程验证操作或擦除验证操作。在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路350a、351a、352a和353a分别与高速缓存350c、351c、352c和353c相关联。

在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器360可以与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路361，其向每个感测电路提供用于设定预充电电压的电压。感测电路控制器还可以包括存储器362和处理器363。

图4描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器401向字线以及块410的组中的每个块的选择栅极提供电压。该组可以位于平面中并且包括块BLK_0至BLK_8。行解码器向传输栅极422提供控制信号，该传输栅极将块连接到行解码器。通常，一次对一个选定的块执行操作，例如编程操作、读取操作或擦除操作。行解码器可以将全局控制线402连接到本地控制线403。控制线表示导电路径。在电压驱动器420的全局控制线上提供电压。电压源或驱动器可以向连接到全局控制线的开关421提供电压。控制传输栅极424以将电压从电压驱动器420传递到开关421。

例如，电压驱动器420可以在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。具体地，电压驱动器420还可以包括用于每个子块的单独SGS和SGD驱动器。例如，SGS驱动器445、445a、445b和445c，以及SGD驱动器446、446a、446b和446c可以分别为SB0、SB1、SB2和SB3提供，诸如在图7和图8中。电压驱动器还可以包括选定的数据WL驱动器447、未选定的数据WL驱动器447a和虚设WL驱动器447b。在一些情况下，可以在不同电平驱动不同的虚设字线。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

源极线电压驱动器430经由控制线432以向基板中的源极线/扩散区提供电压Vsl。例如，可以在擦除操作中向基板提供擦除电压。在一种方法中，源极扩散区433对于块是共同的。这些块也共享一组位线442。位线电压驱动器440向位线提供电压。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。在一种方法中，SGS晶体管的电压驱动器的传输栅极可以位于该外围区域505中。在这种情况下，块BLK0、BLK1、BLK2和BLK3距离传输栅极逐渐更远。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图6A描绘了图5的块中的一个的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十一个数据字线层(或数据字线)WLL0-WLL10。WLL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WLL10是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。介电层被标记为DL1-1L19。此外，描绘了包括NAND串NS1和NS2的堆叠的区。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6C中更详细地示出了堆叠的区622。

该堆叠包括基板611。在一种方法中，源极线SL的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。擦除电压可以在擦除操作中施加到该层。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NS1在堆叠616的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。

图6B描绘了示例晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

图6C描绘了图6A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680和681在虚设存储器单元682和683以及数据存储器单元MC上方提供。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱699或列可包括电荷俘获层663或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层664、沟道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

每个存储器串包括从源极端选择栅极晶体管连续延伸到漏极端选择栅极晶体管的沟道。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图7描绘了与图6A一致的3D配置中的子块中的NAND串的示例视图。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图6A一致的数据字线、虚设字线和选择栅极线。在块BLK中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。另一个选项是在对下一个子块的存储器单元编程之前，对一个子块中的所有存储器单元编程，一次一个字线。例如，字线编程顺序可以从WL0(源极端字线)开始，并且在WLL10(漏极端字线)结束。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和703、数据存储器单元704、705、706、707、708、709、710、711、712、713和714、虚设存储器单元715和716，以及SGD晶体管717和718。

NAND串710n包括SGS晶体管721、虚设存储器单元722和723、数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚设存储器单元735和736，以及SGD晶体管737和738。

NAND串720n包括SGS晶体管741、虚设存储器单元742和743、数据存储器单元744、745、746、747、748、749、750、751、752、753和754、虚设存储器单元755和756，以及SGD晶体管757和758。

NAND串730n包括SGS晶体管761、虚设存储器单元762和763、数据存储器单元764、765、766、767、768、769、770、771、772、773和774、虚设存储器单元775和776，以及SGD晶体管777和778。

一个或多个SGD晶体管设置在每个存储器串的漏极端，并且一个或多个SGS晶体管设置在每个存储器串的源极端。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD0(0)和SGD1(0)、SGD0(1)和SGD1(1)、SGD0(2)和SGD1(2)以及SGD0(3)和SGD1(3)驱动。在另一种方法中，子块中的所有SGD晶体管被连接并共同驱动。SB0、SB1、SB2和SB3中的SGD晶体管可以分别由控制线SGS(0)、SGS(1)、SGS(2)和SGS(3)驱动。

图8描绘了图7的子块SB0-SB3的附加细节。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接到NAND串的组。例如，位线BL0连接到NAND串700n、710n、720n和730n，位线BL1连接到NAND串701n、711n、721n和731n，位线BL2连接到NAND串702n、712n、722n和732n，并且位线BL3连接到NAND串703n、713n、723n和733n。传感电路可以连接到每个位线。例如，感测电路780、781、782和783连接到位线BL0、BL1、BL2和BL3。可以为位线电压驱动器提供感测电路。

可以对一个字线中的选定的单元和一次一个子块进行编程和读取。这允许每个选定的单元由相应的位线和/或源极线控制。例如，包括示例存储器单元847的一组存储器单元801连接到SB0中的WLL10。这是漏极端数据字线。WLL0是源极端数据字线。一组存储器单元可以同时被编程或读取。附加的一组存储器单元连接到其他子块SB1-SB3中每一个中的WLL10。例如，包括示例存储器单元857的一组存储器单元820连接到SB1中的WLL10。

在该示例中，源极线SL或源极区由源极线电压驱动器430以电压Vsl驱动。

每个存储器串包括在漏极端的一个或多个SGD晶体管和在源极端的一个或多个SGS晶体管。在这种情况下，每个串有两个SGD晶体管和一个SGS晶体管。如图7所示，每个SGD晶体管可以连接到单独的控制线层，使得它可以被单独驱动，或者串中的两个或更多个SGD晶体管可以连接并共同驱动它们的控制栅极。例如，SB0在存储器串700n中具有多组SGD晶体管840和839，其中示例SGD晶体管841和842分别在存储器串700n中。SB0还具有一组SGS晶体管843，其中示例SGS晶体管844在存储器串700n中。类似地，SB1具有多组SGD晶体管860和849，其中示例SGD晶体管851和852分别在存储器串710n中。SB1还具有一组SGS晶体管853，其中示例SGS晶体管854在存储器串710n中。

存储器串700n包括分别连接到选择栅极控制线SGD0(0)和SGD1(0)的SGD晶体管841和842、分别连接到WLDD0和WLDD1的虚设存储器单元845和846以及分别连接到WLL10和WLL9的数据存储器单元847和848。还参见图9A至图9C。存储器串710n包括分别连接到选择栅极控制线SGD0(1)和SGD1(1)的SGD晶体管851和852(参见图7)、分别连接到WLDD0和WLDD1的虚设存储器单元855和856、以及分别连接到WLL10和WLL9的数据存储器单元857和858。

图9A描绘了在擦除操作期间图7和图8的存储器串700n的一部分的曲线图，示出了当电子存储在电荷俘获层的邻近选择栅极晶体管842的一部分914a中时，空穴(+)如何被收集在邻近虚设存储器单元845的电荷俘获层700ctl的一部分913a中。

在图9A至图9C中，描绘了存储器串700n及其沟道700a的一部分和电荷俘获层700ctl。还参见图7和图8。所示的存储器串部分包括分别连接到SGD0(0)和SGD1(0)的SGD晶体管841和842、分别连接到WLDD0和WLDD1的虚设存储器单元845和846以及分别连接到WLL10和WLL9的数据存储器单元847和848。剩余的数据存储器单元和SGS晶体管在图中向左延伸。

在选定的存储器串700n中，SGD晶体管841和842分别与沟道部分915和914以及电荷俘获层部分915a和914a相邻。虚设存储器单元845和846分别与沟道部分913和912以及电荷俘获层部分913a和912a相邻。数据存储器单元847和848分别与沟道部分911和910以及电荷俘获层部分911a和910a相邻。作为示例，提供两个漏极端虚设存储器单元。实际上，可以在每个存储器串中提供一个或多个漏极端虚设存储器单元。

每个选择栅极晶体管或存储器单元具有阈值电压(Vth)和控制栅极或字线电压。典型值可以包括SGD晶体管的Vth＝2V和虚设存储器单元的Vth＝1V。数据存储器单元的Vth可以根据该单元是否被编程以及在其被编程时根据其数据状态而变化。通常，单元的编程是随机的，因此存储器串将具有处于不同状态的单元。

在擦除操作中，假设SGD0(0)和SGD1(0)上的电压在Vcg＝12V的电平处浮动，WLDD0和WLDD1上的电压在Vcg＝2V处被驱动，并且WLL10和WLL9上的电压在Vcg＝0.5V处被驱动。还参见图18A。沟道被充电到相对高的电平，诸如14V，使得存储器单元具有高的沟道到栅极电压并被擦除。虚设存储器单元可以具有比数据存储器单元更高的Vcg(从而更低的沟道到栅极电压)，因此虚设存储器单元比数据存储器单元稍微较不深地擦除。

沟道的带电状态由空穴(+)表示。由于SGD晶体管的高控制栅极电压，沟道部分914和915中的空穴没有被拉入电荷俘获层部分914a和915a以擦除这些晶体管。此外，SGD晶体管可以在制造时被编程为Vth，诸如2V。该编程状态由电荷俘获层部分914a和915a中的电子(-)表示。沟道部分910-913中的空穴从沟道隧穿到电荷俘获层部分910a-913a中，并存储在那里。空穴将与电荷俘获层中的任何电子结合，以擦除这些单元。空穴的移动由垂直箭头表示。

图9B描绘了在读取或编程之后图9A的存储器串的部分的曲线图，示出了空穴(+)如何可以从电荷俘获层700ctl的部分913a迁移到部分914a，导致选择栅极晶体管842的电荷损失。在执行编程、读取或擦除操作之后，可以耦合上升虚设存储器单元和数据存储器单元的控制栅极(字线)电压。还参见图19A至图19D。描绘了单元845-848的Vcg的大约5V的示例电平。在虚设存储器单元845上的控制栅极上为5V且相邻SGD晶体管842的控制栅极上为0V(接地电压)的情况下，在这些晶体管之间产生电场(其中虚设存储器单元845上的电压高于SGD晶体管842)，该电场使得在擦除操作之后已经存储在虚设存储器单元的电荷俘获层部分913a中的一些空穴朝向存储在SGD晶体管842的电荷俘获层部分914a中的电子移动。这种移动由水平箭头表示，并且是由于普尔-弗兰克效应导致。空穴将与电子结合，导致SGD晶体管842的电荷损失。电荷损失被视为Vth降档，如图10A和图10B所描绘。此外，如所提及的，随着时间的推移和电场的存在，更多的空穴将移动。当单元随后被擦除、编程和读取时，重复该过程。

注意，与虚设存储器单元845不相邻的SGD晶体管841不经历这种电荷损失。

图9C描绘了在从编程循环的预充电阶段到编程阶段的转换期间图9A的存储器串的部分的曲线图，以及沟道700a中的电压的曲线950，示出了梯度(曲线950d)如何被有意最大化以增强虚设存储器单元845的干扰。该场景对应于图15A中t1-t5的转换阶段，以及曲线1520c(其中Vsgd_sel为-2V)和曲线1550c(其中Vsgd_sel为5V)。

在转换阶段，SGD晶体管变得不导电，使得虚设存储器单元和数据存储器单元下面的沟道部分浮动。在这种情况下，沟道部分的电压由控制栅极电压减去晶体管的Vth来设定。例如，在SGD晶体管的Vcg＝-2V且Vth＝2V的情况下，沟道部分914和915的沟道电压为-4V(曲线950e)。在虚设存储器单元845的Vcg＝5V且Vth＝1V的情况下，沟道部分913的沟道电压为4V(曲线950c)。结果，如曲线950d所描绘，存在8V的沟道梯度。该梯度导致生成电子-空穴对，其中电子(-)朝向虚设存储器单元845移动(如垂直箭头所示)，并且可以注入电荷俘获层部分913a中。这导致虚设存储器单元845的干扰，例如Vth增加或弱编程。如上所述，空穴(+)朝向沟道部分914移动，并且干扰在多个编程或擦除循环中累积。

在虚设存储器单元846的Vcg＝3V且Vth＝1V的情况下，沟道部分912的沟道电压为2V(曲线950b)。作为示例，在数据存储器单元847和848的Vcg＝0V且Vth＝0V的情况下，假设它们处于擦除状态，沟道部分911和910的沟道电压为0V(曲线950a)。在沟道的漏极端，位线可以处于例如0V(图15A中的曲线1540e)。参见曲线950f。

因此，通过增强或增加虚设存储器单元和SGD晶体管之间的沟道梯度，可以增加虚设存储器单元的编程量，这又可以减少Vth降档量。虚设存储器单元的编程量不会变得太高，因为干扰量随着时间的推移达到最大值。参见图13B。此外，虚设存储器单元被周期性地擦除，消除了由附加编程引起的其上的Vth升档。

SGD晶体管的Vth降档量可以通过对WLDD0的虚设存储器单元编程来减少。这显著减少了电荷俘获层部分中的空穴数量以及WLDD0和SGD1(0)之间的电场。

还参考图15A，在正常编程操作期间，在预充电结束时，SGD偏置从大约6V斜坡下降到Vss(0V)。当SGD偏置接近SGD晶体管的Vth，例如2V时，沟道将截止。随后，SGD偏置继续斜坡下降，导致SGD晶体管的沟道部分变为负。另一方面，在SGD晶体管截止之后，虚设存储器单元的沟道部分被升压。该电势梯度将有助于在多晶硅沟道内产生电子空穴对。一些电子将被注入虚设存储器单元。然而，在没有本文提供的增强的情况下，电子注入的量将相对较小，并且不足以抑制空穴向SGD晶体管的移动。为了成功地减少SGD循环降档，提供了虚设存储器单元的增强编程。这种编程可以被称为无意的，因为它是另一操作(例如数据存储器单元的编程，或者数据存储器单元和虚设存储器单元的擦除，而不是虚设存储器单元的专用编程操作)的副效应。

另外，参考图16至图18B，在正常擦除操作结束时，SGD偏置斜坡下降到Vss(0V)，类似于上述编程期间的转换。当SGD晶体管的沟道部分变为负时，虚设存储器单元的沟道电势稍微为正。如前所述，该电势梯度将有助于产生电子空穴对，但是在没有本文提供的增强的情况下，它不足以抑制空穴向SGD晶体管的移动。这些增强可以在编程和/或擦除操作期间使用。

图10A描绘了基于擦除、编程、读取和延迟的重复循环的选择栅极晶体管的阈值电压分布，示出了当虚设存储器单元被更多编程时，分布如何更少地降档。在图10A至图10C中，垂直轴描绘了对数标度的SGD晶体管的数目，并且水平轴描绘了Vth。例如，分布的峰值可以在大约1V处。通常，随着时间的推移，Vth分布会在下尾部处向下偏移。曲线1010f表示未被编程的新存储器设备的Vth分布。曲线1010a表示在擦除、编程数据存储器单元、读取和延迟12秒的循环之后出现的最坏情况降档，其中虚设存储器单元没有被编程超过其初始Vth。

通常，当在编程之后和随后的擦除之前存在较大延迟时，SGD晶体管的Vth降档较大。这是因为编程引起字线的耦合上升，如结合图19A至图19D所解释的。如果SGD晶体管的Vth降档变得太大，则不可能截止沟道，并且将发生数据存储器单元的严重编程干扰。例如，在选定子块的编程期间，这种干扰可能发生在未选定的子块中，其中SGD晶体管用于截止沟道，以允许它们被通过电压升压。

剩余曲线表示虚设存储器单元的各种编程水平的Vth分布。接着是擦除、使用一个编程脉冲编程虚设存储器单元和不进行验证测试、编程数据存储器单元、读取和延迟12秒的循环。对于剩余的曲线1010b至1010e，编程脉冲越来越大，这证实了当相邻虚设存储器单元被更多编程并因此具有更高Vth时SGD Vth更小降档的趋势。数据存储器单元的编程涉及完整的块，并且数据(除了新的情况之外)是在1500次循环之后获得的。

图10B描绘了对于不同的循环次数，基于擦除和延迟的重复循环的选择栅极晶体管的阈值电压分布。延迟是3秒。曲线1020f表示新存储器设备的Vth。曲线1020e、1020d、1020c、1020b和1020a表示具有增加的循环次数的Vth。该示例省略了数据存储器单元或虚设存储器单元的编程。曲线显示Vth降档随着循环次数的增加而增加。

图10C描绘了对于不同的循环次数，基于擦除、虚设存储器单元的编程和延迟的重复循环的选择栅极晶体管的阈值电压分布。延迟是3秒。曲线重叠并表示具有不同的循环次数的Vth。该示例省略了对数据存储器单元的编程，但是包括对每个曲线使用相同幅度的单个编程脉冲对虚设存储器单元进行的编程。曲线显示，通过对与SGD晶体管相邻的虚设存储器单元进行编程，避免了Vth降档。

图11描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。为擦除(Er)状态存储器单元提供Vth分布1100。三个Vth分布1110、1112和1114分别表示分配的数据状态A、B和C，当存储器单元的Vth分别超过验证电压VvA、VvB或VvC时，它们达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压VrA、VrB和VrC用于从具有该Vth分布的一组单元中读取数据。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。VvEr是擦除操作中使用的擦除验证电压。

在编程操作期间，可以通过使用一个或多个编程遍来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程遍期间，对选定的字线执行编程循环。编程循环包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

单遍编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始Vpgm电平开始执行并且前进至最终的Vpgm电平，直到一组选定的存储器单元的阈值电压达到分配的数据状态的验证电压。在编程遍开始时，所有存储器单元最初可能处于擦除状态。在编程遍完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vread pass(例如，9V，也称为Vread)施加到剩余的字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

图12描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。单遍或多遍编程可以用于获得这种Vth分布。基于所指示的写入数据，将保持在Er状态的单元由Vth分布1200表示。分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG将待编程到A、B、C、D、E、F和G状态的单元分别由Vth分布1201、1202、1203、1204、1205、1206和1207表示。每个数据状态表示所示的三位数据。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可以用于在读取操作中读取单元的状态。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。其他示例编程操作可以使用附加的数据状态和/或编程遍。例如，十六种数据状态是可能的。

通过八个数据状态或每个单元三位，可以存储三页数据。用于A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用VrA和VrE的读取电压读取存储器单元来确定下页的数据。可以通过使用VrB、VrD和VrF的读取电压读取存储器单元来确定中间页的数据。可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。

图13A描绘了用于对数据存储器单元进行编程的过程，其中虚设存储器单元也由于在编程循环的预充电阶段和编程阶段之间的转换期间的干扰而被编程。还参见图15A。步骤1300开始编程操作或遍。在一种方法中，编程操作包括一个或多个编程遍。步骤1301设定初始编程电压(Vpgm)。参见例如图14和Vpgm_init。步骤1302开始编程循环。步骤1303执行预充电阶段。这可以包括提供位线上的第一电压(例如，2V，图15A中的曲线1540a)、SGD选择栅极线上的第一选择栅极线电压(例如，6V，曲线1510a和1520a)、WLDD0上的第一虚设字线电压(例如，0V，曲线1550a)以及数据字线上的0V(曲线1500d)(步骤1303a)。

步骤1304执行具有虚设存储器单元的增强干扰的转换。在一种方法中，增强的干扰针对与SGD晶体管相邻的虚设存储器单元。这可以包括将虚设字线电压暂时升高到编程阶段的电平之上(例如，升高到5V，曲线1550c或1560c，高于编程阶段的曲线1550e或1560b的3V电平)，和/或将SGD_sel选择栅极线电压降低到编程阶段的电平之下(例如，降低到曲线1520c的-2V、曲线1510d的0V或曲线1520b的1V，低于编程阶段的曲线1510b或1510e的3V电平)。参见步骤1304a。

在一种方法中，对于在块中编程的每个字线，在编程操作的每个编程循环中执行具有增强干扰的转换。然而，其他选项是可能的。例如，可以对少于编程操作的所有编程循环执行具有增强干扰的转换。具有增强干扰的转换可以在对少于块的所有数据字线进行编程期间执行。例如，在对块中的第一数据字线或块中的前几个数据字线编程时，执行具有增强干扰的转换是有用的。这通常足以将虚设存储器单元编程到防止SGD电荷损失的水平。然后，剩余的编程和读取操作可以正常进行，而没有增强的干扰。在一些情况下，省略具有增强干扰的转换可以节省功率。

在一种方法中，编程循环发生在涉及选定的字线的编程操作期间，其中编程循环在从预充电阶段到编程阶段的转换中提供虚设字线上的电压和选择栅极线上的电压之间的第二差值。第二差值大于在编程阶段中第二虚设字线电压超过第二选择栅线电压的第一差值。在涉及另一字线的后续编程操作中，从预充电阶段到编程阶段的转换不会提供在虚设字线上的电压和选择栅极线上的电压之间大于在编程阶段中第二虚设字线电压超过第二选择栅极线电压的差值的差值。

步骤1305包括执行编程阶段。这可以包括提供位线上的第二电压(例如，0V，选定的存储器串的曲线1540c；或2V，未选定的存储器串的曲线1540f)、SGD选择栅极线上的第二选择栅极线电压(例如，3V，曲线1510b或1510e)、WLDD0上的第二虚设字线电压(例如，3V，曲线1550e或1560b)、选定的字线上的Vpgm(例如，15-25V，曲线1500b)和未选定的字线上的Vpass(例如，8-10V，曲线1500c)。参见步骤1305a。

编程电压被施加到选定的字线，并且通过电压被施加到未选定的字线(例如，未选定的数据和虚设字线)。例如，选定的字线可以是图7或图8中的WL0-WL10中的一个。该步骤还包括设定连接到选定的字线的存储器单元的编程或禁止状态。具有禁止状态的单元将存储器串的相关联的位线设定为高电平，例如2V-3V，其禁止编程。具有编程状态的单元将存储器串的相关联的位线设定为低电平，例如0V，其允许编程。

步骤1306包括对选定的存储器单元执行验证阶段，例如一个或多个验证测试。这可以涉及经由选定的字线向选定的存储器单元施加处于一个或多个控制栅极读取电平的电压(例如，曲线1501)，同时在感测存储器单元时向未选定的字线施加处于读取通过电平的电压(例如，曲线1500c)。存储器单元的感测可以涉及检测相关联的存储器串中的电流电平。验证测试确定每个选定的存储器单元是处于导电状态还是非导电状态。判定步骤1307确定验证测试是否通过。如果判定步骤1307为真，则编程操作或遍在步骤1309处结束。如果判定步骤1307为假，步骤1308递增Vpgm，并且在步骤1302开始另一个编程循环。在给定的编程循环中，可以对一个或多个分配的数据状态执行验证测试。对于每个分配的数据状态，如果所有或几乎所有具有分配的数据状态的存储器单元通过验证测试，则对应的验证测试通过。例如，如果所有或几乎所有具有分配的数据状态的存储器单元的Vth大于控制栅极读取电平，则验证测试可以通过。这可以通过存储器串中的电流超过由位线电压的衰减测量的指定水平来指示。

图13B描绘了虚设存储器单元的Vth与时间关系的曲线图，示出了虚设存储器单元如何使用图13A的过程被逐渐编程并且偶尔被擦除。擦除时间是t0、t1、t2和t3。虚设存储器单元的初始Vth是Vth_init。这可以在制造时设定。Vth随时间推移而增加，因为在连续的编程和/或擦除操作中产生增强干扰条件。增加不一定是线性的，而是当更频繁地产生增强干扰条件时以更快的速率增加。此外，Vth可能在最大电平Vth_max饱和，因为干扰条件对虚设存储器单元编程的能力达到极限。当块被擦除时，Vth返回Vth_init。

图14描绘了与图13A一致的示例编程操作中的一系列编程循环。脉冲串1400包括一系列编程脉冲1401-1415，其被施加到选择用于编程的字线。脉冲串1400是第二组逐步增加的编程电压的示例。脉冲串通常包括编程脉冲，其在一个或多个编程循环或编程遍的编程循环中使用固定或变化步长的幅度逐步增加。在一些情况下，在第一个编程循环之后的每个编程循环中，编程脉冲增加。新的脉冲串可以施加到每个编程遍中，从初始电平开始并且在不超过最大允许电平的最终电平结束。在不同的编程遍中，初始电平可以相同或不同。在不同的编程遍中，最终电平可以相同或不同。在不同的编程遍中，步长可以相同或不同。在一些情况下，在最终编程遍中使用较小的步长来减小Vth分布宽度。

Vpgm_init是初始编程电压。作为示例，基于被验证的分配的数据状态，在每个编程脉冲之后提供一个、两个或三个验证脉冲。例如，在编程循环1-3中施加A状态验证脉冲1420(VvA)，在编程循环4-6中施加A状态和B状态验证脉冲1421(分别是VvA和VvB)，在编程循环7和8中施加A状态、B状态和C状态验证脉冲1422(分别是VvA、VvB和VvC)，在编程循环9-11中施加B状态和C状态验证脉冲1423，并且在编程循环12-15中施加C状态验证脉冲1424。

图15A描绘了与图13A一致的编程操作中使用的各种电压的曲线图。垂直维度表示电压，并且水平维度表示时间。所描绘的时间段对应于一个编程循环，并且包括t0-t1的预充电阶段1590、t1-t8的转换1591、t8-t10的编程阶段1592和t10-t13的验证阶段1593。在预充电阶段，向存储器串的沟道提供正电压(Vbl)以移除残留电子并提供少量的升压(诸如1-2V)。此时，SGD晶体管处于导电状态。

曲线1500描绘了选定的字线和未选定的字线上的电压。曲线1500d用于预充电阶段和转换期间。曲线1500a和1500b用于在编程阶段期间选定的字线。曲线1500a和1500c用于在编程阶段期间未选定的字线。曲线1501和1500c分别用于在验证阶段期间选定的字线和未选定的字线上。在该示例中，验证测试使用t11-t12的VvA和t12-t13的VvB。

曲线1510描绘了选定的子块的SGD晶体管上的电压(Vsgd_sel)的一个示例。在一种方法中，虚设存储器单元的编程可以发生在选定的子块中，而不是在未选定的子块中。在预充电阶段，Vsgd_sel被设定为相当高的电平，诸如6V(曲线1510a)，这提供了处于强导电状态的SGD_sel晶体管。这允许位线电压传输到沟道。Vsgd_sel随后降低到诸如3V(曲线1510c和1510b)的降低的电平，该电平仍然足够高，以便为选定的子块中的选定的存储器串提供处于导电状态的SGD_sel晶体管。然而，它是足够低的，使得通过提高这些存储器串的Vbl，对于选定的子块中锁定的存储器串，可以提供处于非导电状态的SGD_sel晶体管。因此，对于选定的存储器串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导电状态。

例如，Vsgd_sel可以从6V直接降低到3V(曲线1510c)，或者降低到0V(曲线1510d)，然后增加到3V(曲线1510b)。

当Vsgd_sel降低到SGD晶体管842的Vth以下(图9C)时，例如2V，与晶体管相邻的沟道部分914截止或不导电。参见时间t1。在该状态下，沟道电压与控制栅极电压相关。

曲线1520描绘了Vsgd_sel的另一个示例。在预充电阶段，Vsgd_sel再次设定到6V(曲线1520a)。Vsgd_sel然后降低到诸如1V(曲线1520b)或-2V(曲线1520c)的电平。这两个电平都低于在编程阶段期间使用的电平(3V)。通常，较低值导致邻近SGD晶体管的较低沟道电压和较大梯度(曲线950d)(以及虚设存储器单元845的更多编程)。如果Vsgd_sel降低到1V或-2V，则它在t4可以增加到3V。或者，Vsgd_sel可以在t4从-2V增加到0V，然后(曲线1520e)在t7增加到3V。

曲线1530描绘了Vsgd_unsel的示例。这是针对未选定的子块的。在预充电阶段，Vsgd_sel再次设定到6V。在一种方法中，Vsgd_sel随后在编程循环的剩余部分降低到诸如0V的电平。

曲线1540描绘了Vbl位线电压的示例。在预充电阶段，Vbl被设定到例如2V(曲线1540a)。Vbl然后在t1(曲线1540e)或t4(曲线1540b)降低到诸如0V的电平。曲线1540b表示在t1时Vbl的降低相对于Vsgd_sel的降低的延迟。延迟降低可导致SGD晶体管当它在t1降低时更快地截止，从而与Vsgd_sel相邻的沟道部分可能进一步降低，或者降低更长的时间段。当Vcg-Vd>Vth时，SGD晶体管截止，其中漏极电压Vd为Vbl。还参见图6B。因此，较高的Vbl导致SGD晶体管在较高的Vcg下随着Vsgd_sel降低而更快截止。

在编程阶段，对于在当前编程循环中未被锁定不能编程的选定的存储器串，Vbl可以为0V(曲线1540c)，或者对于在当前编程循环中被锁定不能编程的未选定的存储器串，Vbl可以为2V(曲线1540f)。Vbl也可以在验证阶段期间升高(曲线1540d)。

曲线1550描绘了虚设字线电压Vdd0的一个示例。在一种方法中，Vdd0在预充电阶段保持在0V(曲线1550a)。这允许电压增加到Vpass时有更大的摆幅。未选定的子块中沟道的电容耦合上升取决于此摆幅。在一个选项中，Vdd0在t1处的转换中增加到在编程阶段期间保持的电平(例如，3V，曲线1550e)。在另一个选项中，Vdd0在t1处的转换中增加到高于在编程阶段期间保持的电平(例如，5V，曲线1550c)的电平。在SGD晶体管截止的情况下，更高的Vdd0导致沟道部分913中更高的电压和更大的梯度(曲线950d)。

曲线1560描绘了Vdd0的另一个示例。在一种方法中，Vdd0在预充电阶段保持在0V(曲线1560a)。在一个选项中，Vdd0在t3处的转换中增加到在编程阶段期间保持的电平(例如，3V，曲线1560b)。在另一个选项中，Vdd0在t3处的转换中增加到高于在编程阶段期间保持的电平(例如，5V，曲线1560c)的电平。如前所述，更高的Vdd0导致沟道部分913中更高的电压和更大的梯度(曲线950d)。延迟Vbl的增加确保SGD_sel晶体管截止，并且Vsgd_sel已达到其最小电平。这确保Vdd0和Vsgd_sel之间的差值是最大的，因此梯度(曲线950d)是最大的。延迟还可以在更长的时间段内提供最大的差值，以进一步增强干扰。

图15B描绘了与图15A一致的电压的表。描绘了转换周期。在该示例中，SGD晶体管具有Vth＝2V，并且WLDD0上的虚设存储器单元具有Vth＝1V。Vdd0可以为3V(曲线1550e、1560b)或5V(曲线1550c、1560c)，并且Vsgd可以为-2V(曲线1520c)、0V(曲线1510d)、1V(曲线1520b)或3V(曲线1510c)。在编程阶段，Vdd0-Vsgd是虚设字线上的电压和选择栅极线上的电压之间的第一差值。在转换中，Vdd0-Vsgd是虚设字线上的电压和选择栅极线上的电压之间的第二差值。在一种方法中，第二差值大于第一差值。这确保了在转换期间提供增强的沟道梯度，这促进了虚设存储器单元的编程。

Vch_dd0是沟道部分913中的电压，并且Vch_sgd是沟道部分914中的电压。Vch_dd0-Vch_sgd是这两个电压之间的差值，并且表示沟道梯度的量值(曲线950d)。希望使该量相对较大，以增强虚设存储器单元的编程。对于情况1-4，Vdd0＝3V且Vch_dd0＝2V；对于情况5-8，Vdd0＝5V且Vch_dd0＝4V。对于情况1-4，随着Vsgd增加，Vch_sgd也增加，并且Vch_dd0-Vch_sgd降低。因此，需要较小的Vsgd(例如较小量值的正数或较大量值的负数)来提供较大的Vch_dd0-Vch_sgd。对于情况5-8也看到类似的结果，尽管Vch_dd0-Vch_sgd对于每种情况比情况1-4高2V。虚设存储器单元的编程的增强量可以通过调整以下一个或多个来调整：在转换期间Vsgd的最小值、Vsgd处于最小电平的时间量、在转换期间Vdd0的最大电平以及Vdd0处于最大电平的时间量。在表中，情况5的增强最大：Vsgd＝-2V和Vdd0＝5V。

图16描绘了用于擦除存储器单元的过程，其中虚设存储器单元由于擦除操作结束时的转换期间的干扰而被编程。还参见图17A、图17B和图18A。如所提及的，虚设存储器单元的增强编程可以在编程和/或擦除操作期间发生。步骤1600包括通过将基板上的擦除电压从0V斜坡上升到V1(例如，7V)并将电压保持在该电平来对存储器串的沟道充电(例如，增加其电压)。典型地，块中的所有存储器串一起被擦除。该步骤还包括提供SGD和SGS晶体管以及处于固定电平的虚设字线和数据字线。步骤1601包括通过将擦除电压从V1斜坡上升到V2(例如，14V或更高)来进一步对沟道充电。该步骤还包括在第一漏极端选择栅极晶体管电压下浮动漏极端选择栅极晶体管，同时在第一虚设存储器单元电压下驱动虚设存储器单元的电压。在另一个选项中，擦除电压从0V连续斜坡上升到V2的峰值电平。

步骤1602包括：在充电之后，斜坡下降擦除电压，并且通过将虚设存储器单元的电压从第一虚设存储器单元电压增加到第二虚设存储器单元电压，和/或将漏极端选择栅极晶体管的电压从第一漏极端选择栅极晶体管电压降低到负电压，在虚设存储器单元和漏极端选择栅极晶体管之间的沟道中提供增强的梯度。

步骤1603包括执行擦除验证测试。如果存储器单元的块在判定步骤1604通过擦除验证测试，则擦除在步骤1606完成。如果判定步骤1604为假，则步骤1605递增峰值擦除电压(V2)，并且下一个擦除循环在步骤1600开始。对块的擦除验证测试可以涉及在感测存储器串中的电流的同时向字线施加擦除验证电压VvEr(图11)。如果电流足够高，则认为该存储器串通过验证测试。如果所有或几乎所有存储器串都通过验证测试，则该块继而通过验证测试。

图17A描绘了与图16一致的擦除操作中施加到基板的示例擦除电压的曲线图。垂直轴描绘Verase，并且水平轴描绘擦除循环数。Verase的初始峰值量值(V2)为Vinit，并且在每个连续擦除循环中的量值逐渐增加。在该示例中，总共使用了三个循环来完成擦除操作。擦除电压1701、1702和1703分别施加于擦除循环1、2和3中。Verase是通过局部互连施加到基板的电压。

图17B描绘了与图17A的示例一致的施加到块中的字线的验证电压的曲线图。垂直轴描绘Vwl(字线电压)，并且水平轴描绘擦除循环数。描绘了示例擦除验证电压1711。该电压(VvEr)可具有例如接近0V的量值。通常在每个擦除电压之后施加擦除验证电压，作为块的擦除验证测试的一部分。

图18A描绘了与图16一致的擦除操作中使用的各种电压的曲线图。垂直维度表示电压，并且水平维度表示时间。描绘了一个擦除循环的一部分。用于擦除验证测试的电压在图17B中描绘，并且遵循图18A中的时间段。曲线1800描绘了施加到基板上的擦除电压Verase。擦除电压从t1至t2增加到第一电平V1，然后从t2至t3保持在该电平。由于基板的大容量，基板电压的斜坡上升相对较慢。擦除电压然后从t3至t4从V1斜坡上升到V2。曲线1810示出了Vsgd。它在擦除电压斜坡上升的同时最初从t1至t3以0V驱动。这防止了SGD电压变得太高，如果SGD电压在擦除电压的整个持续时间内被允许浮动，这可能发生。浮动控制栅极的电压可以涉及从电压驱动器断开控制栅极。

Vsgd在t3被允许浮动，并且随着Verase的增加浮动得更高。Verase给沟道充电，但是由于给整个沟道充电所需的时间，SGD晶体管附近的沟道电压相对于Verase有延迟。随着沟道电压增加，Vsgd耦合得更高。例如，考虑到SGD晶体管的Vth＝2V，Verase可能为14V，而Vsgd为12V。

Vdd0以诸如2V的电平提供(曲线1820)，以相对于具有例如Vwl＝0.5V的数据存储器单元(曲线1840)提供虚设存储器单元的较浅擦除。Vbl(曲线1830)在擦除脉冲期间可以处于小的正电平，诸如2V。

在t6，擦除电压从V2斜坡下降到0V。Vsgd可以斜坡下降到0V(曲线1810b)或负电压，诸如-2V(曲线1810a)，然后在t8回升到0V。Vdd0可以增加到4V，例如在t6(曲线1820a)，此时Vsgd开始斜坡下降；或者在t7(曲线1820b)，此时Vsgd已经完成其斜坡下降并达到其最小电平例如0V或-2V。因此，Vdd0可以增加到高于在擦除脉冲期间使用的电平的电平，并且Vsgd可以降低到低于在擦除脉冲期间使用的电平的电平，并且低于在擦除脉冲之后使用的稳态，例如0V电平。另一种选项是Vdd0保持在2V(曲线1820c)。

Vbl可以降低到0V，例如在t6(曲线1830a)，此时Vsgd开始斜坡下降；或者在t8(曲线1830b)，此时Vsgd已经斜坡下降并以最小电平完成其时间段(曲线1810a)。Vbl也可以在另一个时间斜坡下降，诸如t7。如同在编程循环的转换周期中，Vbl的斜坡下降中的延迟可以导致SGD晶体管当它在t6降低时更快地截止，从而与Vsgd_sel相邻的沟道部分进一步降低，和/或降低更长的时间段。

图18B描绘了与图18A一致的电压的表。这些值是针对图18A中的时段t7-t8的。如图15B所示，SGD晶体管具有Vth＝2V，并且WLDD0上的虚设存储器单元具有Vth＝1V。Vdd0可以为2V(曲线1820c)或4V(曲线1820a、1820b)，并且Vsgd可以为-2V(曲线1810a)、0V(曲线1810b)。通过将Vsgd降低到负电平和/或将Vdd0增加到擦除脉冲期间使用的电平以上，这确保了提供增强的沟道梯度，这促进了虚设存储器单元的编程。

对于情况1和2，Vdd0＝4V且Vch_dd0＝3V；对于情况3和4，Vdd0＝2V且Vch_dd0＝1V。

对于情况1和2，随着Vsgd的增加，Vch_sgd也增加，并且Vch_dd0-Vch_sgd降低。因此，需要较小的Vsgd来提供较大的Vch_dd0-Vch_sgd。对于情况3和4也看到类似的结果。

与图15B中的编程一样，虚设存储器单元的编程的增强量可以通过调整以下一个或多个来调整：在转换期间Vsgd的最小值、Vsgd处于最小电平的时间量、在转换期间Vdd0的最大电平以及Vdd0处于最大电平的时间量。这里的转换是指在擦除脉冲结束时的时间段，诸如t7-t8。在表中，情况1的增强最大：Vsgd＝-2V和Vdd0＝4V。

图19A描绘了编程操作中的示例波形的曲线图，示出了字线电压的耦合上升。如所提及的，例如，结合图9B，在编程、读取或擦除操作之后，存储器单元的控制栅极或字线电压可以浮动到诸如5V的电平。这导致引起空穴朝向SGD晶体管移动并引起电荷损失的电场。图19A和图19B描述了在编程操作之后发生的浮动，而图19C和图19D描述了在读取操作之后发生的浮动。

所示的时间段代表一个程序验证迭代或循环。横轴表示时间，并且纵轴表示字线电压Vwl。编程电压1900从t0至t4施加到选定的字线，并达到Vpgm的量值。编程电压可以暂时暂停在中间电平，诸如Vpass，以避免单次大的转换，这可能具有不希望的耦合效应。通过电压1905从t0至t19施加到未选定的字线，并且达到Vpass的量值，该量值足够高以提供处于导电状态的单元，从而可以对选定的字线的单元进行感测(例如，验证)操作。通过电压包括增加部分、例如在Vpass处的固定幅度部分和降低部分。任选地，通过电压可以相对于编程电压更快地增加，从而在t0之前达到Vpass。

验证电压1910施加于选定的字线。在该示例中，一个接一个地施加所有七个验证电压。在该示例中使用了八级存储器设备。分别在t8、t9、t10、t11、t12、t13和t14时施加VvA、VvB、VvC、VvD、VvE、VvF和VvG的验证电压。感测电路可以在每个验证电压期间被激活。在t15至t16，波形从VvG或略高于VvG的电压降低到0V或其他稳态电平。

对于未选定的字线，Vpass的降低将导致单元从导电状态转换到非导电状态。具体地，当Vpass降到低于截止电平Vcutoff(在t18的点线)以下时，单元的沟道将被截止，例如，单元将变为非导电。当单元变为非导电时，它充当电容器，其中控制栅极为一个板，而沟道为另一个板。当Vcg<Vcutoff或Vcg<(Vth+Vsl)时，单元变为非导电，其中Vcg是单元的控制栅极电压(字线电压)，Vth是单元的阈值电压，而Vsl是源极线电压，源极线电压又大约为单元的源极端子的电压。对于处于最高编程状态(例如，G状态)的单元，Vth可以低至VvG(或由于后编程电荷损失而降低)，并且高至在图12中的Vth分布1207中的G状态的上尾部处的Vth。因此，Vcutoff可以低至VvG+Vsl，也可以高至G状态上尾部+Vsl的Vth。随着通过电压1905从Vcutoff降低到0V，沟道电容性地向下耦合类似的量，如图19B中的曲线1915所示。

当Vsl较大时，沟道截止时的电压摆幅将较大。然而，由于Vch＝Vsl，Vch的最小下耦合电平将基本上独立于Vsl。例如，当Vsl＝1V时，字线电压中的6V摆幅(例如，Vcutoff＝6V)将导致与当Vsl＝0V时字线电压中的5V摆幅(例如，Vcutoff＝5V)大约相同的最小下耦合电平Vch。

曲线1912表示从t19至t20的字线电压的耦合上升。耦合上升被描绘为相对快速地发生，但这未按比例绘制。实际上，例如从t5至t19的验证操作可能消耗大约100微秒，而字线的耦合上升可能显著更长，在毫秒范围内，诸如10毫秒。

图19B描绘了对应于图19A的沟道电压(Vch)的曲线图。对于未选定的存储器串(不具有在当前编程循环中被编程的单元的串)，Vch将在例如从t0至t4的编程电压期间被升压到诸如8V(未示出)的电平。这种升压是通过提供处于非导电状态的未选定串的SGD和SGS晶体管以使Vch浮动来实现的。当Vpass和Vpgm被施加到字线时，由于电容耦合，Vch耦合得更高。对于选定的存储器串(具有在当前编程循环中被编程的单元的串)，Vch通常接地，如在编程电压期间所示。

在验证电压期间，例如，对于选定的存储器串，Vch最初可以为大约1V。对于选定的存储器串的沟道，Vch与Vsl大约相同。Vsl基于所使用的感测的类型来设定。示例包括：负感测，其中Vsl为大约1V；以及正感测，其中Vsl为大约0V，并且使用负字线电压。无论Vsl的电平或所使用的感测类型如何，本文描述的技术都适用。

沟道从t18至t19电容性地耦合下降到最小电平，然后从t19至t20开始回到其例如0V的最终电平。如果字线的电压在t19时被允许开始浮动，电压(曲线1912)通过Vch的增加而电容性地耦合得更高。字线的电压浮动到例如大约5V的Vwl_coupled_up的峰值电平，从而达到第二读取条件。例如，Vcutoff可以是6V，使得耦合到沟道的字线电压有6V的变化，例如6-0V。例如，在Vch的初始值为1V且耦合比为90％的情况下，最小Vch可以是大约1-6×0.9＝-4.4V。因此，耦合到单元的字线(例如，控制栅极)的Vch中存在4.4V的增加。Vwl_coupled_up可以是大约4.4×0.9＝4V。通过从字线驱动器断开字线来浮动字线的电压。

图19C描绘了读取操作中的示例波形的曲线图，示出了字线电压的耦合上升。读取操作类似于验证操作，因为两者都是感测操作，并且都可以提供字线电压的耦合上升。横轴表示时间，并且纵轴表示字线电压Vwl。通过电压1930、1931和1932分别在t0至t3、t4至t8和t9至t12施加到未选定的字线，并且具有Vpass的量值。通过电压包括增加部分、在Vpass处的部分和降低部分。与图12一致，读取电压包括分别用于下、中和上页中的每一页的单独波形1920(处于VrA和VrE的电平)、1921(处于VrB、VrD和VrF的电平)和1922(处于VrC和VrG的电平)。作为示例，读取电压针对第二读取条件被优化，并且被施加到选定的字线。在该示例中使用了八级存储器设备。

对于未选定的字线，Vpass的降低将导致单元从导电状态转换到非导电状态，如所讨论的。t13时的点线指示G状态单元何时变为非导电。随着通过电压1932从Vcutoff降低到0V，沟道电容性地向下耦合类似的量，如图19D中的曲线1935所示。随着t14之后沟道电压的增加，字线电压浮动并被更高地耦合到Vwl_coupled_up。

耦合上升也可能发生在擦除操作之后。在擦除验证操作结束时，当Vsgd和Vsgs的控制栅极电压降至其Vth以下例如2V(或在一些情况下更高)时，Vsgd和Vsgs都斜坡下降并使沟道截止。当选择栅极电压继续降低到0V时，沟道电势(尤其是SGD晶体管和DD0虚设存储器单元下的沟道电势)由于栅极到沟道的耦合而向下耦合。这是一种不稳定的情况，因为Vbl＝0V，所以在沟道中产生电子空穴对。沟道电势返回到大约0V，导致虚设存储器单元的控制栅极耦合上升到大约2V。当选择栅极晶体管的Vth较高时，向下耦合和相关联的耦合上升较大。

图19D描绘了对应于图19C的沟道电压(Vch)的曲线图。沟道从t13至t14电容性地耦合下降到Vch_min的最小电平，然后从t14至t15开始回到其例如0V的最终电平。如果字线的电压在t14时被允许开始浮动，电压(曲线1932)通过Vch的增加而电容性地耦合得更高(曲线1935)。字线的电压浮动到Vwl_coupled_up的峰值电平，如所讨论的那样。

在一个具体实施中，一种装置包括：存储器串，该存储器串包括沟道、在存储器串的漏极端处的漏极端选择栅极晶体管、选定的数据存储器单元和与漏极端选择栅极晶体管相邻的虚设存储器单元；位线，该位线连接到漏极端；选定的字线，该选定的字线连接到选定的数据存储器单元；虚设字线，该虚设字线连接到虚设存储器单元；选择栅极线，该选择栅极线连接到漏极端选择栅极晶体管；和控制电路。控制电路被配置成：在编程循环的预充电阶段，当选择栅极线上的电压是第一选择栅极线电压并且虚设字线上的电压是第一虚设字线电压时，提供位线上的第一电压；在编程循环的编程阶段，当选择栅极线上的电压处于低于第一选择栅极线电压的第二选择栅极线电压，并且虚设字线上的电压处于高于第一虚设字线电压的第二虚设字线电压时，提供选择字线上的编程电压和位线上的第二电压，其中第二虚设字线电压超过第二选择栅极线电压第一差值；并且在从预充电阶段到编程阶段的转换中，提供虚设字线上的电压和选择栅极线上的电压之间的大于第一差值的第二差值。

在另一个具体实施中，一种方法包括：对存储器串的沟道充电，该存储器串包括在存储器串的漏极端处的漏极端选择栅极晶体管和与漏极端选择栅极晶体管相邻的虚设存储器单元；在充电期间，在第一漏极端选择栅极晶体管电压下浮动漏极端选择栅极晶体管的电压，同时提供在第一虚设存储器单元电压下的虚设存储器单元的电压；在充电之后，通过以下至少一种方式在虚设存储器单元和漏极端选择栅极晶体管之间的沟道中提供梯度：将虚设存储器单元的电压从第一虚设存储器单元电压增加到第二虚设存储器单元电压，或将漏极端选择栅极晶体管的电压从第一漏极端选择栅极晶体管电压降低到负电压。

在另一个具体实施中，一种装置包括：存储器串，该存储器串包括沟道、在存储器串的漏极端处的漏极端选择栅极晶体管、与漏极端选择栅极晶体管相邻的非数据存储器单元以及数据存储器单元；用于经由存储器串的漏极端对沟道预充电的装置；用于在沟道被预充电之后对数据存储器单元编程的装置；以及用于在沟道被预充电之后和数据存储器单元被编程之前引发非数据存储器单元的干扰的装置。

用于预充电的装置和用于引发的装置可以包括功率控制模块116、电压驱动器420、430和440、控制电路110和控制器122、或其他逻辑硬件、和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

用于编程的装置可以包括功率控制模块116、电压驱动器420、430和440、控制电路110、控制器122和感测块51-53、或其他逻辑硬件、和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括用于编程的类似或等效装置。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，包括：

NAND串(700n-703n,710n-713n,720n-723n,730n-733n)，所述NAND串包括沟道(665,710a)、在所述NAND串的漏极端(615)处的漏极端选择栅极晶体管(717,737,757,777)、选定的数据存储器单元(704-714,724-734,744-754,764-774)和与所述漏极端选择栅极晶体管相邻的虚设存储器单元(716,736,756,776)；

位线(BL0-BL3)，所述位线连接到所述漏极端；

选定的字线(WLL0-WLL10)，所述选定的字线连接到所述选定的数据存储器单元；

虚设字线(WLDD0)，所述虚设字线连接到所述虚设存储器单元；

选择栅极线(SGD1(0))，所述选择栅极线连接到所述漏极端选择栅极晶体管；和

控制电路(110,122)，所述控制电路被配置成：

在编程循环(PL0-PL15)的预充电阶段(1590)，当所述选择栅极线上的电压(Vsgd_sel)是第一选择栅极线电压并且所述虚设字线上的电压(Vdd0)是第一虚设字线电压时，提供所述位线上的第一电压(Vbl)；

在所述编程循环的编程阶段(1592)，当所述选择栅极线上的电压处于低于所述第一选择栅极线电压的第二选择栅极线电压，并且所述虚设字线上的电压处于高于所述第一虚设字线电压的第二虚设字线电压时，提供所述选择字线上的编程电压(Vpgm)和所述位线上的第二电压，其中所述第二虚设字线电压超过所述第二选择栅极线电压第一差值；以及

在从所述预充电阶段到所述编程阶段的转换(1591)中，提供所述虚设字线上的所述电压和所述选择栅极线上的所述电压之间的大于所述第一差值的第二差值。

2.根据权利要求1所述的装置，其中：

为了提供所述第二差值，所述控制电路被配置成提供处于高于所述第二虚设字线电压的电平的所述虚设字线上的所述电压。

3.根据权利要求1或2所述的装置，其中：

为了提供所述第二差值，所述控制电路被配置成提供处于低于所述第二选择栅极线电压的电平的所述选择栅极线上的所述电压。

4.根据权利要求1至3中任一项所述的装置，其中：

为了提供所述第二差值，所述控制电路被配置成同时提供处于高于所述第二虚设字线电压的电平的所述虚设字线上的所述电压，并提供处于低于所述第二选择栅极线电压的电平的所述选择栅极线上的所述电压。

5.根据权利要求1至4中任一项所述的装置，其中：

在所述转换中，相对于所述选择栅极线上的所述电压从所述第一选择栅极线电压的降低，所述虚设上的所述电压从所述第一虚设字线电压到所述第二虚设字线电压的增加被延迟。

6.根据权利要求1至5中任一项所述的装置，其中：

为了提供所述第二差值，所述控制电路被配置成提供处于低于所述第二选择栅极线电压的负电平(1520c)的所述选择栅极线上的所述电压。

7.根据权利要求1至6中任一项所述的装置，其中：

所述漏极端选择栅极晶体管在所述预充电阶段和所述编程阶段期间处于导电状态。

8.根据权利要求1至7中任一项所述的装置，其中：

所述位线上的所述第二电压低于所述位线上的所述第一电压。

9.根据权利要求8所述的装置，其中：

在所述转换中，相对于所述选择栅极线上的所述电压从所述第一选择栅极线电压的降低，从所述第一电压到所述第二电压的降低被延迟。

10.根据权利要求1至9中任一项所述的装置，其中：

所述编程循环发生在涉及所述选定的字线的编程操作期间；以及

在涉及另一字线的后续编程操作中，从所述预充电阶段到所述编程阶段的转换不会提供在所述虚设字线上的所述电压和所述选择栅极线上的所述电压之间大于在编程阶段中所述第二虚设字线电压超过所述第二选择栅极线电压的差值的差值。

11.根据权利要求1至10中任一项所述的装置，其中：

所述编程循环发生在涉及所述选定的字线的编程操作期间；以及

在涉及所述选定的字线的所述编程操作的另一编程循环中，从所述预充电阶段到所述编程阶段的转换不提供所述虚设字线上的所述电压和所述选择栅极线上的所述电压之间的所述第二差值。

12.一种方法，包括：

对NAND串(700n-703n,710n-713n,720n-723n,730n-733n)的沟道(665,710a)充电，所述NAND串包括在所述NAND串的漏极端(615)处的漏极端选择栅极晶体管(717,737,757,777)和与所述漏极端选择栅极晶体管相邻的虚设存储器单元(716,736,756,776)；

在所述充电期间，在第一漏极端选择栅极晶体管电压下浮动所述漏极端选择栅极晶体管的电压(Vsgd_sel)，同时提供在第一虚设存储器单元电压下的所述虚设存储器单元的电压(Vdd0)；

在所述充电之后，通过以下至少一种方式在所述虚设存储器单元和所述漏极端选择栅极晶体管之间的所述沟道中提供梯度(950d)：将所述虚设存储器单元的所述电压从所述第一虚设存储器单元电压增加到第二虚设存储器单元电压，或将所述漏极端选择栅极晶体管的所述电压从所述第一漏极端选择栅极晶体管电压降低到负电压。

13.根据权利要求12所述的方法，其中，所述NAND串的所述漏极端连接到位线(BL0-BL3)，并且当第一电压被施加到所述位线时，所述沟道从所述NAND串的源极端(613)被充电，所述方法还包括：

延迟所述位线的所述电压从所述第一电压到第二电压的降低，直到所述漏极端选择栅极晶体管的所述电压的所述降低之后。

14.根据权利要求12或13所述的方法，其中：

所述充电和所述梯度的所述提供发生在涉及所述NAND串中的数据存储器单元的擦除操作的擦除循环中。

15.根据权利要求12至14中任一项所述的方法，还包括：

将所述虚设存储器单元的所述电压从所述第二虚设存储器单元电压降低到接地电压；以及

将所述漏极端选择栅极晶体管的所述电压从所述负电压增加到接地电压。

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