CN108122566A - 用于执行部分读操作的非易失性存储器件及其读取方法 - Google Patents

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Abstract

一种非易失性存储器件包括：第一单元串，包括第一伪单元并且连接到选择的串选择线；第二单元串，包括第二伪单元并且连接到所述选择的串选择线；页缓冲器电路，被配置为选择所述第一单元串和所述第二单元串中的一个单元串以在读操作中读取数据；以及控制逻辑电路，被配置为在所述读操作中向连接到所述第一单元串和所述第二单元串中的所选择的一个单元串的位线施加第一位线电压，以及向连接到所述第一单元串和所述第二单元串中的未选择的一个单元串的位线施加第二位线电压。当选择所述第一单元串时，所述控制逻辑电路断开所述第二伪单元，并且当选择所述第二单元串时，所述控制逻辑电路断开所述第一伪单元。

Description

用于执行部分读操作的非易失性存储器件及其读取方法
相关申请的交叉引用
本专利申请要求于2016年11月28日提交的韩国专利申请No.10-2016-0159556的优先权，其全部内容通过引用并入本文。
技术领域
本发明构思涉及半导体存储器件，更具体地，涉及用于执行部分读操作的非易失性存储器件。
背景技术
半导体存储器件可以分类为易失性存储器件或非易失性存储器件。易失性存储器件是仅在器件被供电时才维持其数据的计算机存储器件。换句话说，当易失性存储器的电力中断时，易失性存储器件丢失其存储的数据。非易失性存储器件即使在电力循环(例如，断开和重新打开)之后仍保留其存储的数据。因此，非易失性存储器件用于在没有电力的情况下存储数据。非易失性存储器件的示例包括掩模只读存储器(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。
非易失性存储器件可以以连接到字线的页为单位读取存储的数据。非易失性存储器件还可以将单独的页划分成多个部分以读取分割的部分。
发明内容
本发明构思的示例性实施方式提供了一种非易失性存储器件。一种非易失性存储器件可以包括：第一单元串，包括第一存储单元和第一伪单元并且连接到选择的串选择线，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠；第二单元串，包括第二存储单元和第二伪单元并且连接到所述选择的串选择线，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠；页缓冲器电路，被配置为选择所述第一单元串和所述第二单元串中的一个单元串以在读操作中读取数据；以及控制逻辑电路，被配置为在所述读操作中向连接到所述第一单元串和所述第二单元串中的选择的一个单元串的位线施加第一位线电压，以及向连接到所述第一单元串和所述第二单元串中的未选择的一个单元串的位线施加第二位线电压。当选择所述第一单元串时，所述控制逻辑电路断开所述第二伪单元，并且当选择所述第二单元串时，所述控制逻辑电路断开所述第一伪单元。所述第二位线电压具有低于所述第一位线电压的电平。
本发明构思的示例性实施例提供了一种读取非易失性存储器件的方法，所述非易失性存储器件包括：第一单元串，包括第一存储单元和第一伪单元并连接到选择的串选择线，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠；以及第二单元串，包括第二存储单元和第二伪单元并且连接到所述选择的串选择线，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠。所述方法可以包括：向连接到所述第一单元串的第一位线施加第一位线电压；向连接到所述第二单元串的第二位线施加第二位线电压；当选择所述第一单元串时，向连接到所述第一伪单元的第一伪字线施加第一伪字线电压，并且向连接到所述第二伪单元的第二伪字线施加第二伪字线电压；以及感测存储在所述第一单元串的选择的存储单元中的数据。当选择所述第一单元串时，所述第一伪单元被接通并且所述第二伪单元被断开。
本发明构思的示例性实施例提供了一种非易失性存储器件，包括：第一单元串，包括第一存储单元和第一伪单元，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠，其中所述第一单元串连接到选择的位线；第二单元串，包括第二存储单元和第二伪单元，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠，其中所述第二单元串连接到未选择的位线；以及控制逻辑电路，被配置为在读操作中向连接到所述第一单元串的位线施加第一位线电压，以及向连接到所述第二单元串的位线施加第二位线电压，其中，所述第二位线电压大于接地电压且小于所述第一位线电压。
附图说明
图1是示出了根据本发明构思的示例性实施例的非易失性存储器件的框图。
图2是示出了根据本发明构思的示例性实施例的存储块的视图。
图3是示出了根据本发明构思的示例性实施例的存储块的视图。
图4是示出了根据本发明构思的示例性实施例的图3的存储块的单元串的结构的视图。
图5是示出了在读操作中非易失性存储器件的单元串的沟道电势的视图。
图6是示出了根据本发明构思的示例性实施例的在读操作中连接到所选择的串选择线的单元串的沟道电势的视图。
图7和图8是示出了根据本发明构思的示例性实施例的用于形成图6的沟道电势的读取方法的视图。
图9是示出了根据本发明构思的示例性实施例的在读操作中施加的电压的时序图。
图10是示出了根据本发明构思的示例性实施例的读操作的流程图。
图11是示出了根据本发明构思的示例性实施例的在读操作中连接到所选择的串选择线的单元串的沟道电势的视图。
图12和图13是示出了根据本发明构思的示例性实施例的用于形成图11的沟道电势的读取方法的视图。
图14是示出了根据本发明构思的示例性实施例的在读操作中施加的电压的时序图。
图15是示出了根据本发明构思的示例性实施例的读操作的流程图。
图16是示出了根据本发明构思的示例性实施例的固态驱动器(SSD)的框图。
图17是示出了根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。
图18是示出了根据本发明构思的示例性实施例的通用闪存存储(UFS)系统的框图。
具体实施方式
下面，将参考附图描述本发明构思的示例性实施例。贯穿本申请，相似的附图标记表示相似的元件。
图1是示出了根据本发明构思的示例性实施例的非易失性存储器件100的框图。参考图1，非易失性存储器件100可以包括存储单元阵列100、地址解码器电路120、页缓冲器电路130、数据输入/输出电路140、以及控制逻辑电路150。
存储单元阵列110可以包括多个存储块(BLK1至BLKz)。每个存储块可以包括多个存储单元。每个存储块可以通过至少一个接地选择线GSL、多个字线WL以及至少一个串选择线SSL连接到地址解码器电路120。每个存储块可以通过多个位线BL连接到页缓冲器电路130。多个存储块(BLK1至BLKz)可以共同地连接到多个位线BL。多个存储块(BLK1至BLKz)的存储单元可以具有彼此相同的结构。多个存储块(BLK1至BLKz)中的每一个可以是擦除操作的单位。存储单元阵列110的存储单元可以以存储块为单位被擦除。属于相同存储块的存储单元可以同时被擦除。例如，每个存储块可以被划分成多个子块。多个子块中的每一个可以是擦除操作的单元。
地址解码器电路120通过多个接地选择线GSL、多个字线WL以及多个串选择线SSL连接到存储单元阵列110。地址解码器电路120可以在控制逻辑电路150的控制下操作。地址解码器电路120可以从存储器控制器(例如，外部存储器控制器)接收地址ADDR。地址解码器电路120可以对接收的地址ADDR进行解码，并根据解码的地址向字线WL施加控制电压。
例如，在编程操作中，地址解码器电路120可以向由地址ADDR指示的所选择的存储块的所选择的字线施加程序电压VPGM，并且可以向所选择的存储块的未选择的字线施加通过过电压(pass voltage)VP ASS。在读操作中，地址解码器电路120可以向由地址ADDR指示的所选择的存储块的所选择的字线施加读电压VRD，并且可以向所选择的存储块的未选择的字线施加未选择读电压VREAD。在擦除操作中，地址解码器电路120可以向所选择的存储块的字线施加擦除电压(例如，接地电压或具有与接地电压相似电平的低电压)。
页缓冲器电路130可以通过多个位线BL连接到存储单元阵列110。页缓冲器电路130可以通过多个数据线DL连接到数据输入/输出电路140。页缓冲器电路130可以在控制逻辑电路150的控制下操作。
页缓冲器电路130可以存储要在存储单元阵列110的存储单元中编程的数据或存储从存储单元阵列110的存储单元读取的数据。在编程操作中，页缓冲器电路130可以存储要在存储单元阵列110的存储单元中编程的数据。基于所存储的数据，页缓冲器电路130可以对多个位线BL进行偏置。在编程操作中，页缓冲器电路130可以用作写驱动器。在读操作中，页缓冲器电路130可以感测位线BL的电压并且可以存储感测结果。在读操作中，页缓冲器电路130可以用作感测放大器。
数据输入/输出电路140可以通过多个数据线DL连接到页缓冲器电路130。数据输入/输出电路140可以与存储器控制器交换数据。例如，数据输入/输出电路140可以临时存储从存储器控制器接收的数据DATA。数据输入/输出电路140可以向页缓冲器电路130发送存储的数据。数据输入/输出电路140可以临时存储从页缓冲器电路130接收的数据DATA。数据输入/输出电路140可以向存储器控制器发送存储的数据DATA。数据输入/输出电路140可以用作缓冲器存储器。
控制逻辑电路150可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑电路150可以对接收的命令CMD进行解码，并且可以根据解码的命令控制非易失性存储器件100的整体操作。
在读操作中，控制逻辑电路150可以从所接收的控制信号CTRL中的读使能信号(/RE)产生数据选通信号DQS并输出数据选通信号DQS。在写操作中，控制逻辑电路150可以根据所接收的控制信号CTRL中的写使能信号(/WE)产生数据选通信号DQS并输出数据选通信号DQS。
在读操作中，非易失性存储器件100可以选择性地读取连接到所选择的存储块的所选择的字线的一个页的一部分。页缓冲器电路130可以对位线BL中所选择的位线进行预充电。页缓冲器电路130可以向位线BL中的剩余未选择的位线施加接地电压GND或特定电压以屏蔽(shield)所选择的位线。
图2是示出了根据本发明构思的示例性实施例的存储块BLKa的视图。参考图2，存储块BLKa可以具有二维平面结构，并且可以包括多个单元串CS。多个单元串CS可以分别连接到多个位线(BL1至BLn)。每个单元串CS可以包括接地选择晶体管GST、存储单元MC以及串选择晶体管SST。
每个单元串CS的接地选择晶体管GST可以连接在存储单元MC和公共源极线CSL之间。多个单元串CS的接地选择晶体管GST可以共同地连接到公共源极线CSL。
每个单元串CS的串选择晶体管SST可以连接在存储单元MC和位线BL之间。多个单元串CS的串选择晶体管SST可以分别连接到位线(BL1至BLn)。
在每个单元串CS中，多个存储单元MC可以设置在接地选择晶体管GST和串选择晶体管SST之间。在每个单元串CS中，存储单元MC可以彼此串联连接。存储单元MC可以包括伪存储单元。伪存储单元可以不用于存储数据。伪存储单元可以用于各种目的。
在多个单元串CS中，位于与公共源极线CSL相同距离处的存储单元MC可以共同地连接到字线。换句话说，第一单元串的第五存储单元和第二单元串的第五存储单元可以连接到相同的字线。多个单元串CS的存储单元MC可以连接到多个字线(WL1至WLm)。多个字线(WL1至WLm)可以包括连接到伪存储单元的伪字线。
存储单元MC的编程操作和读操作可以以字线为单位来执行。共同地连接到一个字线的存储单元MC可以同时被编程或读取。可以以存储块为单位执行存储单元MC的擦除操作。一个存储块BLKa的存储单元MC可以同时被擦除。例如，可以以子块为单位执行存储单元MC的擦除操作。一个存储块BLKa可以被划分成多个子块，并且可以同时擦除一个子块的存储块MC。
图3是示出了根据本发明构思的示例性实施例的存储块BLKb的视图。参考图3，多个单元串CS可以沿着行方向和列方向布置在衬底SUB上。单元串CS可以共同地连接到形成在衬底SUB上的公共源极线CSL。在图3中，为了帮助理解存储块BLKb的结构，示出了衬底SUB的位置。在图3中，示出了公共源极线CSL直接连接到单元串CS的下端。然而，公共源极线CSL可以简单地电连接到单元串CS的下端。公共源极线CLS不限于物理地位于单元串CS的下端。此外，虽然单元串CS以4×4矩阵的形式布置，但是本发明构思不限于此。
每行的单元串CS可以连接到第一接地选择线至第四接地选择线(GSL1至GSL4)中的相应接地选择线或第一串选择线至第四串选择线(SSL1至SSL4)中的相应串选择线。第一接地选择线至第四接地选择线(GSL1至GSL4)可以彼此连接。每列的单元串CS可以连接到第一位线至第四位线(BL1至BL4)中的相应位线。为了防止图3的视图复杂，连接到第二接地选择线和第三接地选择线(GSL2、GSL3)或第二串选择线和第三串选择线(SSL2、SSL3)的单元串CS被示出为较浅的黑色阴影。
单元串CS中的每一个可以包括连接到相应接地选择线的至少一个接地选择晶体管GST、分别连接到多个字线(WL1至WL8)的多个存储单元MC、以及连接到相应串选择线SSL的至少一个或两个串选择晶体管SST。在每个单元串CS中，接地选择晶体管GST、存储单元MC和串选择晶体管SST可以沿着垂直于衬底SUB的方向串联连接，并且可以沿着垂直于衬底SUB的方向依次堆叠。存储单元MC可以包括伪存储单元。伪存储单元可以不用于存储数据。伪存储单元可以用于各种目的。
位于与衬底SUB或接地选择晶体管GST相同的高度(或次序)的单元串CS的存储单元可以共同地连接到相同的字线。位于与衬底SUB或接地选择晶体管GST不同的高度(或次序)的单元串CS的存储单元可以连接到不同的字线。例如，第一单元串的第五存储单元和第二单元串的第四存储单元可以连接到不同的字线。
在本发明构思的示例性实施例中，提供了三维(3D)存储阵列。换句话说，存储单元阵列110可以用3D存储阵列来实现。3D存储阵列在存储单元阵列的一个或多个物理层级中单片地形成，所述存储单元阵列具有布置于硅衬底上方的有源区以及与那些存储单元的操作相关联的电路。相关联的电路可以在该衬底之上或之中。术语“单片(monolithic)”可以表示阵列的每一层级的层直接沉积在阵列的每一下层级的层上。
在本发明构思的示例性实施例中，该3D存储阵列包括垂直取向的垂直NAND串，使得至少一个存储单元位于另一存储单元之上。至少一个存储单元可以包括电荷陷阱层。每个垂直NAND串可以包括位于存储单元之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储单元相同的结构，并且与存储单元一起单片地形成。
以下专利文献(通过引用全部并入本文)描述了用于3D存储阵列的配置，其中3D存储阵列被构造为多个层级，其中在层级之间共享字线和/或位线：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
图4是示出了根据本发明构思的示例性实施例的图3的存储块BLKb的单元串CS的结构的视图。参考图3和图4，可以提供在垂直于衬底SUB的方向上延伸以接触衬底SUB的柱状物PL。接地选择线GSL、字线(WL1至WL8)和串选择线SSL可以由平行于衬底SUB的导电材料(例如，金属材料)形成。柱状物PL可以穿透接地选择线GSL、字线(WL1至WL8)和串选择线SSL，以接触衬底SUB。字线(WL1至WL8)可以包括不用于存储数据的伪字线。伪字线可以用于其他目的。
在图4中，示出了沿着切割平面线(A-A’)截取的横截面图。可以示出与第一字线WL1相对应的第一存储单元MC1的横截面图。柱状物PL可以包括圆柱体BD。空隙AG可以设置在主体BD的内部。主体BD可以包括p型硅，并且可以是形成沟道的区域。柱状物PL还可以包括围绕主体BD的圆柱形隧道绝缘层TI和围绕圆柱形隧道绝缘层TI的圆柱形电荷陷阱层CT。阻挡绝缘层BI可以设置在第一字线WL1和柱状物PL之间。主体BD、隧道绝缘层TI、电荷陷阱层CT、阻挡绝缘层BI和第一字线WL1可以是形成在垂直于衬底SUB或衬底SUB的顶面的方向上的电荷陷阱晶体管。串选择晶体管SST、接地选择晶体管GST和其它存储单元可以具有与第一存储单元MC1相同的通用结构。例如，与接地选择晶体管GST相比，串选择晶体管SST中的一个可以具有更宽的柱体。
在单元串CS的制造工艺中，当与衬底SUB相距的距离减小时，柱状物PL的宽度或与衬底SUB的顶面平行的横截面可以较小。换句话说，柱状物PL与衬底SUB越近，其宽度越小，并且柱状物PL与衬底SUB越远，其宽度越大。因此，当向接地选择晶体管GST、存储单元MC和串选择晶体管SST的主体施加相同的电压并且向接地选择线GSL、字线(WL1至WL8)和串选择线SSL施加相同的电压时，形成在与衬底SUB相邻的存储单元处或接地选择晶体管GST处的电场大于形成在远离衬底SUB的存储单元处或串选择晶体管SST处的电场。这种电场强度的差异可以导致在执行读操作时发生的读干扰。
在读操作中，选择读电压可以被施加到与被选择为读目标的存储单元相连的字线。选择读电压具有在存储单元的阈值电压范围内的电平。由于在所选择的存储单元中出现的电场的强度小，所以可能不会发生读干扰或者可能很少发生读干扰。在读操作中，可以向与未被选择为读目标的存储单元相连的字线施加未选择读电压。未选择读电压具有高于存储单元的阈值电压范围的电平。由于在未选择的存储单元中出现的电场的强度相对较大，所以在未选择的存储单元中可能会发生读干扰。
图5是示出了读操作中的非易失性存储器件的单元串的沟道电势的视图。参考图5，在读操作中，非易失性存储器件100可以选择位线来读取存储在存储单元中的数据。在读操作中，非易失性存储器件100可以向由接收的地址ADDR指示的所选择的存储块的所选择的字线施加选择读电压VRD，并且可以向所选择的存储块的未选择的字线施加未选择读电压VREAD。预充电电压可以被施加到所选择的位线。接地电压GND可以被施加到未选择的位线，以防止位线之间的耦合。
例如，在未选择的第二串选择线SSL2的情况下，与施加到位线的电压无关地，单元串CS21和单元串CS22的沟道电势没有差别。这是因为未选择的串选择线SSL2被浮置。
然而，在所选择的第一串选择线SSL1的情况下，连接到所选择的位线的单元串CS11可能由于预充电电压而具有沟道电势。连接到未选择的位线的单元串CS12可能由于接地电压GND而具有沟道电势。因此，由于沟道电势差，连接到在单元串CS11和单元串CS12中选择的字线的存储单元可能处于Fowler Nordheim(FN)应力之下。由于FN应力，这些存储单元的特性可能会恶化。
图6是示出了根据本发明构思的示例性实施例的在读操作中连接到所选择的串选择线的单元串的沟道电势的视图。参考图6，在读操作中，非易失性存储器件100可以选择位线来读取存储在存储单元中的数据。在读操作中，非易失性存储器件100可以向由接收的地址ADDR指示的所选择的存储块的所选择的字线施加选择读电压VRD，并且可以向所选择的存储块的未选择的字线施加未选择读电压VREAD。第一位线电压VBL1可以作为预充电电压被施加到所选择的位线。第二位线电压VBL2可以被施加到未选择的位线，以防止位线之间的耦合。第二位线电压VBL2可以具有第一位线电压VBL1和接地电压GND之间的电平。换句话说，第一位线电压VBL1大于第二位线电压VBL2。
例如，连接到所选择的第一位线BL1的第一单元串CS1可能由于第一位线电压VBL1而具有沟道电势。连接到未选择的第二位线BL2的第二单元串CS2可能由于第二位线电压VBL2而具有沟道电势。由于第二位线电压VBL2引起的沟道电势高于由于接地电压GND引起的沟道电势。因此，图6中的第一单元串CS1和第二单元串CS2之间的FN应力比图5的第一单元串CS11和第二单元串CS12之间的FN应力减小得更多。因此，可以通过使用图6的方法来减小第一单元串CS1和第二单元串CS2的特性的劣化。
图7和图8是示出了根据本发明构思的示例性实施例的用于形成图6的沟道电势的读取方法的视图。图7和图8示出了在读操作中连接到非易失性存储器件100的所选择的串选择线的单元串的状态。图7示出了选择第一位线BL1的情况。换句话说，图7示出了选择奇数位线的情况。图8示出了选择第二位线BL2的情况。换句话说，图8示出了选择偶数位线的情况。
参考图7和图8，非易失性存储器件100可以包括伪字线(DWL1、DWL2)。伪存储单元DMC11可以连接到第一伪字线DWL1和第一位线BL1。伪存储单元DMC12可以连接到第一伪字线DWL1和第二位线BL2。伪存储单元DMC21可以连接到第二伪字线DWL2和第一位线BL1。伪存储单元DMC22可以连接到第二伪字线DWL2和第二位线BL2。
连接到伪字线(DWL1、DWL2)的伪存储单元可以彼此不同地被编程。例如，连接到第一伪字线DWL1的伪存储单元中的连接到偶数位线的存储单元(例如，偶数BL的DMC)可以被编程为具有低于第二伪字线电压VDWL2的阈值电压。连接到第一伪字线DWL1的伪存储单元中的连接到奇数位线的存储单元(例如，奇数BL的DMC)可以被编程为具有第一伪字线电压VDWL1和第二伪字线电压VDWL2之间的阈值电压。连接到第二伪字线DWL2的伪存储单元中的连接到奇数位线的存储单元(例如，奇数BL的DMC)可以被编程为具有低于第二伪字线电压VDWL2的阈值电压。连接到第二伪字线DWL2的伪存储单元中的连接到偶数位线的存储单元(例如，偶数BL的DMC)可以被编程为具有第一伪字线电压(VDWL1)和第二伪字线电压(VDWL2)之间的阈值电压。
在图7中，第一位线BL1是所选择的位线，第二位线BL2是与第一位线BL1相邻的未选择的位线。第一位线电压VBL1可以作为预充电电压被施加到所选择的第一位线BL1。可以向未选择的第二位线BL2施加第二位线电压VBL2，以防止位线之间的耦合。第二位线电压VBL2可以具有第一位线电压VBL1和接地电压GND之间的电平。
为了防止电流流过与第二位线BL2相连的沟道并且为了将沟道电势维持在第二位线电压VBL2，可以断开伪存储单元DMC22。例如，非易失性存储器件100可以向第一伪字线DWL1施加第一伪字线电压VDWL1。非易失性存储器件100可以向第二伪字线DWL2施加第二伪字线电压VDWL2。这样，连接到第二伪字线DWL2的伪存储单元DMC22可以被断开。
换句话说，连接到第二伪字线DWL2的伪存储单元中的连接到偶数位线的伪存储单元可以被断开。因此，在读操作中，连接到未选择的第二位线BL2的沟道可以具有与第二位线电压VBL2相对应的沟道电势。在这种情况下，连接到所选择的第一位线BL1的沟道可以根据所选择的字线具有与第一位线电压VBL1和特征值(α)之差相对应的沟道电势。因此，非易失性存储器件100可以在读操作中减小由FN应力引起的读干扰。
在图8中，第二位线BL2是所选择的位线，第一位线BL1是与第二位线BL2相邻的未选择的位线。第一位线电压VBL1可以作为预充电电压被施加到所选择的第二位线BL2。可以向未选择的第一位线BL1施加第二位线电压VBL2，以防止位线之间的耦合。第二位线电压VBL2可以具有第一位线电压VBL1和接地电压GND之间的电平。
为了防止电流流过与第一位线BL1相连的沟道并且为了将沟道电势保持在第二位线电压VBL2，可以断开伪存储单元DMC11。例如，非易失性存储器件100可以将第二伪字线电压VDWL2施加于第一伪字线DWL1。非易失性存储器件100可以向第二伪字线DWL2施加第一伪字线电压VDWL1。这样，连接到第一伪字线DWL1的伪存储单元DMC11可以被断开。
换句话说，连接到第一伪字线DWL1的伪存储单元中的连接到奇数位线的伪存储单元可以被断开。因此，在读操作中，连接到未选择的第一位线BL1的沟道可以具有与第二位线电压VBL2相对应的沟道电势。在这种情况下，连接到所选择的第二位线BL2的沟道可以根据所选择的字线具有与第一位线电压VBL1和特征值(α)之差相对应的沟道电势。因此，非易失性存储器件100可以在读操作中减小由FN应力引起的读干扰。
图9是示出了根据本发明构思的示例性实施例的在读操作中施加的电压的时序图。参考图9，非易失性存储器件100可以在读操作中基于接收到的地址ADDR来选择所选择的存储块的串选择线。在下文中描述与所选择的串选择线相关联的偏置状态。
在时间t1，非易失性存储器件100可以向串选择线SSL和接地选择线GSL施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到串选择线SSL和接地选择线GSL的存储单元的电压。非易失性存储器件100可以向所选择的字线(选择的WL)施加选择读电压VRD，并且可以向未选择的字线(未选择的WL)施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到未选择的字线的存储单元的电压。选择读电压VRD是用于读取存储在连接到所选择的字线的存储单元中的数据的电压。在存储单元是多级单元(multi-level cell)的情况下，可以使用多个选择读电压VRD。
非易失性存储器件100可以根据所选择的位线的位置向伪字线DWL施加第一伪字线电压(VDWL1)或第二伪字线电压(VDWL2)。例如，如图7和图8中所述，非易失性存储器件100可以根据所选择的位线是奇数位线还是偶数位线，向第一伪字线(DWL1)和第二伪字线(DWL2)施加不同的伪字线电压。
在时间t2，非易失性存储器件100可以向所选择的位线施加第一位线电压VBL1以对所选择的位线进行预充电，并且可以向未选择的位线施加第二位线电压VBL2以形成连接到未选择的位线的沟道的沟道电势。连接到未选择的位线的沟道的沟道电势为VBL2，并且连接到所选择的位线的沟道的沟道电势为VBL1-α。
图10示出了根据本发明构思的示例性实施例的读操作的流程图。参考图10，非易失性存储器件100可以选择性地从所选择的存储块读取一页的一部分。
在操作S110中，非易失性存储器件100可以向串选择线SSL和接地选择线GSL施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到串选择线SSL和接地选择线GSL的存储单元的电压。
在操作S120中，非易失性存储器件100可以向所选择的字线施加选择读电压VRD，并且可以向未选择的字线施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到未选择的字线的存储单元的电压。选择读电压VRD是用于读取存储在连接到所选择的字线的存储单元中的数据的电压。
在操作S130中，非易失性存储器件100可以向所选择的位线施加第一位线电压VBL1。例如，非易失性存储器件100可以选择奇数位线和偶数位线中的一个。第一位线电压VBL1是用于读取存储在存储单元中的数据的预充电电压。
在操作S140中，非易失性存储器件100可以向未选择的位线施加第二位线电压VBL2。例如，当在操作S130中选择了奇数位线的情况下，偶数位线变为未选择的位线。当在操作S130中选择了偶数位线的情况下，奇数位线变为未选择的位线。因此，未选择的位线是与所选择的位线相邻的位线。
在操作S150中，非易失性存储器件100可以确定所选择的位线是否是奇数位线。在操作S160中，在所选择的位线是奇数位线的情况下，非易失性存储器件100可以向第一伪字线DWL1施加第一伪字线电压VDWL1，并且可以向第二伪字线DWL2施加第二伪字线电压VDWL2。例如，当第一伪字线电压VDWL1被施加到第一伪字线DWL1时，连接到第一伪字线DWL1的伪存储单元可以全部被接通。当第二伪字线电压VDWL2被施加到第二伪字线DWL2时，连接到第二伪字线DWL2的伪存储单元中的连接到偶数位线的伪存储单元可以被断开。在操作S170中，在所选择的位线是偶数位线的情况下，非易失性存储器件100可以向第一伪字线DWL1施加第二伪字线电压VDWL2，并且可以向第二伪字线DWL2施加第一伪字线电压VDWL1。例如，当第一伪字线电压VDWL1被施加到第二伪字线DWL2时，连接到第二伪字线DWL2的伪存储单元可以全部被接通。当第二伪字线电压VDWL2被施加到第一伪字线DWL1时，连接到第一伪字线DWL1的伪存储单元中的连接到奇数位线的伪存储单元可以被断开。
在操作S180中，非易失性存储器件100可以测量所选择的位线的电压或电流电平。换句话说，非易失性存储器件100可以读取连接到所选择的位线和所选择的字线的存储单元的数据。连接到所选择的位线的单元串具有与第一位线电压VBL1相对应的沟道电势，连接到未选择的位线的单元串具有与第二位线电压VBL2相对应的沟道电势。因此，非易失性存储器件100可以在读操作中通过控制第二位线电压VBL2来减少由于FN应力引起的读干扰。
图11是示出了根据本发明构思的示例性实施例的在读操作中连接到所选择的串选择线的单元串的沟道电势的视图。参考图11，非易失性存储器件100可以在读操作中选择位线来读取存储在存储单元中的数据。在读操作中，非易失性存储器件100可以向由接收的地址ADDR指示的所选择的存储块的所选择的字线(例如，BL2)施加选择读电压VRD，并且可以向所选择的存储块的未选择的字线(例如，BL1、BL3和BL4)施加未选择读电压VREAD。第一位线电压VBL1可以作为预充电电压被施加到所选择的位线(例如，BL2)。可以向未选择的位线中的与所选择的位线相邻的未选择的位线(例如，BL1和/或BL3)施加第二位线电压VBL2，以防止位线之间的耦合。可以向剩余的未选择的位线(例如，BL4)施加接地电压GND。第二位线电压VBL2可以具有第一位线电压VBL1和接地电压GND之间的电平。
在图11中，连接到所选择的第二位线BL2的第二单元串CS2可以具有由第一位线电压VBL1引起的沟道电势。连接到与所选择的第二位线BL2相邻的未选择的第一位线和第三位线(BL1、BL3)的第一单元串和第三单元串(CS1、CS3)可以具有由第二位线电压VBL2引起的沟道电势。连接到第四位线BL4的第四单元串CS4可以具有由接地电压GND引起的沟道电势。由第二位线电压VBL2引起的沟道电势高于由接地电压GND引起的沟道电势。因此，第二单元串CS2与第一单元串CS1之间或第二单元串CS2与第三单元串CS3之间的FN应力比图5的单元串(CS11、CS12)之间的FN应力减小得更多。因此，可以减少包括在第一单元串和第三单元串(CS1、CS3)中的存储单元的特性劣化。第三单元串CS3与第四单元串CS4之间的FN应力也减小。
图12和图13是示出了根据本发明构思的示例性实施例的用于形成图11的沟道电势的读取方法的视图。图12和图13示出了在读操作中连接到非易失性存储器件100的所选择的串选择线的单元串的状态。图12示出了选择第三位线BL3的情况。这里，四个位线可以形成一组。然而，一组位线不限于此。例如，多于或少于四个位线可以形成一组。图13示出了选择第二位线BL2的情况。
参考图12和图13，非易失性存储器件100可以包括伪字线(DWL1、DWL2)。伪存储单元DMC11可以连接到第一伪字线DWL1和第一位线BL1。伪存储单元DMC12可以连接到第一伪字线DWL1和第二位线BL2。伪存储单元DMC13可以连接到第一伪字线DWL1和第三位线BL3。伪存储单元DMC14可以连接到第一伪字线DWL1和第四位线BL4。伪存储单元DMC21可以连接到第二伪字线DWL2和第一位线BL1。伪存储单元DMC22可以连接到第二伪字线DWL2和第二位线BL2。伪存储单元DMC23可以连接到第二伪字线DWL2和第三位线BL3。伪存储单元DMC24可以连接到第二伪字线DWL2和第四位线BL4。
连接到伪字线(DWL1、DWL2)的伪存储单元可以彼此不同地被编程。例如，连接到第一伪字线DWL1的存储单元中的连接到偶数位线的存储单元可以具有低于第二伪字线电压VDWL2的阈值电压。连接到第一伪字线DWL1的存储单元中的连接到奇数位线的存储单元可以具有第一伪字线电压VDWL1和第二伪字线电压VDWL2之间的阈值电压。连接到第二伪字线DWL2的存储单元中的连接到奇数位线的存储单元可以具有低于第二伪字线电压VDWL2的阈值电压。连接到第二伪字线DWL2的存储单元中的连接到偶数位线的存储单元可以具有第一伪字线电压VDWL1和第二伪字线电压VDWL2之间的阈值电压。
然而，伪存储单元的编程状态不限于此。例如，图12和图13中的伪存储单元的编程状态仅仅是示例性的，并且可以将伪存储单元编程为根据向伪字线施加的电压单独地接通或断开。伪字线的数量不限于附图中所示的伪字线的数量。例如，非易失性存储器件100可以包括一个或多个伪字线，并且可以应用伪字线电压的各种组合。伪存储单元的位置不限于附图所示的伪存储单元的位置。例如，伪存储单元可以位于主存储单元和接地选择晶体管之间。伪存储单元可以位于主存储单元和串选择晶体管之间。伪存储单元可以位于主存储单元之间。
在图12中，第三位线BL3是所选择的位线，并且第二位线和第四位线(BL2、BL4)是与第三位线BL3相邻的未选择的位线。第一位线BL1是与第三位线BL3不相邻的未选择的位线。第一位线电压VBL1可以作为预充电电压被施加到所选择的第三位线BL3。可以向未选择的第二位线和第四位线(BL2、BL4)施加第二位线电压VBL2，以防止位线之间的耦合。可以向未选择的第一位线BL1施加接地电压GND以屏蔽与第一位线BL1相邻的位线。
为了防止电流流过与第二位线和第四位线(BL2、BL4)相连的沟道并且为了将沟道电势保持在第二位线电压VBL2，可以将伪存储单元(DMC22、DMC24)断开，如图12所示。例如，非易失性存储器件100可以向第一伪字线DWL1施加第一伪字线电压VDWL1。非易失性存储器件100可以向第二伪字线DWL2施加第二伪字线电压VDWL2。这样，连接到第二伪字线DWL2的伪存储单元(DMC22、DMC24)可以被断开。换句话说，连接到第二伪字线DWL2的伪存储单元中的连接到偶数位线的伪存储单元可以被断开。因此，在读操作中，连接到未选择的第二位线和第四位线(BL2、BL4)的沟道可以具有与第二位线电压VBL2相对应的沟道电势。在这种情况下，连接到所选择的第三位线BL3的沟道可以根据所选择的字线具有与第一位线电压VBL1和特征值(α)之差相对应的沟道电势。因此，非易失性存储器件100可以在读操作中减小由于FN应力引起的读干扰。
在图13中，第二位线BL2是所选择的位线，并且第一位线和第三位线(BL1、BL3)是与第二位线BL2相邻的未选择的位线。第四位线BL4是与第二位线BL2不相邻的未选择的位线。第一位线电压VBL1可以作为预充电电压被施加到所选择的第二位线BL2。可以向未选择的第一位线和第三位线(BL1、BL3)施加第二位线电压VBL2，以防止位线之间的耦合。可以向未选择的第四位线BL4施加接地电压GND以屏蔽与第四位线BL4相邻的位线。
为了防止电流流过与第一位线和第三位线(BL1、BL3)相连的沟道并且为了将沟道电势保持在第二位线电压VBL2，伪存储单元(DMC11、DMC13)可以被断开，如图13所示。例如，非易失性存储器件100可以向第二伪字线DWL2施加第一伪字线电压VDWL1。非易失性存储器件100可以向第一伪字线DWL1施加第二伪字线电压VDWL2。这样，连接到第一伪字线DWL1的伪存储单元(DMC11、DMC13)可以被断开。换句话说，连接到第一伪字线DWL1的伪存储单元中的连接到奇数位线的伪存储单元可以被断开。因此，在读操作中，连接到未选择的第一位线和第三位线(BL1、BL3)的沟道可以具有与第二位线电压VBL2相对应的沟道电势。在这种情况下，连接到所选择的第二位线BL2的沟道可以根据所选择的字线具有与第一位线电压VBL1和特征值(α)之差相对应的沟道电势。因此，非易失性存储器件100可以在读操作中减小由于FN应力引起的读干扰。
图14是示出了根据本发明构思的示例性实施例的在读操作中施加的电压的时序图。参考图14，非易失性存储器件100可以在读操作中基于接收到的地址ADDR来选择所选择的存储块的串选择线。在下文中描述与所选择的串选择线相关联的偏置状态。
在时间t1，非易失性存储器件100可以向串选择线SSL和接地选择线GSL施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到串选择线SSL和接地选择线GSL的存储单元的电压。非易失性存储器件100可以向所选择的字线(选择的WL)施加所选择的读电压VRD，并且可以向未选择的字线(未选择的WL)施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到未选择的字线的存储单元的电压。选择读电压VRD是用于读取存储在连接到所选择的字线的存储单元中的数据的电压。在存储单元是多级单元的情况下，可以使用多个选择读电压VRD。
非易失性存储器件100可以根据所选择的位线的位置向伪字线DWL施加第一伪字线电压(VDWL1)或第二伪字线电压(VDWL2)。例如，如图12和13所述，非易失性存储器件100可以根据所选择的位线是奇数位线还是偶数位线，向第一伪字线和第二伪字线(DWL1、DWL2)施加不同的伪字线电压。
在时间t2，非易失性存储器件100可以向所选择的位线施加第一位线电压VBL1，以对所选择的位线进行预充电。非易失性存储器件100可以向与所选择的位线相邻的未选择的位线施加第二位线电压VBL2，以形成连接到未选择的位线(例如，VBL2)的沟道的沟道电势。非易失性存储器件100可以向剩余的未选择的位线施加接地电压GND以屏蔽与剩余的未选择的位线相邻的位线。剩余的未选择的位线的沟道电势可以是GND。所选择的位线的沟道电势可以是VBL1-α。
图15是示出了根据本发明构思的示例性实施例的读操作的流程图。参考图15，非易失性存储器件100可以选择性地从所选存储块读取一页的一部分。
在操作S210中，非易失性存储器件100可以向串选择线SSL和接地选择线GSL施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到串选择线SSL和接地选择线GSL的存储单元的电压。
在操作S220中，非易失性存储器件100可以向所选择的字线施加选择读电压VRD，并且可以向未选择的字线施加未选择读电压VREAD。例如，未选择读电压VREAD是可以接通连接到未选择的字线的存储单元的电压。选择读电压VRD是用于读取存储在连接到所选择的字线的存储单元中的数据的电压。
在操作S230中，非易失性存储器件100可以向所选择的位线施加第一位线电压VBL1。例如，第一位线电压VBL1是用于读取存储在连接到所选择的位线的存储单元中的数据的预充电电压。在操作S240中，非易失性存储器件100可以向与所选择的位线相邻的未选择的位线施加第二位线电压VBL2。在操作S250中，非易失性存储器件100可以向剩余的未选择的位线施加接地电压GND。例如，多个位线可以形成位线组，并且非易失性存储器件100可以在读操作中从位线组中选择一个位线。
在操作S260中，非易失性存储器件100可以确定所选择的位线是否是奇数位线。在操作S270中，在所选择的位线是奇数位线的情况下，非易失性存储器件100可以向第一伪字线DWL1施加第一伪字线电压VDWL1，并且可以向第二伪字线DWL2施加第二伪字线电压VDWL2。例如，当第一伪字线电压VDWL1被施加到第一伪字线DWL1时，连接到第一伪字线DWL1的伪存储单元可以全部被接通。当第二伪字线电压VDWL2被施加到第二伪字线DWL2时，连接到第二伪字线DWL2的伪存储单元中的连接到偶数位线的伪存储单元可以被断开。在操作S280中，在所选择的位线是偶数位线的情况下，非易失性存储器件100可以向第一伪字线DWL1施加第二伪字线电压VDWL2，并且可以向第二个伪字线DWL2施加第一伪字线电压VDWL1。例如，当第一伪字线电压VDWL1被施加到第二伪字线DWL2时，连接到第二伪字线DWL2的伪存储单元可以全部被接通。当第二伪字线电压VDWL2被施加到第一伪字线DWL1时，连接到第一伪字线DWL1的伪存储单元中的连接到奇数位线的伪存储单元可以被断开。
在操作S290中，非易失性存储器件100可以测量所选择的位线的电压或电流电平。换句话说，非易失性存储器件100可以读取连接到所选择的位线和所选择的字线的存储单元的数据。连接到所选择的位线的单元串具有与第一位线电压VBL1相对应的沟道电势，并且连接到与所选择的位线相邻的未选择的位线的单元串具有与第二位线电压VBL2相对应的沟道电势。因此，非易失性存储器件100可以在读操作中通过控制第二位线电压VBL2来减少由于FN应力引起的读干扰。
图16是示出了根据本发明构思的示例性实施例的固态驱动器(SSD)的框图。SSD1000可以包括多个非易失性存储器件1100和SSD控制器1200。
非易失性存储器件1100可以选择性地接收外部高电压Vppx。如图1至图15所述，在读操作中，非易失性存储器件1100中的每一个可以部分地读取一页，并且可以通过减小所选择的单元串和未选择的单元串之间的沟道电势差来防止读干扰。
SSD控制器1200通过多个沟道(CH1至CHi，i是等于或大于2的整数)连接到非易失性存储器件1100。SSD控制器1200可以包括至少一个处理器1210、缓冲器存储器1220、纠错电路1230、主机接口1240和非易失性存储器接口1250。
缓冲器存储器1220可以临时存储用于驱动SSD控制器1200的数据。缓冲器存储器1220可以包括存储数据或命令的多个存储线。
纠错电路1230可以计算在写操作中要编程的数据的纠错码值，可以基于纠错码值来校正在读操作中读取的数据的错误，并且可以校正在数据恢复操作中从非易失性存储器件1100恢复的数据的错误。还可以包括存储用于驱动SSD控制器1200的代码数据的代码存储器。代码存储器可以是非易失性存储器件。
主机接口1240可以提供能够与外部设备接口连接的功能。这里，主机接口1240可以是NAND接口。非易失性存储器接口1250可以提供能够与非易失性存储器件1100接口连接的功能。
图17是示出了根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。参考图17，eMMC 2000可以包括至少一个NAND闪存器件2100和控制器2200。
NAND闪存器件2100可以是单倍数据速率(SDR)NAND或双倍数据速率(DDR)NAND。NAND闪存器件2100可以是垂直NAND(VNAND)。如图1至图15所述，在读操作中，NAND闪存器件2100可以部分地读取一页，并且可以通过减少所选择的单元串和未选择的单元串之间的沟道电势差来防止读干扰。
控制器2200可以通过多个沟道连接到NAND闪存器件2100。控制器2200可以包括至少一个控制器内核2210、主机接口2240以及NAND接口2250。控制器内核2210可以控制eMMC2000的整体操作。主机接口2240可以执行控制器2200和主机2300之间的接口。NAND接口2250可以执行NAND闪存器件2100和控制器2200之间的接口。在本实施例中，主机接口2240可以是并行接口(例如，MMC接口)。在另一个实施例中，主机接口2240可以是串行接口(例如，超高速II(UHS-II)、通用闪存存储(UFS)接口))。
eMMC 2000可以从主机1800接收电源电压(Vcc、Vccq)。可以向NAND闪存器件2100和NAND接口2250提供第一电源电压Vcc(例如3.3V)，并且可以向控制器2200提供第二电源电压Vccq(例如，1.8V/3.3V)。在本实施例中，eMMC 2000可以选择性地接收外部高电压Vppx。
图18是示出了根据本发明构思的示例性实施例的UFS系统的框图。参考图18，UFS系统3000可以包括UFS主机3100和UFS设备3200。
UFS主机3100可以包括应用3110、设备驱动器3120、主机控制器3130和缓冲器随机存取存储器(RAM)3140。主机控制器3130可以包括命令队列3131、主机直接存储器访问(DMA)3132和电源管理器3133。命令队列3131、主机DMA 3132和电源管理器3133可以在主机控制器3130中作为算法、软件或固件来操作。
在UFS主机3100的应用3110和设备驱动器3120中产生的命令(例如，写命令)可以被输入到主机控制器3130的命令队列3131。命令队列3131可以按顺序存储要向UFS设备3200提供的命令。主机DMA 3132通过主机接口3101向UFS设备3200发送命令。
参考图18，UFS设备3200可以包括闪速存储器3210、设备控制器3230以及缓冲器RAM 3240。设备控制器3230可以包括中央处理单元(C PU)3231、命令管理器3232、闪存DMA3233、安全管理器3234、缓冲器管理器3235、闪存转换层(FTL)3236和闪存管理器3237。这里，命令管理器3232、安全管理器3234、缓冲器管理器3235、FTL 3236和闪存管理器3237可以在设备控制器3230中作为算法、软件或固件来操作。
如图1至图15所述，在读操作中，闪速存储器3210可以部分地读取一页，并且可以通过减小所选择的单元串和未选择的单元串之间的沟道电势差来防止读干扰。
从UFS主机3100向UFS设备3200输入的命令可以通过设备接口3201提供给命令管理器3232。命令管理器3232可以解释从UFS主机3100提供的命令，并且可以使用安全管理器3234认证所提供的命令。命令管理器3232可以通过缓冲器管理器3235分配缓冲器RAM 3240以接收数据。当数据传输的准备完成时，命令管理器3232向UFS主机3100发送Ready_To_Transfer(准备传输)(RTT)UPIU。
UFS主机3100可以响应于RTT UPIU向UFS设备3200发送数据(DOUT)。可以通过主机DMA 3132和主机接口3101向UFS设备3200发送数据。UFS设备3200可以通过缓冲器管理器3235将接收到的数据存储在缓冲器RAM 3240中。可以通过闪存DMA 3233向闪存管理器3237提供存储在缓冲RAM 3240中的数据。闪存管理器3237可以参考FTL 3236的地址映射信息将数据存储在闪速存储器3210的所选择的地址中。数据(DIN)可以从UFS设备3200发送到UFS主机3100。
当数据传输和命令所需的程序完成时，UFS设备3200针对该命令通过接口向UFS主机3100发送通知完成的响应。UFS主机3100可以针对该命令向设备驱动器3120和应用3110通知完成，并且可以针对相应的命令完成操作。
根据本发明构思的示例性实施例，在部分读操作中，非易失性存储器件可以向与所选择的串相邻的串的位线施加特定位线电压以减少所选择的串与未选择的串之间的读干扰。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (20)

1.一种非易失性存储器件，包括：
第一单元串，包括第一存储单元和第一伪单元并且连接到选择的串选择线，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠；
第二单元串，包括第二存储单元和第二伪单元并且连接到所述选择的串选择线，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠；
页缓冲器电路，被配置为选择所述第一单元串和所述第二单元串中的一个单元串以在读操作中读取数据；以及
控制逻辑电路，被配置为在所述读操作中向连接到所述第一单元串和所述第二单元串中的选择的一个单元串的位线施加第一位线电压，以及向连接到所述第一单元串和所述第二单元串中的未选择的一个单元串的位线施加第二位线电压，
其中，当选择所述第一单元串时，所述控制逻辑电路断开所述第二伪单元，并且当选择所述第二单元串时，所述控制逻辑电路断开所述第一伪单元，以及
其中，所述第二位线电压具有低于所述第一位线电压的电平。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一伪单元连接到第一伪字线，并且所述第二伪单元连接到第二伪字线。
3.根据权利要求2所述的非易失性存储器件，其中，当选择所述第一单元串时，所述控制逻辑电路向所述第一伪字线施加第一伪字线电压，并且向所述第二伪字线施加第二伪字线电压。
4.根据权利要求3所述的非易失性存储器件，其中，当选择所述第二单元串时，所述控制逻辑电路向所述第一伪字线施加所述第二伪字线电压，并且向所述第二伪字线施加所述第一伪字线电压。
5.根据权利要求4所述的非易失性存储器件，其中，所述第一伪单元和所述第二伪单元具有低于所述第一伪字线电压的阈值电压。
6.根据权利要求4所述的非易失性存储器件，其中，所述第一伪单元和所述第二伪单元具有高于所述第二伪字线电压的阈值电压。
7.根据权利要求2所述的非易失性存储器件，还包括：第三单元串，所述第三单元串与所述第一单元串不相邻，其中所述第三单元串包括第三存储单元和第三伪单元并且连接到所述选择的串选择线，所述第三存储单元和所述第三伪单元在垂直于所述衬底的方向上堆叠，
其中当选择所述第一单元串时，所述控制逻辑电路向连接到所述第三单元串的位线施加接地电压。
8.根据权利要求7所述的非易失性存储器件，其中，当选择所述第一单元串时，所述第三伪单元连接到所述第一伪字线。
9.根据权利要求1所述的非易失性存储器件，其中，所述第二单元串与所述第一单元串相邻。
10.一种读取非易失性存储器件的方法，所述非易失性存储器件包括：第一单元串，包括第一存储单元和第一伪单元并连接到选择的串选择线，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠；以及第二单元串，包括第二存储单元和第二伪单元并且连接到所述选择的串选择线，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠，所述方法包括：
向连接到所述第一单元串的第一位线施加第一位线电压；
向连接到所述第二单元串的第二位线施加第二位线电压；
当选择所述第一单元串时，向连接到所述第一伪单元的第一伪字线施加第一伪字线电压，并且向连接到所述第二伪单元的第二伪字线施加第二伪字线电压；以及
感测存储在所述第一单元串的选择的存储单元中的数据，
其中，当选择所述第一单元串时，所述第一伪单元被接通并且所述第二伪单元被断开。
11.根据权利要求10所述的方法，其中，所述第二位线电压低于所述第一位线电压。
12.根据权利要求11所述的方法，还包括：
擦除所述第一单元串和所述第二单元串；以及
验证所述第一伪单元和所述第二伪单元中的每一个的阈值电压。
13.根据权利要求12所述的方法，还包括：将所述第一伪单元和所述第二伪单元中的每一个的所述阈值电压编程在所述第一伪字线电压和所述第二伪字线电压之间。
14.根据权利要求10所述的方法，其中，所述第一伪单元和所述第二伪单元具有低于所述第一伪字线电压的阈值电压。
15.根据权利要求10所述的方法，其中，所述第一伪单元和所述第二伪单元具有高于所述第二伪字线电压的阈值电压。
16.一种非易失性存储器件，包括：
第一单元串，包括第一存储单元和第一伪单元，所述第一存储单元和所述第一伪单元在垂直于衬底的方向上堆叠，其中所述第一单元串连接到选择的位线；
第二单元串，包括第二存储单元和第二伪单元，所述第二存储单元和所述第二伪单元在垂直于所述衬底的方向上堆叠，其中所述第二单元串连接到未选择的位线；以及
控制逻辑电路，被配置为在读操作中向连接到所述第一单元串的位线施加第一位线电压，以及向连接到所述第二单元串的位线施加第二位线电压，
其中，所述第二位线电压大于接地电压且小于所述第一位线电压。
17.根据权利要求16所述的非易失性存储器件，其中，所述第一单元串和所述第二单元串连接到选择的串选择线。
18.根据权利要求16所述的非易失性存储器件，其中，所述第一单元串和所述第二单元串彼此相邻。
19.根据权利要求16所述的非易失性存储器件，其中，所述第二伪单元被伪字线电压断开。
20.根据权利要求16所述的非易失性存储器件，其中，连接到所述未选择的位线的沟道的沟道电势与所述第二位线电压相对应。
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